CN111129014A - 集成电路 - Google Patents

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CN111129014A
CN111129014A CN201911055814.4A CN201911055814A CN111129014A CN 111129014 A CN111129014 A CN 111129014A CN 201911055814 A CN201911055814 A CN 201911055814A CN 111129014 A CN111129014 A CN 111129014A
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CN
China
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metal
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CN201911055814.4A
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王柏钧
江庭玮
庄惠中
张玉容
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract

一种集成电路包括第一主动区域、第二主动区域、第三主动区域、第一触点及第二触点。第一主动区域及第二主动区域在第一方向上彼此分离并且位于第一层上。第三主动区域位于第一层上并且在与第一方向不同的第二方向上与第二主动区域分离。第一触点在第二方向上延伸、重叠第一主动区域、并且位于与第一层不同的第二层上。第二触点在第一方向及第二方向上延伸、重叠第一触点及第三主动区域、电气耦接到第一触点、并且位于与第一层及第二层不同的第三层上。

Description

集成电路
技术领域
本揭示是关于一种集成电路。
背景技术
微型化集成电路(integrated circuits，IC)的近期趋势已导致较小的元件，此等元件消耗较少功率，仍以较高的速度提供更多功能。微型化过程亦导致更严格的设计及制造规格以及可靠性挑战。各种电子设计自动化(electronic design automation，EDA)工具产生、最佳化及验证用于集成电路的标准单元布局设计，同时确保满足标准单元布局设计及制造规格。
发明内容
此描述的一个态样是关于一种集成电路。在一些实施例中，集成电路包括第一主动区域、第二主动区域、第三主动区域、第一触点及第二触点。第一主动区域及第二主动区域是在基板中。第一主动区域及第二主动区域在第一方向上彼此分离，并且位于第一层上。第三主动区域是在基板中。第三主动区域位于第一层上并且在与第一方向不同的第二方向上与第二主动区域分离。第一触点在第二方向上延伸、重叠第一主动区域、并且位于与第一层不同的第二层上。第二触点在第一方向及第二方向上延伸、重叠第一触点及第三主动区域、电气耦接到第一触点、并且位于与第一层及第二层不同的第三层上。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1是根据一些实施例的集成电路的电路图；
图2是根据一些实施例的集成电路的布局设计的图；
图3A、图3B、图3C及图3D是根据一些实施例的集成电路的图；
图4是根据一些实施例的集成电路的电路图；
图5是根据一些实施例的集成电路的布局设计的图；
图6A、图6B、图6C及图6D是根据一些实施例的集成电路的图；
图7A是根据一些实施例的集成电路的触点集合的布局设计的图；
图7B是根据一些实施例的集成电路的触点集合的布局设计的图；
图7A’是根据一些实施例的集成电路的触点集合的图的俯视图；
图7B’是根据一些实施例的集成电路的触点集合的图的俯视图；
图8是根据一些实施例的形成或制造集成电路的方法的流程图；
图9是根据一些实施例的产生集成电路的布局设计的方法的流程图；
图10是根据一些实施例的用于设计及制造IC布局设计的系统的方块图；
图11是根据本揭示的至少一个实施例的IC制造系统及与其相关联的IC制造流程的方块图。
【符号说明】
100 集成电路
200 布局设计
202a(202) 主动区域布局图案
202b 主动区域布局图案
204a(204) 栅极布局图案
204b 栅极布局图案
204c 栅极布局图案
204d 栅极布局图案
204e 栅极布局图案
204f 栅极布局图案
204g 栅极布局图案
210a(210) 金属过度扩散布局图案
210b 金属过度扩散布局图案
210c 金属过度扩散布局图案
210d 金属过度扩散布局图案
210e 金属过度扩散布局图案
210f 金属过度扩散布局图案
210g 金属过度扩散布局图案
210h 金属过度扩散布局图案
210i 金属过度扩散布局图案
210j 金属过度扩散布局图案
220a(220) 金属过度扩散布局图案
220b 金属过度扩散布局图案
220b,320b 金属过度扩散布局图案
230a(230) 导电特征布局图案
230b(230) 导电特征布局图案
232a(232) 电力轨布局图案
232b 电力轨布局图案
240a(240) 通孔布局图案
240b 通孔布局图案
240c 通孔布局图案
240d 通孔布局图案
240e 通孔布局图案
240f 通孔布局图案
240g 通孔布局图案
240h 通孔布局图案
240i 通孔布局图案
300 集成电路
301a 阱区域
301b 阱区域
302a1(302a) 主动区域
302a2 主动区域
302a3 主动区域
302a4 主动区域
302a5 主动区域
302a6 主动区域
302b1(302b) 主动区域
302b2 主动区域
302b3 主动区域
302b4 主动区域
302b5 主动区域
302b6 主动区域
303 基板
304a(304) 栅极
304b 栅极
304c 栅极
304d 栅极
304e 栅极
304f 栅极
304g 栅极
310a(310) 触点
310b 触点
310c 触点
310d 触点
310e 触点
310f 触点
310g 触点
310h 触点
310i 触点
310j 触点
320a 触点部分
320b(320) 触点部分
330a(330) 导电结构
330b 导电结构
332a(332) 电力轨
332b 电力轨
340a(340) 通孔
340b 通孔
340c 通孔
340d 通孔
340e 通孔
340f 通孔
340g 通孔
340h 通孔
340i 通孔
360 绝缘区域
370 绝缘层集合
400 集成电路
500 布局设计
502a(502) 主动区域布局图案
502b 主动区域布局图案
504a(504) 栅极布局图案
504b 栅极布局图案
504c 栅极布局图案
504d 栅极布局图案
504e 栅极布局图案
504f 栅极布局图案
504g 栅极布局图案
504h 栅极布局图案
504i 栅极布局图案
504j 栅极布局图案
510a(510) 金属过度扩散布局图案
510b 金属过度扩散布局图案
510c 金属过度扩散布局图案
510d 金属过度扩散布局图案
510e 金属过度扩散布局图案
510f 金属过度扩散布局图案
510g 金属过度扩散布局图案
510h 金属过度扩散布局图案
510i 金属过度扩散布局图案
510j 金属过度扩散布局图案
510k 金属过度扩散布局图案
510l 金属过度扩散布局图案
510m 金属过度扩散布局图案
510n 金属过度扩散布局图案
520a(520) 金属过度扩散布局图案
520a,620a 金属过度扩散布局图案
520b 金属过度扩散布局图案
520b,620b 金属过度扩散布局图案
520c 金属过度扩散布局图案
520c,620c 金属过度扩散布局图案
530a(530) 导电特征布局图案
530b(530) 导电特征布局图案
540a(540) 通孔布局图案
540b 通孔布局图案
540c 通孔布局图案
540d 通孔布局图案
540e 通孔布局图案
540f 通孔布局图案
540g 通孔布局图案
540h 通孔布局图案
540i 通孔布局图案
540j 通孔布局图案
540k 通孔布局图案
540l 通孔布局图案
600 集成电路
601a 阱区域
601b 阱区域
602a1(602a) 主动区域
602a2 主动区域
602a3 主动区域
602a4 主动区域
602a5 主动区域
602a6 主动区域
602a7 主动区域
602a8 主动区域
602a9 主动区域
602b1(602b) 主动区域
602b2 主动区域
602b3 主动区域
602b4 主动区域
602b5 主动区域
602b6 主动区域
602b7 主动区域
602b8 主动区域
602b9 主动区域
603 基板
604a(604) 栅极
604b 栅极
604c 栅极
604d 栅极
604e 栅极
604f 栅极
604g 栅极
604h 栅极
604i 栅极
604j 栅极
610a(610) 触点
610b 触点
610c 触点
610d 触点
610e 触点
610f 触点
610g 触点
610h 触点
610i 触点
610j 触点
610k 触点
610l 触点
610m 触点
610n 触点
620a 触点部分
620a(620) 触点部分
620b(620) 触点部分
620c 触点部分
630a(630) 导电结构
630b 导电结构
632a(632) 电力轨
632b 电力轨
640a(640) 通孔布局图案
640b 通孔布局图案
640c 通孔布局图案
640d 通孔布局图案
640e 通孔布局图案
640f 通孔布局图案
640g 通孔布局图案
640h 通孔布局图案
640i 通孔布局图案
640j 通孔布局图案
640k 通孔布局图案
640l 通孔布局图案
660 绝缘区域
662 绝缘区域
670 绝缘层集合
700A,700A’ 金属过度扩散布局图案集合
700B,700B’ 金属过度扩散布局图案集合
720a,720a’ 金属过度扩散布局图案
720b,720b’ 金属过度扩散布局图案
800 方法
802 操作
804 操作
900 方法
902 操作
904 操作
906 操作
908 操作
910 操作
912 操作
914 操作
1000 系统
1002 硬件处理器
1004 非暂时性计算机可读取储存媒体
1006 计算机程序码
1008 总线
1010 I/O接口
1012 网络接口
1014 网络
1016 布局设计
1018 使用者界面
1020 制造单元
1120 设计室
1122 IC设计布局
1130 遮罩室
1132 数据准备
1134 遮罩制造
1140 IC制造商/生产商(“fab”)
1142 半导体晶圆
1160 IC元件
A1、A1’、A2、A2’、B1、B1’、B2、B2’ 输入信号
P1、P2、P3、P4 PMOS晶体管
N1、N2、N3、N4 NMOS晶体管
DMY 虚设栅极
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述部件、材料、值、步骤、布置或类似者的具体实例以简化本揭示。当然，此等仅为实例且不为限制性。可以预期其他部件、材料、值、步骤、布置或类似者。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。此外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或构造之间的关系。
另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可同样地解读本文所使用的空间相对性描述词。
根据一些实施例，一种集成电路包括第一主动区域、第二主动区域及第三主动区域、第一触点及第二触点。
在一些实施例中，第一主动区域及第二主动区域在第一方向上彼此分离、位于第一层上并且在基板中。在一些实施例中，第三主动区域是在基板中、位于第一层上并且在与第一方向不同的第二方向上与第二主动区域分离。在一些实施例中，第一触点在第二方向上延伸、重叠第一主动区域、并且位于与第一层不同的第二层上。
在一些实施例中，第二触点在第一方向及第二方向上延伸，并且位于与第一层及第二层不同的第三层上。在一些实施例中，第二触点重叠第一触点、第二主动区域及第三主动区域。
在一些实施例中，集成电路进一步包括在第二主动区域上方且在第二触点下方的第一绝缘区域，由此电气绝缘第二主动区域与第二触点。
在一些实施例中，通过在第二触点与第二主动区域之间定位第一绝缘区域，并且在第一方向X及第二方向Y(例如，两个方向)的各者上延伸第二触点，第二触点可以提供在上部金属层(metallization level)(例如，M0、M1等)下方的额外布线资源用于集成电路。在一些实施例中，通过提供在上部金属层(例如，M0、M1等)下方的额外布线资源，可以减少使用上部金属层(例如，M0、M1等)或上部金属层(例如，M0、M1等)可以用作额外布线资源，从而导致与其他方法相比，集成电路至少具有减少的间距、较小的面积或较小的标准单元。
图1是根据一些实施例的集成电路100的电路图。在一些实施例中，集成电路100是2-2AND OR INVERT(AOI)电路。2-2AOI电路是用于说明，包括其他类型的AOI电路的其他类型的电路皆在本揭示的范畴内。
集成电路100包括P型金属氧化物半导体(PMOS)晶体管P1、P2、P3及P4以及N型金属氧化物半导体(NMOS)晶体管N1、N2、N3及N4。
PMOS晶体管P1的栅极端子经构造为用以接收输入信号A1的输入节点(未标记)。NMOS晶体管N1的栅极端子经构造为用以接收输入信号A1的输入节点(未标记)。在一些实施例中，PMOS晶体管P1的栅极端子耦接到NMOS晶体管N1的栅极端子。
PMOS晶体管P2的栅极端子经构造为用以接收输入信号B1的输入节点(未标记)。NMOS晶体管N3的栅极端子经构造为用以接收输入信号B1的输入节点(未标记)。在一些实施例中，PMOS晶体管P2的栅极端子耦接到NMOS晶体管N3的栅极端子。
PMOS晶体管P3的栅极端子经构造为用以接收输入信号A2的输入节点(未标记)。NMOS晶体管N2的栅极端子经构造为用以接收输入信号A2的输入节点(未标记)。在一些实施例中，PMOS晶体管P3的栅极端子耦接到NMOS晶体管N2的栅极端子。
PMOS晶体管P4的栅极端子经构造为用以接收输入信号B2的输入节点(未标记)。NMOS晶体管N4的栅极端子经构造为用以接收输入信号B2的输入节点(未标记)。在一些实施例中，PMOS晶体管P4的栅极端子耦接到NMOS晶体管N4的栅极端子。在一些实施例中，至少输入信号A1、A2、B1或B2是逻辑低信号或逻辑高信号。
PMOS晶体管P2的源极端子及PMOS晶体管P4的源极端子耦接到电压供应器VDD。在一些实施例中，PMOS晶体管P2的源极端子及PMOS晶体管P4的源极端子耦接在一起。
PMOS晶体管P2的漏极端子、PMOS晶体管P1的源极端子、PMOS晶体管P4的漏极端子、及PMOS晶体管P3的源极端子彼此耦接。
PMOS晶体管P1的漏极端子、PMOS晶体管P3的漏极端子、NMOS晶体管N1的漏极端子及NMOS晶体管N3的漏极端子彼此耦接，并且经构造为输出节点OUT1。
NMOS晶体管N1的源极端子及NMOS晶体管N2的漏极端子彼此耦接。NMOS晶体管N3的源极端子及NMOS晶体管N4的漏极端子彼此耦接。
NMOS晶体管N2的源极端子及NMOS晶体管N4的源极端子各者耦接到参考电压供应器VSS。在一些实施例中，NMOS晶体管N2的源极端子及NMOS晶体管N4的源极端子耦接在一起。
其他电路、其他晶体管类型、及/或晶体管的量是在各个实施例的范畴内。例如，在一些实施例中，集成电路100包括其他类型的AOI逻辑电路，诸如2-1AOI逻辑电路。至少输入信号A1、A2、B1或B2的其他值是在各个实施例的范畴内。
图2是根据一些实施例的集成电路的布局设计200的图。布局设计200是图1的集成电路100的布局图。
将相同元件符号给予与图2至图11的各者中的彼等相同或类似的部件，并且因此省略其详细描述。
布局设计200可用于制造图1的集成电路100或图3A至图3D的集成电路300。
布局设计200包括在第一方向X上延伸的主动区域布局图案202a及202b(共同称为“主动区域布局图案集合202”)。主动区域布局图案集合202的主动区域布局图案202a、202b在与第一方向X不同的第二方向Y上彼此分离。主动区域布局图案集合202可用于制造集成电路300的对应主动区域集合(图3A至图3D)。在一些实施例中，主动区域布局图案集合202的主动区域布局图案202a、202b可用于制造集成电路300的主动区域集合302(图3A至图3D)的对应主动区域302a、302b。在一些实施例中，主动区域布局图案集合202被称为氧化物扩散(oxide diffusion，OD)区域，此氧化物扩散区域定义集成电路300的源极或漏极扩散区域。
在一些实施例中，主动区域布局图案集合202的主动区域布局图案202a可用于制造NMOS晶体管N1、N2、N3及N4的源极及漏极区域，并且主动区域布局图案集合202的主动区域布局图案202b可用于制造集成电路100(图1)的PMOS晶体管P1、P2、P3及P4的源极及漏极区域。
在一些实施例中，主动区域布局图案集合202位于第一层上。在一些实施例中，第一层对应于布局设计200或500(图2或图5)或者集成电路300或600(图3A至图3D或图6A至图6D)的一或多个的主动层或氧化物扩散层。
主动区域布局图案集合202中的图案的其他构造或量皆在本揭示的范畴内。
布局设计200进一步包括至少第二方向Y上延伸的栅极布局图案204a、204b、204c、204d、204e、204f或204g(共同称为“栅极布局图案集合204”)。布局设计200的栅极布局图案集合204及集成电路300为具有6个接触多晶硅间距(contact poly pitch，CPP)。
栅极布局图案集合204的每个栅极布局图案在第一方向X上与栅极布局图案集合204的相邻栅极布局图案分离达第一间距(未标记)。栅极布局图案集合204可用于制造集成电路300的对应栅极集合304(图3A至图3D)。在一些实施例中，栅极布局图案集合204的栅极布局图案204a、204b、204c、204d、204e、204f、204g可用于制造集成电路300的栅极集合304(图3A至图3D)的对应栅极304a、304b、304c、304d、304e、304f、304g。在一些实施例中，至少栅极布局图案204a、204d或204g是虚设栅极布局图案。在一些实施例中，虚设栅极布局图案可用于制造对应虚设栅极。在一些实施例中，至少栅极304a、304d或304g是虚设栅极。在一些实施例中，虚设栅极是非功能晶体管元件的栅极结构。
栅极布局图案集合204在第二层的第一部分上定位。在一些实施例中，第二层的第一部分与第一层不同。在一些实施例中，第二层的第一部分对应于布局设计200或500(图2或图5)或者集成电路300或600(图3A至图3D或图6A至图6D)一或多个的多晶硅(POLY)层。
主动区域布局图案集合202是在栅极布局图案集合204下方。
为了清晰，用图1的对应输入信号B2、B1、A1及A2标记栅极布局图案204b、204c、204e及204f。
栅极布局图案204b可用于制造图1的PMOS晶体管P4的栅极端子及NMOS晶体管N4的栅极端子。栅极布局图案204c可用于制造图1的PMOS晶体管P2的栅极端子及NMOS晶体管N3的栅极端子。栅极布局图案204e可用于制造图1的PMOS晶体管P1的栅极端子及NMOS晶体管N1的栅极端子。栅极布局图案204f可用于制造图1的PMOS晶体管P3的栅极端子及NMOS晶体管N2的栅极端子。
在栅极布局图案集合204中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。
布局设计200进一步包括至少在第二方向Y上延伸的金属过度扩散布局图案210a、210b、210c、210d、210e、210f、210g、210h、210i或210j(共同称为“金属过度扩散布局图案集合210”)。金属过度扩散布局图案集合210的布局图案的至少一个重叠主动区域布局图案集合202。金属过度扩散布局图案集合210的布局图案在至少第一方向X或第二方向Y上与金属过度扩散布局图案集合210的相邻布局图案分离。在一些实施例中，金属过度扩散布局图案集合210位于第二层的第二部分上。在一些实施例中，第二层的第二部分对应于布局设计200或500(图2或图5)或者集成电路300或600(图3A至图3D或图6A至图6D)的一或多个的第一金属过度扩散层(MD1层)。在一些实施例中，第二层的第一部分与第二层的第二部分相同。在一些实施例中，第二层包括MD1部分及POLY部分。
金属过度扩散布局图案集合210可用于制造集成电路300的对应触点集合310(图3A至图3D)。在一些实施例中，金属过度扩散布局图案集合210的金属过度扩散布局图案210a、210b、210c、210d、210e、210f、210g、210h、210i、210j可用于制造集成电路300的触点集合310(图3A至图3D)的对应触点310a、310b、310c、310d、310e、310f、310g、310h、310i、310j。
在一些实施例中，金属过度扩散布局图案集合210的布局图案的每一个具有规则布局图案。在一些实施例中，规则布局图案是在至少单个方向上关于彼此对准的布局图案。在一些实施例中，规则布局图案是在至少第一方向X或第二方向Y上对准的布局图案。
在金属过度扩散布局图案集合210中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。
布局设计200进一步包括至少金属过度扩散布局图案220a或220b(共同称为“金属过度扩散布局图案集合220”)。金属过度扩散布局图案集合220在第一方向X及第二方向Y上延伸。在一些实施例中，金属过度扩散布局图案集合220被称为二维(2D)布局图案。在一些实施例中，金属过度扩散布局图案集合220具有L形。在一些实施例中，金属过度扩散布局图案集合220具有下列的一或多个：与图5的金属过度扩散布局图案集合520类似的U形、与图7A的金属过度扩散布局图案集合700A类似的W形、与图7B的金属过度扩散布局图案集合700B类似的T形、O形(未图示)、或类似者。在金属过度扩散布局图案集合220中的其他形状皆在本揭示的范畴内。
金属过度扩散布局图案220a在第二方向Y上延伸。金属过度扩散布局图案220b在第一方向X上延伸。在一些实施例中，金属过度扩散布局图案220a及220b是相同的连续布局图案(例如，金属过度扩散布局图案集合220)的部分。
在一些实施例中，金属过度扩散布局图案集合220包括两个或多个分离或不连续的布局图案，此等布局图案在至少第一方向X或第二方向Y上彼此分离。
金属过度扩散布局图案集合220的布局图案的至少一个重叠主动区域布局图案集合202的至少一个或金属过度扩散布局图案集合210的至少一个。金属过度扩散布局图案220a重叠金属过度扩散布局图案210i及主动区域布局图案202b。金属过度扩散布局图案220b重叠金属过度扩散布局图案210c及主动区域布局图案202a。
金属过度扩散布局图案集合220位于第三层上。在一些实施例中，第三层与第一层及第二层不同。在一些实施例中，第三层与第二层的第一部分及第二层的第二部分不同。
在一些实施例中，第三层对应于布局设计200或500(图2或图5)或者集成电路300或600(图3A至图3D或图6A至图6D)的一或多个的第二金属过度扩散层(MD2层)。在一些实施例中，MD2层是在MD1层或POLY层之上。金属过度扩散布局图案集合220可用于制造集成电路300的对应触点集合320(图3A至图3D)。
在一些实施例中，金属过度扩散布局图案集合220的金属过度扩散布局图案220a、220b可用于制造集成电路300的触点集合320(图3A至图3D)的对应触点部分320a、320b。
在一些实施例中，至少金属过度扩散布局图案210i或金属过度扩散布局图案220a的一部分可用于制造图1的PMOS晶体管P2的漏极端子及图1的PMOS晶体管P3的漏极端子。
在一些实施例中，至少金属过度扩散布局图案210c或金属过度扩散布局图案220b的一部分可用于制造图1的NMOS晶体管N1的漏极端子。
在一些实施例中，至少金属过度扩散布局图案220a或220b可用于制造图1的至少NMOS晶体管N1、N2、N3或N4或者PMOS晶体管P1、P2、P3或P4的一或多个漏极或源极端子。
在金属过度扩散布局图案集合220中的图案的其他构造、其他层上的布置、形状或量皆在本揭示的范畴内。
布局设计200进一步包括至少在第一方向X上延伸的导电特征布局图案230a或230b(共同称为“导电特征布局图案集合230”)。导电特征布局图案集合230可用于制造集成电路300的对应导电结构集合330(图3A至图3D)。在一些实施例中，导电特征布局图案集合230的导电特征布局图案230a、230b可用于制造集成电路300的导电结构集合330(图3A至图3D)的对应导电结构330a、330b。
导电特征布局图案集合230重叠至少金属过度扩散布局图案集合210或金属过度扩散布局图案集合220。导电特征布局图案集合230是在主动区域布局图案集合202上方。
导电特征布局图案230a重叠金属过度扩散布局图案210b及210c、以及金属过度扩散布局图案220b。导电特征布局图案230a是在主动区域布局图案202a上方。在一些实施例中，导电特征布局图案230a在栅极布局图案204c与204e之间延伸。
导电特征布局图案230b重叠金属过度扩散布局图案210f、210g、210h、210i及210j、以及金属过度扩散布局图案220a。导电特征布局图案230b是在主动区域布局图案202b上方。在一些实施例中，导电特征布局图案230b在栅极布局图案204b与204g之间延伸。
导电特征布局图案集合230位于第四层上。在一些实施例中，第四层与至少第一层、第二层或第三层不同。在一些实施例中，第四层对应于布局设计200或500(图2或图5)或者集成电路300或600(图3A至图3D或图6A至图6D)的一或多个的第零金属层(M0层)。其他层皆在本揭示的范畴内。
在导电特征布局图案集合230中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。
布局设计200进一步包括在第一方向X上延伸并且位于第四层上的一或多个电力轨布局图案232a或232b(共同称为“电力轨布局图案集合232”)。电力轨布局图案集合232可用于制造集成电路300(图3A至图3D)的电力轨集合332或集成电路600(图6A至图6D)的电力轨集合632。在一些实施例中，电力轨布局图案集合232的电力轨布局图案232a、232b可用于制造集成电路300的电力轨集合332(图3A至图3D)的对应电力轨332a、332b。在一些实施例中，电力轨布局图案集合232的电力轨布局图案232a、232b可用于制造集成电路600的电力轨集合632(图6A至图6D)的对应电力轨632a、632b。
电力轨布局图案集合232重叠金属过度扩散布局图案集合210的一或多个布局图案。在一些实施例中，电力轨布局图案232a重叠至少金属过度扩散布局图案210a或210b。在一些实施例中，电力轨布局图案232b重叠至少金属过度扩散布局图案210e、210g或210i。
在一些实施例中，电力轨集合332或632用以向集成电路(诸如集成电路300或600)提供电压供应器VDD的第一供应电压或参考电压供应器VSS的第二供应电压。在一些实施例中，电力轨布局图案集合232的每个电力轨布局图案位于沿着布局设计200的单元的对应边缘。在一些实施例中，布局设计300对应于标准单元。
在电力轨布局图案集合232中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。
布局设计200进一步至少包括有通孔布局图案240a、240b、240c、240d、240e、240f、240g、240h或240i(共同称为“通孔布局图案集合240”)。通孔布局图案集合240可用于制造对应通孔集合340(图3A至图3D)。在一些实施例中，通孔布局图案集合240的通孔布局图案240a、240b、240c、240d、240e、240f、240g、240h、240i可用于制造集成电路300的通孔集合340(图3A至图3D)的对应通孔340a、340b、340c、340d、340e、340f、340g、340h、340i。
在一些实施例中，通孔布局图案集合240是在至少导电特征布局图案集合230或电力轨布局图案集合232与至少金属过度扩散布局图案集合210或220之间。
通孔布局图案集合240在布局设计200或500(图2或图5)或者集成电路300或600(图3A至图3D或图6A至图6D)的一或多个的通孔过度扩散(via over diffusion，VD)层或高通孔过度扩散(tall via over diffusion，VDT)处定位。
在一些实施例中，VD层是在M0层与MD2层之间。在一些实施例中，VDT层是在M0层与MD1层之间。在一些实施例中，MD2层是在MD1层或POLY层之上。在一些实施例中，VDT层是在第四层与第二层(例如，MD1)的第二部分之间。在一些实施例中，VD层是在第四层与第三层(例如，MD2)之间。其他层皆在本揭示的范畴内。
通孔布局图案240a、240d是在电力轨布局图案232a与对应金属过度扩散布局图案210a、210d之间。通孔布局图案240e、240g是在电力轨布局图案232b与对应金属过度扩散布局图案210e、210g之间。
通孔布局图案240b是在导电特征布局图案230a与金属过度扩散布局图案210b之间。通孔布局图案240c是在导电特征布局图案230a与金属过度扩散布局图案220b之间。通孔布局图案240f、240h、240i是在导电特征布局图案230b与对应金属过度扩散布局图案210f、210h、210j之间。
在一些实施例中，金属过度扩散布局图案集合220的至少一个布局图案不包括在布局设计200中；由此，在金属过度扩散布局图案集合220的移除的布局图案上方的通孔布局图案集合240的对应通孔布局图案，是在VDT层处定位。
在通孔布局图案集合240中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。例如，在一些实施例中，通孔布局图案集合240是在金属过度扩散布局图案集合220与栅极布局图案集合204之间定位，并且由此通孔布局图案集合240可用于制造对应通孔集合340，此通孔集合用以提供在栅极集合304与触点集合220之间的电气连接。
在一些实施例中，通过在第一方向及第二方向(例如，两个方向)上延伸金属过度扩散布局图案集合220并且通过定位金属过度扩散布局图案集合220以重叠至少金属过度扩散布局图案集合210、栅极布局图案集合204或主动区域集合202，金属过度扩散布局图案集合220提供额外的布线资源，此等布线资源在第二方向Y上并且位于布局设计200中的上部金属化层(例如，M0、M1等)下方。通过在上部金属层(例如，M0、M1等)下方提供布线资源，可以减少使用上部金属化层(例如，M0、M1等)或者上部金属化层(例如，M0、M1等)可以用作额外布线资源，从而导致与其他方法相比，布局设计200具有至少减小的间距、较小的面积或较小的标准单元。
布局设计200或500(图5)具有在第二方向Y上的高度H1(未标记)。在一些实施例中，布局设计200及500(图5)被称为单高度标准单元(singleheight standard cell)。
图3A、图3B、图3C及图3D是根据一些实施例的集成电路300的图。
图3A是根据一些实施例的与平面A-A’交叉的对应于布局设计200的集成电路300的横截面图。图3B是根据一些实施例的与平面B-B’交叉的对应于布局设计200的集成电路300的横截面图。图3C是根据一些实施例的与平面C-C’交叉的对应于布局设计200的集成电路300的横截面图。图3D是根据一些实施例的与平面D-D’交叉的对应于布局设计200的集成电路300的横截面图。
集成电路300由布局设计200制造。集成电路300是集成电路100的一部分的实施例。
包括对准、长度及宽度的结构关系，以及集成电路300的构造类似于图2布局设计200的结构关系及构造，并且为了简便，将不在图3A中描述类似的详细描述。
集成电路300包括阱区域301a、阱区域301b、主动区域集合302、基板303、栅极集合304、触点集合310、触点集合320、导电特征集合330、轨集合332、通孔集合340及绝缘区域360。
阱区域301a及阱区域301b是在基板303中。阱区域301a及阱区域301b的每一个位于至少集成电路300的第一层上，并且在至少第一方向X或第二方向Y上延伸。在一些实施例中，阱区域301a及阱区域301b邻近彼此，并且在第二方向Y上彼此分离。在一些实施例中，阱区域301a及301b通过绝缘层(未图示)彼此分离。
在一些实施例中，阱区域301a包括Si、Ge、SiGe、InAs、InGaAs、InAlAs、InP、或类似者。在一些实施例中，阱区域301b包括Si、Ge、SiGe、InAs、InGaAs、InAlAs、InP、或类似者。在一些实施例中，结构303包括SiGe、Si、Ge、InAs、InGaAs、InAlAs、InP、或类似者。
集成电路300的阱区域301a是第一类型阱。在一些实施例中，第一类型阱是N型阱。在一些实施例中，第一类型阱是P型阱。
集成电路300的阱区域301b是与第一类型阱不同的第二类型阱。在一些实施例中，第二类型阱是P型阱。在一些实施例中，第二类型阱是N型阱。
阱区域301a或阱区域301b的其他量或构造皆在本揭示的范畴内。
主动区域集合302在第二方向Y上延伸。主动区域集合302位于集成电路300的第一层上。主动区域集合302包括主动区域子集302a及主动区域子集302b。
主动区域子集302a包括至少主动区域302a1、302a2、302a3、302a4、302a5或302a6。主动区域子集302a的主动区域302a1、302a2、302a3、302a4、302a5及302a6的每一者在第一方向X上与主动区域子集302a的相邻主动区域分离。
主动区域子集302a的主动区域302a1、302a2、302a3、302a4、302a5及302a6嵌入集成电路300的阱区域301a中。主动区域302a1、302a2、302a3、302a4、302a5及302a6包括第一掺杂剂类型的掺杂剂。在一些实施例中，第一掺杂剂类型是N型掺杂剂。在一些实施例中，第一掺杂剂类型是P型掺杂剂。
在一些实施例中，主动区域302a1、302a2、302a3、302a4、302a5及302a6包括N型掺杂剂作为第一掺杂剂类型，并且阱区域301a是P型阱。在一些实施例中，主动区域302a1、302a2、302a3、302a4、302a5及302a6包括P型掺杂剂作为第一掺杂剂类型，并且阱区域301a是N型阱。
主动区域子集302b包括至少主动区域302b1、302b2、302b3、302b4、302b5或302b6。
主动区域子集302b的主动区域302b1、302b2、302b3、302b4、302b5及302b6的每一个在第一方向X上与主动区域子集302b的相邻主动区域分离。
主动区域子集302a的主动区域302b1、302b2、302b3、302b4、302b5及302b6嵌入集成电路300的阱区域301b中。主动区域302b1、302b2、302b3、302b4、302b5及302b6包括与第一掺杂剂类型不同的第二掺杂剂类型的掺杂剂。
在一些实施例中，第二掺杂剂类型是P型掺杂剂并且第一掺杂剂类型是N型掺杂剂。在一些实施例中，第二掺杂剂类型是N型掺杂剂并且第一掺杂剂类型是P型掺杂剂。
在一些实施例中，主动区域302b1、302b2、302b3、302b4、302b5及302b6包括P型掺杂剂作为第二掺杂剂类型，并且阱区域301b是N型阱。在一些实施例中，主动区域302b1、302b2、302b3、302b4、302b5及302b6包括N型掺杂剂作为第二掺杂剂类型，并且阱区域301b是P型阱。
在一些实施例中，主动区域302a1对应于NMOS晶体管N4的源极。在一些实施例中，主动区域302a2对应于NMOS晶体管N4的漏极以及NMOS晶体管N3的源极。在一些实施例中，主动区域302a3对应于NMOS晶体管N3的漏极。
在一些实施例中，主动区域302a4对应于NMOS晶体管N1的漏极。在一些实施例中，主动区域302a5对应于NMOS晶体管N2的漏极及NMOS晶体管N1的源极。在一些实施例中，主动区域302a6对应于NMOS晶体管N2的源极。
在一些实施例中，主动区域302b1对应于PMOS晶体管P4的源极。在一些实施例中，主动区域302b2对应于NMOS晶体管P2的漏极及PMOS晶体管P4的漏极。在一些实施例中，主动区域302b3对应于PMOS晶体管P2的源极。在一些实施例中，主动区域302b4对应于PMOS晶体管P1的源极。在一些实施例中，主动区域302b5对应于PMOS晶体管P1的漏极及PMOS晶体管P3的漏极。在一些实施例中，主动区域302b6对应于PMOS晶体管P3的源极。
在主动区域集合302中的主动区域的其他构造、其他层上的布置或量皆在本揭示的范畴内。
栅极集合304包括至少栅极304a、304b、304c、304d、304e、304f或304g。栅极集合304的栅极304a、304b、304c、304d、304e、304f及304g的每一个在第二方向Y上延伸。栅极集合304在集成电路300的第二层的第一部分上定位。
栅极集合304的栅极304b对应于图1的PMOS晶体管P4的栅极端子及NMOS晶体管N4的栅极端子。栅极集合304的栅极304c对应于图1的PMOS晶体管P2的栅极端子及NMOS晶体管N3的栅极端子。栅极集合304的栅极304e对应于图1的PMOS晶体管P1的栅极端子及NMOS晶体管N1的栅极端子。栅极集合304的栅极304f对应于图1的PMOS晶体管P3的栅极端子及NMOS晶体管N2的栅极端子。在一些实施例中，至少栅极304a、304d或304g对应于一对应非功能晶体管的虚设栅极。
在栅极集合304中的栅极的其他构造、其他层上的布置或量皆在本揭示的范畴内。
触点集合包括至少触点310a、310b、310c、310d、310e、310f、310g、310h、310i或310j。触点集合310的触点310a、310b、310c、310d、310e、310f、310g、310h、310i、310j在第二方向Y上延伸，并且重叠对应主动区域302a1、302a3、302a4、302a6、302b1、302b2、302b3、302b4、302b5、302b6。触点集合310的触点310a、310b、310c、310d、310e、310f、310g、310h、310i、310j电气耦接到对应主动区域302a1、302a3、302a4、302a6、302b1、302b2、302b3、302b4、302b5、302b6。在一些实施例中，触点集合310位于第二层的第二部分上。
触点集合310中的触点的其他构造、其他层上的布置或量皆在本揭示的范畴内。
触点集合320在第一方向X及第二方向Y上延伸。在一些实施例中，由于触点部分320a及320b在至少两个不同方向(例如，第一方向X及第二方向Y)上延伸，触点集合320被称为2D结构。在一些实施例中，触点集合320具有L形。在一些实施例中，触点集合320具有下列的一或多个：与图6A至图6D的触点集合620类似的U形、与图7A’的触点集合700A’类似的W形、与图7B’的触点集合700B’类似的T形、O形(未图示)、或类似者。在触点集合320或620(图6A至图6D)中的部分的其他形状或数量皆在本揭示的范畴内。
触点集合320包括触点部分320a及触点部分320b。
触点集合320的触点部分的至少一个重叠主动区域集合302的至少一个或触点集合310的至少一个。
触点集合320的触点部分320a在第二方向Y上延伸。触点集合320的触点部分320b在第一方向X上延伸。在一些实施例中，触点部分320a及触点部分320b是相同的连续触点结构的部分。在一些实施例中，触点集合320包括两个或多个分离或不连续的触点部分，此等触点部分在至少第一方向X或第二方向Y上彼此分离。
触点集合320的触点部分320a重叠触点集合310的触点310i及绝缘区域360。触点部分320a重叠主动区域302b5及302a5。在一些实施例中，触点部分320a直接耦接到触点集合310的触点310i。在一些实施例中，触点部分320a通过触点310i电气耦接到主动区域302b5。在一些实施例中，触点部分320a通过绝缘区域360与主动区域302a5电气隔离。
触点集合320的触点部分320b重叠触点集合310的触点310c及绝缘区域360。触点部分320b重叠主动区域302a4及302a5。在一些实施例中，触点部分320b直接耦接到触点集合310的触点310c。在一些实施例中，触点部分320b通过触点310c电气耦接到主动区域302a4。在一些实施例中，触点部分320b通过绝缘区域360与主动区域302a5电气隔离。触点集合320位于第三层上。
在一些实施例中，在触点集合320或620(图6A至图6D)中的至少一个触点包括一或多层导电材料。在一些实施例中，导电材料包括钨、钴、钌、铜、或类似者或其组合。
于一些实施例中，触点集合320或是620(如图6A至图6D)的至少一触点部分在第三方向Z上的高度或是厚度(图中未标示)比在VDT层中的通孔集合340中的至少一通孔在第三方向Z上的高度或是厚度(图中未标示)来得小。于一些实施例中，第三方向Z不同于第一方向X以及第二方向Y。
在触点集合320中的触点的其他构造、其他层上的布置或量皆在本揭示的范畴内。例如，在一些实施例中，触点部分320a、触点部分320b或与触点集合320中的触点部分320a或320b类似的其他触点在MD1层中的至少另一触点或集成电路300或600(图6A至图6D)的POLY层中的栅极上方重叠或延伸。
绝缘区域360用以使集成电路300中的一或多个元件彼此绝缘。绝缘区域360是在主动区域302a5上方。绝缘区域360在触点部分320a及320b与主动区域302a5之间定位，由此使绝缘触点部分320a及320b与主动区域302a5电气绝缘。在一些实施例中，绝缘区域360是绝缘层集合370的一部分。在一些实施例中，至少绝缘区域360或绝缘层集合370位于第二层的第二部分上。
绝缘层集合370在第一方向X及第二方向Y上延伸。在一些实施例中，绝缘层集合370用以使主动区域集合302、栅极集合304、触点集合310、触点集合320、导电结构集合330、电力轨集合332、或通孔集合340的至少一个成员与主动区域集合302、栅极集合304、触点集合310、触点集合320、导电结构集合330、电力轨集合332或通孔集合340的至少另一个成员电气绝缘。
在一些实施例中，绝缘区域360或绝缘层集合370是在与主动区域302a5不同的主动区域集合302的主动区域上方，并且绝缘区域360或绝缘层集合370使对应的一或多个其他主动区域与其他覆盖层(例如，MD2层中的触点)电气隔离。例如，在一些实施例中，与图3A所示的绝缘区域360类似，绝缘区域360或绝缘层集合370可以替代触点集合310或610(图6A至图6D)的一或多个触点。
在一些实施例中，绝缘区域360或绝缘层集合370在栅极集合304的一或多个栅极上方定位，并且绝缘区域360及绝缘层集合370使对应的一或多个栅极与其他覆盖层(例如，MD2层中的触点)电气隔离。
在一些实施例中，至少绝缘区域360、660或662(图6A至图6D)或绝缘层集合370或670(图6A至图6D)的一层包括一或多层介电材料。在一些实施例中，介电材料包括SiOCN、SiO2、SiOC、或类似者或其组合。
在一些实施例中，至少绝缘区域360、660或662或670(图6A至图6D)或者绝缘层集合370或670(图3A至图3D以及图6A至图6D)的一层具有在第三方向Z上的高度或厚度(未标记)，此高度或厚度等于MD1金属化层中的触点集合310或610中的一或多个(图6A至图6D)的在第三方向Z上的高度或厚度(未标记)。
针对绝缘区域360及绝缘层集合370的其他构造、布置或量皆在本揭示的范畴内。
导电结构集合330重叠至少触点集合310或320。导电结构集合330是在主动区域集合302a上方。在一些实施例中，导电结构集合330用以提供从至少主动区域集合302的主动区域或栅极集合304的栅极到至少另一主动区域集合302的主动区域或栅极集合304的栅极的电气连接。在一些实施例中，导电结构集合330位于第四层上。
导电结构330a重叠触点310b及310c、以及触点部分320b。导电结构330a是在主动区域302a3及302a4上方。在一些实施例中，导电结构330a在栅极304c与304e之间延伸。
导电结构330b重叠触点310f、310g、310h、310i及310j、以及触点部分320a。导电结构330b是在主动区域子集302b上方。导电结构330b是在主动区域302b2、302b3、302b4、302b5及302b6上方。在一些实施例中，导电结构330b在栅极304b与304g之间延伸。
在导电结构集合330中的结构的其他构造、其他层上的布置或数量皆在本揭示的范畴内。
电力轨集合332在第一方向X上延伸。在一些实施例中，第一电力轨集合332位于第四层上。在一些实施例中，电力轨332a或632a用以向集成电路300或600提供参考电压供应器VSS的第二供应电压。在一些实施例中，电力轨332b或632b用以向集成电路300或600提供电压供应器VDD的第一供应电压。在一些实施例中，电力轨332a或632a用以提供电压供应器VDD的第一供应电压，并且电力轨332b或632b用以提供参考电压供应器VSS的第二供应电压。在电力轨集合332或632中的电力轨的其他构造、其他层上的布置或量皆在本揭示的范畴内。
在一些实施例中，通孔集合340的通孔340a、340b、340d、340e、340f、340g、340h或340i在VDT层处定位。在一些实施例中，通孔集合340的通孔340c在VD层处定位。在一些实施例中，通孔集合340的至少通孔340a、340b、340d、340e、340f、340g、340h或340i的在第三方向Z上的高度是与通孔集合340的通孔340a、340b、340d、340e、340f、340g、340h或340i的至少另一通孔的在第三方向Z上的高度相同。在一些实施例中，通孔集合340的至少通孔340a、340b、340d、340e、340f、340g、340h或340i的高度与通孔集合340的通孔340c的高度不同。在一些实施例中，第三方向Z与第一方向X及第二方向Y不同。。在一些实施例中，在VDT层中的通孔集合340c或640(图6A至图6D)的一或多个通孔在第三方向Z上的高度或厚度(未标示)等同于触点集合320或620(图6A至图6D)的一或多个触点部分在第三方向Z上的高度或厚度(未标示)与在VD层中的通孔集合340c或640(图6A至图6D)的一或多个通孔在第三方向Z上的高度或厚度(未标示)之和。
在一些实施例中，主动区域302b1(例如，图1的PMOS晶体管P4的源极)及主动区域302b3(例如，图1的PMOS晶体管P2的源极)电气耦接到电压供应器VDD。例如，在一些实施例中，主动区域302b1、302b3电气耦接到触点集合310的对应触点310e、310g，并且对应触点310e、310g通过通孔集合340的对应通孔340e、340g电气耦接到电力轨集合320的电力轨332b。在一些实施例中，电力轨332b耦接到电压供应器VDD。
在一些实施例中，主动区域302a1(例如，图1的NMOS晶体管N4的源极)及主动区域302a6(例如，图1的NMOS晶体管N2的源极)电气耦接到参考电压供应器VSS。例如，在一些实施例中，主动区域302a1、302a6电气耦接到触点集合310的对应触点310a、310d，并且对应触点310a、310d通过通孔集合340的对应通孔340a、340d电气耦接到电力轨集合320的电力轨332a。在一些实施例中，电力轨332a耦接到参考电压供应器VSS。
在一些实施例中，导电结构集合330的导电结构330b用以提供在第一晶体管(例如，PMOS晶体管P2及P4)的至少一部分(例如，漏极)、第二晶体管(例如，PMOS晶体管P1)的一部分(例如，源极)及第三晶体管(例如，PMOS晶体管P3)的一部分(例如，源极)之间的电气连接。例如，在一些实施例中，主动区域302b2对应于PMOS晶体管P2及P4的漏极，主动区域302b4对应于PMOS晶体管P1的漏极，主动区域302b6对应于PMOS晶体管P3的漏极，并且通过至少导电结构330b电气耦接在一起。在一些实施例中，主动区域302b2、302b4、302b6电气耦接到触点集合310的对应触点310f、310h、310j，并且触点集合310的对应触点310f、310h、310j通过通孔集合340的对应通孔340f、340h、340i电气耦接到导电结构330b。
在一些实施例中，触点集合320的至少触点部分320a及320b用以提供在至少晶体管(例如，PMOS晶体管P1及P3)的一部分(例如，漏极)、另一晶体管(例如，NMOS晶体管N1)的一部分(例如，漏极)、及又一晶体管(例如，NMOS晶体管N3)的一部分(例如，漏极)的每一个之间的电气连接。例如，在一些实施例中，主动区域302b5对应于PMOS晶体管P1及P3的漏极，主动区域302a4对应于NMOS晶体管N1的漏极，且主动区域302a3对应于NMOS晶体管N3的漏极，并且通过触点集合320的至少触点部分320a及320b电气耦接在一起。
在一些实施例中，主动区域302b5电气耦接到触点集合310的触点310i，触点集合310的触点310i电气耦接到触点集合320的触点部分320a及320b，触点集合320的触点部分320a及320b电气耦接到触点集合310的触点310c，并且触点集合310的触点310c电气耦接到主动区域302a4。在一些实施例中，触点集合320的触点部分320a及320b通过通孔集合340的通孔340c进一步电气耦接到导电结构集合330的导电结构330a，导电结构330a通过通孔集合320的通孔340b电气耦接到触点310b，并且触点集合310的触点310b电气耦接到主动区域302a3。
在一些实施例中，触点集合320的触点部分320a及320b通过绝缘区域360与主动区域302a5电气绝缘(例如，不电气耦接)，并且由此主动区域302b5、302a3及302a4通过绝缘区域360与主动区域302a5电气绝缘(例如，不电气耦接)。
在一些实施例中，通过使用MD2层中的触点集合320的触点部分320a及320b至少提供在主动区域集合302的主动区域302b5、302a3及302a4之间的电气连接，或使用绝缘区域360电气绝缘主动区域302a5与主动区域302b5、302a3及302a4，其他金属层(例如，M0、M1等)可以用于额外布线资源，从而导致与其他方法相比，集成电路300具有至少减小的间距、较小的面积或较小的标准单元。
图4是根据一些实施例的集成电路400的电路图。在一些实施例中，集成电路400是2-2AOI电路。2-2AOI电路是用于说明，包括其他类型的AOI电路的其他类型电路皆在本揭示的范畴内。
集成电路400是集成电路100的变体。与图1的集成电路100相比，集成电路400进一步包括PMOS晶体管P5、P6、P7及P8以及NMOS晶体管N5、N6、N7及N8。
PMOS晶体管P5的栅极端子经构造为用以接收输入信号A1’的输入节点(未标记)。NMOS晶体管N5的栅极端子经构造为用以接收输入信号A1’的输入节点(未标记)。在一些实施例中，输入信号A1等于输入信号A1’。在一些实施例中，至少PMOS晶体管P1的栅极端子、PMOS晶体管P5的栅极端子、NMOS晶体管N1的栅极端子或NMOS晶体管N5的栅极端子耦接到PMOS晶体管P1的栅极端子、PMOS晶体管P5的栅极端子、NMOS晶体管N1的栅极端子或NMOS晶体管N5的栅极端子的至少另一个。
PMOS晶体管P6的栅极端子经构造为用以接收输入信号B1’的输入节点(未标记)。NMOS晶体管N7的栅极端子经构造为用以接收输入信号B1’的输入节点(未标记)。在一些实施例中，输入信号B1等于输入信号B1’。在一些实施例中，至少PMOS晶体管P2的栅极端子、PMOS晶体管P6的栅极端子、NMOS晶体管N3的栅极端子或NMOS晶体管N7的栅极端子耦接到PMOS晶体管P2的栅极端子、PMOS晶体管P6的栅极端子、NMOS晶体管N3的栅极端子或NMOS晶体管N7的栅极端子的至少另一个。
PMOS晶体管P7的栅极端子经构造为用以接收输入信号A2’的输入节点(未标记)。NMOS晶体管N6的栅极端子经构造为用以接收输入信号A2’的输入节点(未标记)。在一些实施例中，输入信号A2等于输入信号A2’。在一些实施例中，至少PMOS晶体管P3的栅极端子、PMOS晶体管P7的栅极端子、NMOS晶体管N2的栅极端子或NMOS晶体管N6的栅极端子耦接到PMOS晶体管P3的栅极端子、PMOS晶体管P7的栅极端子、NMOS晶体管N2的栅极端子或NMOS晶体管N6的栅极端子的至少另一个。
PMOS晶体管P8的栅极端子经构造为用以接收输入信号B2’的输入节点(未标记)。NMOS晶体管N8的栅极端子经构造为用以接收输入信号B2’的输入节点(未标记)。在一些实施例中，输入信号B2等于输入信号B2’。在一些实施例中，至少PMOS晶体管P4的栅极端子、PMOS晶体管P8的栅极端子、NMOS晶体管N4的栅极端子或NMOS晶体管N8的栅极端子耦接到PMOS晶体管P4的栅极端子、PMOS晶体管P8的栅极端子、NMOS晶体管N4的栅极端子或NMOS晶体管N8的栅极端子的至少另一个。在一些实施例中，至少输入信号A1、A1’、A2、A2’、B1、B1’、B2或B2’是逻辑低信号或逻辑高信号。
PMOS晶体管P2的源极端子、PMOS晶体管P4的源极端子、PMOS晶体管P6的源极端子及PMOS晶体管P8的源极端子耦接到电压供应器VDD。在一些实施例中，PMOS晶体管P2的源极端子、PMOS晶体管P4的源极端子、PMOS晶体管P6的源极端子及PMOS晶体管P8的源极端子耦接在一起。
PMOS晶体管P2的漏极端子、PMOS晶体管P1的源极端子、PMOS晶体管P4的漏极端子、PMOS晶体管P3的源极端子、PMOS晶体管P6的漏极端子、PMOS晶体管P5的源极端子、PMOS晶体管P8的源极端子、PMOS晶体管P7的源极端子彼此耦接。
PMOS晶体管P1的漏极端子、PMOS晶体管P3的漏极端子、NMOS晶体管N1的漏极端子、NMOS晶体管N3的漏极端子、PMOS晶体管P5的漏极端子、PMOS晶体管P7的漏极端子、NMOS晶体管N5的漏极端子及NMOS晶体管N7的漏极端子彼此耦接，并且经构造为输出节点OUT2。
NMOS晶体管N1的源极端子及NMOS晶体管N2的漏极端子彼此耦接。NMOS晶体管N3的源极端子及NMOS晶体管N4的漏极端子彼此耦接。
NMOS晶体管N5的源极端子及NMOS晶体管N6的漏极端子彼此耦接。NMOS晶体管N7的源极端子及NMOS晶体管N8的漏极端子彼此耦接。
NMOS晶体管N2的源极端子、NMOS晶体管N4的源极端子、NMOS晶体管N6的源极端子、NMOS晶体管N8的源极端子各者耦接到参考电压供应器VSS。在一些实施例中，NMOS晶体管N2的源极端子、NMOS晶体管N4的源极端子、NMOS晶体管N6的源极端子及NMOS晶体管N8的源极端子耦接在一起。
其他电路、其他晶体管类型、及/或晶体管的量是在各个实施例的范畴内。例如，在一些实施例中，集成电路400包括其他类型的AOI逻辑电路，诸如2-1AOI逻辑电路。至少输入信号A1、A1’、A2、A2’、B1、B1’、B2或B2’的其他值是在各个实施例的范畴内。
图5是根据一些实施例的集成电路的布局设计500的图。
布局设计500是布局设计200(图2)的变体。例如，布局设计500示出了其中金属过度扩散布局图案集合520具有U形的实例。
布局设计500可用于制造与图4的集成电路400或图6A至图6D的集成电路600类似的集成电路。
布局设计500包括主动区域布局图案集合502、电力轨布局图案集合232、栅极布局图案集合504、金属过度扩散布局图案集合510、金属过度扩散布局图案集合520、导电特征布局图案集合530、及通孔布局图案集合540。
与图2的布局设计200相比，布局设计500的主动区域布局图案集合502替代主动区域布局图案集合202。主动区域布局图案集合502与主动区域布局图案集合202类似，并且由此省略类似的详细描述。
主动区域布局图案集合502包括至少主动区域布局图案502a或502b。主动区域布局图案集合502的主动区域布局图案502a及502b与主动区域布局图案集合202的对应主动区域布局图案202a及202b类似，并且由此省略类似的详细描述。
主动区域布局图案集合502可用于制造集成电路600的对应主动区域集合602(图6A至图6D)。在一些实施例中，主动区域布局图案集合202的主动区域布局图案502a、502b可用于制造集成电路600的主动区域集合602(图6A至图6D)的对应主动区域602a、602b。
在一些实施例中，主动区域布局图案集合502的主动区域布局图案502a可用于制造NMOS晶体管N1、N2、N3、N4、N5、N6、N7及N8的源极及漏极区域，并且主动区域布局图案集合502的主动区域布局图案502b可用于制造集成电路400(图4)的PMOS晶体管P1、P2、P3、P4、P5、P6、P7及P8的源极及漏极区域。
在主动区域布局图案集合502中的图案的其他构造或量皆在本揭示的范畴内。
与图2的布局设计200相比，布局设计500的栅极布局图案集合504替代栅极布局图案集合204。布局设计500的栅极布局图案集合504及集成电路600具有为9的CPP。栅极布局图案集合504与栅极布局图案集合204类似，并且由此省略类似的详细描述。
栅极布局图案集合504包括至少栅极布局图案504a、504b、504c、504d、504e、504f、504g、504h、504i或504j。栅极布局图案集合504的栅极布局图案504a、504b、504c、504d、504e、504f、504g、504h、504i或504j的至少一个与栅极布局图案集合204的栅极布局图案204a、204b、204c、204d、204e、204f或204g的至少一个类似，并且由此省略类似的详细描述。
栅极布局图案集合504可用于制造集成电路600的对应栅极集合604(图6A至图6D)。在一些实施例中，栅极布局图案集合504的栅极布局图案504a、504b、504c、504d、504e、504f、504g、504h、504i、504j可用于制造集成电路600的栅极集合604(图6A至图6D)的对应栅极604a、604b、604c、604d、604e、604f、604g、604h、604i、604j。在一些实施例中，至少栅极布局图案504a或504j是虚设栅极布局图案。在一些实施例中，至少栅极604a或604j是虚设栅极。
栅极布局图案504b可用于制造图4的PMOS晶体管P4的栅极端子及NMOS晶体管N4的栅极端子。栅极布局图案504c可用于制造图4的PMOS晶体管P2的栅极端子及NMOS晶体管N3的栅极端子。栅极布局图案504d可用于制造图4的PMOS晶体管P6的栅极端子及NMOS晶体管N7的栅极端子。栅极布局图案504e可用于制造图4的PMOS晶体管P8的栅极端子及NMOS晶体管N8的栅极端子。栅极布局图案504f可用于制造图4的PMOS晶体管P3的栅极端子及NMOS晶体管N2的栅极端子。栅极布局图案504g可用于制造图4的PMOS晶体管P1的栅极端子及NMOS晶体管N1的栅极端子。栅极布局图案504h可用于制造图4的PMOS晶体管P5的栅极端子及NMOS晶体管N5的栅极端子。栅极布局图案504i可用于制造图4的PMOS晶体管P7的栅极端子及NMOS晶体管N6的栅极端子。
在栅极布局图案集合504中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。
与图2的布局设计200相比，金属过度扩散布局图案集合510替代金属过度扩散布局图案集合210。金属过度扩散布局图案集合510与金属过度扩散布局图案集合210类似，并且由此省略类似的详细描述。
金属过度扩散布局图案集合510包括至少金属过度扩散布局图案510a、510b、510c、510d、510e、510f、510g、510h、510i、510j、510k、510l、510m或510n。金属过度扩散布局图案集合510的金属过度扩散布局图案510a、510b、510c、510d、510e、510f、510g、510h、510i、510j、510k、510l、510m或510n的至少一个与金属过度扩散布局图案集合210的金属过度扩散布局图案210a、210b、210c、210d、210e、210f、210g、210h、210i或210j的至少一个类似，并且由此省略类似的详细描述。
金属过度扩散布局图案集合510可用于制造集成电路600的对应触点集合610(图6A至图6D)。在一些实施例中，金属过度扩散布局图案集合510的金属过度扩散布局图案510a、510b、510c、510d、510e、510f、510g、510h、510i、510j、510k、510l、510m、510n可用于制造集成电路600的触点集合610(图6A至图6D)的对应触点610a、610b、610c、610d、610e、610f、610g、610h、610i、610j、610k、610l、610m、610n。
在金属过度扩散布局图案集合510中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。
与图2的布局设计200相比，金属过度扩散布局图案集合520替代金属过度扩散布局图案集合220。金属过度扩散布局图案集合520与金属过度扩散布局图案集合220类似，并且由此省略类似的详细描述。
与图2的布局设计200相比，金属过度扩散布局图案集合520具有U形。在一些实施例中，金属过度扩散布局图案集合520具有下列的一或多个：与图2的金属过度扩散布局图案集合220类似的L形、与图7A的金属过度扩散布局图案集合700A类似的W形、与图7B的金属过度扩散布局图案集合700B类似的T形、O形(未图示)、或类似者。在金属过度扩散布局图案集合520中的其他形状皆在本揭示的范畴内。
金属过度扩散布局图案集合520包括至少金属过度扩散布局图案520a、520b或520c。
与图2的布局设计200相比，金属过度扩散布局图案520a及520b替代图2的对应金属过度扩散布局图案220a及220b，并且由此省略类似的详细描述。
金属过度扩散布局图案520a及520c在第二方向Y上延伸。金属过度扩散布局图案520b在第一方向X上延伸。金属过度扩散布局图案520a在第一方向X上与金属过度扩散布局图案520c分离。在一些实施例中，金属过度扩散布局图案520b从金属过度扩散布局图案520a延伸到金属过度扩散布局图案520c。在一些实施例中，金属过度扩散布局图案520a、520b及520c是相同的连续布局图案(例如，金属过度扩散布局图案集合520)的多个部分。
在一些实施例中，金属过度扩散布局图案集合520包括两个或多个分离或不连续的布局图案，此等布局图案在至少第一方向X或第二方向Y上彼此分离。
金属过度扩散布局图案集合520的布局图案的至少一个重叠主动区域布局图案集合502的至少一个或金属过度扩散布局图案集合510的至少一个。
金属过度扩散布局图案520a重叠金属过度扩散布局图案510m以及主动区域布局图案502a及502b。金属过度扩散布局图案520b重叠金属过度扩散布局图案510d并且是在主动区域布局图案502a上方。金属过度扩散布局图案520c重叠金属过度扩散布局图案510k以及主动区域布局图案502a及502b。
金属过度扩散布局图案集合520可用于制造集成电路600的对应触点集合620(图6A至图6D)。在一些实施例中，金属过度扩散布局图案集合520的金属过度扩散布局图案520a、520b、520c可用于制造集成电路600的触点集合620(图6A至图6D)的对应触点部分620a、620b、620c。
在一些实施例中，至少金属过度扩散布局图案510a可用于制造图4的NMOS晶体管N4的源极端子。在一些实施例中，至少金属过度扩散布局图案510b可用于制造图4的NMOS晶体管N3的漏极端子及图4的NMOS晶体管N7的漏极端子。在一些实施例中，至少金属过度扩散布局图案510c可用于制造图4的NMOS晶体管N2的源极端子及图4的NMOS晶体管N8的源极端子。在一些实施例中，至少金属过度扩散布局图案510d可用于制造图4的NMOS晶体管N1的漏极端子及图4的NMOS晶体管N5的漏极端子。在一些实施例中，至少金属过度扩散布局图案510e可用于制造图4的NMOS晶体管N6的源极端子。
在一些实施例中，至少金属过度扩散布局图案510f可用于制造图4的PMOS晶体管P4的漏极端子。在一些实施例中，至少金属过度扩散布局图案510g可用于制造图4的PMOS晶体管P4的源极端子及图4的PMOS晶体管P2的源极端子。在一些实施例中，至少金属过度扩散布局图案510h可用于制造图4的PMOS晶体管P2的漏极端子及图4的PMOS晶体管P6的漏极端子。
在一些实施例中，至少金属过度扩散布局图案510i可用于制造图4的PMOS晶体管P6的源极端子及图4的PMOS晶体管P8的源极端子。在一些实施例中，至少金属过度扩散布局图案510j可用于制造图4的PMOS晶体管P8的漏极端子及图4的PMOS晶体管P3的源极端子。在一些实施例中，至少金属过度扩散布局图案510l可用于制造图4的PMOS晶体管P1的源极端子及图4的PMOS晶体管P5的源极端子。在一些实施例中，至少金属过度扩散布局图案510n可用于制造图4的PMOS晶体管P7的源极端子。
在一些实施例中，至少金属过度扩散布局图案510k或金属过度扩散布局图案520c的一部分可用于制造图4的PMOS晶体管P3的漏极端子及图4的PMOS晶体管P1的漏极端子。在一些实施例中，至少金属过度扩散布局图案510m或金属过度扩散布局图案520a的一部分可用于制造图4的PMOS晶体管P5的漏极端子及图4的PMOS晶体管P7的漏极端子。
在一些实施例中，至少金属过度扩散布局图案220a、220b或220c可用于制造图4的至少NMOS晶体管N1、N2、N3、N4、N5、N6、N7或N8或PMOS晶体管P1、P2、P3、P4、P5、P6、P7或P8的一或多个漏极或源极端子的部分。
在金属过度扩散布局图案集合520中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。
与图2的布局设计200相比，导电特征布局图案集合530替代导电特征布局图案集合230。导电特征布局图案集合530与导电特征布局图案集合230类似，并且由此省略类似的详细描述。
导电特征布局图案集合530包括至少导电特征布局图案530a或530b。导电特征布局图案530a、530b替代图2的对应导电特征布局图案230a、230b，并且由此省略类似的详细描述。
在一些实施例中，导电特征布局图案530a在栅极布局图案504c与504g之间延伸。在一些实施例中，导电特征布局图案530b从栅极布局图案504a延伸到栅极布局图案504j。
在一些实施例中，导电特征布局图案530a重叠金属过度扩散布局图案510b、510c、520b及520c。在一些实施例中，导电特征布局图案530b重叠金属过度扩散布局图案510f、510g、510h、510i、510j、510k、510l、510m、510n、520a及520c。
导电特征布局图案集合530可用于制造集成电路600的对应导电特征集合630(图6A至图6D)。在一些实施例中，导电特征布局图案集合530的导电特征布局图案530a及530b可用于制造集成电路600的导电结构集合630(图6A至图6D)的对应导电结构630a及630b。
在导电特征布局图案集合530中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。
与图2的布局设计200相比，通孔布局图案集合540替代通孔布局图案集合240。通孔布局图案集合540与通孔布局图案集合240类似，并且由此省略类似的详细描述。
通孔布局图案集合540包括至少通孔布局图案540a、540b、540c、540d、540e、540f、540g、540h、540i、540j、540k或540l。通孔布局图案集合540的通孔布局图案540a、540b、540c、540d、540e、540f、540g、540h、540i、540j、540k或540l的至少一个与通孔布局图案集合的通孔布局图案240a、240b、240c、240d、240e、240f、240g、240h或240i的至少一个类似，并且由此省略类似的详细描述。
通孔布局图案集合540可用于制造集成电路600的对应通孔集合640(图6A至图6D)。在一些实施例中，通孔布局图案集合540的通孔布局图案540a、540b、540c、540d、540e、540f、540g、540h、540i、540j、540k、540l可用于制造集成电路600的通孔集合640(图6A至图6D)的对应通孔640a、640b、640c、640d、640e、640f、640g、640h、640i、640j、640k、640l。在一些实施例中，通孔布局图案集合560包括其他构件(为了便于说明而未图示)。
通孔布局图案540a、540c及540e是在图5的电力轨布局图案232a与对应金属过度扩散布局图案510a、510c及510e之间。通孔布局图案540g及540i是在图5的电力轨布局图案232b与对应金属过度扩散布局图案510g及510i之间。通孔布局图案540b及540d是在导电特征布局图案530a与对应金属过度扩散布局图案510b及520b之间。通孔布局图案540f、540h、540j、540k及540l是在导电特征布局图案530b与对应金属过度扩散布局图案510f、510h、510j、510l及510n之间。
在通孔布局图案集合540中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。
在一些实施例中，通过在第一方向X及第二方向Y(例如，两个方向)上延伸金属过度扩散布局图案集合520并且通过定位金属过度扩散布局图案集合520以重叠至少金属过度扩散布局图案集合510、栅极布局图案集合504或主动区域集合502，金属过度扩散布局图案集合520提供在第二方向Y上并且位于布局设计500中的上部金属化层(例如，M0、M1等)下方的额外布线资源。通过提供在上部金属层(例如，M0、M1等)下方的布线资源，可以减少使用上部金属化层(例如，M0、M1等)或上部金属化层(例如，M0、M1等)可以用作额外布线资源，从而导致与其他方法相比，布局设计500具有至少减小的间距、较小的面积或较小的标准单元。
图6A、图6B、图6C及图6D是根据一些实施例的集成电路600的图。
图6A是根据一些实施例的与平面E-E’交叉的对应于布局设计500的集成电路600的横截面图。图6B是根据一些实施例的与平面F-F’交叉的对应于布局设计500的集成电路600的横截面图。图6C是根据一些实施例的与平面G-G’交叉的对应于布局设计500的集成电路600的横截面图。图6D是根据一些实施例的与平面H-H’交叉的对应于布局设计500的集成电路600的横截面图。
集成电路600由布局设计500制造。集成电路600是集成电路400的一部分的实施例。
包括对准、长度及宽度的结构关系、以及集成电路600的构造与图5的布局设计500的结构关系及构造类似，并且为了简便将不在图6A至图6D中描述类似的详细描述。
集成电路600是集成电路300(图3A至图3D)的变体，并且为了简便将不描述类似的详细描述。例如，集成电路示出了其中触点集合620具有U形的实例。
集成电路600包括阱区域601a、阱区域601b、主动区域集合602、基板603、栅极集合604、触点集合610、触点集合620、导电特征集合630、电力轨集合632、通孔集合640及绝缘层集合670。
与图3A的集成电路300相比，阱区域601a替代阱区域301a，阱区域601b替代阱区域301b，主动区域集合602替代主动区域集合302，基板603替代基板303，栅极集合604替代栅极集合304，触点集合610替代触点集合310，触点集合620替代触点集合320，导电结构集合630替代导电结构集合330，电力轨集合632替代电力轨集合332，通孔集合640替代通孔集合340，绝缘层集合670替代绝缘层集合370，绝缘区域660或662替代绝缘区域360。
在一些实施例中，阱区域601a与阱区域301a类似，阱区域601b与阱区域301b类似，主动区域集合602与主动区域集合302类似，基板603与基板303类似，栅极集合604与栅极集合304类似，触点集合610与触点集合310类似，触点集合620与触点集合320类似，导电结构集合630与导电结构集合330类似，电力轨集合632与电力轨集合332类似，通孔集合640与通孔集合340类似，绝缘层集合670与绝缘层集合370类似，绝缘区域660或662与绝缘区域360类似，并且由此省略类似的详细描述。
主动区域集合602包括主动区域子集602a及主动区域子集602b。在一些实施例中，主动区域子集602a、602b与对应主动区域子集302a、302b类似，并且由此省略类似的详细描述。
主动区域子集602a包括至少主动区域602a1、602a2、602a3、602a4、602a5、602a6、602a7、602a8或602a9。主动区域子集602a的主动区域602a1、602a2、602a3、602a4、602a5、602a6、602a7、602a8及602a9的每一个在第一方向X上与主动区域子集602a的相邻主动区域分离。
主动区域子集602a的主动区域602a1、602a2、602a3、602a4、602a5、602a6、602a7、602a8及602a9嵌入集成电路600的阱区域601a中。
主动区域602a1、602a2、602a3、602a4、602a5、602a6、602a7、602a8及602a9包括第一掺杂剂类型的掺杂剂。在一些实施例中，第一掺杂剂类型是N型掺杂剂。在一些实施例中，第一掺杂剂类型是P型掺杂剂。
在一些实施例中，主动区域602a1、602a2、602a3、602a4、602a5、602a6、602a7、602a8及602a9包括N型掺杂剂作为第一掺杂剂类型，并且阱区域601a是P型阱。在一些实施例中，主动区域602a1、602a2、602a3、602a4、602a5、602a6、602a7、602a8及602a9包括P型掺杂剂作为第一掺杂剂类型，并且阱区域601a是N型阱。
主动区域子集602b包括至少主动区域602b1、602b2、602b3、602b4、602b5、602b6、602b7、602b8或602b9。
主动区域子集602b的主动区域602b1、602b2、602b3、602b4、602b5、602b6、602b7、602b8及602b9的每一个在第一方向X上与主动区域子集602b的相邻主动区域分离。
主动区域子集602b的主动区域602b1、602b2、602b3、602b4、602b5、602b6、602b7、602b8及602b9嵌入集成电路600的阱区域601b中。主动区域602b1、602b2、602b3、602b4、602b5、602b6、602b7、602b8及602b9包括与第一掺杂剂类型不同的第二掺杂剂类型的掺杂剂。在一些实施例中，第二掺杂剂类型是P型掺杂剂并且第一掺杂剂类型是N型掺杂剂。在一些实施例中，第二掺杂剂类型是N型掺杂剂并且第一掺杂剂类型是P型掺杂剂。
在一些实施例中，主动区域602b1、602b2、602b3、602b4、602b5、602b6、602b7、602b8及602b9包括P型掺杂剂作为第二掺杂剂类型，并且阱区域601b是N型阱。在一些实施例中，主动区域602b1、602b2、602b3、602b4、602b5、602b6、602b7、602b8及602b9包括N型掺杂剂作为第二掺杂剂类型，并且阱区域601b是P型阱。
在一些实施例中，主动区域602a1对应于NMOS晶体管N4的源极。在一些实施例中，主动区域602a2对应于NMOS晶体管N4的漏极及NMOS晶体管N3的源极。在一些实施例中，主动区域602a3对应于NMOS晶体管N3的漏极及NMOS晶体管N7的漏极。在一些实施例中，主动区域602a4对应于NMOS晶体管N8的漏极及NMOS晶体管N7的源极。在一些实施例中，主动区域602a5对应于NMOS晶体管N2的源极及NMOS晶体管N8的源极。在一些实施例中，主动区域602a6对应于NMOS晶体管N2的漏极及NMOS晶体管N1的源极。在一些实施例中，主动区域602a7对应于NMOS晶体管N5的漏极及NMOS晶体管N1的漏极。在一些实施例中，主动区域602a8对应于NMOS晶体管N5的源极及NMOS晶体管N6的漏极。在一些实施例中，主动区域602a9对应于NMOS晶体管N6的源极。
在一些实施例中，主动区域602b1对应于PMOS晶体管P4的漏极。在一些实施例中，主动区域602b2对应于PMOS晶体管P2的源极及PMOS晶体管P4的源极。在一些实施例中，主动区域602b3对应于PMOS晶体管P2的漏极及PMOS晶体管P6的漏极。在一些实施例中，主动区域602b4对应于PMOS晶体管P8的源极及PMOS晶体管P6的源极。在一些实施例中，主动区域602b5对应于PMOS晶体管P8的漏极及PMOS晶体管P3的源极。在一些实施例中，主动区域602b6对应于PMOS晶体管P1的漏极及PMOS晶体管P3的漏极。在一些实施例中，主动区域602b7对应于PMOS晶体管P1的源极及PMOS晶体管P5的源极。在一些实施例中，主动区域602b8对应于PMOS晶体管P7的漏极及PMOS晶体管P5的漏极。在一些实施例中，主动区域602b9对应于PMOS晶体管P7的源极。
在主动区域集合602中的主动区域的其他构造、其他层上的布置或量皆在本揭示的范畴内。
栅极集合604包括至少栅极604a、604b、604c、604d、604e、604f、604g、604h、604i或604j。栅极集合604的栅极604a、604b、604c、604d、604e、604f、604g、604h、604i或604j的至少一个与栅极集合304的栅极304a、304b、304c、304d、304e、304f或304g的至少一个类似，并且由此省略类似的详细描述。在一些实施例中，至少栅极604a或604j是虚设栅极。
栅极604b是图4的PMOS晶体管P4的栅极端子及NMOS晶体管N4的栅极端子。栅极604c是图4的PMOS晶体管P2的栅极端子及NMOS晶体管N3的栅极端子。栅极604d是图4的PMOS晶体管P6的栅极端子及NMOS晶体管N7的栅极端子。栅极604e是图4的PMOS晶体管P8的栅极端子及NMOS晶体管N8的栅极端子。栅极604f是图4的PMOS晶体管P3的栅极端子及NMOS晶体管N2的栅极端子。栅极604g是图4的PMOS晶体管P1的栅极端子及NMOS晶体管N1的栅极端子。栅极604h是图4的PMOS晶体管P5的栅极端子及NMOS晶体管N5的栅极端子。栅极604i是图4的PMOS晶体管P7的栅极端子及NMOS晶体管N6的栅极端子。
触点集合610包括至少触点610a、610b、610c、610d、610e、610f、610g、610h、610i、610j、610k、610l、610m或610n。触点集合610的触点610a、610b、610c、610d、610e、610f、610g、610h、610i、610j、610k、610l、610m或610n的至少一个与触点集合310的触点310a、310b、310c、310d、310e、310f、310g、310h、310i或310j的至少一个类似，并且由此省略类似的详细描述。
触点集合610的触点610a、610b、610c、610d、610e、610f、610g、610h、610i、610j、610k、610l、610m、及610n重叠对应主动区域602a1、602a3、602a5、602a7、602a9、602b1、602b2、602b3、602b4、602b5、602b6、602b7、602b8及602b9。触点集合610的触点610a、610b、610c、610d、610e、610f、610g、610h、610i、610j、610k、610l、610m及610n电气耦接到对应主动区域602a1、602a3、602a5、602a7、602a9、602b1、602b2、602b3、602b4、602b5、602b6、602b7、602b8及602b9。在一些实施例中，触点集合610位于第二层的第二部分上。
触点集合610的其他构造或布置皆在本揭示的范畴内。
绝缘区域660或662用以使集成电路600中的一或多个元件彼此绝缘。在一些实施例中，绝缘区域660或662与绝缘区域360类似，并且由此省略类似的详细描述。
绝缘区域660是在主动区域602a6上方。绝缘区域660在触点部分620a及620b与主动区域602a6之间定位，由此使触点部分620a及620b与主动区域602a6电气绝缘。
绝缘区域662是在主动区域602a8上方。绝缘区域662在触点部分620b及620c与主动区域602a8之间定位，由此使触点部分620b及620c与主动区域602a8电气绝缘。
在一些实施例中，绝缘区域660及662是绝缘层集合670的一部分。在一些实施例中，至少绝缘区域660或662或者绝缘层集合670位于第二层的第二部分上。
在一些实施例中，绝缘层集合670用以电气绝缘主动区域集合602、栅极集合604、触点集合610、触点集合620、导电结构集合630、电力轨集合632或通孔集合640的至少一个成员与主动区域集合602、栅极集合604、触点集合610、触点集合620、导电结构集合630、电力轨集合632或通孔集合640的至少另一个成员。
在一些实施例中，至少绝缘区域600或662或者绝缘层集合670是在与主动区域602a6或602a8不同的主动区域集合602的主动区域上方，并且绝缘区域660或662或者绝缘层集合670使对应一或多个其他主动区域与其他覆盖层(例如，MD2层中的触点)电气隔离。例如，在一些实施例中，绝缘区域660或662或者绝缘层集合670可以替代触点集合610的一或多个触点。
在一些实施例中，至少绝缘区域660或662或者绝缘层集合670在栅极集合604的一或多个栅极上方定位，并且至少绝缘区域660或662或者绝缘层集合670使对应的一或多个栅极与其他覆盖层(例如，MD2层中的触点)电气隔离。
针对至少绝缘区域660或662或者绝缘层集合670的其他构造、布置或量皆在本揭示的范畴内。
触点集合620在第一方向X及第二方向Y上延伸。在一些实施例中，由于触点部分620b及620c(或620a)在至少两个不同方向(例如，第一方向X及第二方向Y)上延伸，触点集合620被称为2D结构。在一些实施例中，触点集合620具有U形。在一些实施例中，触点集合620具有下列的一或多个：与图3A的触点集合320类似的L形、与图7A’的触点集合700A’类似的W形、与图7B’的触点集合700B’类似的T形、O形(未图示)、或类似者。在触点集合620(图6A至图6D)中的部分的其他形状或数量皆在本揭示的范畴内。
触点集合620包括触点部分620a、620b及620c。触点集合620的触点部分620a、620b或620c的至少一个与触点集合320的触点部分320a或320b的至少一个类似，并且由此省略类似的详细描述。触点集合620位于第三层上。
触点集合620的触点部分的至少一个重叠主动区域集合602的至少一个或触点集合610的至少一个。在一些实施例中，触点集合620重叠栅极集合604。
触点集合620的触点部分620a及620c在第二方向Y上延伸。触点部分620a及620c在第一方向X上彼此分离。触点集合620的触点部分620b在第一方向X上延伸。在一些实施例中，触点部分620a、620b及620c是相同的连续触点结构的部分。在一些实施例中，触点集合620包括两个或多个分离或不连续的触点部分，此等触点部分在至少第一方向X或第二方向Y上彼此分离。
触点集合620的触点部分620a重叠触点集合610的触点610m及绝缘区域662。触点部分620a重叠主动区域602b8及602a8。在一些实施例中，触点部分620a直接耦接到触点集合610的触点610m。在一些实施例中，触点部分620a通过触点610m电气耦接到主动区域602b8。在一些实施例中，触点部分620a通过绝缘区域662与主动区域602a8电气隔离。
触点集合620的触点部分620b重叠触点集合610的触点610d以及绝缘区域660及662。触点部分620b重叠主动区域602a6、602a7及602a8。在一些实施例中，触点部分620b直接耦接到触点集合610的触点610d。在一些实施例中，触点部分620b通过触点610d电气耦接到主动区域602a7。在一些实施例中，触点部分620b通过绝缘区域660与主动区域602a6电气隔离。在一些实施例中，触点部分620b通过绝缘区域662与主动区域602a8电气隔离。
触点集合620的触点部分620c重叠触点集合610的触点610k及绝缘区域660。触点部分620c重叠主动区域602b6及602a6。在一些实施例中，触点部分620c直接耦接到触点集合610的触点610k。在一些实施例中，触点部分620c通过触点610k电气耦接到主动区域602b6。在一些实施例中，触点部分620c通过绝缘区域660与主动区域602a6电气隔离。
在触点集合620中的触点的其他构造、其他层上的布置或量皆在本揭示的范畴内。例如，在一些实施例中，在触点集合620中的触点部分620a、触点部分620b或与触点部分620a或620b类似的其他触点在MD1层中的至少另一个触点或在集成电路300或600(图6A至图6D)的POLY层中的栅极上方重叠或延伸。
导电结构集合630包括至少导电结构630a或630b。在一些实施例中，导电结构630a、630b与对应导电结构330a、330b类似，并且由此省略类似的详细描述。
导电结构集合630重叠至少触点集合610或620或者栅极集合604。导电结构集合630是在主动区域集合602上方。在一些实施例中，导电结构集合630用以提供从至少主动区域集合602的主动区域或栅极集合604的栅极到至少主动区域集合602的主动区域或栅极集合604的栅极的电气连接。
导电结构630a重叠触点610b及610、触点部分620b以及绝缘区域660。触点结构630a是在主动区域602a3、602a4、602a5及602a6上方。在一些实施例中，导电结构630a在栅极604c与604g之间延伸。
导电结构630b重叠触点610f、610g、610h、610i、610j、610g、610h、610i、610j、610k、610l、610m及610n、触点部分620a及620c、以及至少栅极604a、604b、604c、604d、604e、604f、604g、604h、604i或604j。导电结构630b是在主动区域子集602b上方。导电结构630b是在主动区域602b1、602b2、602b3、602b4、602b5、602b6、602b7、602b8及602b9上方。在一些实施例中，导电结构630b从栅极604a延伸到栅极604j。
在导电结构集合630中的结构的其他构造、其他层上的布置或量皆在本揭示的范畴内。
电力轨集合632包括至少电力轨632a或632b。在一些实施例中，电力轨632a、632b与对应电力轨632a、632b类似，并且由此省略类似的详细描述。在电力轨集合632中的电力轨的其他构造、其他层上的布置或量皆在本揭示的范畴内。
通孔集合640包括至少通孔布局图案640a、640b、640c、640d、640e、640f、640g、640h、640i、640j、640k或640l。通孔集合640的通孔640a、640b、640c、640d、640e、640f、640g、640h、640i、640j、640k或640l的至少一个与通孔集合的通孔340a、340b、340c、340d、340e、340f、340g、340h或340i的至少一个类似，并且由此省略类似的详细描述。在一些实施例中，通孔集合560包括其他构件(为了便于说明而未图示)。
通孔640a、640c及640e是在电力轨632a与对应触点610a、610c及610e之间，并且由此提供在电力轨632a与对应触点610a、610c及610e之间的电气连接。通孔640g及640i是在电力轨632b与对应触点610g及610i之间，并且由此提供在电力轨632b与对应触点610g及610i之间的电气连接。
通孔640b是在导电结构630a与触点610b之间，并且由此提供在导电结构630a与触点610b之间的电气连接。
通孔640d是在导电结构630a与触点部分620b之间，并且由此提供在导电结构630a与触点部分620b之间的电气连接。
通孔640f、640h、640j、640k及640l是在导电结构630b与对应触点610f、610h、610j、610l及610n之间，并且由此提供在导电结构630b与对应触点610f、610h、610j、610l及610n之间的电气连接。
在一些实施例中，通孔集合640的至少通孔640a、640b、640c、640e、640f、640g、640h、640i、640j、640k或640l在VDT层处定位。在一些实施例中，通孔集合640的通孔640d在VD层处定位。在一些实施例中，通孔集合640的至少通孔640a、640b、640c、640e、640f、640g、640h、640i、640j、640k或640l的高度是与通孔集合640的通孔640a、640b、640c、640e、640f、640g、640h、640i、640j、640k或640l的至少另一通孔的高度相同。在一些实施例中，通孔集合640的至少通孔640a、640b、640c、640e、640f、640g、640h、640i、640j、640k或640l的在第三方向Z上的高度与通孔集合640的通孔604d的在第三方向Z上的高度不同。
在通孔集合640中的图案的其他构造、其他层上的布置或量皆在本揭示的范畴内。
在一些实施例中，主动区域602b2(例如，图4的PMOS晶体管P2及P4的源极)及主动区域602b4(例如，图4的PMOS晶体管P6及P8的源极)电气耦接到参考电压供应器VSS。例如，在一些实施例中，主动区域602b2、602b4电气耦接到触点集合610的对应触点610g、610i，并且对应触点610g、610i通过通孔集合640的对应通孔640g、640i电气耦接到电力轨集合632的电力轨632b。在一些实施例中，电力轨632b耦接到电压供应器VDD。
在一些实施例中，主动区域602a1(例如，图4的NMOS晶体管N4的源极)、主动区域602a5(例如，图4的NMOS晶体管N2及N4的源极)及主动区域602a9(例如，图4的NMOS晶体管N6的源极)电气耦接到参考电压供应器VSS。例如，在一些实施例中，主动区域602a1、602a5、602a9电气耦接到触点集合610的对应触点610a、610c、610e，并且对应触点610a、610c、610e通过通孔集合640的对应通孔640a、640c、640e电气耦接到电力轨集合632的电力轨632a。在一些实施例中，电力轨632a耦接到参考电压供应器VSS。
在一些实施例中，导电结构集合630的至少导电结构630b用以提供在至少PMOS晶体管P4的漏极、PMOS晶体管P2及P6的漏极、PMOS晶体管P3的源极与PMOS晶体管P8的漏极、PMOS晶体管P1及P5的源极、及PMOS晶体管P7的源极之间的电气连接。例如，在一些实施例中，主动区域602b1对应于PMOS晶体管P4的漏极，主动区域602b3对应于PMOS晶体管P2及P6的漏极，主动区域602b5对应于PMOS晶体管P3的源极及PMOS晶体管P8的漏极，主动区域602b7对应于PMOS晶体管P1及P5的源极，主动区域602b9对应于PMOS晶体管P7的源极，并且通过至少导电结构630b电气耦接在一起。在一些实施例中，主动区域602b1、602b3、602b5、602b7、602b9电气耦接到触点集合610的对应触点610f、610h、610j、610l、610n，并且触点集合610的对应触点610f、610h、610j、610l、610n通过通孔集合640的对应通孔640f、640h、640j、640k、640l电气耦接到导电结构630b。
在一些实施例中，触点集合620的至少触点部分620a、620b及620c用以提供在PMOS晶体管P1及P3的漏极、PMOS晶体管P5及P7的漏极、以及NMOS晶体管N1及N5的漏极的每一个之间的电气连接。例如，在一些实施例中，主动区域602b6对应于PMOS晶体管P1及P3的漏极，主动区域602b8对应于PMOS晶体管P5及P7的漏极，且主动区域602a7对应于NMOS晶体管N1及N5的漏极，并且通过触点集合620的至少触点部分620a、620b及620c电气耦接在一起。
例如，在一些实施例中，触点集合620的触点部分620a、620b及620c电气耦接到触点集合610的触点610m，并且触点集合610的触点610m电气耦接到主动区域602b8。
例如，在一些实施例中，触点集合620的触点部分620a、620b及620c电气耦接到触点集合610的触点610k，并且触点集合610的触点610k电气耦接到主动区域602b6。
例如，在一些实施例中，触点集合620的触点部分620a、620b及620c电气耦接到触点集合610的触点610d，并且触点集合610的触点610d电气耦接到主动区域602a7。
在一些实施例中，触点集合620的触点部分620a、620b及620c通过通孔集合640的通孔640d进一步电气耦接到导电结构集合630的导电结构630a，导电结构630a通过通孔集合640的通孔640b电气耦接到触点610b，并且触点集合610的触点610b电气耦接到主动区域602a3。
在一些实施例中，触点集合620的触点部分620a及620b通过绝缘区域660与主动区域602a6电气绝缘(例如，不电气耦接)，并且由此主动区域602b6、602b8及602a7通过至少绝缘区域660与主动区域602a6电气绝缘(例如，不电气耦接)。
在一些实施例中，触点集合620的触点部分620b及620c通过绝缘区域662与主动区域602a8电气绝缘(例如，不电气耦接)，并且由此主动区域602b6、602b8及602a7通过至少绝缘区域662与主动区域602a8电气绝缘(例如，不电气耦接)。
在一些实施例中，通过使用在MD2层中的触点集合620的触点部分620a、620b及620c至少提供在主动区域集合602的主动区域602b6、602b8及602a7之间的电气连接，或使用绝缘区域660及662电气绝缘主动区域602a6及602a8与主动区域602b6、602b8及602a7，其他金属层(例如，M0、M1等)可以用于额外布线资源，从而导致与其他方法相比，集成电路600具有至少减小的间距、较小的面积或较小的标准单元。
图7A是根据一些实施例的集成电路的触点集合700A的布局设计700A的图。
图7B是根据一些实施例的集成电路的触点集合700B的布局设计700B的图。
布局设计700A及700B可用于制造触点集合700A’及700B’。布局设计700A及700B可用于制造对应集成电路300或600的触点集合320或620。
布局设计700A是金属过度扩散布局图案集合220(图2)或520(图5)的变体。与图5的金属过度扩散布局图案集合520相比，布局设计700A具有W形。与图5的金属过度扩散布局图案集合520相比，布局设计700A进一步包括金属过度扩散布局图案720a。
在一些实施例中，金属过度扩散布局图案720a及720b可用于制造对应触点集合700A’及700B’的对应触点部分720a’及720b’(见图7A’与图7B’)。
在一些实施例中，金属过度扩散布局图案720a在第二方向Y上延伸。在一些实施例中，金属过度扩散布局图案720a具有与金属过度扩散布局图案520a或520c的第二方向Y上的长度相同的在第二方向Y上的长度。在一些实施例中，金属过度扩散布局图案720a接触金属过度扩散布局图案520b。在一些实施例中，金属过度扩散布局图案720a接触金属过度扩散布局图案520b在第二方向Y上的中点。在一些实施例中，金属过度扩散布局图案520a、520b及720a是相同的连续布局图案(例如，布局设计700A)的多个部分。
布局设计700B是金属过度扩散布局图案集合220(图2)或520(图5)的变体。与图2的金属过度扩散布局图案集合220相比，布局设计700B具有T形。与图2的金属过度扩散布局图案集合220相比，金属过度扩散布局图案720b替代金属过度扩散布局图案220a。
与图2的金属过度扩散布局图案220a相比，金属过度扩散布局图案720b在第二方向Y上从金属过度扩散布局图案220a偏移，并且绕着X轴从金属过度扩散布局图案220a旋转。
在一些实施例中，金属过度扩散布局图案720b在第二方向Y上延伸。在一些实施例中，金属过度扩散布局图案720b接触金属过度扩散布局图案220b。在一些实施例中，金属过度扩散布局图案720b接触金属过度扩散布局图案220b在第二方向Y上的中点。在一些实施例中，金属过度扩散布局图案220b及720b是相同的连续布局图案(例如，布局设计700B)的多个部分。
图7A’是根据一些实施例的集成电路的触点集合700A’的图的俯视图。
图7B’是根据一些实施例的集成电路的触点集合700B’的图的俯视图。
包括对准、长度及宽度的结构关系，以及对应图7A’至图7B’的触点集合700A’或700B’的构造与对应图7A至图7B的结构关系及对应布局设计700A或700B的构造类似，并且为了简便将不在图3A中描述类似的详细描述。
触点集合700A’或700B’是触点集合320(图3A至图3D)或620(图6A至图6D)的变体。与触点集合320(图3A至图3D)或620(图6A至图6D)相比，触点集合700A’具有W形。与图6A至图6D的触点集合620相比，触点集合700A’进一步包括触点部分720a’。
与触点集合320(图3A至图3D)或620(图6A至图6D)相比，触点集合700B’具有T形。与图3A至图3D的触点集合320相比，触点集合700B’的触点部分720b’替代触点部分320a。
在布局设计700A或700B或触点集合700A’或700B’中的其他形状皆在本揭示的范畴内。
图8是根据一些实施例的形成或制造集成电路的方法800的流程图。将理解，额外操作可在图8中描绘的方法800之前、期间、及/或之后执行，并且一些其他操作可仅在本文中简单地描述。在一些实施例中，方法800可用于形成集成电路，诸如至少集成电路100(图1)、300(图3A至图3D)、400(图4)、600(图6A至图6D)、或集成电路部分，诸如至少触点集合700A’(图7A’)或700B’(图7B’)。在一些实施例中，方法800可用于形成集成电路，此等集成电路具有与布局设计200(图2)、500(图5)、700A(图7A)或700B(图7B)的一或多个类似的结构关系。
在方法800的操作802中，产生集成电路的布局设计。操作802通过处理装置(例如，处理器1002(图10))执行，此处理装置用以执行指令来用于产生布局设计。在一些实施例中，方法800的布局设计包括布局设计200、500、800或700A-700B中的一或多个。在一些实施例中，本申请案的布局设计是呈图形数据库系统(GDSII)文件格式。
在方法800的操作804中，基于布局设计制造集成电路。在一些实施例中，方法800的集成电路包括集成电路100、300、400或600中的一或多个。在一些实施例中，方法800的集成电路包括集成电路部分的一或多个，包括至少触点集合700A’或700B’。在一些实施例中，方法800的操作804包含基于布局设计制造至少一个遮罩，以及基于至少一个遮罩制造集成电路。
图9是根据一些实施例的产生集成电路的布局设计的方法900的流程图。将理解，额外操作可在图9中描绘的方法900之前、期间、及/或之后执行，并且一些其他制程可仅在本文中简单地描述。在一些实施例中，方法900是方法800的操作802的实施例。在一些实施例中，方法900可用于产生集成电路(诸如集成电路100(图1)、300(图3A至图3D)、400(图4)、或600(图6A至图6D))的布局设计200(图2)或500(图5)的一或多个布局图案。在一些实施例中，方法900可用于产生集成电路部分(诸如至少触点集合700A’(图7A’)或700B’(图7B’))的布局设计700A(图7A)或700B(图7B)的一或多个布局图案。
在方法900的操作902中，在布局设计200或500上产生或放置主动区域布局图案集合。在一些实施例中，方法900的主动区域布局图案集合包括主动区域布局图案集合202或502的一或多个布局图案的至少部分。
在一些实施例中，操作902包括：产生或放置第一主动区域布局图案集合，对应于制造集成电路的第一主动区域集合；以及产生或放置第二主动区域布局图案集合，对应于制造集成电路的第二主动区域集合。在一些实施例中，操作902的第一主动区域布局图案集合或第二主动区域布局图案集合包括主动区域布局图案集合202或502的一或多个布局图案的至少部分。在一些实施例中，操作902的至少第一主动区域集合或第二主动区域集合包括主动区域集合302或602的一或多个主动区域的至少部分。
在方法900的操作904中，在布局设计200或500上产生或放置栅极布局图案集合。在一些实施例中，方法900的栅极布局图案集合包括栅极布局图案集合204或504的一或多个布局图案的至少部分。在一些实施例中，方法900的栅极布局图案集合对应于制造栅极集合。
在一些实施例中，操作904包括：至少产生或放置对应于制造第一栅极的第一栅极布局图案，或者产生或放置对应于制造第二栅极的第二栅极布局图案。在一些实施例中，操作904的第一栅极布局图案或第二栅极布局图案包括栅极布局图案集合204或504的一或多个布局图案的至少部分。在一些实施例中，操作904的第一栅极或第二栅极包括栅极集合304或604的一或多个栅极的至少部分。
在方法900的操作906中，在布局设计200或500上产生或放置第一触点布局图案集合。在一些实施例中，方法900的第一触点布局图案集合包括金属过度扩散布局图案集合210或510、金属过度扩散布局图案集合220或520或者布局设计700A-700B的一或多个布局图案的至少部分。在一些实施例中，方法900的第一触点布局图案集合对应于制造第一触点集合。
在一些实施例中，操作906包括：至少产生或放置对应于制造第一触点的第一触点布局图案，或者产生或放置对应于制造第二触点的第二触点布局图案。在一些实施例中，操作906的第一触点布局图案或第二触点布局图案包括金属过度扩散布局图案集合210或510、或金属过度扩散布局图案集合220或520的一或多个布局图案的至少部分。在一些实施例中，操作906的第一触点布局图案或第二触点布局图案包括布局设计700A或700B的一或多个布局图案的至少部分。在一些实施例中，操作906的第一触点或第二触点包括触点集合310或610或者触点集合320、620、700A’或700B’的一或多个触点的至少部分。
在方法900的操作908中，在布局设计200或500上产生或放置第二触点布局图案集合。在一些实施例中，方法900的第二触点布局图案集合包括金属过度扩散布局图案集合220或520、金属过度扩散布局图案集合210或510、或者布局设计700A-700B的一或多个布局图案的至少部分。在一些实施例中，方法900的第二触点布局图案集合对应于制造第二触点集合。
在一些实施例中，操作908包括：至少产生或放置第三触点布局图案，对应于制造第三触点；或者产生或放置第四触点布局图案，对应于制造第四触点。在一些实施例中，操作908的第三或第四触点布局图案包括金属过度扩散布局图案集合220或520、或者金属过度扩散布局图案集合210或510的一或多个布局图案的至少部分。在一些实施例中，操作908的第三或第四触点包括触点集合320、620、700A’或700B’或触点集合310或610的一或多个触点的至少部分。
在方法900的操作910中，在布局设计200或500上产生或放置第一导电特征布局图案集合。在一些实施例中，方法900的第一导电特征布局图案集合包括导电特征布局图案集合230或530的一或多个布局图案的至少部分。在一些实施例中，方法900的第一导电特征布局图案集合对应于制造第一导电结构集合。
在一些实施例中，操作910包括：产生或放置第一导电结构布局图案，对应于制造第一导电结构。在一些实施例中，操作910的第一导电结构布局图案包括导电结构布局图案集合230或530的一或多个布局图案的至少部分。在一些实施例中，操作910的第一导电结构包括导电结构集合330或630的一或多个导电结构的至少部分。
在方法900的操作912中，在布局设计200或500上产生或放置电力轨布局图案集合。在一些实施例中，方法900的电力轨布局图案集合包括电力轨布局图案集合232或532的一或多个布局图案的至少部分。
在一些实施例中，操作912包括：至少产生或放置第一电力轨布局图案，对应于制造第一电力轨；或者产生或放置第二电力轨布局图案，对应于制造第二电力轨。在一些实施例中，操作912的第一电力轨布局图案包括电力轨布局图案集合232或532的一或多个布局图案的至少部分。在一些实施例中，操作912的第二电力轨布局图案包括电力轨布局图案集合232或532的一或多个布局图案的至少部分。在一些实施例中，操作912的第一电力轨包括电力轨集合332或632的一或多个电力轨的至少部分。在一些实施例中，操作912的第二电力轨包括电力轨集合332或632的一或多个电力轨的至少部分。
在方法900的操作914中，在布局设计200或500上产生或放置通孔布局图案集合。在一些实施例中，方法900的通孔布局图案集合包括通孔布局图案集合240或540的一或多个布局图案的至少部分。在一些实施例中，方法900的通孔布局图案集合对应于制造通孔集合。
在一些实施例中，方法914包括：至少产生或放置通孔布局图案，对应于第一通孔；或者产生或放置第二通孔布局图案，对应于第二通孔。在一些实施例中，操作914的第一或第二通孔布局图案包括通孔布局图案集合240或540的一或多个布局图案的至少部分。在一些实施例中，操作914的第一或第二通孔包括通孔集合340或640的一或多个通孔的至少部分。
在一些实施例中，不执行操作902、904、906、908、910、912或914的一或多个。方法800-900的操作的一或多个通过处理装置执行，此处理装置用以执行指令来用于制造集成电路，诸如至少集成电路100、300、400或600，或至少触点集合700A’(图7A’)或700B’(图7B’)。在一些实施例中，使用与在方法800-900的不同的一或多个操作中使用者相同的处理装置执行方法800-900的一或多个操作。在一些实施例中，与执行方法800-900的不同的一或多个操作所使用者不同的处理装置用于执行方法800-900的一或多个操作。
图10是根据一些实施例的用于设计及制造IC布局设计的系统1000的方块图。在一些实施例中，系统1000产生或放置本文描述的一或多个IC布局设计。在一些实施例中，系统1000基于本文描述的一或多个IC布局设计来制造一或多个IC。系统1000包括用计算机程序码1006(亦即，可执行指令集)编码(亦即，储存)的硬件处理器1002及非暂时性计算机可读取储存媒体1004。计算机可读取储存媒体1004用于与产生集成电路的制造机器对接。处理器1002通过总线1008电气耦接到计算机可读取储存媒体1004。处理器1002亦通过总线1008电气耦接到I/O接口1010。网络接口1012亦通过总线1008电气连接到处理器1002。网络接口1012连接到网络1014，使得处理器1002及计算机可读取储存媒体1004能够经由网络1014连接到外部元件。处理器1002用以执行在计算机可读取储存媒体1004中编码的计算机程序码1006，以便导致系统1000可用于执行在方法800或900中描述的操作的一部分或全部。
在一些实施例中，处理器1002是中央处理单元(central processing unit，CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specificintegratedcircuit，ASIC)、及/或适宜的处理单元。
在一些实施例中，计算机可读取储存媒体1004是电子、磁性、光学、电磁、红外、及/或半导体系统(或者设备或装置)。例如，计算机可读取储存媒体1004包括半导体或固态记忆体、磁带、可移除计算机磁片、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁盘、及/或光盘。在使用光盘的一或多个实施例中，计算机可读取储存媒体1004包括压缩光盘-只读记忆体(CD-ROM)、压缩光盘-读/写(CD-R/W)、及/或数位视讯光盘(DVD)。
在一些实施例中，储存媒体1004储存计算机程序码1006，用以导致系统1000执行方法800或900。在一些实施例中，储存媒体1004亦储存执行方法800或900所需的信息以及在执行方法800或900期间产生的信息，诸如布局设计1016及使用者界面1018及制造单元1020，及/或可执行指令集，用于执行方法800或900的操作。在一些实施例中，布局设计1016包含布局设计200、500、700A或700B的一或多个布局图案。
在一些实施例中，储存媒体1004储存指令(例如，计算机程序码1006)用于与制造机器对接。指令(例如，计算机程序码1006)使处理器1002能够产生可由制造机器读取的制造指令以在制造制程期间有效地实施方法800或900。
系统1000包括I/O接口1010。I/O接口1010耦接到外部电路。在一些实施例中，I/O接口1010包括用于将信息及命令通讯到处理器1002的键盘、小键盘、鼠标、轨迹球、轨迹板、及/或游标方向键。
系统1000亦包括耦接到处理器1002的网络接口1012。网络接口1012允许系统1000与网络1014通讯，其中一或多个其他计算机系统连接到网络。网络接口1012包括：无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA；或有线网络接口，诸如ETHERNET、USB、或IEEE-13104。在一些实施例中，方法800或900在两个或多个系统1000中实施，并且信息(诸如布局设计、使用者界面及制造单元)在不同系统1000之间通过网络1014交换。
系统1000用以经由I/O接口1010或网络接口1012接收关于布局设计的信息。信息通过总线1008传递到处理器1002以决定用于产生IC(例如，集成电路100、300、400或600)或IC的一部分(例如，触点集合700A’或700B’)的布局设计。布局设计随后在计算机可读取媒体1004中储存为布局设计1016。系统1000用以经由I/O接口1010或网络接口1012接收关于使用者界面的信息。信息在计算机可读取媒体1004中储存为使用者界面1018。系统1000用以经由I/O接口1010或网络接口1012接收关于制造单元的信息。信息在计算机可读取媒体1004中储存为制造单元1020。在一些实施例中，制造单元1020包括由系统1000利用的制造信息。
在一些实施例中，将方法800或900实施为由处理器执行的独立式软件应用。在一些实施例中，将方法800或900实施为软件应用，此软件应用是额外软件应用的一部分。在一些实施例中，将方法800或900实施为到软件应用的外挂程序。在一些实施例中，将方法800或900实施为软件应用，此软件应用为EDA工具的一部分。在一些实施例中，将方法800或900实施为由EDA工具使用的软件应用。在一些实施例中，EDA工具用于产生集成电路元件的布局设计。在一些实施例中，布局设计储存在非暂时性计算机可读取媒体上。在一些实施例中，布局设计使用诸如获自CADENCE DESIGN SYSTEMS,Inc.的
Figure BDA0002256519680000531
的工具或另一适宜布局产生工具产生。在一些实施例中，布局设计基于网络连线表产生，此网络连线表基于示意性设计产生。在一些实施例中，方法800或900通过制造装置实施以使用遮罩集合制造集成电路，此遮罩集合基于由系统1000产生的一或多个布局设计制造。在一些实施例中，系统1000是用于使用遮罩集合制造集成电路的制造装置，此遮罩集合基于本揭示的一或多个布局设计制造。在一些实施例中，图10的系统1000产生与其他方法相比较小的IC的布局设计。在一些实施例中，图10的系统1000产生与其他方法相比占据较小面积的IC(例如，集成电路100、300、400或600)或IC的一部分(例如，至少触点集合700A’(图7A’)或700B’(图7B’))的布局设计。
图11是根据本揭示的至少一个实施例的集成电路(IC)制造系统1100及与其相关联的IC制造流程的方块图。
在图11中，IC制造系统1100包括实体，诸如设计室1120、遮罩室1130、及IC制造商/生产商(“fab”)1140，此等实体在关于制造IC元件1160的设计、开发、及制造周期及/或服务中彼此互动。系统1100中的实体通过通讯网络连接。在一些实施例中，通讯网络是单个网络。在一些实施例中，通讯网络是各种不同的网络，诸如网内网络及网际网络。通讯网络包括有线及/或无线通讯通道。每个实体与其他实体的一或多个互动，并且将服务提供到其他实体的一或多个及/或从其他实体的一或多个接收服务。在一些实施例中，设计室1120、遮罩室1130、及IC fab 1140的一或多个由单个较大的公司拥有。在一些实施例中，设计室1120、遮罩室1130、及IC fab 1140中的一或多个在共用设施中共存并且使用共用资源。
设计室(或设计团队)1120产生IC设计布局1122。IC设计布局1122包括针对IC元件1160设计的各个几何图案。几何图案对应于构成待制造的IC元件1160的各个部件的金属、氧化物、或半导体层的图案。各个层结合以形成各种IC特征。例如，IC设计布局1122的一部分包括待在半导体基板(诸如硅晶圆)中形成的各种IC特征(诸如主动区域、栅电极、源电极及漏电极、层间互连的金属接线或通孔、以及用于接合垫的开口)以及在半导体基板上设置的各种材料层。设计室1120实施适当设计程序以形成IC设计布局1122。设计程序包括下列的一或多个：逻辑设计、实体设计或放置及路由。IC设计布局1122存在于具有几何图案的信息的一或多个数据文件中。例如，IC设计布局1122可以GDSII文件格式或DFII文件格式表达。
遮罩室1130包括数据准备1132及遮罩制造1134。遮罩室1130使用IC设计布局1122，以制造一或多个遮罩，此等遮罩将用于根据IC设计布局1122制造IC元件1160的各个层。遮罩室1130执行遮罩数据准备1132，其中将IC设计布局1122转换为代表性数据文件(representative data file，RDF)。遮罩数据准备1132向遮罩制造1134提供RDF。遮罩制造1134包括遮罩写入器。遮罩写入器将RDF转换为基板上的影像，诸如遮罩(主光罩)或半导体晶圆。设计布局由遮罩数据准备1132操控，以符合遮罩写入器的特定特性及/或IC fab1140的需求。在图11中，将遮罩数据准备1132及遮罩制造1134示出为单独的元素。在一些实施例中，遮罩数据准备1132及遮罩制造1134可以共同称为遮罩数据准备。
在一些实施例中，遮罩数据准备1132包括光学邻近修正(optical proximitycorrection，OPC)，此光学邻近修正使用微影增强技术来补偿影像误差，诸如可以由绕射、干涉、其他制程影响及类似者产生的彼等误差。光学邻近修正调节IC设计布局1122。在一些实施例中，遮罩数据准备1132包括进一步的解析度增强技术(resolution enhancementtechniques，RET)，诸如偏轴照明、次解析度辅助特征、相位移遮罩、其他适宜技术、及类似者或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology，ILT)，其将光学邻近修正视作反向成像问题。
在一些实施例中，遮罩数据准备1132包括遮罩规则检验器(mask rule checker，MRC)，此遮罩规则检验器使用一组遮罩产生规则检验已经历光学邻近修正中的制程的IC设计布局，此等遮罩产生规则含有某些几何及/或连接性限制以确保足够裕度，用于考虑在半导体制造制程中的变化性及类似者。在一些实施例中，遮罩规则检验器修改IC设计布局以在遮罩制造1134期间补偿限制，这可撤销由光学邻近修正执行的部分修改，以便满足遮罩产生规则。
在一些实施例中，遮罩数据准备1132包括模拟处理的微影制程检验(lithographyprocess checking，LPC)，此处理将由IC fab 1140实施以制造IC元件1060。微影制程检验基于IC设计布局1122模拟此处理以产生模拟的制造元件，诸如IC元件1160。在微影制程检验模拟中的处理参数可以包括与IC制造周期的各个制程相关联的参数、与用于制造IC的工具相关联的参数、及/或制造制程的其他态样。微影制程检验考虑到各种因素，诸如天线影像对比、焦点深度(depth of focus，DOF)、遮罩误差增强因素(mask error enhancementfactor，MEEF)、其他适宜因素、及类似者或其组合。在一些实施例中，已经由微影制程检验产生模拟的制造元件之后，若模拟的元件形状不足够接近而不满足设计规则，则将重复光学邻近修正及/或遮罩规则检验器以进一步细化IC设计布局1122。
应当理解，出于清晰目的已经简化对遮罩数据准备1132的以上描述。在一些实施例中，数据准备1132包括额外特征，诸如逻辑操作(logic operation，LOP)以根据制造规则修改IC设计布局。此外，在数据准备1132期间应用到IC设计布局1122的制程可以各种不同次序执行。
在遮罩数据准备1132之后并且在遮罩制造1134期间，基于经修改的IC设计布局制造遮罩或一组遮罩。在一些实施例中，电子束(e beam)或多个电子束的机构用于基于经修改的IC设计布局在遮罩(光罩或主光罩)上形成图案。遮罩可以在各种技术中形成。在一些实施例中，使用二元技术形成遮罩。在一些实施例中，遮罩图案包括不透明区域及透明区域。用于暴露已经在晶圆上涂布的影像敏感材料层(例如，光阻剂)的辐射光束(诸如紫外(UV)光束)由不透明区域阻挡并且透射穿过透明区域。在一个实例中，二元遮罩包括透明基板(例如，熔凝石英)及在遮罩的不透明区域中涂布的不透明材料(例如，铬)。在另一实例中，使用相位移技术形成遮罩。在相位移遮罩(phase shift mask，PSM)中，在遮罩上形成的图案中的各种特征用以具有适当相位差，以增强解析度及成像品质。在各个实例中，相位移遮罩可以是衰减相位移遮罩或交替相位移遮罩。由遮罩制造1134产生的遮罩用在各种制程中。例如，此种遮罩用在离子布植制程中以在半导体晶圆中形成各种掺杂区域、用在蚀刻制程中以在半导体晶圆中形成各种蚀刻区域、及/或用在其他适宜制程中。
IC fab 1140是包括用于制造各种不同的IC产品的一或多个制造设施的IC制造公司。在一些实施例中，IC Fab 1140是半导体代工厂。例如，可存在用于复数种IC产品的前端制造(线程前端((front-end-of-line，FEOL)制造)的制造设施，而第二制造设施可提供用于互连及封装IC产品的后端制造(线程后端((back-end-of-line，BEOL)制造)，并且第三制造设施可提供用于代工厂实体的其他服务。
IC fab 1140使用由遮罩室1130制造的遮罩(或多个遮罩)来制造IC元件1060。因此，fab 1140至少间接地使用IC设计布局1122来制造IC元件1160。在一些实施例中，半导体晶圆1142通过IC fab 1140使用遮罩(或多个遮罩)制造以形成IC元件1160。半导体晶圆1142包括硅基板或其上形成有材料层的其他适当基板。半导体晶圆进一步包括下列的一或多个：各种掺杂区域、介电特征、多级互连、及类似者(在后续的制造步骤处形成)。
将系统1100图示为具有作为分离的部件或实体的设计室1120、遮罩室1130或ICfab 1140。然而，将理解，设计室1120、遮罩室1130或IC fab 1140的一或多个是相同部件或实体的部分。
此描述的一个态样是关于一种集成电路。在一些实施例中，集成电路包括第一主动区域、第二主动区域、第三主动区域、第一触点及第二触点。在一些实施例中，第一主动区域及第二主动区域是在基板中。在一些实施例中，第一主动区域及第二主动区域在第一方向上彼此分离，并且位于第一层上。在一些实施例中，第三主动区域是在基板中。在一些实施例中，第三主动区域位于第一层上并且在与第一方向不同的第二方向上与第二主动区域分离。在一些实施例中，第一触点在第二方向上延伸、重叠第一主动区域、并且位于与第一层不同的第二层上。在一些实施例中，第二触点在第一方向及第二方向上延伸、重叠第一触点及第三主动区域、电气耦接到第一触点、并且位于与第一层及第二层不同的第三层上。在一些实施例中，集成电路进一步包括第三触点，此第三触点在第二方向上延伸、重叠第三主动区域、位于第二层上、并且电气耦接到第二触点。在一些实施例中，第一主动区域对应于第一类型的第一晶体管的漏极，第二主动区域对应于第一类型的第二晶体管的漏极或第一类型的第一晶体管的源极，并且第三主动区域对应于与第一类型不同的第二类型的第三晶体管的漏极或源极。在一些实施例中，第二触点包括第一部分及第二部分，第一部分在第一方向上延伸、重叠第一触点、第一主动区域及第二主动区域，第二部分在第二方向上延伸、电气耦接到第一部分、并且重叠第二主动区域及第三主动区域。在一些实施例中，集成电路进一步包括在第二主动区域上方的第一绝缘区域。在一些实施例中，第二主动区域不电气耦接到第二触点。在一些实施例中，集成电路进一步包括第四主动区域、第五主动区域、第三触点及第一绝缘区域。在一些实施例中，第四主动区域是在基板中。在一些实施例中，第四主动区域在第一方向上与第一主动区域分离，并且位于第一层上。在一些实施例中，第五主动区域是在基板中。在一些实施例中，第五主动区域位于第一层上并且在第二方向上与第四主动区域分离。在一些实施例中，第三触点在第二方向上延伸、重叠第五主动区域、并且位于第二层上。在一些实施例中，第一绝缘区域是在第四主动区域上方。在一些实施例中，第二触点进一步包括第三部分，此第三部分在第一方向上延伸、在第一方向上与第一部分分离、电气耦接到第一部分及第二部分、重叠第四主动区域及第三触点。在一些实施例中，第三主动区域电气耦接到第二触点，并且第四主动区域不电气耦接到第二触点。在一些实施例中，集成电路是AND OR INVERT逻辑电路的一部分。
此描述的另一态样是关于一种集成电路。在一些实施例中，集成电路包括第一主动区域集合、第二主动区域集合、第一触点集合及第二触点集合。在一些实施例中，第一主动区域集合是在基板中。在一些实施例中，第一主动区域集合在第一方向上延伸，并且位于第一层上。在一些实施例中，第二主动区域集合是在基板中。在一些实施例中，第二主动区域集合在第一方向上延伸、位于第一层上、并且在与第一方向不同的第二方向上与第一主动区域集合分离。在一些实施例中，第一触点集合在第二方向上延伸、重叠至少第一主动区域集合或第二主动区域集合、并且位于与第一层不同的第二层上。在一些实施例中，第一触点集合的触点的每一个在第一方向上与第一触点集合的相邻触点分离。在一些实施例中，第一触点集合电气耦接到至少第一主动区域集合或第二主动区域集合。在一些实施例中，第二触点集合在第一方向及第二方向上延伸、重叠第一触点集合、并且位于与第一层及第二层不同的第三层上。在一些实施例中，第二触点集合电气耦接到第一触点集合的第一触点。在一些实施例中，第二触点集合包括第二触点，此第二触点包括第一部分及第二部分。在一些实施例中，第一部分在第一方向上延伸、重叠第一触点集合的第一触点、第一主动区域集合的第一主动区域及第二主动区域。在一些实施例中，第一主动区域集合的第一主动区域电气耦接到第一触点集合的第一触点。在一些实施例中，第二部分在第二方向上延伸、电气耦接到第一部分、并且重叠第一主动区域集合的第二主动区域及第二主动区域集合的第一主动区域。在一些实施例中，第一触点集合包括第三触点，此第三触点在第二方向上延伸、重叠且电气耦接到第二主动区域集合的第一主动区域、并且电气耦接到第二触点。在一些实施例中，集成电路进一步包括绝缘区域，此绝缘区域是在第一主动区域集合的第二主动区域上方。在一些实施例中，第二触点与第一主动区域集合的第二主动区域电气隔离。在一些实施例中，第二触点具有L形、U形、T形或W形。在一些实施例中，集成电路进一步包括栅极集合，此栅极集合在第二方向上延伸、重叠主动区域集合、并且位于第二层上。在一些实施例中，栅极集合的栅极的每一个在第一方向上与栅极集合的相邻栅极分离达第一间距。在一些实施例中，集成电路进一步包括第一导电结构集合，此第一导电结构集合在至少第一方向上延伸、位于与第一层、第二层及第三层不同的第四层上、并且至少重叠第一触点集合或第二触点集合。在一些实施例中，集成电路进一步包括第一通孔集合及第二通孔集合。在一些实施例中，第一通孔集合将第一导电结构集合耦接到第一触点集合。在一些实施例中，第一通孔集合是在第一导电结构集合与第一触点集合之间。在一些实施例中，第一通孔集合的通孔位于第一导电结构集合的导电结构重叠第一触点集合的第一触点处。在一些实施例中，第二通孔集合将第一导电结构集合耦接到第二触点集合。在一些实施例中，第二通孔集合是在第一导电结构集合与第二触点集合之间。在一些实施例中，第二通孔集合的通孔位于第一导电结构集合的另一导电结构重叠第二触点集合的第二触点处。在一些实施例中，集成电路进一步包括电力轨集合及第一通孔集合。在一些实施例中，电力轨集合在至少第一方向上延伸、位于与第一层、第二层及第三层不同的第四层上、并且重叠第一触点集合。在一些实施例中，第一通孔集合将电力轨集合耦接到第一触点集合。在一些实施例中，第一通孔集合是在电力轨集合与第一触点集合之间。在一些实施例中，第一通孔集合的通孔位于电力轨集合的电力轨重叠第一触点集合的第二触点处。
此描述的又一态样是关于一种形成集成电路的方法。在一些实施例中，方法包括：通过处理器产生集成电路的单元布局设计；以及基于单元布局设计来制造集成电路。在一些实施例中，产生单元布局设计包括产生主动区域布局图案集合，此主动区域布局图案集合在第一方向上延伸、位于第一布局层上、并且在与第一方向不同的第二方向上彼此分离。在一些实施例中，主动区域布局图案集合对应于制造基板中的主动区域集合。在一些实施例中，产生单元布局设计进一步包括产生栅极布局图案集合，此栅极布局图案集合在第二方向上延伸、重叠主动区域布局图案集合、并且位于与第一布局层不同的第二布局层上。在一些实施例中，栅极布局图案集合的栅极布局图案的每一个在第一方向上与栅极布局图案集合的相邻栅极布局图案分离。在一些实施例中，栅极布局图案集合对应于制造栅极集合。在一些实施例中，产生单元布局设计进一步包括产生第一触点布局图案集合，此第一触点布局图案集合在第二方向上延伸、重叠主动区域布局图案集合、并且位于第二布局层上。在一些实施例中，第一触点布局图案集合的触点布局图案的每一个在第一方向上与第一触点布局图案集合的相邻触点分离。在一些实施例中，第一触点布局图案集合对应于制造第一触点集合。在一些实施例中，第一触点集合电气耦接到主动区域集合。在一些实施例中，产生单元布局设计进一步包括产生第二触点布局图案集合，此第二触点布局图案集合在第一方向及第二方向上延伸、重叠第一触点布局图案集合、并且位于与第一布局层及第二布局层不同的第三布局层上。在一些实施例中，第二触点布局图案集合对应于制造第二触点集合。在一些实施例中，第二触点集合电气耦接到第一触点集合。在一些实施例中，产生单元布局设计进一步包括产生第一导电结构布局图案集合，此第一导电结构布局图案集合在第一方向或第二方向上延伸、重叠栅极布局图案集合、并且位于与第一布局层、第二布局层及第三布局层不同的第四布局层上。在一些实施例中，第一导电结构布局图案集合对应于制造第一导电结构集合。在一些实施例中，产生单元布局设计进一步包括产生第一通孔布局图案集合，此第一通孔布局图案集合对应于制造第一通孔集合。在一些实施例中，第一通孔布局图案集合是在第一导电结构布局图案集合与第一触点布局图案集合之间。在一些实施例中，第一通孔布局图案集合的通孔布局图案位于第一导电结构布局图案集合的导电结构布局图案重叠第一触点布局图案集合的触点布局图案处。在一些实施例中，第一通孔集合将第一导电结构集合耦接到第一触点集合。在一些实施例中，产生单元布局设计进一步包括产生第二通孔布局图案集合，此第二通孔布局图案集合对应于制造第二通孔集合。在一些实施例中，第二通孔布局图案集合是在第一导电结构布局图案集合与第二触点布局图案集合之间。在一些实施例中，第二通孔布局图案集合的通孔布局图案位于第二导电结构布局图案集合的另一导电结构布局图案重叠第二触点布局图案集合的触点布局图案处。在一些实施例中，第二通孔集合将第一导电结构集合耦接到第二触点集合。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变体、取代及更改。

Claims (1)

1.一种集成电路，其特征在于，包含：
一第一主动区域及一第二主动区域，在一基板中，该第一主动区域及该第二主动区域在一第一方向上彼此分离，并且位于一第一层上；
一第三主动区域，在该基板中，该第三主动区域位于该第一层上并且在与该第一方向不同的一第二方向上与该第二主动区域分离；
一第一触点，在该第二方向上延伸、重叠该第一主动区域、并且位于与该第一层不同的一第二层上；以及
一第二触点，在该第一方向及该第二方向上延伸、重叠该第一触点及该第三主动区域、电气耦接到该第一触点、并且位于与该第一层及该第二层不同的一第三层上。
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