CN110880505B - 传输门结构、操作ic制造系统的方法和布局图生成系统 - Google Patents

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Abstract

传输门结构包括第一有源区中的第一和第二PMOS晶体管和第二有源区中的第一和第二NMOS晶体管区域。第一PMOS晶体管和第二PMOS晶体管包括第一栅极结构和第二栅极结构，第一NMOS晶体管包括耦合到第二栅极结构的第三栅极结构，并且第二NMOS晶体管包括耦合到第一栅极结构的第四栅极结构。第一金属零段位于第一有源区上面，第二金属零段从第一金属零段偏移偏移距离，第三金属零段从第二金属零段偏移偏移距离，以及第四金属零段从第三金属零段偏移偏移距离并且位于第二有源区上面。本发明的实施例还涉及操作集成电路(IC)制造系统的方法和布局图生成系统。

Description

传输门结构、操作IC制造系统的方法和布局图生成系统
技术领域
本发明的实施例涉及传输门结构、操作集成电路(IC)制造系统的方法和布局图生成系统。
背景技术
集成电路(IC)有时包括传输门，以作为独立单元或与附加电路组件结合以实现高级功能。在传输门中，p型金属氧化物半导体(PMOS)晶体管与n型金属氧化物半导体(NMOS)晶体管同时操作以控制电流。
发明内容
本发明的实施例涉及一种传输门结构，包括：第一PMOS晶体管和第二PMOS晶体管，位于所述第一有源区中，其中，所述第一PMOS晶体管包括第一栅极结构，并且所述第二PMOS晶体管包括第二栅极结构；第一NMOS晶体管和第二NMOS晶体管，位于第二有源区中，其中，所述第一NMOS晶体管包括耦合到所述第二栅极结构的第三栅极结构，以及所述第二NMOS晶体管包括耦合到所述第一栅极结构的第四栅极结构；第一金属零段，位于所述第一有源区上面；第二金属零段，从所述第一金属零段偏移偏移距离；第三金属零段，从所述第二金属零段偏移所述偏移距离；以及第四金属零段，从所述第三金属零段偏移所述偏移距离并且位于所述第二有源区上面。
本发明的另一实施例涉及一种操作用于制造传输门的集成电路(IC)制造系统的方法，所述方法包括：将IC布局图的第一有源区域与第一金属零区域重叠，所述第一有源区域包括第一PMOS晶体管和第二PMOS晶体管以及包括在所述PMOS晶体管的一个中的第一部分；使IC布局图的第二有源区域与第二金属零区域重叠，所述第二有源区域包括第一NMOS晶体管和第二NMOS晶体管以及包括在所述NMOS晶体管的一个中的第二部分；使第一部分与垂直于所述第一金属零区域和所述第二金属零区域的第一导电区域重叠；以及使第二部分与垂直于所述第一金属零区域和所述第二金属零区域的第二导电区域重叠，其中，使所述第一有源区域和所述第二有源区域重叠包括沿着以三倍的金属零轨道间距分隔开的轨道对准所述第一金属零区域和所述第二金属零区域，以及使所述第一有源区域或所述第二有源区域或所述第一部分或所述第二部分重叠中的至少一个由计算机的处理器执行。
本发明的又一实施例涉及一种集成电路(IC)布局图生成系统，包括：处理器；以及非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非暂时性计算机可读存储介质和所述计算机程序代码被配置为利用所述处理器使所述系统：沿着具有金属零轨道间距的连续第一轨道至第四轨道对准第一金属零区域至第四金属零区域；使所述第一金属零区域至所述第四金属零区域中的至少两个以及第一有源区域或第二有源区域中的至少一个与导电区域重叠；以及生成传输门的IC布局图，包括：使所述第一金属零区域与所述第一有源区域重叠；使所述第四金属零区域与所述第二有源区域重叠；以及使导电区域与栅极区域之间的所述第一有源区域的部分中的至少一个重叠并且包括在所述第一PMOS晶体管或所述第二PMOS晶体管中或栅极区域之间的所述第二有源区域的部分中并且包括在所述第一NMOS晶体管和所述第二NMOS晶体管中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的传输门的示意图。
图2是根据一些实施例的IC布局图和IC结构的图。
图3是根据一些实施例的IC布局图和IC结构的图。
图4是根据一些实施例的IC布局图和IC结构的图。
图5是根据一些实施例的IC布局图和IC结构的图。
图6是根据一些实施例的IC布局图和IC结构的图。
图7是根据一些实施例的IC布局图和IC结构的图。
图8是根据一些实施例的IC布局图和IC结构的图。
图9是根据一些实施例的IC布局图和IC结构的图。
图10是根据一些实施例的IC布局图和IC结构的图。
图11是根据一些实施例的IC布局图和IC结构的图。
图12是根据一些实施例的IC布局图和IC结构的图。
图13是根据一些实施例的IC布局图和IC结构的图。
图14是根据一些实施例的IC布局图和IC结构的图。
图15是根据一些实施例的IC布局图和IC结构的图。
图16是根据一些实施例的IC布局图和IC结构的图。
图17是根据一些实施例的IC布局图和IC结构的图。
图18是根据一些实施例的IC布局图和IC结构的图。
图19是根据一些实施例的制造IC结构的方法的流程图。
图20是根据一些实施例的操作IC制造系统的方法的流程图。
图21是根据一些实施例的电子设计自动化(EDA)系统的框图。
图22是根据一些实施例的IC制造系统及其相关的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。以下描述组件、值、操作、材料、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。包含其他组件、值、操作、材料、布置等。例如，以下描述中，在第二种部件上方或者上形成第一种部件可以包括第一种部件和第二种部件直接接触形成的实施例，并且也可以包括在第一种部件和第二种部件之间可以形成额外的部件，使得第一种部件和第二种部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不表示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在各个实施例中，传输门包括第一和第二PMOS晶体管、第一和第二NMOS晶体管、至少两个金属零段、第一PMOS晶体管和第二NMOS晶体管的栅极之间的导电路径、第二PMOS晶体管和第一NMOS晶体管的栅极之间的导电路径，以及将每个晶体管的源极-漏极(S/D)端子连接在一起的导电路径。至少一个导电路径包括垂直于金属零段的导电段，因此传输门使用对应于总共四个金属零轨道的金属零段布置。与基于多于四个金属零轨道的方法相比，传输门实施例具有较低的轮廓并且能够基于对应于四个金属零轨道的单元高度而包括在电路布局中。
图1是根据一些实施例的传输门100的示意图。传输门100包括PMOS晶体管P1和P2、NMOS晶体管N1和N2、位于晶体管P1的栅极A1和晶体管N2的栅极A2之间的导电路径PA、位于晶体管P2的栅极B1和晶体管N1的栅极B2之间的导电路径PB，以及将晶体管P1、P2、N1和N2的每个的S/D端子(未标记)连接在一起的导电路径PC。
在一些实施例中，传输门100通过执行方法1900和/或方法2000的一些或全部操作来形成和/或基于对应于下面参考图2至图18讨论的相应IC结构200B-1800B的IC布局图200A-1800A来配置。在一些实施例中，传输门100包括在由IC制造商/制造厂(“fab”)2250制造的IC器件2260中，下面参考图22讨论。
导电路径PA、PB或PC中的至少一个包括垂直于金属零段的导电段，并且因此使用对应于总共四个金属零轨道的金属零段来布置传输门100，如下面参考图2至图18讨论的。在一些实施例中，导电路径PA、PB或PC中的至少一个包括金属零段和垂直于金属零段的导电段。
图2至图18中的每个均包括表示IC布局图200A-1800A中的给定一个和基于给定IC布局图制造的IC结构200B-1800B中的相应一个的图，并且由此示出了传输门100的实施例的非限制性实例，其中，导电路径PA、PB或PC中的至少一个包括垂直于金属零段的导电段。
除了连接到导电路径PC的S/D端子之外，晶体管P1、P2、N1和N2中的每个还包括第二S/D端子(未标记)。在各个实施例中，传输门100被配置为使得第二S/D端子中的一个或多个电连接到传输门100外部的一个或多个电路(未示出)。
在各个实施例中，传输门100包括连接到晶体管P1、P2、N1和N2的第二S/D端子的导电路径，为清楚起见，未在图1至图18中示出。在各个实施例中，传输门100包括将晶体管P1和N1的第二S/D端子彼此连接的导电路径和/或将晶体管P2和N2的第二S/D端子彼此连接的导电路径。
为清楚起见，简化了图2至图18。图2至图18示出了相应IC布局图200A-1800A和IC结构200B-1800B的视图，其中，包括和排除了各个部件以便于下面的讨论。在各个实施例中，IC布局图200A-1800A或IC结构200B-1800B中的一个或多个包括对应于金属互连件、接触件、通孔、栅极结构或其他晶体管元件、阱、隔离结构等的一个或多个元件，除了图2至图18中所示的元件之外。
在各个实施例中，IC布局图200A-1800A或IC结构200B-1800B中的一个或多个包括对应于一个或多个导电路径的一个或多个元件(未示出)，该一个或多个导电路径被配置为形成至晶体管P1、P2、N1和/或N2的第二个S/D端子一个或多个的一个或多个电连接件。
图2至图18示出了相应的IC布局图200A-1800A和IC结构200B-1800B，其具有相对于X和Y方向的指示取向，如下所述。在各个实施例中，IC布局图200A-1800A或IC结构200B-1800B中的一个或多个具有相对于X和Y方向的取向，而不是图2至图18中所示的取向，例如，相对于X或Y方向中的一个或两个旋转或反转。
图2至图18示出了包括对应于相应IC结构200B-1800B的有源区AA1和AA2的有源区域AR1和AR2的相应IC布局图200A-1800A。有源区域(例如，有源区域AR1或AR2)是包括在制造工艺中的IC布局图中的区域，作为限定半导体衬底中的有源区(例如，有源区AA1或AA2)的一部分，也称为氧化物扩散或限定(OD)。在图2至图18中示出的非限制性示例中，有源区域AR1和AR2以及由此的有源区AA1和AA2具有沿X方向的取向。
有源区是具有n型或p型掺杂的半导体衬底的连续部分，其包括各种半导体结构，包括S/D结构。在各个实施例中，有源区是平面晶体管或鳍式场效应晶体管(FinFET)的n型或p型有源区和/或位于半导体衬底内的阱(未示出)内，即n阱或p阱内。在一些实施例中，有源区AA通过一个或多个隔离结构(未示出)与半导体衬底中的其他元件电隔离，例如，一个或多个浅沟槽隔离(STI)结构。
S/D结构是有源区内的半导体结构，并且被配置为具有与有源区的其他部分的掺杂类型相反的掺杂类型。在一些实施例中，S/D结构被配置为具有比有源区的其他部分更低的电阻率，例如，通过包括掺杂浓度大于整个有源区中存在的一个或多个掺杂浓度的一个或多个部分。在各个实施例中，S/D结构包括半导体材料的外延区域，半导体材料例如硅(Si)、硅锗(SiGe)和/或碳化硅(SiC)。
在图2至图18中示出的非限制性实例中，晶体管P1、P2、N1和N2的S/D端子对应于与包括在晶体管P1、P2、N1和N2中的栅极结构G1至G8的各个子集相邻的有源区AA1和AA2的部分中的SD结构，如下所述。为清楚起见，包括在有源区AA1和AA2的相关部分中的S/D结构未在图2至图18中示出。
图2至图18示出了相应的IC布局图200A-1800A，其包括对应于相应IC结构200B-1800B的MD段MD1-MD13的类金属限定(MD)区域DR1至DR13的子集。MD区域(例如，MD区域DR1至DR13中的一个)是包括在制造工艺中的IC布局图中的导电区域，作为限定MD段(例如MD段MD1至MD13中的一个)的一部分，也称为半导体衬底中和/或上的导电段或MD导线或迹线。在图2和图18示出的非限制性实例中，MD区域DR1至DR13，以及MD段MD1至MD13具有沿Y方向的取向。
在一些实施例中，MD段包括至少一个金属层(例如接触层)的部分，位于衬底上面并接触衬底并且具有足够小的厚度以使得能够在MD段和上面的金属层(例如金属零层)之间形成绝缘层。在各个实施例中，MD段包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或适合于在IC结构元件之间提供低电阻电连接的其他金属或材料中的一种或多种，低电阻即低于预定阈值的电阻水平，该预定阈值对应于对电路性能的基于电阻的影响的一个或多个容限水平。
在各个实施例中，MD段包括半导体衬底的一部分和/或具有掺杂水平的外延层，例如，基于注入工艺，足以使该段具有低电阻水平。在各个实施例中，掺杂的MD段包括硅(Si)、硅锗(SiGe)、碳化硅(SiC)、硼(B)、磷(P)、砷(As)、镓(Ga)中的一种或多种、如上所述的金属或适合于提供低电阻水平的其他材料。在一些实施例中，MD段包括掺杂浓度为约1*1016每立方厘米(cm-3)或更大浓度的掺杂剂。
在各个实施例中，一个或多个MD区域(例如，MD区域DR1至DR13中的一个或多个)与一个或多个有源区域(例如，有源区域AR1或AR2中的一个或两个)以及相应的一个或多个MD段(例如，MD段MD1-MD13中的一个或多个)包括位于相应的一个或多个有源区(例如，有源区AA1或AA2中的一个或两个)内的至少部分。在各个实施例中，一个或多个MD段(例如，MD段MD1-MD13中的一个或多个)邻接或包括相应的一个或多个有源区(例如，有源区AA1或AA2中的一个或两个)中的一个或多个S/D结构中的一些或全部。
图2至图18示出了相应的IC布局图200A-1800A，其包括与相应IC结构200B-1800B的栅极结构G1至G6对应的栅极区GR1至GR8中的一些或全部。栅极区域(例如，栅极区域GR1-GR8中的一个)是包括在制造工艺中的IC布局图中的区域(在一些实施例中，也称为导电区域)，作为限定位于半导体衬底上面的栅极结构的一部分，例如，栅极结构G1至G8中的一个。在图2至图18中所示的非限制性实例中，栅极区域GR1至GR8以及由此的栅极结构G1至G8具有沿Y方向的取向。
如图2至图18所示，在一些情况下，在包括相应栅极结构的位于相应的有源区域上面的部分和有源区的位于栅极结构下面并且与栅极结构相邻的部分的相应的IC结构中，IC布局图中的栅极区域与有源区域相交的位置对应于晶体管，例如，晶体管P1、P2、N1或N2中的一个。
在图2至图18中示出的非限制性实例中，IC布局图200A-1800A中的每个包括位于不对应于相应IC结构200B-1800B中的晶体管的位置处与有源区域AR1和AR2相交的栅极区域GR1和栅极区域GR1至GR8中编号最高的一个栅极区域。由此，栅极区域GR1和栅极区域GR1-GR8中编号最高的一个栅极区域用于将相应的栅极结构G1和栅极结构G1-G8中编号最高的一个栅极结构限定为伪栅极结构。在各个实施例中，IC布局图200A-1800A中的一个或多个不包括对应于IC结构200B-1800B中相应的一个或多个中的伪栅极结构的栅极区域GR1和/或栅极区域GR1-GR8中编号最高的一个栅极区域。
栅极结构(例如，栅极结构G1-G8中的一个)是包括一个或多个导电段的卷，该导电段包括基本上由一种或多种绝缘材料(例如，二氧化硅和/或一种或多种其他合适的材料)围绕的一种或多种导电材料(例如多晶硅、一种或多种金属和/或一种或多种其他合适的材料)，一种或多种导电段由此被配置为控制提供给下面的介电层的电压。在各个实施例中，介电层包括二氧化硅和/或高k介电材料中的一种或多种，高k介电材料例如k值高于3.8或7.0的介电材料。在一些实施例中，高k介电材料包括氧化铝、氧化铪、氧化镧或其他合适的材料。
图2至图18示出了包括对应于相应IC结构200B-1800B的金属零段M01-M04的金属零区域ZR1-ZR4的相应IC布局图200A-1800A。金属零区域(例如，金属零区域ZR1-ZR4中的一个)是包括在制造工艺中的IC布局图中的导电区域，作为限定制造工艺的金属零层的段(例如，金属零段M01-M04中的一个)的一部分，也被称为导电段或导线。金属零区域与栅极区域相交并且用于限定位于半导体衬底和一个或多个栅极结构上面的金属零段。在图2至图18中示出的非限制性实例中，金属零区域ZR1-ZR4以及由此的金属零段M01-M04具有沿X方向的取向。
金属段(例如，金属零、金属一或金属二段)是相应金属层的部分，相应金属层例如，金属零、金属一层或金属二层，其包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或适合于在IC结构元件之间提供低电阻电连接的其他金属或材料。
基于在Y方向上具有间距ZP(也称为金属零轨道间距)的相应轨道T1-T4，金属零区域ZR1-ZR4定位在IC布局图200A-1800A中的每个中。轨道T1-T4是连续轨道，使得金属零区域ZR1-ZR4的任何两个连续金属零区域分隔开间距ZP。间距ZP对应于相应IC结构200B-1800B的每个金属零段M01-M04从金属零段M01-M04的每个相邻金属零段在Y方向上偏移的偏移距离ZD。因此，金属零段M02从金属零段M01偏移基于间距ZP的偏移距离ZD，金属零段M03从金属零段M02偏移基于间距ZP的偏移距离ZD，并且金属零段M04从金属零段M03偏移基于间距ZP的偏移距离ZD。
通过上面讨论的配置，轨道T1-T4被布置为跨越每个IC布局图200A-1800A中的包括有源区域AR1和AR2的区域(未标记)，并且金属段M01-M04被配置为跨越每个IC结构200B-1800B中的包括有源区AA1和AA2的区域(未标记)。
在图2至图8和图12至图18中示出的非限制性实施例中，金属零区域ZR1-ZR4的每个金属零区域是定位在轨道T1-T4中的相应一个的单个连续金属区域，并且金属零段M01-M04的每个金属零段是沿X方向延伸的相应的单个连续金属零段。在各个实施例中，例如，图9至图11示出的非限制性实施例中，金属零区域ZR1-ZR4的给定金属零区域包括一个或多个间隙，使得给定的金属零区域包括定位在轨道T1-T4中的相应一个处的多个金属零区域，以及金属零段M01-M04的相应金属零段包括沿X方向延伸的多个金属零段。
在图2至图18示出的非限制性实例中，金属零区域ZR1-ZR4(包括任何多个金属区域)的每个金属零区域从栅极区域GR1延伸到栅极区域GR2-GR8中编号最高的一个区域，使得每个金属零区域ZR1-ZR4具有相同的区域长度(未标记)。因此，金属零段M01-M04(包括任何多个金属零段)的每个金属零段从栅极结构G1延伸到栅极结构G2-G8中编号最高的一个，并且具有相同的段长度(未标记)。
在各个实施例中，金属零区域ZR1-ZR4的一个或多个金属零区域在正或负X方向上从远离栅极区域GR1的位置和/或在正或负X方向上从远离栅极区域GR2-GR8中编号最高的一个的位置延伸，使得金属零区域ZR1-ZR4的一个或多个金属零区域具有与金属零区域ZR1-ZR4的一个或多个其他金属零区域的区域长度不同的区域长度。根据这样的实施例，金属零段M01-M04的一个或多个金属零段在正或负X方向上从远离栅极结构G1的位置和/或在正X方向或负X方向上从远离栅极结构G2-G8中编号最高的一个的位置延伸，使得金属零段M01-M04的一个或多个金属零段具有与金属零段M01-M04的一个或多个其他金属零段的段长度不同的段长度。
金属零区域ZR1与有源区域AR1重叠，并且金属区域ZR4与有源区域AR2重叠，使得总共两个金属零区域(金属零区域ZR2和ZR3)定位在有源区域AR1和AR2之间。因此，金属零段M01位于有源区AA1上面并且金属零段M04位于有源区AA2上面，使得总共两个金属零段(金属零段M02和M03)定位在有源区AA1和AA2之间。
在图2至图18中示出的非限制性实例中，金属零区域ZR1与有源区域AR1重叠，使得Y方向上的金属零区域ZR1的最下边界与Y方向上的有源区域AR1的最下边界对准，或使得金属零区域ZR1的最下边界低于Y方向上的有源区域AR1的最下边界。因此，金属零段M01位于有源区AA1上面，使得Y方向上的金属零段M01的最下边界与Y方向上的有源区AA1的最下边界对准，或使得金属零段M01的最下边界低于Y方向上的有源区AA1的最下边界。在一些实施例中，IC布局图(例如，IC布局图200A-1800A中的一个)另外被配置为使得金属零区域ZR1与有源区域AR1重叠并且金属零段M01位于有源区AA1上面。
在图2至图18中示出的非限制性实例中，金属零区域ZR4与有源区域AR2重叠，使得Y方向上的金属零区域ZR4的最上边界与Y方向上的有源区域AR2的最上边界对准，或使得金属零区域ZR4的最上边界高于Y方向上的有源区域AR2的最上边界。因此，金属零段M04位于有源区AA2上面，使得Y方向上的金属零段M04的最上边界与Y方向上的有源区AA2的最上边界对准，或使得金属零段M04的最上边界高于Y方向上的有源区AA2的最上边界。在一些实施例中，IC布局图(例如，IC布局图200A-1800A中的一个)以其他方式配置，使得金属零区ZR4与有源区域AR2重叠，并且金属零段M04位于有源区AA2上面。
在图2至图18中示出的非限制性实例中，基于上面讨论的配置，位于有源区AA1上面的金属零段M01和位于有源区AA2上面的金属零段M04，基于间距ZP彼此偏移等于三倍偏移距离ZD的距离，使得有源区AA1和AA2分隔开小于三倍偏移距离ZD的距离(未标记)。
在图2至图18中示出的非限制性实例中，金属零区域ZR1与包括在每个IC布局图中的MD区域DR1-DR7中的一个或多个重叠，使得金属零段M01与包括在相应的IC结构实施例中的一个或多个MD段MD1-MD7中的每个上面，并且金属零区域ZR4与包括在每个IC布局图实施例中的MD区域DR8-DR14中的一个或多个重叠，使得金属零段M04位于包括在相应的IC结构实施例中的一个或多个MD段MD8-MD14中的每个上面。
在图2至图18中示出的非限制性实例中，IC布局图200A-1800A中的每个包括总共四个金属零区域ZR1-ZR4，并且每个IC结构200B-1800B包括总共四个金属零段M01-M04。在各个实施例中，除了金属零区域ZR1-ZR4之外，IC布局图(例如，IC布局图200A-1800A中的一个)包括一个或多个金属零区域(未示出)，例如，一个或多个电源轨区域并且在Y方向上定位在有源区域AR1之上和/或在Y方向上位于有源区域AR2之下。在各个实施例中，除了金属零段M01-M04之外，IC结构(例如，IC结构200B-1800B中的一个)包括一个或多个金属零段(未示出)，例如，一个或多个电源轨，并且在Y方向上定位在有源区AA1之上和/或有源区AA2之下。
在各个实施例中，IC布局图(例如，IC布局图200A-1800A中的一个)包括少于四个金属零区域，并且相应的IC结构(例如，IC结构200B-1800B中的一个)包括少于四个金属零段。在这样的实施例中，每个金属零区域与四个金属零轨道(例如，轨道T1-T4)中的一个对准，跨越包括两个有源区域(例如，有源区域AR1和AR2)的区域，相应的金属零段由此具有与跨越包括两个有源区(例如，有源区AA1和AA2)的区一致的相应偏移距离。
图2至图7、图10、图11和图14示出了相应的IC布局图200A-700A、1000A、1100A和1400A，其包括对应于相应IC结构200B-700B、1000B、1100B和1400B的金属一段M11的金属一区域1R1，以及图10和图11示出了相应的IC布局图1000A和1100A，其包括对应于相应IC结构1000B和1100B的金属一段M12的金属一区域1R2。金属一区域(例如，金属一区域1R1或1R2)是包括在制造工艺中的IC布局图中的导电区域，作为限定制造工艺的金属一层的段(例如，金属一段M11或M12)的一部分，也称为导电段或导线。金属一区域与一个或多个有源区域和一个或多个金属零区域相交并且用于限定位于半导体衬底、一个或多个有源区域以及一个或多个金属零段上面的金属一段。在图2至图7、图10、图11和图14中示出的非限制性实施例中，金属一区域1R1和(如果存在的话)1R2，以及由此的金属一段M11和(如果存在的话)M12具有沿Y方向的取向。
图10和图11示出了相应的IC布局图1000A和1100A，其包括对应于相应IC结构1000B和1100B的金属二段M21的金属二区域2R2。金属二区域(例如，金属二区域2R1)是包括在制造工艺中的IC布局图中的导电区域，作为限定制造工艺的金属二层的段(例如，金属二段M21)的一部分，也称为导电段和导线。金属二区域与一个或多个栅极区域和一个或多个金属一区域相交并且用于限定位于半导体衬底、一个或多个栅极结构，以及一个或多个金属一段上面的金属二段。在图10和图11中示出的非限制性实例中，金属二区域2R1，以及由此的金属二段M21具有沿X方向的取向。
图2至图18示出了相应的IC布局图200A-1800A，其包括对应于相应IC结构200B-1800B的通孔结构VD1-VD4、VG1-VG8、V01、V02、V11和V12的通孔区域VDR1-VDR4、VGR1-VGR8、V0R1、V0R2、V1R1和V1R2的各种子集。通孔区域(例如，通孔区域VDR1-VDR4、VGR1-VGR8、V0R1、V0R2、V1R1或V1R2中的一个)是包括在制造工艺中的IC布局图中的区域，作为限定通孔结构的一部分，例如，通孔结构VD1-VD4、VG1-VG8、V01、V02、V11或V12中的一个，被配置为在制造工艺的两个或更多层和/或层中的导电段之间提供低电阻电连接。通孔结构包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或适合于在IC结构层之间提供低电阻连接的其他金属或材料。
通孔区域VDR1-VDR4与MD区域DR1-DR13和金属零区域ZR1-ZR4重叠并且对应于相应的通孔结构VD1-VD4，其被配置为将下面的MD段MD1-MD13的MD段电连接到上面的金属零段M01-M04的金属零段。通孔区域VGR1-VGR4与栅极区域GR1-GR8和金属零区域ZR1-ZR4重叠并且对应于相应的通孔结构VG1-VG8，其被配置为将下面的栅极结构G1-G8的栅极结构电连接到上面的金属零段M01-M04的金属零段。通孔区域V0R1和V0R2与金属零区域ZR1-ZR4和金属一区域1R1和1R2重叠并且对应于相应的通孔结构V01和V02，其被配置为将下面的金属零段M01-M04的金属零段电连接到上面的金属一段M11或M12。通孔区域V1R1和V1R2与金属一区域1R1和1R2以及金属二区域2R1和2R2重叠并且对应于相应的通孔结构V11和V12，其被配置为将下面的金属一段M11或M12电连接到上面的金属二段M21。
如下所述，图2至图18提供了非限制性实例，其中，上面讨论的元件被布置为对应于图1的传输门，使用对应于总共四个金属零轨道的金属零段。IC布局图200A-700A中的每个包括与栅极区域GR1-GR8和金属零区域ZR2或者ZR3重叠的通孔区域VGR1-VGR8，并且不包括与金属零区域M01或M04重叠的通孔区域VGR1-VGR8的通孔区域。相反地，IC布局图800A-1800A中的每个包括通孔区域VGR1-VGR8的至少一个通孔区域，其与金属零区域ZR1和有源区域AR1或金属零区域ZR4和有源区域AR2中的至少一个重叠，使得相应的IC结构800B-1800B包括至少一个通孔结构VG1-VG8，其位于有源区AA1上面和金属零段M01下面或有源区AA2上面和金属零段M04下面。
图2是根据一些实施例的IC布局图200A和IC结构200B的图。IC布局图200A包括MD区域DR1-DR4和DR8-DR11、栅极区域GR1-GR5、金属一区域1R1，以及通孔区域VDR1、VDR2、VGR1-VGR3、V0R1和V0R2。相应地，IC结构200B包括MD段MD1-MD4和MD8-MD11、栅极结构G1-G5、金属一段M11，以及通孔结构VD1、VD2、VG1-VG3、V01和V02。
MD区域DR1-DR4中的每个与有源区域AR1重叠，使得MD段MD1-MD4位于有源区AA1上面，并且MD区域DR8-DR11中的每个与有源区域AR2重叠，使得MD段MD8-MD11位于有源区AA2上面。金属一区域1R1与栅极区域GR3和GR4之间的每个金属零区域ZR1-ZR4相交，使得金属一段M11位于栅极结构G3和G4之间的每个金属零段M01-M04上面。
通孔区域VDR1与MD区域DR2和金属零区域ZR1重叠，使得通孔结构VD1将MD段MD2电连接到金属零段M01，并且通孔区域VDR2与MD区域DR10和金属零区域ZR4重叠，使得通孔结构VD2将MD段MD10电连接到金属零段M04。通孔区域VGR1与栅极区域GR3和金属零区域ZR2重叠，使得通孔结构VG1将栅极结构G3电连接到金属零段M02，通孔区域VGR2与栅极区域GR2和金属零区域ZR3重叠，使得通孔结构VG2将栅极结构G2电连接到金属零段M03，并且通孔区域VGR3与栅极区域GR4和金属零区域ZR3重叠，使得通孔结构VG3将栅极结构G4电连接到金属零段M03。通孔区域V0R1与金属零区域ZR1和金属一区域1R1重叠，使得通孔结构V01将金属零段M01电连接到金属一段M11，并且通孔区域V0R2与金属零区域ZR4和金属一区域1R1重叠，使得通孔结构V02将金属零段M04电连接到金属一段M11。
栅极区域GR2和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G2的部分和位于栅极结构G2下面并且与栅极结构G2相邻的有源区AA1的部分。栅极区域GR3和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G3的部分和位于栅极结构G3下面并与栅极结构G3相邻的有源区AA1的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G4的部分和位于栅极结构G4下面并与栅极结构G4相邻的有源区AA2的部分。
因此，基于IC布局图200A的IC结构200B包括栅极A1和A2之间的导电路径PA，导电路径PA包括栅极结构G2、通孔结构VG2、金属零段M03、通孔结构VG3和栅极结构G4；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G3；以及导电路径PC包括MD段MD2(位于晶体管P1和P2共享的有源区AA1的部分上面)、通孔结构VD1、金属零段M01、通孔结构V01、金属一段M11、通孔结构V02、金属零段M04、通孔结构VD2和MD段MD10(位于由晶体管N1和N2共享的有源区AA2的部分上面)。
图3是根据一些实施例的IC布局图300A和IC结构300B的图。IC布局图300A包括MD区域DR1-DR4和DR8-DR11、栅极区域GR1-GR5、金属一区域1R1和通孔区域VDR1、VDR2、VGR1-VGR3、V0R1和V0R2。相应地，IC结构300B包括MD段MD1-MD4和MD8-MD11、栅极结构G1-G5、金属一段M11，以及通孔结构VD1、VD2、VG1-VG3、V01和V02。
MD区域DR1-DR4中的每个与有源区域AR1重叠，使得MD段MD1-MD4位于有源区AA1上面，并且MD区域DR8-DR11中的每个与有源区域AR2重叠，使得MD段MD8-MD11位于有源区AA2上面。金属一区域1R1与栅极区域GR3和GR4之间的每个金属零区域ZR1-ZR4相交，使得金属一段M11位于栅极结构G3和G4之间的每个金属零段M01-M04上面。
通孔区域VDR1与MD区域DR3和金属零区域ZR1重叠，使得通孔结构VD1将MD段MD3电连接到金属零段M01，并且通孔区域VDR2与MD区域DR9和金属零区域ZR4重叠，使得通孔结构VD2将MD段MD9电连接到金属零段M04。通孔区域VGR1与栅极区域GR2和金属零区域ZR2重叠，使得通孔结构VG1将栅极结构G2电连接到金属零段M02，通孔区域VGR2与栅极区域GR4和金属零区域ZR2重叠，使得通孔结构VG2将栅极结构G4电连接到金属零段M02，并且通孔区域VGR3与栅极区域GR3和金属零区域ZR3重叠，使得通孔结构VG3将栅极结构G3电连接到金属零段M03。通孔区域V0R1与金属零区域ZR1和金属一区域1R1重叠，使得通孔结构V01将金属零段M01电连接到金属一段M11，并且通孔区域V0R2与金属零区域ZR4和金属一区域1R1重叠，使得通孔结构V02将金属零段M04电连接到金属一段M11。
栅极区域GR3和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G3的部分和位于栅极结构G3下面并与栅极结构G3相邻的有源区AA1的部分。栅极区域GR4和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR2和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G2的部分和位于栅极结构G2下面并且与栅极结构G2相邻的有源区AA2的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。
因此，基于IC布局图300A的IC结构300B包括栅极A1和A2之间的导电路径PA，导电路径PA包括栅极结构G3；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G4、通孔结构VG2、金属零段M02、通孔结构VG1和栅极结构G2；以及导电路径PC，包括MD段MD3(位于晶体管P1和P2共享的有源区AA1的部分上面)、通孔结构VD1、金属零段M01、通孔结构V01、金属一段M11、通孔结构V02、金属零段M04、通孔结构VD2和MD段MD9(位于晶体管N1和N2共享的有源区AA2的部分上面)。
图4是根据一些实施例的IC布局图400A和IC结构400B的图。IC布局图400A包括MD区域DR1-DR5和DR8-DR12、栅极区域GR1-GR6、金属一区域1R1和通孔区域VDR1-VDR4、VGR1-VGR4、V0R1和V0R2。相应地，IC结构400B包括MD段MD1-MD5和MD8-MD12、栅极结构G1-G6、金属一段M11以及通孔结构VD1-VD4、VG1-VG4、V01和V02。
MD区域DR1-DR5中的每个与有源区域AR1重叠，使得MD段MD1-MD5位于有源区AA1上面，并且MD区域DR8-DR12中的每个与有源区域AR2重叠，使得MD段MD8-MD12位于有源区AA2上面。金属一区域1R1与栅极区域GR3和GR4之间的每个金属零区域ZR1-ZR4相交，使得金属一段M11位于栅极结构G3和G4之间的每个金属零段M01-M04上面。
通孔区域VDR1与MD区域DR3和金属零区域ZR1重叠，使得通孔结构VD1将MD段MD3电连接到金属零段M01，通孔区域VDR2与MD区域DR4和金属零区域ZR1重叠，使得通孔结构VD2将MD段MD4电连接到金属零段M01，通孔区域VDR3与MD区域DR9和金属零区域ZR4重叠，使得通孔结构VD3将MD段MD9电连接到金属零段M04，并且通孔区域VDR4与MD区域DR10和金属零区域ZR4重叠，使得通孔结构VD4将MD段MD10电连接到金属零段M04。通孔区域VGR1与栅极区域GR3和金属零区域ZR2重叠，使得通孔结构VG1将栅极结构G3电连接到金属零段M02，通孔区域VGR2与栅极区域GR4和金属零区域ZR2重叠，使得通孔结构VG2将栅极结构G4电连接到金属零段M02，通孔区域VGR3与栅极区域GR2和金属零区域ZR3重叠，使得通孔结构VG3将栅极结构G2电连接到金属零段M03，并且通孔区域VGR4与栅极区域GR5和金属零区域ZR3重叠，使得通孔结构VG4将栅极结构G5电连接到金属零段M03。通孔区域V0R1与金属零区域ZR1和金属一区域1R1重叠，使得通孔结构V01将金属零段M01电连接到金属一段M11，并且通孔区域V0R2与金属零区域ZR4和金属一区域1R1重叠，使得通孔结构V02将金属零段M04电连接到金属一段M11。
栅极区域GR3和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G3的部分和位于栅极结构G3下面并与栅极结构G3相邻的有源区AA1的部分。栅极区域GR5和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G5的部分和位于栅极结构G5下面并且与栅极结构G5相邻的有源区AA1的部分。栅极区域GR2和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G2的部分和位于栅极结构G2下面并且与栅极结构G2相邻的有源区AA2的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G4的部分和位于栅极结构G4下面并与栅极结构G4相邻的有源区AA2的部分。
因此，基于IC布局图400A的IC结构400B包括栅极A1和A2之间的导电路径PA，导电路径PA包括栅极结构G3、通孔结构VG1、金属零段M02、通孔结构VG2和栅极结构G4；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G5、通孔结构VG4、金属零段M03、通孔结构VG3和栅极结构G2；以及导电路径PC，包括MD段MD3(位于包括在晶体管P1中的有源区AA1的部分)、通孔结构VD1、MD段MD4(位于包括在晶体管P2中的有源区AA1的部分)、通孔结构VD2、金属零段M01、通孔结构V01、金属一段M11、通孔结构V02、金属零段M04、通孔结构VD3、MD段MD9(位于包括晶体管N1中的有源区AA2的部分)、通孔结构VD4和MD段MD10(位于包括在晶体管N2中的有源区AA2的部分)。
图5是根据一些实施例的IC布局图500A和IC结构500B的图。IC布局图500A包括MD区域DR1-DR5和DR8-DR12、栅极区域GR1-GR6、金属一区域1R1，以及通孔区域VDR1-VDR4、VGR1-VGR4、V0R1和V0R2。相应地，IC结构500B包括MD段MD1-MD5和MD8-MD12、栅极结构G1-G6、金属一段M11，以及通孔结构VD1-VD4、VG1-VG4、V01和V02。
MD区域DR1-DR5中的每个与有源区域AR1重叠，使得MD段MD1-MD5位于有源区AA1上面，并且MD区域DR8-DR12中的每个与有源区域AR2重叠，使得MD段MD8-MD12位于有源区AA2上面。金属一区域1R1与栅极区域GR3和GR4之间的每个金属零区域ZR1-ZR4相交，使得金属一段M11位于栅极结构G3和G4之间的每个金属零段M01-M04上面。
通孔区域VDR1与MD区域DR2和金属零区域ZR1重叠，使得通孔结构VD1将MD段MD2电连接到金属零段M01，通孔区域VDR2与MD区域DR3和金属零区域ZR1重叠，使得通孔结构VD2将MD段MD3电连接到金属零段M01，通孔区域VDR3与MD区域DR10和金属零区域ZR4重叠，使得通孔结构VD3将MD段MD10电连接到金属零段M04，并且通孔区域VDR4与MD区域DR11和金属零区域ZR4重叠，使得通孔结构VD4将MD段MD11电连接到金属零段M04。通孔区域VGR1与栅极区域GR2和金属零区域ZR2重叠，使得通孔结构VG1将栅极结构G2电连接到金属零段M02，通孔区域VGR2与栅极区域GR5和金属零区域ZR2重叠，使得通孔结构VG2将栅极结构G5电连接到金属零段M02，通孔区域VGR3与栅极区域GR3和金属零区域ZR3重叠，使得通孔结构VG3将栅极结构G3电连接到金属零段M03，并且通孔区域VGR4与栅极区域GR4和金属零区域ZR3重叠，使得通孔结构VG4将栅极结构G4电连接到金属零段M03。通孔区域V0R1与金属零区域ZR1和金属一区域1R1重叠，使得通孔结构V01将金属零段M01电连接到金属一段M11，并且通孔区域V0R2与金属零区域ZR4和金属一区域1R1重叠，使得通孔结构V02将金属零段M04电连接到金属一段M11。
栅极区域GR2和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G2的部分和位于栅极结构G2下面并且与其相邻的有源区AA1的部分。栅极区域GR4和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。栅极区域GR5和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G5的部分和位于栅极结构G5下面并且与栅极结构G5相邻的有源区AA2的部分。
因此，基于IC布局图500A的IC结构500B包括栅极A1和A2之间的导电路径PA，导电路径PA包括栅极结构G2、通孔结构VG1、金属零段M02、通孔结构VG2和栅极结构G5；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G4、通孔结构VG4、金属零段M03、通孔结构VG3和栅极结构G3；以及导电路径PC，包括MD段MD2(位于包括在晶体管P1中的有源区AA1的部分)、通孔结构VD1、MD段MD3(位于包括在晶体管P2中的有源区AA1的部分)、通孔结构VD2、金属零段M01、通孔结构V01、金属一段M11、通孔结构V02、金属零段M04、通孔结构VD3、MD段MD10(位于包括在晶体管N1中的有源区AA2的部分)、通孔结构VD4和MD段MD11(位于包括在晶体管N2中的有源区AA2的部分)。
图6是根据一些实施例的IC布局图600A和IC结构600B的图。IC布局图600A包括MD区域DR1-DR5和DR8-DR12、栅极区域GR1-GR6、金属一区域1R1，以及通孔区域VDR1-VDR4、VGR1-VGR4、V0R1和V0R2。相应地，IC结构600B包括MD段MD1-MD5和MD8-MD12、栅极结构G1-G6、金属一段M11，以及通孔结构VD1-VD4、VG1-VG4、V01和V02。
MD区域DR1-DR5中的每个与有源区域AR1重叠，使得MD段MD1-MD5位于有源区AA1上面，并且MD区域DR8-DR12中的每个与有源区域AR2重叠，使得MD段MD8-MD12位于有源区AA2上面。金属一区域1R1与在栅极区域GR3和GR4之间的每个金属零区域ZR1-ZR4相交，使得金属一段M11位于栅极结构G3和G4之间的每个金属零段M01-M04上面。
通孔区域VDR1与MD区域DR2和金属零区域ZR1重叠，使得通孔结构VD1将MD段MD2电连接到金属零段M01，通孔区域VDR2与MD区域DR3和金属零区域ZR1重叠，使得通孔结构VD2将MD段MD3电连接到金属零段M01，通孔区域VDR3与MD区域DR4和金属零区域ZR1重叠，使得通孔结构VD3将MD段MD4电连接到金属零段M01，并且通孔区域VDR4与MD区域DR10和金属零区域ZR4重叠，使得通孔结构VD4将MD段MD10电连接到金属零段M04。通孔区域VGR1与栅极区域GR2和金属零区域ZR2重叠，使得通孔结构VG1将栅极结构G2电连接到金属零段M02，通孔区域VGR2与栅极区域GR4和金属零区域ZR2重叠，使得通孔结构VG2将栅极结构G4电连接到金属零段M02，通孔区域VGR3与栅极区域GR3和金属零区域ZR3重叠，使得通孔结构VG3将栅极结构G3电连接到金属零段M03，并且通孔区域VGR4与栅极区域GR5和金属零区域ZR3重叠，使得通孔结构VG4将栅极结构G5电连接到金属零段M03。通孔区域V0R1与金属零区域ZR1和金属一区域1R1重叠，使得通孔结构V01将金属零段M01电连接到金属一段M11，并且通孔区域V0R2与金属零区域ZR4和金属一区域1R1重叠，使得通孔结构V02将金属零段M04电连接到金属一段M11。
栅极区域GR2和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G2的部分和位于栅极结构G2下面并且与栅极结构G2相邻的有源区AA1的部分。栅极区域GR5和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G5的部分和位于栅极结构G5下面并且与栅极结构G5相邻的有源区AA1的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA2的部分。
因此，基于IC布局图600A的IC结构600B包括栅极A1和A2之间的导电路径PA，导电路径PA包括栅极结构G2、通孔结构VG1、金属零段M02、通孔结构VG2和栅极结构G4；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G5、通孔结构VG4、金属零段M03、通孔结构VG3和栅极结构G3；以及导电路径PC包括MD段MD2(位于包括在晶体管P1中的有源区AA1的部分上面)、通孔结构VD1、MD段MD3(位于有源区AA1的其他不受控制的部分上面)、通孔结构VD2、MD段MD4(位于包括在晶体管P2中的有源区AA1的部分)、通孔结构VD2、金属零段M01、通孔结构V01、金属一段M11、通孔结构V02、金属零段M04、通孔结构VD3和MD段MD10(位于由晶体管N1和N2共享的有源区AA2的部分上面)。
图7是根据一些实施例的IC布局图700A和IC结构700B的图。IC布局图700A包括MD区域DR1-DR5和DR8-DR12、栅极区域GR1-GR6、金属一区域1R1，以及通孔区域VDR1-VDR4、VGR1-VGR4、V0R1和V0R2。相应地，IC结构700B包括MD段MD1-MD5和MD8-MD12、栅极结构G1-G6、金属一段M11，以及通孔结构VD1-VD4、VG1-VG4、V01和V02。
MD区域DR1-DR5中的每个与有源区域AR1重叠，使得MD段MD1-MD5位于有源区AA1上面，并且MD区域DR8-DR12中的每个与有源区域AR2重叠，使得MD段MD8-MD12位于有源区AA2上面。金属一区域1R1与在栅极区域GR3和GR4之间的每个金属零区域ZR1-ZR4相交，使得金属一段M11位于栅极结构G3和G4之间的每个金属零段M01-M04上面。
通孔区域VDR1与MD区域DR3和金属零区域ZR1重叠，使得通孔结构VD1将MD段MD3电连接到金属零段M01，通孔区域VDR2与MD区域DR9和金属零区域ZR4重叠，使得通孔结构VD2将MD段MD9电连接到金属零段M04，通孔区域VDR3与MD区域DR10和金属零区域ZR4重叠，使得通孔结构VD3将MD段MD10电连接到金属零段M04，并且通孔区域VDR4与MD区域DR11和金属零区域ZR4重叠，使得通孔结构VD4将MD段MD11电连接到金属零段M04。通孔区域VGR1与栅极区域GR3和金属零区域ZR2重叠，使得通孔结构VG1将栅极结构G3电连接到金属零段M02，通孔区域VGR2与栅极区域GR5和金属零区域ZR2重叠，使得通孔结构VG2将栅极结构G5电连接到金属零段M02，通孔区域VGR3与栅极区域GR2和金属零区域ZR3重叠，使得通孔结构VG3将栅极结构G2电连接到金属零段M03，并且通孔区域VGR4与栅极区域GR4和金属零区域ZR3重叠，使得通孔结构VG4将栅极结构G4电连接到金属零段M03。通孔区域V0R1与金属零区域ZR1和金属一区域1R1重叠，使得通孔结构V01将金属零段M01电连接到金属一段M11，并且通孔区域V0R2与金属零区域ZR4和金属一区域1R1重叠，使得通孔结构V02将金属零段M04电连接到金属一段M11。
栅极区域GR3和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA1的部分。栅极区域GR4和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR2和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G2的部分和位于栅极结构G2下面并且与栅极结构G2相邻的有源区AA2的部分。栅极区域GR5和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G5的部分和位于栅极结构G5下面并且与栅极结构G5相邻的有源区AA2的部分。
因此，基于IC布局图700A的IC结构700B包括栅极A1和A2之间的导电路径PA，导电路径PA包括栅极结构G3、通孔结构VG1、金属零段M02、通孔结构VG2和栅极结构G5；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G4、通孔结构VG4、金属零段M03、通孔结构VG3和栅极结构G2；以及导电路径PC，包括MD段MD3(位于晶体管P1和P2共享的有源区AA1的部分上面)、通孔结构VD1、金属零段M01、通孔结构V01、金属一段M11、通孔结构V02、金属零段M04、通孔结构VD2、MD段MD9(位于包括在晶体管N1中的有源区AA2的部分上面)、通孔结构VD3、MD段MD10(位于有源区AA2的其他不受控制的部分上面)、通孔结构VD4和MD段MD11(位于包括在晶体管N2中的有源区AA2的部分上面)。
图8是根据一些实施例的IC布局图800A和IC结构800B的图。IC布局图800A包括MD区域DR1-DR3、DR8和DR10、栅极区域GR1-GR4以及通孔区域VGR1和VGR2。相应地，IC结构700B包括MD段MD1-MD3、MD8和MD10、栅极结构G1-G4，以及通孔结构VG1和VG2。
MD区域DR1和DR3中的每个与有源区域AR1重叠，使得MD段MD1和MD3位于有源区AA1上面，MD区域MD2与有源区域AR1和AR2重叠，使得MD段MD2位于有源区AA1和AA2上面，并且MD区域DR8和DR10中的每个与有源区域AR2重叠，使得MD段MD8和MD10位于有源区AA2上面。通孔区域VGR1与栅极区域GR2和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G2电连接到金属零段M01，并且通孔区域VGR2与栅极区域GR3和金属零区域ZR4重叠，使得通孔结构VG2将栅极结构G3电连接到金属零段M04。
栅极区域GR2和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G2的部分和位于栅极结构G2下面并且与栅极结构G2相邻的有源区AA1的部分。栅极区域GR3和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA1的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。栅极区域GR2和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G2的部分和位于栅极结构G2下面并且与栅极结构G2相邻的有源区AA2的部分。
因此，基于IC布局图800A的IC结构800B包括栅极A1和A2之间的导电路径PA，导电路径PA包括栅极结构G2；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G3；以及导电路径PC，包括MD段MD2(位于晶体管P1和P2共享的有源区AA1的部分以及晶体管N1和N2共享的有源区AA2的部分上面)。
图9是根据一些实施例的IC布局图900A和IC结构900B的图。IC布局图900A包括MD区域DR1-DR5、DR9和DR11、栅极区域GR1-GR6，以及通孔区域VDR1-VDR4和VGR1-VGR8。相应地，IC结构900B包括MD段MD1-MD5、MD9和MD11、栅极结构G1-G6，以及通孔结构VD1-VD4和VG1-VG8。
MD区域DR1、DR3和DR5中的每个与有源区域AR1和AR2重叠，使得MD段MD1、MD3和MD5位于有源区AA1和AA2上面，MD区域DR2和DR4中的每个与有源区域AR1重叠，使得MD段MD2和MD4位于有源区AA1上面，并且MD区域DR9和DR11中的每个与有源区域AR2重叠，使得MD段MD9和MD11位于有源区AA2上面。栅极区域GR3和GR4中的每个包括位于金属零区域ZR2和ZR3之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G3和G4中的每个包括金属零段M02和M03之间的非导电不连续区域。金属零区域ZR1和ZR4中的每个包括位于栅极区域GR3和GR4之间的间隙，在一些实施例中被称为切割金属零区域，使得金属零段M01和M04中的每个包括在栅极结构G3和G4之间的非导电不连续区域分隔开的多个段。
通孔区域VDR1与MD区域DR1和金属零区域ZR1重叠，使得通孔结构VD1将MD段MD1电连接到金属零段M01，通孔区域VDR2与MD区域DR1和金属零区域ZR3重叠，使得通孔结构VD2将MD段MD1电连接到金属零段M03，通孔区域VDR3与MD区域DR5和金属零区域ZR3重叠，使得通孔结构VD3将MD段MD5电连接到金属零段M03，并且通孔区域VDR4与MD区域DR5和金属零区域ZR4重叠，使得通孔结构VD4将MD段MD5电连接到金属零段M04。通孔区域VGR1与栅极区域GR3和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G3电连接到金属零段M01，通孔区域VGR2与栅极区域GR4和金属零区域ZR1重叠，使得通孔结构VG2将栅极结构G4电连接到金属零段M01，通孔区域VGR3与栅极区域GR5和金属零区域ZR1重叠，使得通孔结构VG3将栅极结构G5电连接到金属零段M01，通孔区域VGR4与栅极区域GR2和金属零区域ZR2重叠，使得通孔结构VG4将栅极结构G2电连接到金属零段M02，通孔区域VGR5与栅极区域GR5和金属零区域ZR2重叠，使得通孔结构VG5将栅极结构G5电连接到金属零段M02，通孔区域VGR6与栅极区域GR2和金属零区域ZR4重叠，使得通孔结构VG6将栅极结构G2电连接到金属零段M04，通孔区域VGR7与栅极区域GR3和金属零区域ZR4重叠，使得通孔结构VG7将栅极结构G3电连接到金属零段M04，并且通孔区域VGR8与栅极区域GR4和金属零区域ZR4重叠，使得通孔结构VG8将栅极结构G4电连接到金属零段M04。
栅极区域GR3和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA1的部分。栅极区域GR4和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA2的部分。
因此，基于IC布局图900A的IC结构900B包括栅极A1和A2之间的导电路径PA，导电路径PA包括通孔结构VG1、金属零段M01、通孔结构VD1、MD段MD1、通孔结构VD2、金属零段M03、通孔结构VD3、MD段MD5、通孔结构VD4、金属段M04，以及通孔结构VG8；栅极B1和B2之间的导电路径PB，导电路径PB包括通孔结构VG2、金属零段M01、通孔结构VG3、栅极结构G5、通孔结构VG5、金属零段M02、通孔结构VG4、栅极结构G2、通孔结构VG6、金属零段M04，以及通孔结构VG7；以及导电路径PC，包括MD段MD3(位于晶体管P1和P2共享的有源区AA1的部分以及晶体管N1和N2共享的有源区AA2的部分上面)。
图10是根据一些实施例的IC布局图1000A和IC结构1000B的图。IC布局图1000A包括MD区域DR1-DR7、DR9、DR10、DR12和DR13、栅极区域GR1-GR8、金属一区域1R1和1R2、金属二段2R1，以及通孔区域VGR1-VGR8、V0R1、V0R2、V1R1和V1R2。相应地，IC结构1000B包括MD段MD1-MD7、MD9、MD10、MD12和MD13、栅极结构G1-G8、金属一段M11和M12、金属二段M21，以及通孔结构VG1-VG8、V01、V02、V11和V12。
MD区域DR1、DR4和DR7中的每个与有源区域AR1和AR2重叠，使得MD段MD1、MD4和MD7位于有源区AA1和AA2上面。MD区域DR2、DR3、DR5和DR6中的每个与有源区域AR1重叠，使得MD段MD2、MD3、MD5和MD6位于有源区AA1上面，并且MD区域DR9、DR10、DR12和DR13中的每个与有源区域AR2重叠，使得MD段MD9、MD10、MD12和MD13位于有源区域AA2上面。栅极区域GR4和GR5中的每个包括金属零区域ZR2和ZR3之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G4和G5中的每个包括金属零段M02和M03之间的非导电不连续区域。金属零区域ZR1和ZR4中的每个包括在栅极区域GR4和GR5之间的间隙，在一些实施例中被称为切割金属零区域，使得金属零段M01和M04中的每个包括由栅极结构G4和G5之间的非导电不连续区域分隔开的多个段。
金属一区域1R1与栅极区域GR2和GR3之间的每个金属零区域ZR1-ZR4相交，使得金属一段M11位于栅极结构G2和G3之间的每个金属零段M01-M04上面，并且金属一区域1R2与栅极区域GR6和GR7之间的金属零区域ZR1-ZR4中的每个相交，使得金属一段M12位于栅极结构G6和G7之间的每个金属零段M01-M04上面。金属二段2R1与金属零区域ZR1和ZR3之间的金属一区域1R1和1R2中的每个以及在一些实施例中金属零区域ZR2相交，使得金属二段M21位于金属零段M11和M03之间的金属零段M11和M12中的每个以及在一些实施例中金属零段M02上面。
通孔区域VGR1与栅极区域GR3和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G3电连接到金属零段M01，通孔区域VGR2与栅极区域GR4和金属零区域ZR1重叠，使得通孔结构VG2将栅极结构G4电连接到金属零段M01，通孔区域VGR3与栅极区域GR5和金属零区域ZR1重叠，使得通孔结构VG3将栅极结构G5电连接到金属零段M01，通孔区域VGR4与栅极区域GR3和金属零区域ZR3重叠，使得通孔结构VG4将栅极结构G3电连接到金属零段M03，通孔区域VGR5与栅极区域GR6和金属零区域ZR3重叠，使得通孔结构VG5将栅极结构G6电连接到金属零段M03，通孔区域VGR6与栅极区域GR4和金属零区域ZR4重叠，使得通孔结构VG6将栅极结构G4电连接到金属零段M04，通孔区域VGR7与栅极区域GR5和金属零区域ZR4重叠，使得通孔结构VG7将栅极结构G5电连接到金属零段M04，并且通孔区域VGR8与栅极区域GR6和金属零区域ZR4重叠，使得通孔结构VG8将栅极结构G6电连接到金属零段M04。
通孔区域V0R1与金属零区域ZR1和金属一区域1R2重叠，使得通孔结构V01将金属零段M01电连接到金属一段M12，并且通孔区域V0R2与金属零区域ZR4和金属一区域1R1重叠，使得通孔结构V02将金属零段M04电连接到金属一段M11。通孔区域V1R1与金属一区域1R1和金属二区域2R1重叠，使得通孔结构V11将金属一段M11电连接到金属二段M21，并且通孔区域V1R2与金属一区域域1R2和金属二段2R1重叠，使得通孔结构V12将金属一段M12电连接到金属二段M21。
栅极区域GR4和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR5和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G5的部分和位于栅极结构G5下面并且与栅极结构G5相邻的有源区AA1的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA2的部分。栅极区域GR5和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G5的部分和位于栅极结构G5下面并且与栅极结构G5相邻的有源区AA2的部分。
因此，基于IC布局图1000A的IC结构1000B包括栅极A1和A2之间的导电路径PA，导电路径PA包括通孔结构VG2、金属零段M01、通孔结构VG1、栅极结构G3、通孔结构VG4、金属零段M03、通孔结构VG5、栅极结构G6、通孔结构VG8、金属零段M04，以及通孔结构VG7；栅极B1和B2之间的导电路径PB，导电路径PB包括通孔结构VG3、金属零段M01、通孔结构V01、金属一段M12、通孔结构V12、金属二段M21、通孔结构V11、金属一段M11、通孔结构V02、金属零段M04，以及通孔结构VG6；以及导电路径PC，包括MD段MD4(位于由晶体管P1和P2共享的有源区AA1的部分以及由晶体管N1和N2共享的有源区AA2的部分上面)。
图11是根据一些实施例的IC布局图1100A和IC结构1100B的图。IC布局图1100A包括MD区域DR1-DR7、DR9、DR10和DR12、栅极区域GR1-GR8、金属一区域1R1和1R2、金属二区域2R1，以及通孔区域VDR1、VDR2、VGR1-VGR6、V0R1、V0R2、V1R1和V1R2。相应地，IC结构1100B包括MD段MD1-MD7、MD9、MD10和MD12、栅极结构G1-G8、金属一段M11和M12、金属二段M21，以及通孔结构VD1、VD2、VG1-VG6、V01、V02、V11和V12。
MD区域DR1、DR4、DR6和DR7中的每个与有源区域AR1和AR2重叠，使得MD段MD1、MD4、MD6和MD7位于有源区AA1和AA2上面。MD区域DR2、DR3和DR5中的每个与有源区域AR1重叠，使得MD段MD2、MD3和MD5位于有源区AA1上面，MD区域DR9、DR10和DR12中的每个与有源区域AR2重叠，使得MD段MD9、MD10和MD12位于有源区AA2上面。栅极区域GR4和GR5中的每个包括金属零区域ZR2和ZR3之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G4和G5中的每个包括金属零段M02和M03之间的非导电不连续区域。金属零区域ZR1和ZR4中的每个包括栅极区域GR4和GR5之间的间隙，在一些实施例中被称为切割金属零区域，使得金属零段M01和M04中的每个包括由栅极结构G4和G5之间的非导电不连续区域分隔开的多个段。
金属一区域1R1与在栅极区域GR2和GR3之间的每个金属零区域ZR1-ZR4相交，使得金属一段M11位于栅极结构G2和G3之间的每个金属零段M01-M04上面，并且金属一区域1R2与在栅极区域GR6和GR7之间的金属零区域ZR1-ZR4中的每个相交，使得金属一段M12位于栅极结构G6和G7之间的每个金属零段M01-M04上面。金属二段2R1与金属零区域ZR1和ZR3之间的金属一区域1R1和1R2中的每个以及在一些实施例中金属零区域ZR2相交，使得金属二段M21位于金属零段M11和M03之间的金属零段M11和M12中的每个以及在一些实施例中金属零段M02上面。
通孔区域VDR1与MD区域DR6和金属零区域ZR3重叠，使得通孔结构VD1将MD段MD6电连接到金属零段M03，并且通孔区域VDR2与MD区域DR6和金属零区域ZR4重叠，使得通孔结构VD2将MD段MD6电连接到金属零段M04。通孔区域VGR1与栅极区域GR3和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G3电连接到金属零段M01，通孔区域VGR2与栅极区域GR4和金属零区域ZR1重叠，使得通孔结构VG2将栅极结构G4电连接到金属零段M01，通孔区域VGR3与栅极区域GR5和金属零区域ZR1重叠，使得通孔结构VG3将栅极结构G5电连接到金属零段M01，通孔区域VGR4与栅极区域GR3和金属零区域ZR3重叠，使得通孔结构VG4将栅极结构G3电连接到金属零段M03，通孔区域VGR5与栅极区域GR4和金属零区域ZR4重叠，使得通孔结构VG5将栅极结构G4电连接到金属零段M04，并且通孔区域VGR6与栅极区域GR5和金属零区域ZR4重叠，使得通孔结构VG6将栅极结构G5电连接到金属零段M04。
通孔区域V0R1与金属零区域ZR1和金属一区域1R2重叠，使得通孔结构V01将金属零段M01电连接到金属一段M12，并且通孔区域V0R2与金属零区域ZR4和金属一区域1R1重叠，使得通孔结构V02将金属零段M04电连接到金属一段M11。通孔区域V1R1与金属一区域1R1和金属二区域2R1重叠，使得通孔结构V11将金属一段M11电连接到金属二段M21，并且通孔区域V1R2与金属一区域域1R2和金属二段2R1重叠，使得通孔结构V12将金属一段M12电连接到金属二段M21。
栅极区域GR4和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR5和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G5的部分和位于栅极结构G5下面并且与栅极结构G5相邻的有源区AA1的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA2的部分。栅极区域GR5和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G5的部分和位于栅极结构G5下面并且与栅极结构G5相邻的有源区AA2的部分。
因此，基于IC布局图1100A的IC结构1100B包括栅极A1和A2之间的导电路径PA，导电路径PA包括通孔结构VG2、金属零段M01、通孔结构VG1、栅极结构G3、通孔结构VG4、金属零段M03、通孔结构VD1、MD段MD6、通孔结构VD2、金属零段M04，以及通孔结构VG6；栅极B1和B2之间的导电路径PB，导电路径PB包括通孔结构VG3、金属零段M01、通孔结构V01、金属一段M12、通孔结构V12、金属二段M21、通孔结构V11、金属一段M11、通孔结构V02、金属零段M04，以及通孔结构VG5；以及导电路径PC包括MD段MD4(位于由晶体管P1和P2共享的有源区AA1的部分以及由晶体管N1和N2共享的有源区AA2的部分上面)。
图12是根据一些实施例的IC布局图1200A和IC结构1200B的图。IC布局图1200A包括MD区域DR1-DR5、DR9、DR11和DR12、栅极区域GR1-GR6，以及通孔区域VDR1、VDR2和VGR1-VGR4。相应地，IC结构1200B包括MD段MD1-MD5、MD9、MD11和MD12、栅极结构G1-G6，以及通孔结构VD1、VD2和VG1-VG4。
MD区域DR1和DR3中的每个与有源区域AR1和AR2重叠，使得MD段MD1和MD3位于有源区AA1和AA2上面，MD区域DR2、DR4和DR5中的每个与有源区域AR1重叠，使得MD段MD2、MD4和MD5位于有源区域AA1上面，并且MD区域DR9、DR11和DR12中的每个与有源区域AR2重叠，使得MD段MD9、MD11和MD12位于有源区AA2上面。栅极区域GR3包括金属零区域ZR2和ZR3之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G3包括在金属零段M02和M03之间的非导电不连续区域。栅极区域GR4包括金属零区域ZR3和ZR4之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G4包括金属零段M03和M04之间的非导电不连续区域。
通孔区域VDR1与MD区域DR1和金属零区域ZR1重叠，使得通孔结构VD1将MD段MD1电连接到金属零段M01，并且通孔区域VDR2与MD区域DR1和金属零区域ZR4重叠，使得通孔结构VD2将MD段MD1电连接到金属零段M04。通孔区域VGR1与栅极区域GR3和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G3电连接到金属零段M01，通孔区域VGR2与栅极区域GR3和金属零区域ZR3重叠，使得通孔结构VG2将栅极结构G3电连接到金属零段M03，通孔区域VGR3与栅极区域GR4和金属零区域ZR3重叠，使得通孔结构VG3将栅极结构G4电连接到金属零段M03，并且通孔区域VGR4与栅极区域GR4和金属零区域ZR4重叠，使得通孔结构VG4将栅极结构G4电连接到金属零段M04。
栅极区域GR3和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G3的部分和在栅极结构G3下面并且与其相邻的有源区AA1的部分。栅极区域GR4和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G4的部分和在栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G3的部分和在栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G4的部分和在栅极结构G4下面并且与其相邻的有源区AA2的部分。
因此基于IC布局图1200A的IC结构1200B包括在栅极A1和A2之间的导电路径PA，包括通孔结构VG1、金属零段M01、通孔结构VD1、MD段MD1、通孔结构VD2、金属零段M04，以及通孔结构VG4；包括栅极结构G4的栅极B1和B2之间的导电路径PB、通孔结构VG3、金属零段M03、通孔结构VG2和栅极结构G3；以及导电路径PC包括MD段MD3(位于晶体管P1和P2共享的有源区AA1的部分以及晶体管N1和N2共享的有源区AA2的部分上面)。
图13是根据一些实施例的IC布局图1300A和IC结构1300B的图。IC布局图1300A包括MD区域DR1-DR4、DR8、DR9和DR11、栅极区域GR1-GR5，以及通孔区域VGR1-VGR6。相应地，IC结构1300B包括MD段MD1-MD4、MD8、MD9和MD11、栅极结构G1-G5，以及通孔结构VG1-VG6。
MD区域DR1、DR2和DR4中的每个与有源区域AR1重叠，使得MD段MD1、MD2和MD4位于有源区AA1上面，MD区域DR3与有源区域AR1和AR2重叠，使得MD段MD3位于有源区AA1和AA2上面，MD区域DR8、DR9和DR11中的每个与有源区域AR2重叠，使得MD段MD8、MD9和MD11位于有源区AA2上面。栅极区域GR3包括在金属零区域ZR2和ZR3之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G3包括金属零段M02和M03之间的非导电不连续区域。栅极区域GR4包括在金属零区域ZR3和ZR4之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G4包括金属零段M03和M04之间的非导电不连续区域。
通孔区域VGR1与栅极区域GR2和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G2电连接到金属零段M01，通孔区域VGR2与栅极区域GR3和金属零区域ZR1重叠，使得通孔结构VG2将栅极结构G3电连接到金属零段M01，通孔区域VGR3与栅极区域GR3和金属零区域ZR3重叠，使得通孔结构VG3将栅极结构G3电连接到金属零段M03，通孔区域VGR4与栅极区域GR4和金属零区域ZR3重叠，使得通孔结构VG4将栅极结构G4电连接到金属零段M03，通孔区域VGR5与栅极区域GR2和金属零区域ZR4重叠，使得通孔结构VG5将栅极结构G2电连接到金属零段M04，并且通孔区域VGR6与栅极区域GR4和金属零区域ZR4重叠，使得通孔结构VG6将栅极结构G4电连接到金属零段M04。
栅极区域GR3和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G3的部分和位于栅极结构G3下面并且与其相邻的有源区AA1的部分。栅极区域GR4和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G4的部分和位于栅极结构G4下面并且与其相邻的有源区AA2的部分。
因此，基于IC布局图1300A的IC结构1300B包括在栅极A1和A2之间的导电路径PA，导电路径PA包括通孔结构VG2、金属零段M01、通孔结构VG1、栅极结构G2、通孔结构VG5、金属零段M04，以及通孔结构VG6；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G4、通孔结构VG4、金属零段M03、通孔结构VG3和栅极结构G3；以及导电路径PC包括MD段MD3(位于晶体管P1和P2共享的有源区AA1的部分以及晶体管N1和N2共享的有源区AA2的部分上面)。
图14是根据一些实施例的IC布局图1400A和IC结构1400B的图。IC布局图1400A包括MD区域DR1-DR4、DR8、DR9和DR11、栅极区域GR1-GR5、金属一区域1R1，以及通孔区域VGR1-VGR4、V0R1和V0R2。相应地，IC结构1400B包括MD段MD1-MD4、MD8、MD9和MD11，栅极结构G1-G5，金属一段M11，以及通孔结构VG1-VG4、V01和V02。
MD区域DR1、DR2和DR4中的每个与有源区域AR1重叠，使得MD段MD1、MD2和MD4位于有源区AA1上面，MD区域DR3与有源区域AR1和AR2重叠，使得MD段MD3位于有源区AA1和AA2上面，并且MD区域DR8、DR9和DR11中的每个与有源区域AR2重叠，使得MD段MD8、MD9和MD11位于有源区AA2上面。栅极区域GR3包括在金属零区域ZR2和ZR3之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G3包括金属零段M02和M03之间的非导电不连续区域。栅极区域GR4包括在金属零区域ZR3和ZR4之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G4包括金属零段M03和M04之间的非导电不连续区域。金属一区域1R1与在栅极区域GR1和GR2之间的每个金属零区域ZR1-ZR4相交，使得金属一段M11位于栅极结构G1和G2之间的每个金属零段M01-M04上面。
通孔区域VGR1与栅极区域GR3和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G3电连接到金属零段M01，通孔区域VGR2与栅极区域GR3和金属零区域ZR3重叠，使得通孔结构VG2将栅极结构G3电连接到金属零段M03，通孔区域VGR3与栅极区域GR4和金属零区域ZR3重叠，使得通孔结构VG3将栅极结构G4电连接到金属零段M03，并且通孔区域VGR4与栅极区域GR4和金属零区域ZR4重叠，使得通孔结构VG4将栅极结构G4电连接到金属零段M04。通孔区域V0R1与金属零区域ZR1和金属一区域1R1重叠，使得通孔结构V01将金属零段M01电连接到金属一段M11，并且通孔区域V0R2与金属零区域ZR4和金属一区域1R1重叠，使得通孔结构V02将金属零段M04电连接到金属一段M11。
栅极区域GR3和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G3的部分和位于栅极结构G3下面并且与其相邻的有源区AA1的部分。栅极区域GR4和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA2的部分。
因此，基于IC布局图1400A的IC结构1400B包括栅极A1和A2之间的导电路径PA，导电路径PA包括通孔结构VG1、金属零段M01、通孔结构V01、金属一段M11、通孔结构V02、金属零段M04，以及通孔结构VG5；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G4、通孔结构VG3、金属零段M03、通孔结构VG2和栅极结构G3；以及导电路径PC，包括MD段MD3(位于晶体管P1和P2共享的有源区AA1的部分以及晶体管N1和N2共享的有源区AA2的部分上面)。
图15是根据一些实施例的IC布局图1500A和IC结构1500B的图。IC布局图1500A包括MD区域DR1-DR4、DR8、DR10和DR11，栅极区域GR1-GR5，以及通孔区域VDR1、VDR2和VGR1-VGR4。相应地，IC结构1500B包括MD段MD1-MD4、MD8、MD10和MD11，栅极结构G1-G5，以及通孔结构VD1、VD2和VG1-VG4。
MD区域DR1、DR3和DR4中的每个与有源区域AR1重叠，使得MD段MD1、MD3和MD4位于有源区AA1上面，MD区域DR2与有源区域AR1和AR2重叠，使得MD段MD2位于有源区AA1和AA2上面，并且MD区域DR8、DR10和DR11中的每个与有源区域AR2重叠，使得MD段MD8、MD10和MD11位于有源区AA2上面。MD区域DR3与金属零区域ZR2重叠，使得金属零段M02位于MD段MD3上面。栅极区域GR2包括在金属零区域ZR2和ZR3之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G2包括金属零段M02和M03之间的非导电不连续区域。
通孔区域VDR1与MD区域DR2和金属零区域ZR2重叠，使得通孔结构VD1将MD段MD2电连接到金属零段M02，并且通孔区域VDR2与MD区域DR3和金属零区域ZR2重叠，使得通孔结构VD2将MD段MD3电连接到金属零段M02。通孔区域VGR1与栅极区域GR2和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G2电连接到金属零段M01，通孔区域VGR2与栅极区域GR3和金属零区域ZR1重叠，使得通孔结构VG2将栅极结构G3电连接到金属零段M01，通孔区域VGR3与栅极区域GR2和金属零区域ZR4重叠，使得通孔结构VG3将栅极结构G2电连接到金属零段M04，并且通孔区域VGR4与栅极区域GR4和金属零区域ZR4重叠，使得通孔结构VG4将栅极结构G4电连接到金属零段M04。
栅极区域GR2和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G2的部分和位于栅极结构G2下面并且与其相邻的有源区AA1的部分。栅极区域GR4和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR2和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G2的部分和位于栅极结构G2下面并且与栅极结构G2相邻的有源区AA2的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。
因此，基于IC布局图1500A的IC结构1500B包括在栅极A1和A2之间的导电路径PA，导电路径PA包括通孔结构VG1、金属零段M01、通孔结构VG2和栅极结构G3；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G4、通孔结构VG4、金属零段M04，以及通孔结构VG3；以及导电路径PC包括MD段MD2(位于包括在晶体管P1中的有源区AA1的部分和晶体管N1和N2共享的有源区AA2的部分上面)、MD段MD3(位于包括在晶体管P2中的有源区AA1的部分上面)、通孔结构VD2、金属零段M02，以及通孔结构VD1。
图16是根据一些实施例的IC布局图1600A和IC结构1600B的图。IC布局图1600A包括MD区域DR1-DR4、DR8、DR10和DR11，栅极区域GR1-GR5，以及通孔区域VDR1、VDR2和VGR1-VGR4。相应地，IC结构1600B包括MD段MD1-MD4、MD8、MD10和MD11，栅极结构G1-G5，以及通孔结构VD1、VD2和VG1-VG4。
MD区域DR1、DR3和DR4中的每个与有源区域AR1重叠，使得MD段MD1、MD3和MD4位于有源区AA1上面，MD区域DR2与有源区域AR1和AR2重叠，使得MD段MD2位于有源区AA1和AA2上面，并且MD区域DR8、DR10和DR11中的每个与有源区域AR2重叠，使得MD段MD8、MD10和MD11位于有源区AA2上面。MD区域DR10与金属零区域ZR3重叠，使得金属零段M03位于MD段MD10上面。栅极区域GR2包括金属零区域ZR2和ZR3之间的间隙，在一些实施例中被称为切割多晶硅区域，使得栅极结构G2包括金属零段M02和M03之间的非导电不连续区域。
通孔区域VDR1与MD区域DR2和金属零区域ZR3重叠，使得通孔结构VD1将MD段MD2电连接到金属零段M03，并且通孔区域VDR2与MD区域DR10和金属零区域ZR3重叠，使得通孔结构VD2将MD段MD10电连接到金属零段M03。通孔区域VGR1与栅极区域GR2和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G2电连接到金属零段M01，通孔区域VGR2与栅极区域GR4和金属零区域ZR1重叠，使得通孔结构VG2将栅极结构G4电连接到金属零段M01，通孔区域VGR3与栅极区域GR2和金属零区域ZR4重叠，使得通孔结构VG3将栅极结构G2电连接到金属零段M04，并且通孔区域VGR4与栅极区域GR3和金属零区域ZR4重叠，使得通孔结构VG4将栅极结构G3电连接到金属零段M04。
栅极区域GR2和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G2的部分和位于栅极结构G2下面并且与其相邻的有源区AA1的部分。栅极区域GR3和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA1的部分。栅极区域GR2和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G2的部分和位于栅极结构G2下面并且与栅极结构G2相邻的有源区AA2的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA2的部分。
因此，基于IC布局图1600A的IC结构1600B包括栅极A1和A2之间的导电路径PA，导电路径PA包括通孔结构VG1、金属零段M01、通孔结构VG2和栅极结构G4；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G3、通孔结构VG4、金属零段M04，以及通孔结构VG3；以及导电路径PC，包括MD段MD2(位于晶体管P1和P2共享的有源区AA1的部分和包括在晶体管N1中的有源区AA2的部分上面)、MD段MD10(位于包括在晶体管N2中的有源区AA2的部分上面)、通孔结构VD2、金属零段M03，以及通孔结构VD1。
图17是根据一些实施例的IC布局图1700A和IC结构1700B的图。IC布局图1700A包括MD区域DR1-DR4和DR8-DR11，栅极区域GR1-GR5，以及通孔区域VDR1、VDR2和VGR1-VGR3。相应地，IC结构1700B包括MD段MD1-MD4和MD8-MD11，栅极结构G1-G5，以及通孔结构VD1、VD2和VG1-VG3。
MD区域DR1-DR4中的每个与有源区域AR1重叠，使得MD段MD1-MD4位于有源区AA1上面，并且MD区域DR8-DR11中的每个和每个与有源区域AR2重叠，使得MD段MD8-MD11位于有源区域AA2上面。MD区域DR2与金属零区域ZR2重叠，使得金属零段M02位于MD段MD2上面，并且MD区域DR10与金属零区域ZR2和ZR3重叠，使得金属零段M02和M03位于MD段MD10上面。
通孔区域VDR1与MD区域DR2和金属零区域ZR2重叠，使得通孔结构VD1将MD段MD2电连接到金属零段M02，并且通孔区域VDR2与MD区域DR10和金属零区域ZR2重叠，使得通孔结构VD2将MD段MD10电连接到金属零段M02。通孔区域VGR1与栅极区域GR3和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G3电连接到金属零段M01，通孔区域VGR2与栅极区域GR2和金属零区域ZR4重叠，使得通孔结构VG2将栅极结构G2电连接到金属零段M04，并且通孔区域VGR3与栅极区域GR4和金属零区域ZR4重叠，使得通孔结构VG3将栅极结构G4电连接到金属零段M04。
栅极区域GR2和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G2的部分和位于栅极结构G2下面并且与其相邻的有源区AA1的部分。栅极区域GR3和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA1的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。栅极区域GR4和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA2的部分。
因此，基于IC布局图1700A的IC结构1700B包括栅极A1和A2之间的导电路径PA，导电路径PA包括栅极结构G2、通孔结构VG2、金属零段M04，以及通孔结构VG3；栅极B1和B2之间的导电路径PB，导电路径PB包括栅极结构G3；以及导电路径PC，包括MD段MD2(位于晶体管P1和P2共享的有源区AA1的部分上面)、通孔结构VD1、金属零段M02，以及通孔结构VD2和MD段MD10(位于由晶体管N1和N2共享的有源区AA1的部分上面)。
图18是根据一些实施例的IC布局图1800A和IC结构1800B的图。IC布局图1800A包括MD区域DR1-DR4和DR8-DR11，栅极区域GR1-GR5，以及通孔区域VDR1、VDR2和VGR1-VGR3。相应地，IC结构1800B包括MD段MD1-MD4和MD8-MD11，栅极结构G1-G5，以及通孔结构VD1、VD2和VG1-VG3。
MD区域DR1-DR4中的每个与有源区域AR1重叠，使得MD段MD1-MD4位于有源区AA1上面，并且MD区域DR8-DR11中的每个和每个与有源区域AR2重叠，使得MD段MD8-MD11位于有源区域AA2上面。MD区域DR3与金属零区域ZR2重叠，使得金属零段M02位于MD段MD3上面，并且MD区域DR9与金属零区域ZR2和ZR3重叠，使得金属零段M02和M03位于MD段MD9上面。
通孔区域VDR1与MD区域DR9和金属零区域ZR2重叠，使得通孔结构VD1将MD段MD9电连接到金属零段M02，并且通孔区域VDR2与MD区域DR3和金属零区域ZR2重叠，使得通孔结构VD2将MD段MD3电连接到金属零段M02。通孔区域VGR1与栅极区域GR2和金属零区域ZR1重叠，使得通孔结构VG1将栅极结构G2电连接到金属零段M01，通孔区域VGR2与栅极区域GR4和金属零区域ZR1重叠，使得通孔结构VG2将栅极结构G4电连接到金属零段M01，并且通孔区域VGR3与栅极区域GR3和金属零区域ZR4重叠，使得通孔结构VG3将栅极结构G3电连接到金属零段M04。
栅极区域GR3和有源区域AR1的交叉点对应于晶体管P1，晶体管P1包括与栅极A1等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA1的部分。栅极区域GR4和有源区域AR1的交叉点对应于晶体管P2，晶体管P2包括与栅极B1等效的栅极结构G4的部分和位于栅极结构G4下面并且与栅极结构G4相邻的有源区AA1的部分。栅极区域GR2和有源区域AR2的交叉点对应于晶体管N1，晶体管N1包括与栅极B2等效的栅极结构G2的部分和位于栅极结构G2下面并且与栅极结构G2相邻的有源区AA2的部分。栅极区域GR3和有源区域AR2的交叉点对应于晶体管N2，晶体管N2包括与栅极A2等效的栅极结构G3的部分和位于栅极结构G3下面并且与栅极结构G3相邻的有源区AA2的部分。
因此，基于IC布局图1800A的IC结构1800B包括栅极A1和A2之间的导电路径PA，导电路径PA包括栅极结构G3；栅极B1和B2之间的导电路径PB，导电路径PB包括通孔结构VG2、金属零段M01、通孔结构VG1和栅极结构G2；以及导电路径PC，包括MD段MD3(位于晶体管P1和P2共享的有源区AA1的部分上面)、通孔结构VD2、金属零段M02、通孔结构VD1和MD段MD9(位于由晶体管N1和N2共享的有源区AA1的部分上面)。
如图2至图18中示出的非限制性实例所示，传输门100包括栅极A1和A2之间的导电路径PA、栅极B1和B2之间的导电路径，以及晶体管S/D端子之间的导电路径PC，至少一个导电路径包括垂直于金属零段的金属段。因此，使用对应于总共四个金属零轨道的金属零段来布置传输门100，使得与基于多于四个金属零轨道的方法相比，各个实施例具有更低的轮廓，并且能够基于对应于四个金属零轨道的单元高度被包括在电路布局中。
图19是根据一些实施例的制造传输门的方法1900的流程图。方法1900可以操作以形成以上参考2至图18讨论的任何IC结构200B-1800B。
图19中示出的方法1900的操作的顺序仅用于说明；方法1900的操作能够同时实施和/或以与图19中所示的顺序不同的顺序实施。在一些实施例中，在图19中示出的操作之前、之间、期间和/或之后实施除了图19中示出的操作之外的操作。
在一些实施例中，方法1900的一个或多个操作是形成IC器件的方法的操作的子集。在一些实施例中，方法1900的一个或多个操作是IC制造流程的操作的子集，例如下面关于制造系统2200和图22讨论的IC制造流程。
在操作1910中，使第一和第二金属零段位于第一和第二有源区上面，金属零段具有基于金属零轨道间距的三倍的偏移距离。在一些实施例中，使第一和第二金属零段位于第一和第二有源区上面包括形成至少四个金属零段，其中，在第一和第二金属零段之间总共有两个金属零段。四个金属零段的每个金属零段从一个或两个相邻金属段偏移对应于金属零轨道间距的偏移距离，因此第一和第二金属零段彼此偏移的距离等于偏移距离的三倍。
位于第一有源区上面包括使传输门中的第一和第二PMOS晶体管定位在第一有源区上面，并且位于第二有源区上面包括使传输门中的第一和第二NMOS晶体管定位在第二有源区上面。
在各个实施例中，使第一和第二金属零段位于第一和第二有源区上面包括使金属零段M01位于有源区AA1上面并且使金属零段M04位于有源区AA2上面，如上面参考图2至图18所讨论的。在一些实施例中，形成至少四个金属零段包括根据形成金属零段M01-M04实施一个或多个制造操作，如上面参考图2至图18所讨论的。
在操作1920中，形成三个导电路径以将第一有源区中的第一和第二PMOS晶体管以及第二有源区中的第一和第二NMOS晶体管配置为传输门。至少一个导电路径包括垂直于金属零段的导电段。
形成第一导电路径包括在第一PMOS晶体管的栅极结构和第二NMOS晶体管的栅极结构之间形成导电路径；形成第二导电路径包括在第二PMOS晶体管的栅极结构和第一NMOS晶体管的栅极结构之间形成导电路径；并且形成第三导电路径包括在包括在第一和第二PMOS晶体管中的一个或两个中的第一有源区的一个或多个部分与包括在第一和第二NMOS晶体管中的一个或两个中的第二有源区的一个或多个部分之间形成导电路径，从而将第一和第二PMOS晶体管以及第一和第二NMOS晶体管中的每个的S/D端子连接在一起。
在各个实施例中，形成第三导电路径包括形成到第一和第二PMOS晶体管共享的第一有源区域的单个部分的电连接中的一个或多个，形成单独的电连接以分隔开包括在第一和第二PMOS晶体管中的第一有源区的部分，形成与第一和第二NMOS晶体管共享的第二有源区的单个部分的电连接，或者形成单独的电连接以分隔开包括在第一和第二NMOS晶体管中的第二有源区的部分。
形成导电路径，例如三个导电路径，包括根据在制造工艺的一个或多个层中形成一个或多个导电段来实施一个或多个制造操作。在各个实施例中，形成三个导电路径包括在实施操作1910中的部分或全部之前形成一个或多个MD段、一个或多个栅极结构和/或一个或多个通孔结构中的一个或多个，形成一个或多个金属零段和/或一个或多个通孔结构作为实施操作1910的部分或全部，或者在实施操作1910中的部分或全部之后，形成一个或多个金属一段、一个或多个金属二段和/或一个或多个通孔结构。
在一些实施例中，形成三个导电路径包括形成上面参考传输门100、IC结构200B-1800B和图1至图18所讨论的导电路径PA、PB和PC。
在操作1930中，在一些实施例中，形成一个或多个附加导电路径。形成一个或多个附加导电路径包括形成到第一或第二PMOS晶体管或第一或第二NMOS晶体管的一个或多个栅极或S/D结构的一个或多个电连接，从而在传输门内和/或传输门与传输门外部的一个或多个IC器件之间提供一个或多个导电路径。在一些实施例中，形成一个或多个附加导电路径包括形成上面参考传输门100讨论的一个或多个电连接。
形成一个或多个附加导电路径包括以上面参考操作1920所讨论的方式实施一个或多个制造操作。
方法1900的操作可以用于形成IC结构，该IC结构包括至少一个导电路径，该导电路径包括垂直于跨越两个有源区的总共四个金属零段的导电元件，并且因此被配置为具有以上参考IC结构200B-1800B所讨论的特性和益处。
图20是根据一些实施例的操作IC制造系统的方法2000的流程图。在一些实施例中，操作IC制造系统包括生成对应于IC结构的IC布局图以及基于所生成的IC布局图制造IC结构，IC布局图例如IC布局图200A-1800A中的一个，IC结构例如以上参考图1至图18讨论的IC结构200B-1800B中的一个。在一些实施例中，操作IC制造系统是操作IC制造系统的部分，作为制造IC器件的一部分，IC器件例如存储器电路、逻辑器件、处理器件、信号处理电路等。
在一些实施例中，方法2000中的部分或全部由计算机的处理器实施。在一些实施例中，方法2000中的部分或全部由EDA系统2100的处理器2102实施，下面参考图21讨论。
方法2000的部分或全部操作能够作为在设计室中实施的设计程序的一部分来实施，例如下面参考图22讨论的设计室2220。
在一些实施例中，方法2000的操作以图20中示出的顺序实施。在一些实施例中，方法2000的操作同时和/或以不同于图20中示出的顺序的顺序实施。在一些实施例中，在实施方法2000的一个或多个操作之前、之间、期间和/或之后实施一个或多个操作。
在操作2010中，在一些实施例中，第一和第二金属零区域沿着分隔开三倍的金属零轨道间距的轨道对准。在一些实施例中，沿着分隔开三倍的金属零轨道间距的轨道对准第一和第二金属零区域包括沿相应的轨道T1和T4对准金属零区域ZR1和ZR4，轨道T1和T4分隔开三倍的金属零轨道间距ZP，如上面参考图2至图18所讨论的。
在一些实施例中，使第一和第二金属零区域对准包括沿具有金属零轨道间距的连续第一至第四轨道对准第一至第四金属零区域。在一些实施例中，沿连续的第一至第四轨道对准第一至第四金属零区域包括沿具有金属零轨道间距ZP的轨道T1-T4对准金属零区域ZR1-ZR4，如上面参考图2至图18所讨论的。
在操作2020中，第一有源区域与第一金属零区域重叠，第一有源区域包括第一和第二PMOS晶体管以及包括在PMOS晶体管中的一个中的第一部分。第一金属零区域与第一有源区域重叠包括第一有源区域和第一金属零区域，其具有在相同取向方向上的取向。在一些实施例中，取向方向是以上参考图2至图18讨论的X方向。
在各个实施例中，使第一有源区域与第一金属零区域重叠包括沿垂直于取向方向的方向对准第一有源区域和第一金属零区域的一个或多个边界，或使第一有源区域与第一金属零区域重叠而不沿垂直方向对准边界。
在各个实施例中，使包括在一个PMOS晶体管中的第一部分重叠包括使由第一和第二PMOS晶体管共享的第一有源区域的单个部分重叠，或使包括在第一和第二PMOS晶体管中的第一有源区域的第一和第二部分单独重叠。
在一些实施例中，使第一有源区域与第一金属零区域重叠包括使有源区域AR1和金属零区域ZR1重叠，上面参考图2至图18讨论的。
在一些实施例中，使第一有源区域与第一金属零区域重叠，与下面讨论的操作2030一起实施，作为跨越包括第一和第二有源区域的区域的一部分，如上面参考金属零区域ZR1-ZR4和图2至图18所讨论的。
在操作2030中，第二有源区域与第二金属零区域重叠，第二有源区域包括第一和第二NMOS晶体管，以及包括在NMOS晶体管中的一个中的第二部分。使第二有源区域与第二金属零区域重叠包括使第二有源区域和第二金属零区域具有在取向方向上的取向。
在各个实施例中，使第二有源区域与第二金属零区域重叠包括沿垂直方向对准第二有源区域和第二金属零区域的一个或多个边界，或使第二有源区域与第二金属零区域重叠而不沿垂直方向对准边界。
在各个实施例中，使包括在一个NMOS晶体管中的第二部分重叠包括使由第一和第二NMOS晶体管共享的第二有源区域的单个部分重叠，或使包括在第一和第二NMOS晶体管中的第二有源区域的第一和第二部分单独重叠。
在一些实施例中，使第二有源区域与第二金属零区域重叠包括使有源区域AR2和金属零区域ZR4重叠，上面参考图2至图18讨论的。
在一些实施例中，使第二有源区域与第二金属零区域重叠，与上面讨论的操作2020一起实施，作为跨越包括第一和第二有源区域的区域的部分，如上面参考金属零区域ZR1-ZR4和图2至图18所讨论的。
在操作2040中，使第一部分与垂直于第一和第二金属零区域的第一导电区域重叠，并且第二部分与垂直于第一和第二金属零区域的第二导电区域重叠。使第一和第二部分重叠是布置一个或多个导电区域的一部分，导电区域对应于传输门中的导电路径，该导电路径包括第一有源区的第一部分和第二有源区的第二部分。
在各个实施例中，使第一部分重叠包括使由第一和第二PMOS晶体管共享的第一有源区域的单个部分重叠，或使包括在第一和第二PMOS晶体管中的第一有源区域的第一和第二部分单独重叠，并且使第二部分重叠包括使由第一和第二NMOS晶体管共享的第二有源区域的单个部分重叠，或者使包括在第一和第二NMOS晶体管中的第二有源区域的第一和第二部分单独重叠。
在一些实施例中，布置对应于导电路径的一个或多个导电区域是布置对应于三个导电路径的一个或多个导电区域的一部分。在一些实施例中，布置对应于三个导电路径的一个或多个导电区域包括布置对应于上面参考图1至图18讨论的导电路径PA、PB和PC的一个或多个导电区域。
在一些实施例中，第一部分与第一导电区域重叠或第二部分与第二导电区域重叠的至少一个包括限定MD区域。在一些实施例中，限定MD区域包括限定以上参考图2至图18讨论的MD区域MD1-MD14中的一个或多个。
在一些实施例中，第一部分与第一导电区域重叠或第二部分与第二导电区域重叠中的至少一个包括限定制造工艺的金属一层的区域。在一些实施例中，限定金属一层的区域包括限定上面参考图2至图18讨论的金属一区域1R1或1R2中的一个或多个。
在一些实施例中，第一部分与第一导电区域重叠并且第二部分与第二导电区域重叠包括使第一和第二部分与相同的导电区域重叠。在一些实施例中，将第一和第二部分与相同的导电区域重叠包括使第一和第二部分与上面参考2至图18讨论的MD区域MD1-MD14中的一个或金属一区域1R1或1R2中的一个重叠。
在一些实施例中，第一部分与第一导电区域重叠或第二部分与第二导电区域重叠的至少一个包括将第一至第四金属零区域中的至少两个与第一或第二导电区域重叠。在一些实施例中，使第一至第四金属零区域中的至少两个重叠包括使上面参考图2至图18讨论的金属零区域ZR1-ZR4中的至少两个重叠。
在一些实施例中，使第一部分与第一导电区域重叠并且第二部分与第二导电区域重叠包括将第一至第四金属零区域中的每个与相同的导电区域重叠。在一些实施例中，使第一至第四金属零区域中的每个重叠包括使上面参考2至图18讨论的每个金属零区域ZR1-ZR4重叠。
在一些实施例中，使第一部分与第一导电区域重叠并且使第二部分与第二导电区域重叠包括使第一有源区域和第二有源区域中的每个与相同的导电区域重叠。在一些实施例中，使第一和第二有源区域中的每个重叠包括使上面参考图2至图18讨论的每个有源区域AR1和AR2重叠。
在操作2050中，在一些实施例中，IC布局图存储在存储器件中。在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读存储器或单元库，例如数据库中，和/或包括在网络上存储IC布局图。在一些实施例中，将IC布局图存储在存储器件中包括在EDA系统2100的网络2114上存储IC布局图，下面参考图21讨论。
在操作2060中，在一些实施例中，基于IC布局图制造一个或多个半导体掩模，或半导体IC的层中的至少一个组件中的至少一个。下面参考22讨论制造一个或多个半导体掩模或半导体IC的层中的至少一个组件。
在操作2070中，在一些实施例中，基于IC布局图实施一个或多个制造操作。在一些实施例中，实施一个或多个制造操作包括基于IC布局图实施一个或多个光刻曝光。下面参考图22讨论基于IC布局图实施一个或多个制造操作，例如一个或多个光刻曝光。
通过实施方法2000的一些或全部操作，生成IC布局图，例如IC布局图200A-1800A中的一个，其中，传输门包括垂直于跨越两个有源区域的总共四个金属零区域的导电区域，并且因此被配置为提供以上参考IC布局图200A-1800A所讨论的益处。
图21是根据一些实施例的电子设计自动化(EDA)系统2100的框图。
在一些实施例中，EDA系统2100包括APR系统。例如，根据一些实施例，使用EDA系统2100可实现本文描述的表示布线布置的设计布局图的方法。
在一些实施例中，EDA系统2100是通用计算设备，其包括硬件处理器2102和非暂时性计算机可读存储介质2104。存储介质2104等编码有，即存储计算机程序代码2106，即，一组可执行指令。处理器2102执行指令2106表示(至少部分地)EDA工具，该EDA工具实现上面参考图20描述的方法2000(下文中，所提及的工艺和/或方法)的部分或全部。
处理器2102经由总线2108电耦合到计算机可读存储介质2104。处理器2102还通过总线2108电耦合到I/O接口2110。网络接口2112还经由总线2108电连接到处理器2102。网络接口2112连接到网络2114，使得处理器2102和计算机可读存储介质2104能够经由网络2114连接到外部元件。处理器2102被配置为执行编码在计算机可读存储介质2104中的计算机程序代码2106，以使系统2100可用于执行所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器2102是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质2104是电子、磁、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质2104包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质2104包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，计算机可读存储介质2104存储计算机程序代码2106，其被配置为使系统2100(其中这种执行表示(至少部分地)EDA工具)可用于实施所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，计算机可读存储介质2104还存储有助于实施所提及的工艺和/或方法的部分或全部的信息。在一个或多个实施例中，计算机可读存储介质2104存储包括如本文所公开的包括如本文讨论的传输门IC布局图的标准单元库2107，例如，上面参考图2至图18讨论的IC布局图200A-1800A的一个或多个。
EDA系统2100包括I/O接口2110。I/O接口2110耦合到外部电路。在一个或多个实施例中，I/O接口2110包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传送到处理器2102。
EDA系统2100还包括耦合到处理器2102的网络接口2112。网络接口2112允许系统2100与网络2114通信，其中，一个或多个其它计算机系统连接到网络2114。网络接口2112包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统2100中实现所提及的工艺和/或方法的部分或全部。
系统2100被配置为通过I/O接口2110接收信息。通过I/O接口2110接收的信息包括指令、数据、设计规则、标准单元库和/或用于通过处理器2102处理的其它参数中的一个或多个。通过总线2108将信息传送到处理器2102。EDA系统2100被配置为通过I/O接口2110接收与UI有关的信息。该信息作为用户界面(UI)2142存储在存储器2104中。
在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为EDA工具的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为EDA系统2100使用的软件应用程序。在一些实施例中，使用诸如可用的
Figure BDA0002192756180000491
(来自于CADENCEDESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成包括标准单元的布局图。
在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。
图22是根据一些实施例的集成电路(IC)制造系统2200及其相关的IC制造流程的框图。在一些实施例中，基于本文描述的系统和方法，使用制造系统2200制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。
在图22中，IC制造系统2200包括在设计、开发和制造周期中彼此交互的实体，诸如设计室2220、掩模室2230和IC制造厂/制造商(“fab”)2250和/或与制造IC器件2260有关的服务。系统2200中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室2220、掩模室2230和IC制造厂2250中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室2220、掩模室2230和IC制造厂2250中的两个或多个共存于公共设施中并使用公共资源。
设计室(或设计团队)2220生成IC设计布局2222。IC设计布局2222包括为IC器件2260(例如，IC器件包括IC结构200A-1800A的一个或多个，上面参考图2至图18讨论的)设计的各种几何图案，几何图案例如参考图2至图18讨论的IC布局图200A-1800A的一个或多个。几何图案对应于构成要制造的IC器件2260的各种组件的金属、氧化物或半导体层的图案。各个层结合形成各种IC部件。例如，IC设计布局2222的部分包括形成在半导体衬底(诸如硅晶圆)中的各种IC部件，诸如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室2220实现适当的设计程序以形成IC设计布局2222。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局2222呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局2222。
掩模室2230包括数据准备2232和掩模制造2244。掩模室2230使用IC设计布局图2222来制造一个或多个掩模2245，以用于根据IC设计布局2222制造IC器件2260的各个层。掩模室2230实施掩模数据准备2232，其中IC设计布局图2222被转换为代表性数据文件(“RDF”)。掩模数据准备2232向掩模制造2244提供RDF。掩模制造2244包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)2245或半导体晶圆2253。掩模数据准备2232操纵设计布局图2222以符合掩模写入器的特定特性和/或IC制造2250的要求。在图22中，掩模数据准备2232和掩模制造2244被示为单独的元件。在一些实施例中，掩模数据准备2232和掩模制造2244可以统称为掩模数据准备。
在一些实施例中，掩模数据准备2232包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局图2222。在一些实施例中，掩模数据准备2232包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据准备2232包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图2222，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图2222以补偿掩模制造2244期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备2232包括光刻工艺检查(LPC)，其模拟将由IC制造厂2250实施的处理以制造IC器件2260。LPC基于IC设计布局图2222模拟该处理以创建诸如IC器件2260的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局图2222。
应当理解，为了简明，已经简化了掩模数据准备2232的上述描述。在一些实施例中，数据准备2232包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局图2222。此外，可以以各种不同的顺序执行在数据准备2232期间应用于IC设计布局图2222的工艺。
在掩模数据准备2232之后并且在掩模制造2244期间，基于修改的IC设计布局图2222制造掩模2245或掩模组2245。在一些实施例中，掩模制造2244包括基于IC设计布局图2222来实施一个或多个光刻曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局图2222在掩模(光掩模或中间掩模)2245上形成图案。可以采用各种技术来形成掩模2245。在一些实施例中，使用二元技术形成掩模2245。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区域阻挡并透过透明区域。在一个实例中，二元掩模版本的掩模2245包括透明衬底(例如，石英玻璃)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模2245。在掩模2245的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造2244所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆2253中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆2253中形成各种蚀刻区域，和/或用于其它合适的工艺中。
IC制造厂2250包括晶圆制造2252。IC制造厂2250是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造厂2250是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其它服务。
IC制造厂2250使用由掩模室2230制造的掩模(或多个掩模)2245来制造IC器件2260。因此，IC制造厂2250至少间接地使用IC设计布局图2222来制造IC器件2260。在一些实施例中，使用掩模(或多个掩模)2245由IC制造厂2250制造半导体晶圆2253以形成IC器件2260。在一些实施例中，IC制造包括至少间接地基于IC设计布局图2222实施一个或多个光刻曝光。半导体晶圆2253包括其上形成有材料层的硅衬底或其它适当的衬底。半导体晶圆2253还包括各种掺杂区域、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图22的系统2200)及其相关的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。
在一些实施例中，传输门结构包括第一有源区中的第一和第二PMOS晶体管，其中，第一PMOS晶体管包括第一栅极结构，并且第二PMOS晶体管包括第二栅极结构；第二有源区中的第一和第二NMOS晶体管区域，其中，第一NMOS晶体管包括耦合到第二栅极结构的第三栅极结构，并且第二NMOS晶体管包括耦合到第一栅极结构的第四栅极结构；位于第一有源区上面的第一金属零段；从第一金属零段偏移偏移距离的第二金属零段；从第二金属零段偏移偏移距离的第三金属零段，以及从第三金属零段偏移偏移距离并且位于第二有源区上面的第四金属零段。在一些实施例中，传输门结构包括导电路径，导电路径包括导电段，导电段具有垂直于第一至第四金属零段的取向的取向。在一些实施例中，导电路径包括第一至第四金属零段中的至少一个。在一些实施例中，导电段是金属一段，其被配置为将第一金属零段耦合到第四金属零段，并且导电路径被配置为将包括在第一和/或第二PMOS晶体管中的第一有源区的至少部分耦合到包括在第一和/或第二NMOS晶体管中的第二有源区的至少一部分。在一些实施例中，导电段包括MD段。在一些实施例中，导电路径被配置为将第二栅极结构耦合到第三栅极结构或将第一栅极结构耦合到第四栅极结构。在一些实施例中，导电段是第一金属一段，并且导电路径还包括第二金属一段和金属二段，金属二段被配置为将第一金属一段耦合到第二金属一段。在一些实施例中，导电段是一个或多个MD段中的一个，其被配置为将第一和第二PMOS晶体管之间共享的第一有源区的部分耦合到第一和第二NMOS晶体管之间共享的第二有源区的部分。在一些实施例中，传输门结构还包括：第一通孔结构，被配置为将第一金属零段耦合到第一栅极结构或第二栅极结构中的一个；以及第二通孔结构，被配置为将第四金属零段耦合到第三栅极结构或第四栅极结构中的一个。在一些实施例中，第一或第二栅极结构中的一个与第三或第四栅极结构中的一个对准并且电隔离。
在一些实施例中，操作用于制造传输门的IC制造系统的方法包括将IC布局图的第一有源区域与第一金属零区域重叠，第一有源区域包括第一和第二PMOS晶体管以及包括在一个PMOS晶体管中的第一部分，与IC布局图的具有第二金属零区域的第二有源区域重叠，第二有源区域包括第一和第二NMOS晶体管以及包括在一个NMOS晶体管中的第二部分，第一部分与垂直于第一和第二金属零区域的第一导电区域重叠，并且第二部分与垂直于第一和第二金属零区域的第二导电区域重叠。使第一和第二有源区域重叠包括沿着以三倍的金属零轨道间距的分隔开的轨道对准第一和第二金属零区域，并且使第一或第二有源区域或第一或第二部分重叠中的至少一个由计算机的处理器执行。在一些实施例中，使第一部分重叠的至少一个包括使由第一和第二PMOS晶体管共享的第一部分重叠，或使第二部分重叠包括使由第一和第二NMOS晶体管共享的第二部分重叠。在一些实施例中，使第一部分与第一导电区域重叠或使第二部分与第二导电区域重叠的至少一个包括限定MD区域。在一些实施例中，使第一部分与第一导电区域重叠或使第二部分与第二导电区域重叠的至少一个包括在制造工艺的金属一层中限定区域。在一些实施例中，使第一部分与第一导电区域重叠并使第二部分与第二导电区域重叠包括使第一和第二部分与相同的导电区域重叠。在一些实施例中，该方法包括，基于IC布局图，制造一个或多个半导体掩模，或半导体IC的层中的至少一个组件中的至少一个，或实施一个或多个光刻曝光中的至少一个。
在一些实施例中，IC布局图生成系统包括处理器和包括用于一个或多个编程的计算机程序代码的非暂时性计算机可读存储介质。非暂时性计算机可读存储介质和计算机程序代码被配置为利用处理器使系统沿着具有金属零轨道间距的连续第一至第四轨道对准第一至第四金属零区域，使第一至第四金属零区域中的至少一个以及第一有源区域或第二有源区域中的至少一个与导电区域重叠，并且生成包括与第一有源区域重叠的第一金属零区域、与第二有源区域重叠的第四金属零区域，并且与栅极区域之间的第一有源区域的部分中的至少一个重叠并且包括在第一或第二PMOS晶体管中或栅极区域之间的第二有源区域的部分中并且包括在第一和第二NMOS晶体管中的导电区域的传输门的IC布局图。在一些实施例中，计算机可读存储介质和计算机程序代码被配置为利用处理器进一步使系统使第一至第四金属零区域中的每个与导电区域重叠。在一些实施例中，计算机可读存储介质和计算机程序代码被配置为利用处理器进一步使系统使第一和第二有源区域中的每个与导电区域重叠。在一些实施例中，计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统将IC布局图存储在计算机可读存储介质或另一计算机可读存储介质中。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种传输门结构，包括：
第一PMOS晶体管和第二PMOS晶体管，位于第一有源区中，其中，所述第一PMOS晶体管包括第一栅极结构，并且所述第二PMOS晶体管包括第二栅极结构；
第一NMOS晶体管和第二NMOS晶体管，位于第二有源区中，其中，
所述第一NMOS晶体管包括耦合到所述第二栅极结构的第三栅极结构，以及
所述第二NMOS晶体管包括耦合到所述第一栅极结构的第四栅极结构；
第一金属零段，位于所述第一有源区上面；
第二金属零段，从所述第一金属零段偏移偏移距离；
第三金属零段，从所述第二金属零段偏移所述偏移距离；以及
第四金属零段，从所述第三金属零段偏移所述偏移距离并且位于所述第二有源区上面；
第一导电段，覆盖所述第一有源区的第一部分，所述第一部分包括在所述第一PMOS晶体管和所述第二PMOS晶体管中；
第二导电段，覆盖所述第二有源区的第二部分，所述第二部分包括在所述第一NMOS晶体管和所述第二NMOS晶体管中；
其中，所述第一导电段和所述第二导电段具有垂直于所述第一金属零段至所述第四金属零段的取向的取向，
所述第一PMOS晶体管和所述第二PMOS晶体管以及所述第一NMOS晶体管和所述第二NMOS晶体管通过包括所述第一导电段和所述第二导电段的导电路径彼此耦接。
2.根据权利要求1所述的传输门结构，其中，所述第一金属零段至所述第四金属零段中的每个具有相同的段长度。
3.根据权利要求1所述的传输门结构，其中，所述导电路径还包括所述第一金属零段至所述第四金属零段中的至少一个。
4.根据权利要求1所述的传输门结构，其中
所述导电段是金属一段，所述金属一段被配置为将所述第一金属零段耦合到所述第四金属零段，以及
所述导电路径被配置为将包括在所述第一PMOS晶体管和/或所述第二PMOS晶体管中的所述第一有源区的至少一部分耦合到包括在所述第一NMOS晶体管和/或所述第二NMOS晶体管中的所述第二有源区的至少一部分。
5.根据权利要求1所述的传输门结构，其中，所述第一导电段和所述第二导电段中的每个包括类金属限定段。
6.根据权利要求1所述的传输门结构，其中，所述导电路径为第一导电路径，通过第二导电路径将所述第二栅极结构耦合到所述第三栅极结构或将所述第一栅极结构耦合到所述第四栅极结构。
7.根据权利要求1所述的传输门结构，其中
所述第一导电段是第一金属一段，所述第二导电段是第二金属一段；以及
所述导电路径，还包括：
金属二段，被配置为将所述第一金属一段耦合到所述第二金属一段。
8.根据权利要求5所述的传输门结构，其中，所述第一导电段和所述第二导电段被配置为将第一PMOS晶体管和第二PMOS晶体管之间共享的第一有源区的部分耦合到第一NMOS晶体和第二NMOS晶体管之间共享的第二有源区的部分。
9.根据权利要求1所述的传输门结构，还包括：
第一通孔结构，被配置为将所述第一金属零段耦合到所述第一栅极结构或所述第二栅极结构中的一个；以及
第二通孔结构，被配置为将所述第四金属零段耦合到所述第三栅极结构或所述第四栅极结构中的一个。
10.根据权利要求1所述的传输门结构，其中，所述第一栅极结构或所述第二栅极结构中的一个与所述第三栅极结构或所述第四栅极结构中的一个对准并且电隔离。
11.一种操作用于制造传输门的集成电路制造系统的方法，所述方法包括：
将集成电路布局图的第一有源区域与第一金属零区域重叠，所述第一有源区域包括第一PMOS晶体管和第二PMOS晶体管以及包括在所述PMOS晶体管的一个中的第一部分；
第二金属零区域从所述第一金属零区域偏移偏移距离；
第三金属零区域从所述第二金属零区域偏移所述偏移距离；
第四金属零区域从所述第三金属零区域偏移所述偏移距离；
使集成电路布局图的第二有源区域与第四金属零区域重叠，所述第二有源区域包括第一NMOS晶体管和第二NMOS晶体管以及包括在所述NMOS晶体管的一个中的第二部分；
使第一部分与垂直于所述第一金属零区域至所述第四金属零区域的第一导电区域重叠；以及
使第二部分与垂直于所述第一金属零区域至所述第四金属零区域的第二导电区域重叠，所述第一部分和所述第二部分具有垂直于所述第一金属零区域至所述第四金属零区域的取向的取向，
其中，
所述第一PMOS晶体管和所述第二PMOS晶体管以及所述第一NMOS晶体管和所述第二NMOS晶体管通过包括所述第一部分和所述第二部分的导电路径彼此耦接，
使所述第一有源区域和所述第二有源区域重叠包括沿着以三倍的金属零轨道间距分隔开的轨道对准所述第一金属零区域和所述第四金属零区域，以及
使所述第一有源区域或所述第二有源区域或所述第一部分或所述第二部分重叠中的至少一个由计算机的处理器执行。
12.根据权利要求11所述的方法，其中，以下方法的至少一个：
使所述第一部分重叠包括使由所述第一PMOS晶体管和所述第二PMOS晶体管共享的所述第一部分重叠，或
使所述第二部分重叠包括使由所述第一NMOS晶体管和所述第二NMOS晶体管共享的所述第二部分重叠。
13.根据权利要求11所述的方法，其中，使所述第一部分与所述第一导电区域重叠或使所述第二部分与所述第二导电区域重叠的至少一个包括限定类金属限定区域。
14.根据权利要求11所述的方法，其中，使所述第一部分与所述第一导电区域重叠或使所述第二部分与所述第二导电区域重叠的至少一个包括限定制造工艺的金属一层中的区域。
15.根据权利要求11所述的方法，其中，使所述第一部分与所述第一导电区域重叠并使所述第二部分与所述第二导电区域重叠包括使所述第一部分和所述第二部分与相同的导电区域重叠。
16.根据权利要求11所述的方法，还包括，基于集成电路布局图，实现以下的至少一个：
制造一个或多个半导体掩模，或半导体集成电路的层中的至少一个组件；或
实施一个或多个光刻曝光。
17.一种集成电路布局图生成系统，包括：
处理器；以及
非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非暂时性计算机可读存储介质和所述计算机程序代码被配置为利用所述处理器使所述系统：
沿着具有金属零轨道间距的连续第一轨道至第四轨道对准第一金属零区域至第四金属零区域；
使所述第一金属零区域至所述第四金属零区域中的至少两个以及第一有源区域或第二有源区域中的至少一个与导电区域重叠；以及
生成传输门的集成电路布局图，包括：
使所述第一金属零区域与所述第一有源区域重叠；
使所述第四金属零区域与所述第二有源区域重叠；以及
使第一导电区域与栅极区域之间的所述第一有源区域的部分中的至少一个重叠并且包括在第一PMOS晶体管和第二PMOS晶体管中，使第二导电区域与栅极区域之间的所述第二有源区域的部分中的至少一个重叠并且包括在第一NMOS晶体管和第二NMOS晶体管中，所述第一导电区域和所述第二导电区域具有垂直于所述第一金属零区域至所述第四金属零区域的取向的取向，
所述第一PMOS晶体管和所述第二PMOS晶体管以及所述第一NMOS晶体管和所述第二NMOS晶体管通过包括所述第一导电区域和所述第二导电区域的导电路径彼此耦接。
18.根据权利要求17所述的集成电路布局图生成系统，其中，所述计算机可读存储介质和所述计算机程序代码被配置为利用所述处理器进一步使系统使所述第一金属零区域至所述第四金属零区域中的每个与所述第一导电区域和所述第二导电区域中的一个重叠。
19.根据权利要求17所述的集成电路布局图生成系统，其中，所述计算机可读存储介质和所述计算机程序代码被配置为利用所述处理器进一步使系统使所述第一有源区域和所述第二有源区域中的每个与所述第一导电区域和所述第二导电区域中的一个重叠。
20.根据权利要求17所述的集成电路布局图生成系统，其中，所述计算机可读存储介质和所述计算机程序代码被配置为利用所述处理器进一步使所述系统将所述集成电路布局图存储在所述计算机可读存储介质或另一计算机可读存储介质中。
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