KR20160090582A - 스마트 카드 및 상기 스마트 카드의 제조 방법 - Google Patents

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KR20160090582A
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KR1020150010552A
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남기범
나지명
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삼성전자주식회사
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Abstract

본 개시는 전면 및 후면을 갖고, 전면과 후면 사이의 제1 높이를 갖는 기판, 기판의 전면 상에 배치되고, 복수의 아날로그 회로들을 포함하는 아날로그 블록 및 복수의 디지털 회로들을 포함하는 디지털 블록을 포함하는 회로 층, 및 기판 내에 배치되고, 기판의 전면으로부터 제1 높이보다 작은 제2 높이를 갖고, 제2 높이는 상기 기판에 대한 후면 어택에 의해 변경 가능한 적어도 하나의 트렌치 커패시터를 포함하는 스마트 카드를 개시한다.

Description

스마트 카드 및 상기 스마트 카드의 제조 방법{Smart cards and Method of manufacturing the smart card}
본 발명의 기술적 사상은 스마트 카드에 관한 것으로, 더욱 상세하게는, 물리적 해킹으로부터 스마트 카드에 배치된 회로 또는 스마트 카드에 저장된 데이터를 보호할 수 있는 스마트 카드 및 스마트 카드의 제조 방법에 관한 것이다.
반도체 칩과 같은 반도체 소자(예를 들어, 스마트 카드)에 대한 물리적 해킹 방법으로는, 실리콘의 전면으로부터 프로빙을 통하여 반도체 칩에 접근하는 방법과 실리콘의 후면으로부터 레이저를 통해 반도체 칩에 오류(fault)를 생성하는 방법이 있다. 최근 실리콘의 후면으로부터 프로빙을 통한 반도체 칩에 대한 접근 방법이 개발되어, 이에 대한 대응책이 요구된다.
본 발명의 기술적 사상이 해결하려는 과제는 후면 어택으로부터 스마트 카드의 전면에 배치된 회로를 보호할 수 있는 스마트 카드 및 스마트 카드의 제조 방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 스마트 카드는 전면 및 후면을 갖고, 상기 전면과 상기 후면 사이의 제1 높이를 갖는 기판; 상기 기판의 상기 전면 상에 배치되고, 복수의 아날로그 회로들을 포함하는 아날로그 블록 및 복수의 디지털 회로들을 포함하는 디지털 블록을 포함하는 회로 층; 및 상기 기판 내에 배치되고, 상기 기판의 상기 전면으로부터 상기 제1 높이보다 작은 제2 높이를 갖고, 상기 제2 높이는 상기 기판에 대한 후면 어택에 의해 변경 가능한 적어도 하나의 트렌치 커패시터를 포함한다.
일부 실시예들에 있어서, 상기 회로 층은, 상기 적어도 하나의 트렌치 커패시터와 전기적으로 연결되어, 상기 제2 높이의 변화에 따른 상기 적어도 하나의 트렌치 커패시터의 커패시턴스 변화를 검출하는 적어도 하나의 검출 회로를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 검출 회로는, 상기 적어도 하나의 트렌치 커패시터의 제1 전극에 전기적으로 연결되는 제1 단자 및 상기 적어도 하나의 트렌치 커패시터의 제2 전극에 전기적으로 연결되는 제2 단자를 갖는 링 오실레이터일 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 검출 회로 및 상기 적어도 하나의 트렌치 커패시터는 적어도 하나의 센서를 형성하고, 상기 적어도 하나의 트렌치 커패시터는, 상기 적어도 하나의 검출 회로와 인접하도록 상기 아날로그 블록 내의 필드 영역의 하부 또는 상기 디지털 블록의 하부에 배치될 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 센서는 IP(Intellectual Property) 블록으로 구현되어, 상기 아날로그 블록 내의 필드 영역 또는 상기 디지털 블록 내에 배치될 수 있다.
일부 실시예들에 있어서, 상기 회로 층은, 상기 적어도 하나의 센서에 연결되어 상기 적어도 하나의 센서의 커패시턴스 변화에 따른 주파수 변화를 검출하는 주파수 검출기를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 주파수 검출기는 IP 블록으로 구현되어, 상기 아날로그 블록 내에 배치될 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 센서는 상기 기판에 매트릭스 형태로 배치되는 복수의 센서들을 포함할 수 있다.
일부 실시예들에 있어서, 상기 회로 층은, 상기 복수의 센서들에 공통으로 연결되어 상기 복수의 센서들 중 적어도 하나의 커패시턴스 변화를 감지하는 논리 게이트, 및 상기 논리 게이트에 연결되어 상기 커패시턴스 변화에 따른 주파수 변화를 검출하는 주파수 검출기를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 논리 게이트는 낸드(NAND) 게이트를 포함할 수 있다.
일부 실시예들에 있어서, 상기 회로 층은, 상기 복수의 센서들에 각각 연결되어 상기 복수의 센서들 각각의 커팬시턴스 변화에 따른 주파수 변화를 각각 검출하는 복수의 주파수 검출기들을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 트렌치 커패시터는, 상기 기판 내의 딥 트렌치 내에 배치된 절연층; 상기 절연층 상에 배치되는 제1 전극; 상기 제1 전극 상에 배치된 유전체층; 및 상기 유전체층 상에 배치되는 제2 전극을 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 및 제2 전극들은 폴리실리콘을 포함할 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 트렌치 커패시터는, 상기 유전체층 상에 배치된 배리어층; 및 상기 배리어층 상에 배치된 시드층을 더 포함하고, 상기 제2 전극은 상기 시드층 상에 배치될 수 있다.
일부 실시예들에 있어서, 상기 제1 전극은 폴리실리콘을 포함하고, 상기 제2 전극은 금속을 포함할 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 스마트 카드는 기판; 및 상기 기판에 대한 후면 어택을 감지하도록 상기 후면 어택을 위한 후면 폴리싱에 의해 변경되는 높이를 갖는 적어도 하나의 트렌치 커패시터를 포함하는 적어도 하나의 센서를 포함한다.
일부 실시예들에 있어서, 상기 적어도 하나의 센서는, 상기 적어도 하나의 트렌치 커패시터와 전기적으로 연결되어, 상기 적어도 하나의 트렌치 커패시터의 상기 높이 변화에 따른 상기 적어도 하나의 트렌치 커패시터의 커패시턴스 변화를 검출하는 검출 회로를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 검출 회로는, 상기 적어도 하나의 트렌치 커패시터의 제1 전극에 전기적으로 연결되는 제1 단자 및 상기 적어도 하나의 트렌치 커패시터의 제2 전극에 전기적으로 연결되는 제2 단자를 갖는 링 오실레이터일 수 있다.
일부 실시예들에 있어서, 상기 스마트 카드는 상기 적어도 하나의 센서에 연결되어 상기 적어도 하나의 센서의 커패시턴스 변화에 따른 주파수 변화를 검출하는 주파수 검출기를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 센서는 기판에 매트릭스 형태로 배치되는 복수의 센서들을 포함할 수 있다.
일부 실시예들에 있어서, 상기 스마트 카드는 상기 복수의 센서들에 공통으로 연결되어 상기 복수의 센서들 중 적어도 하나의 커패시턴스 변화를 감지하는 논리 게이트; 및 상기 논리 게이트에 연결되어 상기 커패시턴스 변화에 따른 주파수 변화를 검출하는 주파수 검출기를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 논리 게이트는 낸드(NAND) 게이트를 포함할 수 있다.
일부 실시예들에 있어서, 상기 스마트 카드는 상기 복수의 센서들에 각각 연결되어 상기 복수의 센서들 각각의 커팬시턴스 변화에 따른 주파수 변화를 각각 검출하는 복수의 주파수 검출기들을 더 포함할 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 스마트 카드의 제조 방법은 전면과 후면을 갖고 상기 전면과 상기 후면 사이의 제1 높이를 갖는 기판의 일부를 식각하여 딥 트렌치를 형성하는 단계; 상기 딥 트렌치 내에 상기 기판의 상기 전면으로부터 상기 제1 높이보다 작은 제2 높이를 갖고, 상기 제2 높이는 상기 기판에 대한 후면 어택에 의해 변경 가능한 트렌치 커패시터를 형성하는 단계; 및 상기 기판의 상기 전면 상에 복수의 아날로그 회로들을 포함하는 아날로그 블록 및 복수의 디지털 회로들을 포함하는 디지털 블록을 포함하는 회로 층을 형성하는 단계를 포함한다.
일부 실시예들에 있어서, 상기 회로 층을 형성하는 단계는, 상기 아날로그 블록 내의 필드 영역 또는 상기 디지털 블록 내에 상기 트렌치 커패시터와 전기적으로 연결되어, 상기 제2 높이의 변화에 따른 상기 트렌치 커패시터의 커패시턴스 변화를 검출하는 검출 회로를 형성하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 트렌치 커패시터 및 상기 검출 회로는 센서를 형성하고, 상기 회로 층을 형성하는 단계는, 상기 센서에 연결되어 상기 센서의 커패시턴스 변화로 인한 주파수 변화를 검출하는 주파수 검출기를 형성하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 트렌치 커패시터를 형성하는 단계는, 상기 딥 트렌치 내에 절연층을 형성하는 단계; 상기 절연층 상에 제1 전극을 형성하는 단계; 상기 제1 전극 상에 유전체층을 형성하는 단계; 및 상기 유전체층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 및 제2 전극들은 폴리실리콘을 포함할 수 있다.
일부 실시예들에 있어서, 상기 트렌치 커패시터를 형성하는 단계는, 상기 유전체층 상에 배리어층 및 시드층을 순차적으로 형성하는 단계를 더 포함하고, 상기 제2 전극을 형성하는 단계는, 상기 시드층 상에 상기 제2 전극을 형성하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 전극은 폴리실리콘을 포함하고, 상기 제2 전극은 금속을 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자는 NFC(Near Field Communicaiton)를 위한 보안 정보 보호를 위한 반도체 소자 일 수 있다.
본 발명의 기술적 사상에 따르면, 반도체 소자, 예를 들어, 스마트 카드에 포함된 반도체 칩은 기판의 전면으로부터 소정의 깊이를 갖는 트렌치 커패시터를 포함함으로써, 후면 어택을 위한 후면 폴리싱에 의해 트렌치 커패시터의 하부 영역이 제거되는 경우 트렌치 커패시터의 커패시턴스 변화를 검출할 수 있다. 따라서, 커패시턴스 변화가 검출되면 후면 어택을 감지할 수 있다. 이와 같이 후면 어택이 감지되면 CPU는 반도체 소자에 포함된 메모리에 저장된 데이터를 무효화시키거나 반도체 소자에 포함된 암호화 모듈의 기능을 초기화시킬 수 있다. 이에 따라, 반도체 소자는 리셋될 수 있고, 후면 어택으로부터 보안 정보를 보호할 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 반도체 소자에 포함된 보호 소자는 복수의 센서들을 포함하고, 각 센서는 복수의 트렌치 커패시터들을 포함함으로써, 부분적인 후면 폴리싱에 의한 커패시턴스 변화를 검출할 수 있다.
도 1a 내지 1f는 스마트 카드에 대한 후면 어택 과정을 나타내는 단면도들이다.
도 2는 본 개시의 일 실시예에 따른 보호 소자를 나타내는 회로도이다.
도 3a는 본 개시의 일 실시예에 따른 센서의 일부를 포함하는 반도체 소자의 단면도이다.
도 3b는 후면 폴리싱이 수행된, 본 개시의 일 실시예에 따른 센서의 일부를 포함하는 반도체 소자를 나타내는 단면도이다.
도 4a 내지 4e는 본 개시의 일 실시예에 따른 센서에 포함된 트렌치 커패시터의 제조 방법의 일 예를 나타내는 단면도들이다.
도 5는 도 4a 내지 4e에 예시된 제조 방법에 의해 형성된 트렌치 커패시터를 포함하는 반도체 소자를 나타내는 단면도이다.
도 6a 내지 6f는 본 개시의 일 실시예에 따른 센서에 포함된 트렌치 커패시터의 제조 방법의 다른 예를 나타내는 단면도들이다.
도 7은 도 6a 내지 6f에 예시된 제조 방법에 의해 형성된 트렌치 커패시터를 포함하는 반도체 소자를 나타내는 단면도이다.
도 8은 본 개시의 다른 실시예에 따른 보호 소자를 나타내는 블록도이다.
도 9는 본 개시의 다른 실시예에 따른 보호 소자를 나타내는 블록도이다.
도 10a는 후면 어택 전의 본 개시의 일 실시예에 따른 센서의 출력을 나타내는 그래프이고, 도 10b는 후면 어택 후의 본 개시의 일 실시예에 따른 센서의 출력을 나타내는 그래프이다.
도 11a는 본 개시의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 11b는 스마트 카드 칩의 일 예를 나타낸다.
도 12는 도 11a에 예시된 반도체 소자에 포함된 회로 층의 일 예를 나타내는 블록도이다.
도 13은 도 11a에 예시된 반도체 소자에 포함된 회로 층의 다른 예를 개략적으로 나타내는 블록도이다.
도 14는 본 개시의 일 실시예에 따른 복수의 센서들의 배치를 나타낸다.
도 15는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 16은 본 개시의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 17은 본 개시의 일 실시예에 따른 스마트 카드를 포함하는 컴퓨팅 시스템의 일 예를 나타내는 블록도이다.
도 18은 본 개시의 일 실시예에 따른 스마트 카드를 포함하는 컴퓨팅 시스템의 다른 예를 나타내는 블록도이다.
도 19는 본 개시의 일 실시예에 따른 스마트 카드를 포함하는 컴퓨팅 시스템의 다른 예를 나타내는 블록도이다.
도 20은 본 개시의 일 실시예에 따른 스마트 카드를 포함하는 컴퓨팅 시스템의 다른 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a 내지 1f는 스마트 카드에 대한 후면 어택 과정을 나타내는 단면도들이다.
도 1a를 참조하면, 스마트 카드는 기판(SUB)의 전면(front side)(FS)에 배치된 복수의 회로 소자들을 포함한다. 예를 들어, 복수의 회로 소자들은 엔모스 트랜지스터 및 피모스 트랜지스터를 포함할 수 있다. 기판(SUB)의 전면(FS) 상에 복수의 컨택들(CNT)이 배치되고, 복수의 컨택들(CNT)의 상부에 절연층(INL)이 배치된다.
도 1b를 참조하면, 화학적 폴리싱 기계(chemical polishing machine)를 이용하여 기판(SUB)의 후면(backside)(BS)을 소정의 깊이만큼 연마하는 후면 폴리싱(polishing)을 수행한다. 예를 들어, 후면 폴리싱에 의해 기판(SUB) 내의 활성 영역들 중 적어도 하나가, 예를 들어, N형 웰(N-WELL)이 노출될 수 있다.
도 1c를 참조하면, FIB(focused ion beam) 공정을 이용하여 기판(SUB) 내에 제1 트렌치(T1)가 형성된다. 제1 트렌치(T1)에 의해 기판(SUB)의 전면(FS)가 노출된다. 도 1d를 참조하면, 목표 지점(TG)을 노출시키는 제2 트렌치(T2)가 형성된다. 이때, 제2 트렌치(T2)를 액세스 홀(access hole)이라고 지칭할 수 있다.
도 1e를 참조하면, 목표 지점(TG)에 메탈(MT)을 증착시킨다. 여기서, 목표 지점(TG)은 도전성 라인으로서, 증착된 메탈(MT)은 목표 지점(TG)과 전기적으로 연결된다. 도 1f를 참조하면, 프로빙 니들(PN)을 이용하여 증착된 메탈(MT)을 통해 목표 지점(TG)에 컨택함으로써, 목표 지점(TG)의 데이터를 획득할 수 있다. 따라서, 이러한 후면 어택에 의한 정보 유출을 방지하기 위한 대응책이 요구된다.
도 2는 본 개시의 일 실시예에 따른 보호 소자(10)를 나타내는 회로도이다.
도 2를 참조하면, 보호 소자(10)는 반도체 소자(예를 들어, 반도체 칩, 마이크로 칩, 스마트 카드 등)에 대한 후면 어택으로부터 반도체 소자를 보호하는 소자로서, 구체적으로, 반도체 소자의 전면에 배치된 회로를 보호하는 소자이다. 본 실시예에서, 보호 소자(10)는 후면 어택으로부터 반도체 소자, 예를 들어, 스마트 카드 내의 반도체 칩의 전면에 배치된 메모리에 저장된 비밀 데이터(secret data) 또는 암호 키(cryptographic key) 등과 같은 중요한 정보의 유출을 방지할 수 있다. 본 실시예에 따른 보호 소자(10)는 센서(11) 및 주파수 검출기(12)를 포함할 수 있다.
센서(11)는 제1 내지 제3 커패시터들(C1, C2, C3)을 포함할 수 있다. 본 실시예에서, 제1 내지 제3 커패시터들(C1, C2, C3) 중 적어도 하나는 기판 내부에 형성된 트렌치 커패시터로 구현될 수 있다. 이에 따라, 후면 어택을 위한 후면 폴리싱에 의해, 트렌치 커패시터의 하부 영역이 제거됨으로써 트렌치 커패시터의 커패시턴스가 변경된다.
또한, 센서(11)는 제1 내지 제3 커패시터들(C1, C2, C3)의 커패시턴스 변화를 검출하는 검출 회로(detecting circuit)(DC)를 더 포함할 수 있다. 본 실시예에서, 검출 회로(DC)는 제1 내지 제3 피모스 트랜지스터들(M1, M3, M5) 및 제1 내지 제3 엔모스 트랜지스터들(M2, M4, M6)을 포함하는 링 오실레이터일 수 있다. 제1 피모스 트랜지스터(M1) 및 제1 엔모스 트랜지스터(M2)는 제1 인버터(INV1)를 구성하고, 제2 피모스 트랜지스터(M3) 및 제2 엔모스 트랜지스터(M4)는 제2 인버터(INV2)를 구성하며, 제3 피모스 트랜지스터(M5) 및 제3 엔모스 트랜지스터(M6)는 제3 인버터(INV3)를 구성할 수 있다.
이와 같이, 본 실시예에 따른 센서(11)는, 직렬로 연결된 제1 내지 제3 인버터들(INV1, INV2, INV3) 및 제1 내지 제3 커패시터들(C1, C2, C3)을 포함하는 링 오실레이터, 즉, 멀티 스테이지(multi-stage) 링 오실레이터로 구현될 수 있다. 이때, 링 오실레이터의 출력 단자(OUT)의 전압은 입력 단자(IN)로 피드백된다.
여기서, 제1 커패시터(C1)는 제1 인버터(INV1)의 출력 단자에 연결되고, 제2 커패시터(C2)는 제2 인버터(INV2)의 출력 단자에 연결되며, 제3 커패시터(C3)는 제3 인버터(INV3)의 출력 단자에 연결될 수 있다. 도시되지는 않았으나, 제1 인버터(INV1)와 제1 커패시터(C1) 사이에 제1 저항이 연결되고, 제2 인버터(INV2)와 제2 커패시터(C2) 사이에 제2 저항이 연결되며, 제3 인버터(INV3)와 제3 커패시터(C3) 사이에 제3 저항이 연결될 수 있다.
도 2에서 센서(11)는 세 개의 인버터들(INV1, INV2, INV3) 및 세 개의 커패시터들(C1, C2, C3)을 포함하는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 센서(11)에 포함되는 인버터들 및 커패시터들의 개수는 실시예에 따라 변경될 수 있다.
주파수 검출기(12)는 센서(11)의 출력 단자(OUT)에 연결되어, 센서(11)의 출력 신호의 주파수를 검출할 수 있다. 구체적으로, 후면 어택을 위한 후면 폴리싱에 의해 제1 내지 제3 커패시터들(C1, C2, C3) 중 적어도 하나의 하부 영역이 제거됨으로써 제1 내지 제3 커패시터들(C1, C2, C3) 중 적어도 하나의 커패시턴스가 변경될 수 있다. 예를 들어, 커패시턴스가 감소할 경우, 센서(11)의 출력 단자(OUT)에서 출력되는 출력 신호의 주파수는 증가할 수 있다. 따라서, 주파수 검출기(12)는 출력 신호의 주파수를 검출함으로써, 커패시턴스의 변화를 감지할 수 있다.
또한, 주파수 검출기(12)에서 검출된 주파수가 미리 설정한 임계 범위를 벗어나는 경우, 반도체 소자에 포함된 CPU(미도시)에 제어 신호를 제공할 수 있다. 일 실시예에서, 주파수 검출기(12)는 검출된 주파수가 임계 범위 내인 경우 논리 '로우'인 제어 신호를 생성하고, 검출된 주파수가 임계 범위를 벗어나는 경우 논리 '하이'인 제어 신호를 생성하며, 생성된 제어 신호를 CPU에 제공할 수 있다. 예를 들어, 임계 범위를 14 MHz 내지 26 MHz 사이로 설정한 경우, 검출된 주파수가 26 MHz보다 높으면 주파수 검출기(12)는 논리 '하이'인 제어 신호를 생성하고, 생성된 제어 신호를 CPU에 제공할 수 있다.
CPU는 주파수 검출기(12)로부터 논리 '하이'인 제어 신호를 수신한 경우, 반도체 소자에 포함된 메모리(미도시)에 저장된 데이터를 무효화시키거나 반도체 소자에 포함된 암호화 모듈(미도시)의 기능을 초기화시킬 수 있다. 이에 따라, 반도체 소자는 리셋될 수 있고, 후면 어택으로부터 보안 정보를 보호할 수 있다.
도 3a는 본 개시의 일 실시예에 따른 센서의 일부를 포함하는 반도체 소자(100)의 단면도이다.
도 3a를 참조하면, 반도체 소자(100)는 기판(101), 기판(101) 내에 배치된 트렌치 커패시터(TC) 및 기판(101)의 전면(FS)에 배치된 인버터(INV)를 포함한다. 본 실시예에서, 트렌치 커패시터(TC)는 도 2에 예시된 제1 내지 제3 커패시터들(C1, C2, C3) 중 하나일 수 있고, 인버터(INV)는 도 2에 예시된 제1 내지 제3 인버터들(INV1, INV2, INV3) 중 하나일 수 있다. 본 실시예에서, 반도체 소자는 스마트 카드 칩, 즉, 스마트 카드에 내장된 반도체 칩일 수 있다. 본 발명의 기술적 사상에 따른 반도체 소자는 NFC(Near Field Communicaiton)를 위한 보안 정보 보호를 위한 반도체 소자 일 수 있다.
기판(101)은 전면(FS)과 후면(BS) 사이의 제1 높이(H1)를 갖는 반도체 기판일 수 있고, 예를 들어, 실리콘, 실리콘-온-절연체(silicon-on-insulator, SOI), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 예를 들어, 기판(101)은 P형 반도체 기판일 수 있다. 복수의 액티브(active) 영역들을 한정하는 소자 분리막(102)이 기판(101)에 배치된다. 소자 분리막(102)은 예를 들어, STI(Shallow Trench Isolation) 공정으로 구현될 수 있다. 기판(101)의 일부 영역에 예를 들어, N형 웰(103)이 배치될 수 있다.
트렌치 커패시터(TC)는 기판(101) 내에 배치되고, 기판(101)의 전면(FS)으로부터 제2 높이(H2)를 가질 수 있다. 이때, 제2 높이(H2)는 제1 높이(H1)보다는 작다. 본 실시예에서, 제2 높이(H2)는 기판(101)에 대한 후면 어택에 따른 후면 폴리싱으로 인해 변경될 수 있다.
제1 게이트(G1), 제1 게이트(G1)의 양측에 배치된 소스(104a) 및 드레인(104b)은 피모스 트랜지스터(PM)를 구성하고, 제2 게이트(G2), 제2 게이트(G2)의 양측에 배치된 드레인(104c) 및 소스(104d)는 엔모스 트랜지스터(NM)를 구성할 수 있다. 제1 및 제2 게이트들(G1, G2)의 각각은 게이트 절연막(105) 및 게이트 전극(106)을 포함할 수 있다.
구체적으로, 게이트 절연막(105)은 원자층 증착법(atomic layer deposition, ALD) 또는 화학 기상 증착법(chemical vapor deposition, CVD) 등을 이용하여 기판(101) 상에 배치될 수 있다. 여기서, 게이트 절연막(105)은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 산질화물(HfON), 하프늄 실리콘 산질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄 산화물(HfLaO), 란탄 산화물(La2O3) 등과 같은 고유전(high-k) 물질일 수 있다. 또한, 게이트 절연막(105)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN) 등과 같은 유전체일 수도 있다.
또한, 게이트 전극(106)은 원자층 증착법, 화학 기상 증착법 또는 물리적 기상 증착법 등을 이용하여 게이트 절연막(105) 상에 형성될 수 있다. 여기서, 게이트 전극(106)은 금속 또는 급속 합금을 포함할 수 있다. 예를 들어, 게이트 전극(106)은 Ti, Ta, W, Hf, Mo, 이들의 질화물, 이들의 카바이드, 이들의 실리사이드 또는 이들의 실리사이드 질화물로 형성할 수 있다.
피모스 트랜지스터(PM)의 소스(104a)에는 제1 소스 컨택(107a)이 배치되고, 제1 소스 컨택(107a)에는 전원 전압(VDD)이 인가될 수 있다. 피모스 트랜지스터(PM)의 드레인(104b)에는 제1 드레인 컨택(107b)이 배치되고, 엔모스 트랜지스터(NM)의 드레인(104b)에는 제2 드레인 컨택(107c)이 배치되며, 제1 및 제2 드레인 컨택들(107a, 107b)은 제1 도전 라인(ML1)을 통해 서로 전기적으로 연결될 수 있다. 엔모스 트랜지스터(NM)의 소스(104d)에는 제2 소스 컨택(107d)이 배치되고, 제2 소스 컨택(107d)은 접지될 수 있다.
제1 게이트(G1)에는 제1 게이트 컨택(108a)이 배치되고, 제2 게이트(G2)에는 제2 게이트 컨택(108b)이 배치되며, 제1 및 제2 게이트 컨택들(108a, 108b)은 제2 도전 라인(ML2)을 통해 서로 전기적으로 연결될 수 있다. 그러나, 상술된 인버터(INV)의 구성은 본 발명의 일 실시예에 불과하고, 인버터(INV)의 구성은 다양하게 변경될 수 있다.
도 3b는 후면 폴리싱이 수행된, 본 개시의 일 실시예에 따른 센서의 일부를 포함하는 반도체 소자(100')를 나타내는 단면도이다.
도 3b를 참조하면, 반도체 소자(100')에 대한 후면 어택을 위한 후면 폴리싱이 수행된 결과, 기판(101)의 후면(BS)로부터 소정 깊이만큼 제거될 수 있다. 이에 따라, 트렌치 커패시터(TC)의 하부가 절단될 수 있고, 이 경우, 트렌치 커패시터(TC)의 제2 높이(H2')가 변경될 수 있다. 따라서, 트렌치 커패시터(TC)의 유전체가 감소됨으로써 트렌치 커패시터(TC)의 커패시턴스는 감소될 수 있고, 이에 따라, 센서의 출력 신호의 주파수는 증가할 수 있다.
도 4a 내지 4e는 본 개시의 일 실시예에 따른 센서에 포함된 트렌치 커패시터의 제조 방법의 일 예를 나타내는 단면도들이다.
도 4a를 참조하면, 기판(101)의 일부를 식각하여 기판(101)의 전면(FS)으로부터 제1 깊이(D1)를 갖는 복수의 딥 트렌치들(DT1, DT2, DT3)을 형성한다. 예를 들어, 기판(101)은 실리콘 기판일 수 있다. 이때, 복수의 딥 트렌치들(DT1, DT2, DT3)은 기판(101)에 대한 식각 공정에 의해 형성될 수 있다. 복수의 딥 트렌치들(DT1, DT2, DT3) 각각의 제1 깊이(D1) 및 너비(W1)는 제조하고자 하는 커패시터의 커패시턴스에 따라 변경될 수 있다. 본 실시예에서, 제1 깊이(D1)는 후면 어택을 위한 후면 폴리싱에 의한 기판(101)의 감소된 높이(예를 들어, 도 3b의 제2 높이(H2'))보다 클 수 있다.
이어서, 복수의 딥 트렌치들(DT1, DT2, DT3)이 형성된 기판(101) 상에 절연층(110)을 형성한다. 이때, 절연층(110)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의해 기판(101) 상에 증착될 수 있다. 예를 들어, 절연층(110)은 1.5 μm의 두께로 증착될 수 있다. 절연층(110)에 의해 제조하고자 하는 커패시터는 기판(101)으로부터 분리될 수 있다.
도 4b를 참조하면, 절연층(110) 상에 제1 전극(111)을 형성할 수 있다. 이때, 제1 전극(111)은 LPCVD에 의해 절연층(110) 상에 증착될 수 있다. 예를 들어, 제1 전극(111)은 폴리실리콘일 수 있다. 도시되지는 않았으나, 복수의 딥 트렌치들(DT1, DT2, DT3) 안쪽의 제1 전극(111)에 전극을 형성하는 물질(예를 들어, 보론)을 도핑하는 단계를 더 수행할 수 있다.
도 4c를 참조하면, 제1 전극(111) 상에 유전체층(112)을 형성할 수 있다. 이때, 유전체층(112)은 LPCVD에 의해 제1 전극(111) 상에 증착될 수 있다. 이때, 유전체층(112)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
도 4d를 참조하면, 유전체층(112) 상에 제2 전극(113)을 형성할 수 있다. 이때, 제2 전극(113)은 LPCVD에 의해 유전체층(112) 상에 증착될 수 있고, 이어서, 예를 들어, 1050℃에서 어닐링 공정을 수행할 수 있다. 예를 들어, 제2 전극(113)은 폴리실리콘일 수 있다.
도 4e를 참조하면, 제1 전극(111)에 대한 컨택을 형성하도록 기판(101)의 전면(FS)에 배치된 제1 전극(111)의 일부 영역을 노출시킬 수 있다. 도시되지는 않았으나, 노출된 제1 전극(111)의 상부에는 제1 전극(111)에 대한 제1 컨택이 형성되고, 제2 전극(113)의 상부에는 제2 전극(113)에 대한 제2 컨택이 형성될 수 있다. 제1 컨택은 링 오실레이터의 제1 단자에 연결되고, 제2 컨택은 링 오실레이터의 제2 단자에 연결될 수 있다. 이와 같이, 본 실시예에서, 트렌치 커패시터는 CMOS 공정을 이용하여 제조될 수 있다.
도 5는 도 4a 내지 4e에 예시된 제조 방법에 의해 형성된 트렌치 커패시터를 포함하는 반도체 소자(100a)를 나타내는 단면도이다.
도 5를 참조하면, 반도체 소자(100a)는 딥 트렌치 커패시터(TCa) 및 링 오실레이터(ROa)를 포함할 수 있고, 딥 트렌치 커패시터(TCa) 및 링 오실레이터(ROa)는 센서를 형성할 수 있다. 본 실시예에서, 반도체 소자(100a)는 스마트 카드 칩, 즉, 스마트 카드에 내장된 반도체 칩일 수 있다.
딥 트렌치 커패시터(TCa)는 도 4a 내지 도 4e에 예시된 제조 방법에 의해 기판(101) 내에 형성될 수 있다. 링 오실레이터(ROa)는 기판(101) 상에서 딥 트렌치 커패시터(TCa)에 인접하게 형성될 수 있다. 일 실시예에서, 제1 전극(111) 상의 제1 컨택(CNT1)은 링 오실레이터(ROa)의 제1 단자(예를 들어, + 단자)에 연결될 수 있고, 제2 전극(113) 상의 제2 컨택(CNT2)은 링 오실레이터(RSa)의 제2 단자(예를 들어, - 단자)에 연결될 수 있다.
구체적으로, 제1 및 제2 전극들(111, 113)에 각각 연결된 제1 및 제2 컨택들(CTN1, CNT2)의 상부에는 제1 도전 패턴들(M1a, M1b)에 각각 배치될 수 있다. 제1 도전 패턴들(M1a, M1b) 및 링 오실레이터(ROa)의 제1 및 제2 단자들(M1c, M1d)의 상부에는 비아 플러그들(V)이 각각 배치될 수 있다. 제1 도전 패턴(M1a) 상의 비아 플러그(V) 및 링 오실레이터(ROa)의 제1 단자(M1c) 상의 비아 플러그(V)는 제3 도전 패턴(M3)을 통해 전기적으로 연결될 수 있다. 제2 도전 패턴(M1b) 상의 비아 플러그(V) 및 링 오실레이터(ROa)의 제2 단자(M1d) 상의 비아 플러그(V)는 제2 도전 패턴(M2)을 통해 전기적으로 연결될 수 있다.
도 6a 내지 6f는 본 개시의 일 실시예에 따른 센서에 포함된 트렌치 커패시터의 제조 방법의 다른 예를 나타내는 단면도들이다.
도 6a를 참조하면, 기판(101)의 일부를 식각하여 기판(101)의 전면(FS)으로부터 제1 깊이(D1)를 갖는 복수의 딥 트렌치들(DT1, DT2, DT3)을 형성한다. 예를 들어, 기판(101)은 실리콘 기판일 수 있다. 이때, 복수의 딥 트렌치들(DT1, DT2, DT3)은 기판(101)에 대한 식각 공정에 의해 형성될 수 있다. 복수의 딥 트렌치들(DT1, DT2, DT3) 각각의 제1 깊이(D1) 및 너비(W1)는 제조하고자 하는 커패시터의 커패시턴스에 따라 변경될 수 있다. 본 실시예에서, 제1 깊이(D1)는 후면 어택을 위한 후면 폴리싱에 의한 기판(101)의 감소된 높이(예를 들어, 도 3b의 제2 높이(H2))보다 클 수 있다.
이어서, 복수의 딥 트렌치들(DT1, DT2, DT3)이 형성된 기판(101) 상에 절연층(110)을 형성한다. 이때, 절연층(110)은 LPCVD에 의해 기판(101) 상에 증착될 수 있다. 예를 들어, 절연층(110)은 1.5 μm의 두께로 증착될 수 있다. 절연층(110)에 의해 제조하고자 하는 커패시터는 기판(101)으로부터 분리될 수 있다.
도 6b를 참조하면, 절연층(110) 상에 제1 전극(111)을 형성할 수 있다. 이때, 제1 전극(111)은 LPCVD에 의해 절연층(110) 상에 증착될 수 있다. 예를 들어, 제1 전극(111)은 폴리실리콘일 수 있다. 도시되지는 않았으나, 복수의 딥 트렌치들(DT1, DT2, DT3) 안쪽의 제1 전극(111)에 전극을 형성하는 물질(예를 들어, 보론)을 도핑하는 단계를 더 수행할 수 있다.
도 6c를 참조하면, 제1 전극(111) 상에 유전체층(112)을 형성할 수 있다. 이때, 유전체층(112)은 LPCVD에 의해 제1 전극(111) 상에 증착될 수 있다. 이때, 유전체층(112)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
도 6d를 참조하면, 유전체층(112) 상에 배리어층(114)을 형성할 수 있다. 이때, 배리어층(114)은 원자층 증착법, 화학 기상 증착법 또는 물리적 기상 증착법 등을 이용하여 유전체층(112) 상에 형성될 수 있다. 이때, 배리어층(114)은 금속 또는 급속 합금을 포함할 수 있다. 예를 들어, 배리어층(114)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 하프늄(Hf), 몰리브데늄(Mo), 이들의 질화물(예를 들면, TiN, TaN, WN, HfN, Mo2N), 이들의 카바이드(예를 들면, TiC, TaC, WC, HfC, Mo2C), 이들의 실리사이드(예를 들면, TiSi2, WSi2, TaSi2, HfSi2, MoSi2) 또는 이들의 실리사이드 질화물(예를 들면, TiSiN, WSiN, TaSiN, HfSiN, MoSiN)로 형성할 수 있다.
이어서, 배리어층(114) 상에 시드층(seed layer)(115)을 형성할 수 있다. 이때, 시드층(115)은 원자층 증착법, 화학 기상 증착법 또는 물리적 기상 증착법 등을 이용하여 배리어층(114) 상에 형성될 수 있다. 이때, 시드층(115)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다.
도 6e를 참조하면, 시드층(115) 상에 제2 전극(116)을 형성할 수 있다. 이때, 제2 전극(116)은 금속층일 수 있고, 예를 들어, 제2 전극(116)은 구리일 수 있다. 일 실시예에서, 전해 도금을 이용하여 구리를 충전함으로써 시드층(115) 상에 제2 전극(116)을 형성할 수 있다.
도 6f를 참조하면, 제1 전극(111)에 대한 컨택을 형성하도록 기판(101)의 전면(FS)에 배치된 제1 전극(111)의 일부 영역을 노출시킬 수 있다. 도시되지는 않았으나, 노출된 제1 전극(111)의 상부에는 제1 전극(111)에 대한 제1 컨택이 형성되고, 제2 전극(116)의 상부에는 제2 전극(116)에 대한 제2 컨택이 형성될 수 있다. 제1 컨택은 링 오실레이터의 제1 단자에 연결되고, 제2 컨택은 링 오실레이터의 제2 단자에 연결될 수 있다.
도 7은 도 6a 내지 6f에 예시된 제조 방법에 의해 형성된 트렌치 커패시터를 포함하는 반도체 소자(100b)를 나타내는 단면도이다.
도 7을 참조하면, 반도체 소자(100b)는 딥 트렌치 커패시터(TCb) 및 링 오실레이터(ROb)를 포함할 수 있고, 딥 트렌치 커패시터(TCb) 및 링 오실레이터(ROb)는 센서를 형성할 수 있다. 본 실시예에서, 반도체 소자(100b)는 스마트 카드 칩, 즉, 스마트 카드에 내장된 반도체 칩일 수 있다.
딥 트렌치 커패시터(TCb)는 도 6a 내지 도 6f에 예시된 제조 방법에 의해 기판(101) 내에 형성될 수 있다. 링 오실레이터(ROb)는 기판(101) 상에서 딥 트렌치 커패시터(TCb)에 인접하게 형성될 수 있다.
일 실시예에서, 제1 전극(111) 상의 제1 컨택(CNT1)은 링 오실레이터(ROa)의 제1 단자(예를 들어, + 단자)에 연결될 수 있고, 제2 전극(113) 상의 제2 컨택(CNT2)은 링 오실레이터(RSa)의 제2 단자(예를 들어, - 단자)에 연결될 수 있다.
구체적으로, 제1 및 제2 전극들(111, 116)에 각각 연결된 제1 및 제2 컨택들(CTN1, CNT2)의 상부에는 제1 도전 패턴들(M1a, M1e)에 각각 배치될 수 있다. 제1 도전 패턴들(M1a, M1e) 및 링 오실레이터(ROa)의 제1 및 제2 단자들(M1c, M1d)의 상부에는 비아 플러그들(V)이 각각 배치될 수 있다. 제1 도전 패턴(M1a) 상의 비아 플러그(V) 및 링 오실레이터(ROa)의 제1 단자(M1c) 상의 비아 플러그(V)는 제3 도전 패턴(M3)을 통해 전기적으로 연결될 수 있다. 제2 도전 패턴(M1e) 상의 비아 플러그(V) 및 링 오실레이터(ROa)의 제2 단자(M1d) 상의 비아 플러그(V)는 제2 도전 패턴(M2)을 통해 전기적으로 연결될 수 있다.
도 8은 본 개시의 다른 실시예에 따른 보호 소자(20)를 나타내는 블록도이다.
도 8을 참조하면, 보호 소자(20)는 센싱부(21), 논리 게이트(22) 및 주파수 검출기(23)를 포함할 수 있다.
센싱부(21)는 복수의 센서들(S1 내지 S12)을 포함할 수 있다. 이에 따라, 센싱부(21)는 반도체 소자의 기판의 일부 영역에 대한 부분적인 후면 폴리싱이 수행되는 경우에도 후면 어택을 감지하여 보안 정보의 유출을 방지할 수 있다. 복수의 센서들(S1 내지 S12)의 출력 단자들은 서로 연결되어 있으며, 예를 들어, 복수의 센서들(S1 내지 S12)은 체인(chain) 형상으로 배열될 수 있다.
복수의 센서들(S1 내지 S12)의 각각은 도 2에 예시된 센서(11)와 실질적으로 유사하게 구현될 수 있다. 다시 말해, 복수의 센서들(S1 내지 S12)의 각각은 적어도 하나의 트렌치 커패시터를 포함하는 링 오실레이터로 구현될 수 있다. 도 2를 참조하여 상술된 센서(11)에 대한 내용은 본 실시예에도 적용될 수 있고, 이에 따라, 중복된 설명은 생략하기로 한다.
일 실시예에서, 복수의 센서들(S1 내지 S12)은 매트릭스 형상으로 배열될 수 있다. 구체적으로, 복수의 센서들(S1 내지 S12)는 체인 매트릭스 형상으로 배열될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 센서들(S1 내지 S12)은 반도체 소자 상의 임의의 영역에 배치될 수 있다. 또한, 센서들(S1 내지 S12)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 복수의 센서들(S1 내지 S12)은 반도체 소자의 로직 영역(logic area)에 배치될 수 있다. 구체적으로, 복수의 센서들(S1 내지 S12)의 각각은 로직 영역 내의 빈 공간에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 센서들(S1 내지 S12)은 반도체 소자의 임의의 빈 공간에 배치될 수 있다.
일 실시예에서, 복수의 센서들(S1 내지 S12)의 각각은 표준 셀(standar cell)로 구현될 수 있다. 이에 따라, 복수의 센서들(S1 내지 S12)에 대한 레이아웃의 설계는 예를 들어, 자동 배치/배선(Auto Placement & Routing) 방식을 이용하여 수행할 수 있다. 이러한 표준 셀 기반의 레이아웃 설계 기법은, 반복적으로 쓰이는 논리합(OR) 게이트 또는 논리곱(AND) 게이트 등과 같은 소자들을 표준 셀로서 미리 설계하여 컴퓨터 시스템에 저장한 후, 레이아웃 설계 시 표준 셀을 필요한 곳에 배치 및 배선함으로써 레이아웃 설계에 소요되는 시간을 단축할 수 있다.
본 실시예에서, 복수의 센서들(S1 내지 S12)은 IP 블록으로 구현될 수 있다. 일 실시예에서, 복수의 센서들(S1 내지 S12) 중 일부는 디지털 블록 내에 배치될 수 있다. 다른 실시예에서, 복수의 센서들(S1 내지 S12) 중 일부는 아날로그 블록 내의 필드 영역에 배치될 수 있다.
논리 게이트(22)는 복수의 센서들(S1 내지 S12)에 공통으로 연결되어 복수의 센서들(S1 내지 S12) 중 적어도 하나의 커패시턴스 변화를 감지할 수 있다. 구체적으로, 논리 게이트(22)는 복수의 센서들(S1 내지 S12) 중 적어도 하나에 포함된 복수의 트렌치 커패시터들 중 적어도 하나의 커패시턴스 변화를 감지할 수 있다. 본 실시예에서, 논리 게이트(22)는 낸드(NAND) 게이트(22)로 구현될 수 있고, 복수의 센서들(S1 내지 S12)의 출력 단자들은 낸드 게이트(22)의 입력 단자에 연결될 수 있다. 이에 따라, 복수의 센서들(S1 내지 S12) 중 적어도 하나에서 커패시턴스 변화가 발생되면, 낸드 게이트(22)의 출력은 논리 '하이' 일 수 있다.
주파수 검출기(23)는 논리 게이트(22)의 출력 단자에 연결되어, 논리 게이트(22)의 출력으로부터 주파수를 검출할 수 있다. 복수의 센서들(S1 내지 S12) 중 적어도 하나의 커패시턴스 변화가 발생하면, 주파수 검출기(23)는 이에 따라 변경된 주파수를 검출할 수 있다.
예를 들어, 부분적인 후면 폴리싱에 의해 제1 센서(S1)에 포함된 트렌치 커패시터의 하부가 절단된 경우, 제1 센서(S1)에 포함된 트렌치 커패시터의 커패시턴스는 감소될 것이다. 이 경우, 제2 내지 제12 센서들(S2 내지 S12)에 포함된 트렌치 커패시터들의 커패시턴스는 변경되지 않을 것이다. 논리 게이트(22)는 제1 센서(S1)의 커패시턴스 감소를 감지하여 논리 '하이'를 출력할 수 있고, 주파수 검출기(23)는 증가된 주파수를 검출할 수 있다.
도 9는 본 개시의 다른 실시예에 따른 보호 소자(30)를 나타내는 블록도이다.
도 9를 참조하면, 보호 소자(30)는 센싱부(31) 및 주파수 검출부(32)를 포함할 수 있다.
센싱부(31)는 복수의 센서들(S1 내지 S12)을 포함할 수 있다. 이에 따라, 센싱부(31)는 반도체 소자의 기판의 일부 영역에 대한 부분적인 후면 폴리싱이 수행되는 경우에도 후면 어택을 감지하여 보안 정보의 유출을 방지할 수 있다. 복수의 센서들(S1 내지 S12)의 각각은 도 2에 예시된 센서(11)와 실질적으로 유사하게 구현될 수 있다. 다시 말해, 복수의 센서들(S1 내지 S12)의 각각은 적어도 하나의 트렌치 커패시터를 포함하는 링 오실레이터로 구현될 수 있다. 도 2를 참조하여 상술된 센서(11)에 대한 내용은 본 실시예에도 적용될 수 있고, 이에 따라, 중복된 설명은 생략하기로 한다.
일 실시예에서, 복수의 센서들(S1 내지 S12)은 매트릭스 형상으로 배열될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 센서들(S1 내지 S12)은 반도체 소자 상의 임의의 영역에 배치될 수 있다. 또한, 센서들(S1 내지 S12)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 복수의 센서들(S1 내지 S12)은 반도체 소자의 로직 영역에 배치될 수 있다. 구체적으로, 복수의 센서들(S1 내지 S12)의 각각은 로직 영역 내의 빈 공간에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 센서들(S1 내지 S12)은 반도체 소자의 임의의 빈 공간에 배치될 수 있다.
일 실시예에서, 복수의 센서들(S1 내지 S12)의 각각은 표준 셀로 구현될 수 있다. 이에 따라, 복수의 센서들(S1 내지 S12)에 대한 레이아웃의 설계는 예를 들어, 자동 배치/배선 방식을 이용하여 수행할 수 있다.
본 실시예에서, 복수의 센서들(S1 내지 S12)은 IP 블록으로 구현될 수 있다. 일 실시예에서, 복수의 센서들(S1 내지 S12) 중 일부는 디지털 블록 내에 배치될 수 있다. 다른 실시예에서, 복수의 센서들(S1 내지 S12) 중 일부는 아날로그 블록 내의 필드 영역에 배치될 수 있다.
주파수 검출부(32)는 복수의 주파수 검출기들(FD1 내지 FD12)을 포함할 수 있다. 복수의 주파수 검출기들(FD1 내지 FD12)의 각각은 도 2에 예시된 주파수 검출기(12)와 실질적으로 유사하게 구현될 수 있다. 도 2를 참조하여 상술된 주파수 검출기(12)에 대한 내용은 본 실시예에도 적용될 수 있고, 이에 따라, 중복된 설명은 생략하기로 한다.
본 실시예에서, 센서들(S1 내지 S12)은 대응되는 주파수 검출기들(FD1 내지 FD12)에 각각 연결될 수 있다. 이에 따라, 각 주파수 검출기(FD1 내지 FD12)는 각 센서(S1 내지 S12)의 출력 신호의 주파수를 검출함으로써, 각 센서(S1 내지 S12)의 커패시턴스 변화를 감지할 수 있다. 예를 들어, 부분적인 후면 폴리싱에 의해 제1 센서(S1)에 포함된 트렌치 커패시터의 하부가 절단된 경우, 제1 센서(S1)에 포함된 트렌치 커패시터의 커패시턴스는 감소될 것이다. 이 경우, 제2 내지 제12 센서들(S2 내지 S12)에 포함된 트렌치 커패시터들의 커패시턴스는 변경되지 않을 것이다. 따라서, 제1 주파수 검출기(FD1)는 제1 센서(S1)의 출력 신호의 증가된 주파수를 검출할 수 있다. 한편, 제2 내지 제12 주파수 검출기들(FD2 내지 FD12)은 제2 내지 제12 센서들(S2 내지 S12)의 출력 신호의 변경되지 않은 주파수를 검출할 수 있다.
도 10a는 후면 어택 전의 본 개시의 일 실시예에 따른 센서의 출력을 나타내는 그래프이고, 도 10b는 후면 어택 후의 본 개시의 일 실시예에 따른 센서의 출력을 나타내는 그래프이다.
도 10a 및 10b를 참조하면, X축은 시간을 나타내고, Y축은 전압 레벨을 나타낸다. 본 실시예예 따른 센서는 예를 들어, 도 2의 센서(11)일 수 있다. 이하에서는, 도 2, 도 10a 및 도 10b를 참조하여 센서의 출력 주파수 검출 동작에 대해 상술하기로 한다.
제1 내지 제3 커패시터들(C1 내지 C3) 각각의 초기 커패시턴스는 1 pF일 수 있다. 반도체 소자에 대한 후면 어택이 이루어지지 않을 경우, 도 10a에 도시된 제1 센서(11)의 출력 신호의 제1 주기(P1)는 예를 들어, 95.31 ns일 수 있다. 반도체 소자에 대한 후면 어택이 이루어져서 제1 내지 제3 커패시터들(C1 내지 C3)의 하부가 절단되어 제1 내지 제3 커패시터들(C1 내지 C3) 각각의 커패시턴스가 0.5 pF으로 감소되는 경우, 도 10b에 도시된 제1 센서(11)의 출력 신호의 제2 주기(P2)는 예를 들어, 48.35 ns일 수 있다.
따라서, 주파수 검출기(12)는 센서(11)의 출력 신호의 주기 또는 주파수를 검출하고, 주파수가 증가하는 경우 센서(11)의 커패시턴스가 감소한 것을 감지할 수 있다. 검출된 주파수가 미리 설정한 범위를 벗어나는 경우, CPU는 반도체 소자에 포함된 메모리에 저장된 데이터를 무효화시키거나 반도체 소자에 포함된 암호화 모듈의 기능을 초기화시킬 수 있다. 이에 따라, 반도체 소자는 리셋될 수 있고, 후면 어택으로부터 보안 정보를 보호할 수 있다.
도 11a는 본 개시의 일 실시예에 따른 반도체 소자(100c)를 나타내는 단면도이다.
도 11a를 참조하면, 반도체 소자(100c)는 기판(101), 기판(101) 내에 배치된 복수의 트렌치 커패시터들(TC), 기판(101)의 전면(FS)에 배치된 회로 층(120) 및 회로 층(120)의 상부에 배치된 보호 층(130)을 포함할 수 있다. 일 실시예에서, 보호 층(130)은 액티브 쉴드(active shiled)로 구현될 수 있다. 구체적으로, 보호 층(130)은 회로 층(120)의 상부에 배치된 다수의 도선들 및 다수의 도선들 상부의 절연막을 포함할 수 있다.
도 11b는 스마트 카드 칩의 일 예를 나타낸다.
도 11b를 참조하면, 본 실시예에 따른 반도체 소자(100c)는 스마트 카드 칩, 즉, 스마트 카드에 내장된 반도체 칩일 수 있다. 스마트 카드는 집적 회로(integrated circuit, IC)가 삽입된 카드를 총칭하며, IC 카드라고 지칭되기도 한다.
도 12는 도 11a에 예시된 반도체 소자에 포함된 회로 층의 일 예(120a)를 나타내는 블록도이다.
도 12를 참조하면, 회로 층(120a)은 센서(121), 주파수 검출기(122), CPU(123), 암호화 모듈(124), 난수 발생기(random number generator, RNG)(125), 통신 모듈(126), 비휘발성 메모리(nonvolatile memory, NVM)(127), SRAM(128) 및 ROM(129)를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 회로 층은 다른 기능 블록들을 더 포함할 수 있고, 또 다른 실시예에서, 회로 층은 도 12에 예시된 기능 블록들 중 일부 기능 블록들을 포함하지 않을 수도 있다.
이하에서는, 도 11a 및 도 12를 참조하여, 반도체 소자(100c)의 구성에 대해 상술하기로 한다.
센서(121)는 복수의 트렌치 커패시터들(TC)을 포함하고, 후면 폴리싱에 의해 복수의 트렌치 커패시터들(TC) 중 적어도 하나의 하부 영역이 제거되는 경우, 복수의 커패시터들(TC)의 커패시턴스가 변경될 수 있다. 센서(121)는 도 3에 예시된 센서(11), 도 8에 예시된 센싱부(21) 또는 도 9에 예시된 센싱부(31)와 실질적으로 유사하게 구현될 수 있다.
주파수 검출기(122)는 센서(121)의 출력 단자에 연결되어, 센서(121)의 출력 신호의 주파수를 검출할 수 있다. 또한, 주파수 검출기(122)는 검출된 출력 신호의 주파수가 임계 범위를 벗어나는 경우, 논리 '하이'인 제어 신호를 생성하고, 생성된 제어 신호를 CPU(123)에 제공할 수 있다. 주파수 검출기(122)는 도 3에 예시된 주파수 검출기(12), 도 8에 예시된 주파수 검출기(23) 또는 도 9에 예시된 주파수 검출부(32)와 실질적으로 유사하게 구현될 수 있다.
CPU(121)는 반도체 소자(100c)에 포함된 기능 블록들에 대한 전반적인 제어 동작을 수행할 수 있다. 본 실시예에서, CPU(121)는 주파수 검출기(122)로부터 논리 '하이'인 제어 신호가 수신되는 경우, 반도체 소자(100c)에 포함된 비휘발성 메모리(127), SRAM(128) 또는 ROM(129)에 저장된 데이터를 무효화시키거나 반도체 소자(100c)에 포함된 암호화 모듈(124) 또는 난수 발생기(125)의 기능을 초기화시킬 수 있다. 이에 따라, 반도체 소자(100c)는 리셋될 수 있고, 후면 어택으로부터 보안 정보를 보호할 수 있다.
도 13은 도 11a에 예시된 반도체 소자에 포함된 회로 층의 다른 예(120b)를 개략적으로 나타내는 블록도이다.
도 13을 참조하면, 회로 층(120b)은 복수의 아날로그 회로들을 포함하는 아날로그 블록(analog block)(AB) 및 복수의 디지털 회로들을 포함하는 디지털 블록(digital block)(DB)을 포함할 수 있다.
아날로그 블록(AB)은 예를 들어, 도 12의 주파수 검출기(122), 전압 검출기, 광 검출기, 레이저 검출기 등을 포함할 수 있다. 본 실시예에서, 주파수 검출기(122)는 IP(Intellectual Property) 블록으로 구현되어, 아날로그 블록(AB) 내에 배치될 수 있다. 본 실시예에서, 센서(121)는 IP 블록으로 구현되어, 아날로그 블록(AB) 내의 필드 영역에 배치될 수 있다.
디지털 블록(DB)은 예를 들어, 도 12의 CPU(123), 암호화 모듈(124), 통신 모듈(126) 등을 포함할 수 있다. 본 실시예에서, 센서(121)는 IP 블록으로 구현되어, 디지털 블록(DB) 내에 배치될 수 있다.
도 14는 본 개시의 일 실시예에 따른 복수의 센서들(S1 내지 S6)의 배치를 나타낸다.
도 14를 참조하면, 반도체 소자(100d)는 복수의 센서들(S1 내지 S6)을 포함할 수 있다. 본 실시예에 따른 반도체 소자(100d)는 도 13에 도시된 회로 층(120b)을 포함할 수 있다. 도 14에서는 제1 내지 제6 센서들(S1 내지 S6)을 도시하였으나, 이는 일 예에 불과하며, 센서들의 개수는 실시예에 따라 변경될 수 있다.
본 실시예에서, 제1 내지 제5 센서들(S1 내지 S5)은 디지털 블록(DB) 내에 배치될 수 있다. 디지털 블록(DB) 내에는 복수의 표준 셀(SC)들이 배치될 수 있다. 일 실시예에서, 제1 내지 제5 센서들(S1 내지 S5)의 각각은 IP 블록으로 구현되어, 디지털 블록(DB) 내에 배치될 수 있다. 따라서, 제1 내지 제5 센서들(S1 내지 S5) 각각에 포함된 트렌치 커패시터는 디지털 블록의 하부에 배치될 수 있다.
본 실시예에서, 제6 센서(S6)는 아날로그 블록(AB) 내의 필드 영역(field region)(FR)에 배치될 수 있다. 일 실시예에서, 제6 센서(S6)는 IP 블록으로 구현되어, 아날로그 블록(AB) 내의 필드 영역(FR)에 배치될 수 있다. 따라서, 제6 센서(S6)에 포함된 트렌치 커패시터(TC6)는 아날로그 블록(AB) 내의 필드 영역(FR)의 하부에 배치될 수 있다.
도 15는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 15를 참조하면, 반도체 소자의 제조 방법은 예를 들어, 도 3a에 도시된 반도체 소자(100), 도 5에 도시된 반도체 소자(100a), 도 7에 도시된 반도체 소자(100b) 또는 도 11a에 도시된 반도체 소자(100c)를 제조하는 방법일 수 있다. 따라서, 도 2 내지 도 14를 참조하여 상술된 내용은 본 실시예에 적용될 수 있다. 본 실시예에서, 반도체 소자는 스마트 카드 칩, 즉, 스마트 카드에 내장된 반도체 칩일 수 있다.
단계 S100에서 기판의 일부를 식각하여 딥 트렌치를 형성한다. 이때, 기판은 전면과 후면을 갖고, 전면과 후면 사이의 제1 높이를 갖는다. 딥 트렌치의 깊이는 후면 어택을 위한 후면 폴리싱에 의한 기판의 감소된 높이보다 클 수 있다.
단계 S120에서, 딥 트렌치 내에 기판의 전면으로부터 제1 높이보다 작은 제2 높이를 갖는 트렌치 커패시터를 형성한다. 이때, 제2 높이는 기판에 대한 후면 어택에 의해 변경될 수 있다.
일 실시예에서, 트렌치 커패시터를 형성하는 단계는 딥 트렌치 내에 절연층을 형성하고, 절연층 상에 제1 전극을 형성하며, 제1 전극 상에 유전체층을 형성하고, 유전체층 상에 제2 전극을 형성함으로써 수행될 수 있다. 예를 들어, 제1 및 제2 전극들은 폴리실리콘일 수 있다.
다른 실시예에서, 트렌치 커패시터를 형성하는 단계는 딥 트렌치 내에 절연층을 형성하고, 절연층 상에 제1 전극을 형성하며, 제1 전극 상에 유전체층을 형성하고, 유전체층 상에 배리어층 및 시드층을 순차적으로 형성하며, 시드층 상에 제2 전극을 형성함으로써 수행될 수 있다. 예를 들어, 제1 전극은 폴리실리콘이고, 제2 전극은 구리와 같은 금속일 수 있다.
단계 S140에서, 기판의 전면 상에 복수의 아날로그 회로들을 포함하는 아날로그 블록 및 복수의 디지털 회로들을 포함하는 디지털 블록을 포함하는 회로 층을 형성한다.
일 실시예에서, 단계 S140은 아날로그 블록 내의 필드 영역 또는 디지털 블록 내에 트렌치 커패시터와 전기적으로 연결되어, 제2 높이의 변화에 따른 트렌치 커패시터의 커패시턴스 변화를 검출하는 검출 회로를 형성하는 단계를 더 포함할 수 있다. 이때, 트렌치 커패시터 및 검출 회로는 센서를 형성할 수 있다. 일 실시예에서, 검출 회로는 트렌치 커패시터에 전기적으로 연결되는 링 오실레이터로 구현될 수 있다.
일 실시예에서, 단계 S140은 센서에 연결되어 센서의 커패시턴스 변화로 인한 주파수 변화를 검출하는 주파수 검출기를 형성하는 단계를 더 포함할 수 있다. 이때, 주파수 검출기는 링 오실레이터의 출력 신호의 주파수를 검출할 수 있다.
도 16은 본 개시의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 16을 참조하면, 반도체 소자의 제조 방법은 예를 들어, 도 3a에 도시된 반도체 소자(100), 도 5에 도시된 반도체 소자(100a), 도 7에 도시된 반도체 소자(100b) 또는 도 11a에 도시된 반도체 소자(100c)를 제조하는 방법일 수 있다. 따라서, 도 2 내지 도 14를 참조하여 상술된 내용은 본 실시예에 적용될 수 있다. 본 실시예에서, 반도체 소자는 스마트 카드 칩, 즉, 스마트 카드에 내장된 반도체 칩일 수 있다.
단계 S200에서, 기판에 복수의 트렌치 커패시터들을 형성한다. 구체적으로, 단계 S200은 기판의 일부를 식각하여 복수의 딥 트렌치들을 형성하고, 복수의 딥 트렌치들 내에 복수의 트렌치 커패시터들을 각각 형성함으로써 수행될 수 있다. 복수의 딥 트렌치들을 형성하는 단계는, 후면 어택을 위한 후면 폴리싱에 의한 기판의 감소된 높이보다 복수의 딥 트렌치들의 깊이가 크도록 복수의 딥 트렌치들을 형성할 수 있다.
단계 S220에서, 기판의 전면에 복수의 검출 회로들을 형성한다. 복수의 검출 회로들은 복수의 트렌치 커패시터들과 각각 전기적으로 연결되어, 복수의 센서들을 형성할 수 있다. 일 실시예에서, 단계 S220은 복수의 센서들이 기판에 매트릭스 형태로 배치되도록 복수의 센서들을 형성할 수 있다. 일 실시예에서, 복수의 센서들의 각각은 링 오실레이터를 포함할 수 있다.
단계 S240에서, 기판의 전면에 복수의 검출 회로들과 연결된 주파수 검출기를 형성한다. 구체적으로, 후면 어택에 의한 센서의 커패시턴스 변화로 인한 주파수 변화를 검출하는 주파수 검출기를 형성할 수 있다. 후면 어택을 위한 후면 폴리싱에 의해 복수의 트렌치 커패시터들 중 적어도 하나의 깊이는 감소하고, 이에 따라, 적어도 하나의 트렌치 커패시터의 커패시턴스는 감소하며, 주파수 검출기는 감소된 커패시턴스로 인한 주파수 상승을 검출할 수 있다.
일 실시예에서, 단계 S240은 복수의 센서들에 공통으로 연결되어 복수의 트렌치 커패시터들 중 적어도 하나의 커패시턴스 변화를 감지하는 논리 게이트를 형성하고, 논리 게이트에 연결되어 커패시턴스 변화에 따른 주파수 변화를 검출하는 주파수 검출기를 형성할 수 있다. 이때, 논리 게이트는 낸드(NAND) 게이트를 포함할 수 있다. 다른 실시예에서, 검출기를 형성하는 단계는, 복수의 센서들에 각각 연결되어 커팬시턴스 변화를 검출하는 복수의 주파수 검출기들을 형성할 수 있다.
도 17은 본 개시의 일 실시예에 따른 스마트 카드를 포함하는 컴퓨팅 시스템의 일 예(1000)를 나타내는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(1000)은 호스트 컴퓨터(host computer; 1100) 및 스마트 카드(100)를 포함한다. 스마트 카드(100)는 도 3a에 도시된 반도체 소자(100), 도 5에 도시된 반도체 소자(100a), 도 7에 도시된 반도체 소자(100b), 도 11a에 도시된 반도체 소자(100c) 또는 도 14에 도시된 반도체 소자(100d)로 구현될 수 있다.
호스트 컴퓨터(1100)는 중앙 처리 장치(1110) 및 호스트 인터페이스(1120)을 포함한다. 스마트 카드(100)는 카드 인터페이스(1130), 메모리 컨트롤러(1140) 및 메모리 장치(1150)를 포함한다. 메모리 컨트롤러(1140)는 메모리 장치(1150)와 카드 인터페이스(1130) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(1130)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
스마트 카드(100)가 호스트 컴퓨터(1100)의 호스트 인터페이스(1120)에 접속되면, 카드 인터페이스(1130)는 중앙 처리 장치(1110)의 프로토콜에 따라 중앙 처리 장치(1110)와 메모리 컨트롤러(1140) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시예에 따라 카드 인터페이스(1130)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(310)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
스마트 카드(100)가 PC(personal computer), 태블릿(tablet) PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(1110)의 호스트 인터페이스(1120)와 접속될 때, 호스트 인터페이스(1120)는 중앙 처리 장치(1110)의 제어에 따라 카드 인터페이스(1130)와 메모리 컨트롤러(1140)를 통하여 메모리 장치(1150)와 데이터 통신을 수행할 수 있다.
도 18은 본 개시의 일 실시예에 따른 스마트 카드를 포함하는 컴퓨팅 시스템의 다른 예(2000)를 나타내는 블록도이다.
도 18을 참조하면, 스마트 카드(100)를 포함하는 컴퓨팅 시스템(2000)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다. 스마트 카드(100)는 도 3a에 도시된 반도체 소자(100), 도 5에 도시된 반도체 소자(100a), 도 7에 도시된 반도체 소자(100b), 도 11a에 도시된 반도체 소자(100c) 또는 도 14에 도시된 반도체 소자(100d)로 구현될 수 있다.
컴퓨팅 시스템(2000)은 메모리 장치(2600)와, 메모리 장치(2600)의 동작을 제어할 수 있는 메모리 컨트롤러(2500)를 포함한다. 메모리 컨트롤러(2500)는 중앙 처리 장치(2100)의 제어에 따라 메모리 장치(2600)의 데이터 액세스 동작, 예컨대 라이트 동작, 리드 동작, 프로그램 동작, 또는 이레이즈(erase) 동작을 제어할 수 있다.
메모리 장치(2600)에 데이터는 중앙 처리 장치(2100)와 메모리 컨트롤러(2500)의 제어에 따라 디스플레이(2200)를 통하여 디스플레이될 수 있다. 무선 송수신기(2300)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(2300)는 안테나(ANT)를 통하여 수신된 무선 신호를 중앙 처리 장치(2100)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 중앙 처리 장치(2100)는 무선 송수신기(2300)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(2500) 또는 디스플레이(2200)로 전송할 수 있다. 메모리 컨트롤러(2500)는 중앙 처리 장치(2100)에 의하여 처리된 신호를 메모리 장치(2600)에 저장할 수 있다.
또한, 무선 송수신기(2300)는 중앙 처리 장치(2100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(2400)는 중앙 처리 장치(2100)의 동작을 제어하기 위한 제어 신호 또는 중앙 처리 장치(2100)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
중앙 처리 장치(2100)는 메모리 컨트롤러(2500)로부터 출력된 데이터, 무선 송수신기(2300)로부터 출력된 데이터, 또는 입력 장치(2400)로부터 출력된 데이터가 디스플레이(2200)를 통하여 디스플레이될 수 있도록 디스플레이(2200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2600)의 동작을 제어할 수 있는 메모리 컨트롤러(2500)는 중앙 처리 장치(2100)의 일부로서 구현될 수 있고 또한 중앙 처리 장치(2100)과 별도의 칩으로 구현될 수 있다. 또한, 스마트 카드(100)는 컴퓨팅 시스템(2000)에 장착되거나 탈착될 수도 있다.
도 19는 본 개시의 일 실시예에 따른 스마트 카드를 포함하는 컴퓨팅 시스템의 다른 예(3000)를 나타내는 블록도이다.
도 19를 참조하면, 스마트 카드(100)를 포함하는 컴퓨팅 시스템(3000)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다. 스마트 카드(100)는 도 3a에 도시된 반도체 소자(100), 도 5에 도시된 반도체 소자(100a), 도 7에 도시된 반도체 소자(100b), 도 11a에 도시된 반도체 소자(100c) 또는 도 14에 도시된 반도체 소자(100d)로 구현될 수 있다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 메모리 장치(3300), 및 메모리 장치(3300)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(3200), 디스플레이(3400) 및 입력 장치(3500)를 포함한다.
중앙 처리 장치(3100)는 입력 장치(3500)를 통하여 입력된 데이터에 따라 메모리 장치(3300)에 저장된 데이터를 디스플레이(3400)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(3500)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 중앙 처리 장치(3100)는 컴퓨팅 시스템(3000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(3200)의 동작을 제어할 수 있다.
실시예에 따라 메모리 장치(3300)의 동작을 제어할 수 있는 메모리 컨트롤러(3200)는 중앙 처리 장치(3100)의 일부로서 구현될 수 있고 또한 중앙 처리 장치(3100)와 별도의 칩으로 구현될 수 있다. 또한, 스마트 카드(100)는 컴퓨터 시스템 (500)에 장착되거나 탈착될 수도 있다.
도 20은 본 개시의 일 실시예에 따른 스마트 카드를 포함하는 컴퓨팅 시스템의 다른 예(4000)를 나타내는 블록도이다.
도 20을 참조하면, 스마트 카드(100)를 포함하는 컴퓨팅 시스템(4000)은 이미지 처리 장치(image process device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다. 스마트 카드(100)는 도 3a에 도시된 반도체 소자(100), 도 5에 도시된 반도체 소자(100a), 도 7에 도시된 반도체 소자(100b), 도 11a에 도시된 반도체 소자(100c) 또는 도 14에 도시된 반도체 소자(100d)로 구현될 수 있다.
컴퓨팅 시스템(4000)은 중앙 처리 장치(4100), 메모리 장치(4200), 및 메모리 장치(4200)의 데이터 처리 동작, 예컨대 라이트 동작, 리드 동작, 프로그램 동작, 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러(4300)를 포함한다. 또한, 컴퓨팅 시스템(4000)은 이미지 센서(4400) 및 디스플레이(4500)을 더 포함한다.
컴퓨팅 시스템(4000)의 이미지 센서(4400)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 중앙 처리 장치(4100) 또는 메모리 컨트롤러(4300)로 전송된다. 중앙 처리 장치(4100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(4500)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(4300)를 통하여 메모리 장치(4200)에 저장될 수 있다.
또한, 메모리 장치(4200)에 저장된 데이터는 중앙 처리 장치(4100) 또는 메모리 컨트롤러(4300)의 제어에 따라 디스플레이(4500)를 통하여 디스플레이된다.
실시 예에 따라 메모리 장치(4200)의 동작을 제어할 수 있는 메모리 컨트롤러(4300)는 중앙 처리 장치(4100)의 일부로서 구현될 수 있고 또한 중앙 처리 장치(4100)와 별개의 칩으로 구현될 수 있다. 또한, 스마트 카드(100)는 컴퓨터 시스템(4000)에 장착되거나 탈착될 수도 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20, 30: 보호 소자
100, 100', 100a, 100b, 100c, 100d: 반도체 소자

Claims (20)

  1. 전면 및 후면을 갖고, 상기 전면과 상기 후면 사이의 제1 높이를 갖는 기판;
    상기 기판의 상기 전면 상에 배치되고, 복수의 아날로그 회로들을 포함하는 아날로그 블록 및 복수의 디지털 회로들을 포함하는 디지털 블록을 포함하는 회로 층; 및
    상기 기판 내에 배치되고, 상기 기판의 상기 전면으로부터 상기 제1 높이보다 작은 제2 높이를 갖고, 상기 제2 높이는 상기 기판에 대한 후면 어택에 의해 변경 가능한 적어도 하나의 트렌치 커패시터를 포함하는 스마트 카드.
  2. 제1항에 있어서,
    상기 회로 층은, 상기 적어도 하나의 트렌치 커패시터와 전기적으로 연결되어, 상기 제2 높이의 변화에 따른 상기 적어도 하나의 트렌치 커패시터의 커패시턴스 변화를 검출하는 적어도 하나의 검출 회로를 더 포함하는 것을 특징으로 하는 스마트 카드.
  3. 제2항에 있어서,
    상기 적어도 하나의 검출 회로는, 상기 적어도 하나의 트렌치 커패시터의 제1 전극에 전기적으로 연결되는 제1 단자 및 상기 적어도 하나의 트렌치 커패시터의 제2 전극에 전기적으로 연결되는 제2 단자를 갖는 링 오실레이터인 것을 특징으로 하는 스마트 카드.
  4. 제2항에 있어서,
    상기 적어도 하나의 검출 회로 및 상기 적어도 하나의 트렌치 커패시터는 적어도 하나의 센서를 형성하고,
    상기 적어도 하나의 트렌치 커패시터는, 상기 적어도 하나의 검출 회로와 인접하도록 상기 아날로그 블록 내의 필드 영역의 하부 또는 상기 디지털 블록의 하부에 배치되는 것을 특징으로 하는 스마트 카드.
  5. 제4항에 있어서,
    상기 적어도 하나의 센서는 IP(Intellectual Property) 블록으로 구현되어, 상기 아날로그 블록 내의 필드 영역 또는 상기 디지털 블록 내에 배치되는 것을 특징으로 하는 스마트 카드.
  6. 제4항에 있어서,
    상기 회로 층은, 상기 적어도 하나의 센서에 연결되어 상기 적어도 하나의 센서의 커패시턴스 변화에 따른 주파수 변화를 검출하는 주파수 검출기를 더 포함하는 것을 특징으로 하는 스마트 카드.
  7. 제6항에 있어서,
    상기 주파수 검출기는 IP 블록으로 구현되어, 상기 아날로그 블록 내에 배치되는 것을 특징으로 하는 스마트 카드.
  8. 제4항에 있어서,
    상기 적어도 하나의 센서는 상기 기판에 매트릭스 형태로 배치되는 복수의 센서들을 포함하는 것을 특징으로 하는 스마트 카드.
  9. 제8항에 있어서,
    상기 회로 층은, 상기 복수의 센서들에 공통으로 연결되어 상기 복수의 센서들 중 적어도 하나의 커패시턴스 변화를 감지하는 논리 게이트, 및 상기 논리 게이트에 연결되어 상기 커패시턴스 변화에 따른 주파수 변화를 검출하는 주파수 검출기를 더 포함하는 것을 특징으로 하는 스마트 카드.
  10. 제9항에 있어서,
    상기 논리 게이트는 낸드(NAND) 게이트를 포함하는 것을 특징으로 하는 스마트 카드.
  11. 제8항에 있어서,
    상기 회로 층은, 상기 복수의 센서들에 각각 연결되어 상기 복수의 센서들 각각의 커팬시턴스 변화에 따른 주파수 변화를 각각 검출하는 복수의 주파수 검출기들을 더 포함하는 것을 특징으로 하는 스마트 카드.
  12. 제1항에 있어서,
    상기 적어도 하나의 트렌치 커패시터는,
    상기 기판 내의 딥 트렌치 내에 배치된 절연층;
    상기 절연층 상에 배치되는 제1 전극;
    상기 제1 전극 상에 배치된 유전체층; 및
    상기 유전체층 상에 배치되는 제2 전극을 포함하는 것을 특징으로 하는 스마트 카드.
  13. 제12항에 있어서,
    상기 제1 및 제2 전극들은 폴리실리콘을 포함하는 것을 특징으로 하는 스마트 카드.
  14. 제12항에 있어서,
    상기 적어도 하나의 트렌치 커패시터는,
    상기 유전체층 상에 배치된 배리어층; 및
    상기 배리어층 상에 배치된 시드층을 더 포함하고,
    상기 제2 전극은 상기 시드층 상에 배치되는 것을 특징으로 하는 스마트 카드.
  15. 제14항에 있어서,
    상기 제1 전극은 폴리실리콘을 포함하고, 상기 제2 전극은 금속을 포함하는 것을 특징으로 하는 스마트 카드.
  16. 기판; 및
    상기 기판에 대한 후면 어택을 감지하도록 상기 후면 어택을 위한 후면 폴리싱에 의해 변경되는 높이를 갖는 적어도 하나의 트렌치 커패시터를 포함하는 적어도 하나의 센서를 포함하는 스마트 카드.
  17. 제16항에 있어서,
    상기 적어도 하나의 센서는, 상기 적어도 하나의 트렌치 커패시터와 전기적으로 연결되어, 상기 적어도 하나의 트렌치 커패시터의 상기 높이 변화에 따른 상기 적어도 하나의 트렌치 커패시터의 커패시턴스 변화를 검출하는 검출 회로를 더 포함하는 것을 특징으로 하는 스마트 카드.
  18. 제16항에 있어서,
    상기 적어도 하나의 센서에 연결되어 상기 적어도 하나의 센서의 커패시턴스 변화에 따른 주파수 변화를 검출하는 주파수 검출기를 더 포함하는 것을 특징으로 하는 스마트 카드.
  19. 전면과 후면을 갖고 상기 전면과 상기 후면 사이의 제1 높이를 갖는 기판의 일부를 식각하여 딥 트렌치를 형성하는 단계;
    상기 딥 트렌치 내에 상기 기판의 상기 전면으로부터 상기 제1 높이보다 작은 제2 높이를 갖고, 상기 제2 높이는 상기 기판에 대한 후면 어택에 의해 변경 가능한 트렌치 커패시터를 형성하는 단계; 및
    상기 기판의 상기 전면 상에 복수의 아날로그 회로들을 포함하는 아날로그 블록 및 복수의 디지털 회로들을 포함하는 디지털 블록을 포함하는 회로 층을 형성하는 단계를 포함하는 스마트 카드의 제조 방법.
  20. 제19항에 있어서,
    상기 회로 층을 형성하는 단계는,
    상기 아날로그 블록 내의 필드 영역 또는 상기 디지털 블록 내에 상기 트렌치 커패시터와 전기적으로 연결되어, 상기 제2 높이의 변화에 따른 상기 트렌치 커패시터의 커패시턴스 변화를 검출하는 검출 회로를 형성하는 단계를 더 포함하는 것을 특징으로 하는 스마트 카드의 제조 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9965652B2 (en) * 2014-08-06 2018-05-08 Maxim Integrated Products, Inc. Detecting and thwarting backside attacks on secured systems
KR102341264B1 (ko) * 2015-02-02 2021-12-20 삼성전자주식회사 래치를 이용한 레이저 검출기 및 이를 포함하는 반도체 장치
US10084035B2 (en) * 2015-12-30 2018-09-25 Teledyne Scientific & Imaging, Llc Vertical capacitor contact arrangement
FR3050317A1 (fr) 2016-04-19 2017-10-20 Stmicroelectronics Rousset Puce electronique
FR3057393A1 (fr) 2016-10-11 2018-04-13 Stmicroelectronics (Rousset) Sas Circuit integre avec condensateur de decouplage dans une structure de type triple caisson
FR3062952B1 (fr) 2017-02-13 2019-03-29 Stmicroelectronics (Crolles 2) Sas Condensateur de decouplage
FR3063385B1 (fr) * 2017-02-28 2019-04-26 Stmicroelectronics (Rousset) Sas Circuit integre avec detection d'amincissement par la face arriere et condensateurs de decouplage
US10249579B2 (en) 2017-04-25 2019-04-02 Nuvoton Technology Corporation Active shield for protecting a device from backside attacks
FR3070534A1 (fr) 2017-08-28 2019-03-01 Stmicroelectronics (Rousset) Sas Procede de fabrication d'elements capacitifs dans des tranchees
FR3070535A1 (fr) * 2017-08-28 2019-03-01 Stmicroelectronics (Crolles 2) Sas Circuit integre avec element capacitif a structure verticale, et son procede de fabrication
FR3076660B1 (fr) 2018-01-09 2020-02-07 Stmicroelectronics (Rousset) Sas Dispositif integre de cellule capacitive de remplissage et procede de fabrication correspondant
US11621222B2 (en) 2018-01-09 2023-04-04 Stmicroelectronics (Rousset) Sas Integrated filler capacitor cell device and corresponding manufacturing method
US10740499B2 (en) 2018-03-12 2020-08-11 Nuvoton Technology Corporation Active shield portion serving as serial keypad
US10867113B2 (en) * 2018-09-06 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Transmission gate structure, layout, methods, and system
DE102019121157B4 (de) 2018-09-06 2024-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transfer-gate-struktur, layout, verfahren und system
FR3087027A1 (fr) 2018-10-08 2020-04-10 Stmicroelectronics (Rousset) Sas Element capacitif de puce electronique
US11004785B2 (en) 2019-08-21 2021-05-11 Stmicroelectronics (Rousset) Sas Co-integrated vertically structured capacitive element and fabrication process
US11756988B2 (en) * 2020-08-20 2023-09-12 Nanya Technology Corporation Semiconductor structure and method for fabricating the same
JP2022114778A (ja) * 2021-01-27 2022-08-08 セイコーエプソン株式会社 電子機器及び電子機器の制御方法
US11784172B2 (en) * 2021-02-12 2023-10-10 Taiwan Semiconductor Manufacturing Hsinchu, Co., Ltd. Deep partition power delivery with deep trench capacitor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10111027C1 (de) * 2001-03-07 2002-08-08 Infineon Technologies Ag Schaltung für FIB-Sensor
US20030187853A1 (en) * 2002-01-24 2003-10-02 Hensley Roy Austin Distributed data storage system and method
JP5055768B2 (ja) * 2006-01-16 2012-10-24 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7907037B2 (en) * 2006-02-04 2011-03-15 Evigia Systems, Inc. Micro-electro-mechanical module
US7884625B2 (en) * 2008-07-29 2011-02-08 International Business Machines Corporation Capacitance structures for defeating microchip tampering
US7989918B2 (en) * 2009-01-26 2011-08-02 International Business Machines Corporation Implementing tamper evident and resistant detection through modulation of capacitance
KR101817158B1 (ko) * 2011-06-02 2018-01-11 삼성전자 주식회사 적층형 캐패시터를 포함하는 상변화 메모리 장치
US9183612B2 (en) * 2013-09-04 2015-11-10 Qualcomm Incorporated Wearable display device use-based data processing control
US9588923B2 (en) * 2014-01-24 2017-03-07 Applied Micro Circuits Corporation Flow pinning in a server on a chip
US9740882B2 (en) * 2014-02-28 2017-08-22 Intel Corporation Sensor privacy mode
US9240406B2 (en) * 2014-04-21 2016-01-19 Globalfoundries Inc. Precision trench capacitor

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