FR3070534A1 - Procede de fabrication d'elements capacitifs dans des tranchees - Google Patents

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Abstract

Le procédé de fabrication d'un élément capacitif (C) comprend : - une formation d'au moins une tranchée d'isolation sacrificielle (STIs) ; - une gravure directionnelle (GD) d'au moins une tranchée d'électrode (TR), configurée pour graver le substrat semiconducteur (PW), alignée sur respectivement ladite au moins une tranchée d'isolation sacrificielle (STIs) et jusqu'à une partie du substrat située sous ladite au moins une tranchée d'isolation sacrificielle (STIs) ; - une formation d'une enveloppe isolante (7) et un remplissage d'une portion centrale (5) de respectivement ladite au moins une tranchée d'électrode (TR), par un matériau conducteur (5) ; le matériau conducteur de la portion centrale (5) formant ainsi une première électrode (E1) de l'élément capacitif (C), le substrat (PW) formant ainsi une deuxième électrode (E2) de l'élément capacitif (C) et l'enveloppe isolante (7) formant ainsi une région diélectrique de l'élément capacitif (C).

Description

Procédé de fabrication d'éléments capacitifs dans des tranchées
Des modes de mise en œuvre de l’invention concernent la fabrication de circuits intégrés, en particulier les procédés de fabrication d’éléments capacitifs.
Les éléments capacitifs, tels que des condensateurs de charge, sont généralement des composants encombrants dans les architectures de circuits intégrés.
Par ailleurs, les étapes de procédé de fabrication des composants de circuits intégrés sont généralement très nombreuses et coûteuses, et il est contraignant de mettre en œuvre des étapes uniquement dédiées à la fabrication d’un seul élément ou d’un seul type d’élément.
Ainsi il est souhaitable d’augmenter la valeur capacitive par unité de surface des architectures des éléments capacitifs de circuit intégré, et de mettre en œuvre des étapes de fabrication conjointement avec des réalisations d’autres composants du circuit intégré.
A cet égard, il est proposé un procédé de fabrication d’un élément capacitif dans un substrat semiconducteur, comprenant :
- une formation d’au moins une tranchée d’isolation sacrificielle dans le substrat, comportant une gravure d’au moins une tranchée, et un remplissage de cette au moins une tranchée par un matériau diélectrique ;
- une formation de respectivement au moins une tranchée d’électrode, comprenant une gravure directionnelle configurée pour graver le substrat semiconducteur, la gravure directionnelle étant alignée sur ladite au moins une tranchée d’isolation sacrificielle et s’étendant en profondeur jusqu’à une partie du substrat situé sous ladite au moins une tranchée d’isolation sacrificielle ;
- une formation d’une enveloppe isolante sur les flancs et le fond de ladite au moins une tranchée d’électrode et un remplissage par un matériau conducteur d’une portion centrale enveloppée par ladite enveloppe isolante ;
le matériau conducteur de la portion centrale formant ainsi au moins une première partie d’une première électrode de l’élément capacitif, le substrat formant ainsi au moins une deuxième partie d’une deuxième électrode de l’élément capacitif et l’enveloppe isolante formant ainsi au moins une troisième partie d’une région diélectrique de l’élément capacitif.
En d’autres termes, le procédé utilise une technique de gravure directionnelle destinée à graver le matériau semiconducteur du substrat dans des tranchées remplies d’un matériau diélectrique. Or, cela a pour conséquence de former une gravure plus profonde que la gravure dans le substrat à laquelle ladite gravure directionnelle est destinée.
Le procédé permet ainsi d’augmenter la surface des électrodes d’un élément capacitif, sans introduire d’étape supplémentaire aux techniques habituelles de fabrication d’éléments de circuits intégrés (tels qu’un transistor enterré ou une tranchée d’isolation peu profonde), ni un encombrement en surface du substrat.
Selon un mode de mise en œuvre, ladite au moins une tranchée d’isolation sacrificielle a une première largeur au niveau d’une première face du substrat et dans lequel ladite gravure directionnelle est faite selon une deuxième largeur, au niveau de la première face, supérieure à la première largeur.
Selon un mode de mise en œuvre, ladite formation d’au moins une tranchée d’isolation sacrificielle est mise en œuvre conjointement avec une formation de tranchées d’isolation peu profonde destinées à isoler latéralement en surface un caisson contenu dans le substrat.
Selon un mode de mise en œuvre, ladite gravure directionnelle est mise en œuvre conjointement avec une gravure de tranchées destinées à accueillir des grilles verticales de transistors enterrés.
Selon un mode de mise en œuvre, ladite gravure des tranchées destinées à accueillir des grilles verticales de transistors enterrés est réalisée dans le substrat semiconducteur.
Selon un mode de mise en œuvre, ladite formation d’une enveloppe isolante est mise en œuvre conjointement avec un dépôt d’une couche d’oxyde de grille desdits transistors enterrés.
Selon un mode de mise en œuvre, ledit remplissage de la portion centrale de ladite au moins une tranchée d’électrode est mis en œuvre conjointement avec un remplissage d’un matériau de grilles desdites grilles verticales de transistors enterrés.
Selon un mode de mise en œuvre, la fabrication de l’élément capacitif comprend en outre :
- une formation d’une première couche isolante sur la première face au-dessus de ladite au moins une tranchée ;
- une formation d’une première couche conductrice sur la première couche isolante ;
- une formation d’une deuxième couche isolante sur la première couche conductrice ;
- une formation d’une deuxième couche conductrice sur la deuxième couche isolante ;
- un couplage ou une connexion électrique de la première couche conductrice avec le matériau conducteur remplissant ladite portion centrale, formant conjointement la première électrode ;
- un couplage ou une connexion électrique de la deuxième couche conductrice avec le substrat formant conjointement la deuxième électrode ;
la première couche isolante et la deuxième couche isolante formant ainsi, conjointement avec l’enveloppe isolante, ladite région diélectrique de l’élément capacitif.
Selon un mode de mise en œuvre :
- la formation d’une première couche isolante est mise en œuvre conjointement avec une formation d’une couche d’oxyde tunnel d’un transistor à grille flottante ;
- la formation d’une première couche conductrice est mise en œuvre conjointement avec une formation d’une couche de polysilicium de grille flottante du transistor à grille flottante ;
- la formation d’une deuxième couche isolante est mise en œuvre conjointement avec une formation d’une couche d’oxyde de grille de commande du transistor à grille flottante ;
- la formation d’une deuxième couche conductrice est mise en œuvre conjointement avec une formation d’une couche de polysilicium de grille de commande du transistor à grille flottante.
Selon un mode de mise en œuvre, ladite gravure directionnelle est configurée pour graver le substrat jusqu’à une première profondeur depuis la première face, et pour graver ladite au moins une tranchée d’électrode jusqu’à une deuxième profondeur depuis la première face, la deuxième profondeur étant égale à au moins 125% de la première profondeur.
Selon un autre aspect, il est proposé un circuit intégré comprenant, dans une zone d’un substrat semiconducteur d’un premier type de conductivité, au moins un transistor à grille verticale comprenant au moins une première tranchée comportant une portion centrale remplie d’un matériau de grille électriquement conducteur enveloppée d’une enveloppe de diélectrique de grille et s’étendant verticalement dans ladite zone du substrat depuis une première face jusqu’à une première profondeur, et au moins un élément capacitif comprenant au moins une deuxième tranchée comportant une portion centrale remplie d’un matériau d’électrode électriquement conducteur enveloppée d’une enveloppe isolante et s’étendant verticalement dans ladite zone du substrat depuis une première face jusqu’à une deuxième profondeur, supérieure à la première profondeur, dans lequel ledit matériau d’électrode électriquement conducteur est le même matériau que le matériau de grille électriquement conducteur, et ladite enveloppe isolante est formée du même matériau que ladite enveloppe de diélectrique de grille.
Par exemple, la deuxième profondeur est 1,25 à 2 fois plus profonde que la première profondeur.
Selon un mode de réalisation, ladite enveloppe isolante a une épaisseur égale à l’épaisseur de ladite enveloppe de diélectrique de grille.
Selon un mode de réalisation dans lequel ladite zone du substrat est un caisson semiconducteur du premier type de conductivité, isolé du reste du substrat par une couche enterrée semiconductrice d’un deuxième type de conductivité opposé au premier type de conductivité, le fond de ladite au moins une première tranchée n’atteint pas la couche enterrée et le fond de ladite au moins une deuxième tranchée atteint la couche enterrée.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
- les figures 1 à 6 illustrent schématiquement différents modes de mise en œuvre de l’invention et des exemples de résultats de ces modes de mise en œuvre.
Les figures 1 à 4 représentent des étapes d’un procédé de fabrication de notamment un élément capacitif réalisé dans un substrat semiconducteur PW ou dans un caisson semiconducteur, désigné par la même référence PW, contenu dans le substrat.
La partie gauche de la figure 1 représente le résultat d’une étape de formation de tranchées d’isolation sacrificielles STIs dans le substrat PW ; la partie droite de la figure 1 représente le résultat d’une étape de formation de tranchées d’isolation peu profondes STI.
Les tranchées d’isolation sacrificielles STIs sont du type tranchées d’isolation peu profondes STI (pour « Shallow Trench Isolation », selon le terme usuel anglais). Les procédés de fabrication de tranchées d’isolation du type STI sont classiques et habituels dans la conception de circuits intégrés.
Ainsi, l’étape de formation des tranchées d’isolation sacrificielles STIs est avantageusement mise en œuvre conjointement avec l’étape de formation de tranchées d’isolation peu profonde STI, par ailleurs nécessaire à la fabrication du circuit intégré.
Par le terme « étapes mises en œuvre conjointement », on entend que le procédé de fabrication mis en œuvre lors de ces étapes est commun. En effet, les procédés de fabrication tels que les gravures, implantations, ou dépôts sont généralement appliqués sur toute la surface du substrat, un masquage permettant d’exposer au choix des zones d’intérêt de ladite surface. Ainsi, une étape commune peut permettre de former conjointement différentes structures destinées à différentes fonctions dans différentes zones du substrat et de sa surface.
La figure 2 représente le résultat d’une étape de gravure directionnelle GD (ou anisotrope).
La gravure directionnelle GD est configurée pour graver dans la direction verticale le matériau semiconducteur du substrat, par exemple du silicium dopé de type P, jusqu’à une première profondeur PGD.
Par exemple la gravure directionnelle GD est une gravure sèche anisotrope du type gravure au plasma telle qu’une gravure ionique réactive (RIE selon l’acronyme du terme anglais usuel « Reactive Ion Etching »).
Or, ce type de gravure est plus efficace sur un matériau diélectrique, du type dioxyde de silicium remplissant les tranchées d’isolation peu profondes, que sur le silicium du substrat.
La gravure directionnelle GD est mise en œuvre à la fois dans le substrat PW, par exemple afin de former une grille verticale d’un transistor enterré, comme représenté sur la partie droite de la figure 2, et à la fois de façon alignée avec les positions des tranchées d’isolation sacrificielles STIs, comme représenté sur la partie gauche de la figure 2.
De façon habituelle et classique, les zones dans lesquelles la gravure GD est mise en œuvre sont définies par des méthodes de masquage photolithographiques, facilement modulables dans la filière technologique.
Par conséquent, à la fin de la gravure GD, lorsqu’une première profondeur PGD est atteinte, la gravure GD dans les tranchées d’isolation sacrificielles STIs a désagrégé tout le matériau diélectrique qu’elles contenaient, ainsi qu’une partie du substrat située sous lesdites tranchées d’isolation sacrificielles STIs, jusqu’à une deuxième profondeur PTR supérieure à la première profondeur PGD.
En d’autres termes, la gravure directionnelle GD est configurée pour graver dans le substrat PW une première tranchée TRG d’une première profondeur PGD, et pour graver, dans au moins une tranchée d’isolation sacrificielle STIs, et dans une partie du substrat située sous ladite au moins une tranchée d’isolation sacrificielle STIs, respectivement au moins une tranchée d’électrode TR d’une deuxième profondeur PTR.
Afin d’éviter la présence de résidus de diélectrique sur les flancs des tranchées d’électrode TR, il est précisé que la gravure directionnelle GD est faite selon une deuxième largeur LTR supérieure à la largeur LSTIs des tranchées d’isolation sacrificielle STIs (lesdites largeurs considérées étant prises au niveau d’une première face FA du substrat PW, généralement désignée par le terme de « face avant »).
Par exemple la première profondeur PGD est paramétrée pour convenir à une formation d’une grille verticale de transistors enterrés et est comprise entre 300nm et 400nm, depuis la première face FA.
La profondeur d’une tranchée d’isolation peu profonde STI est par exemple comprise entre 200nm et 300nm, depuis la première face LA.
La deuxième profondeur PTR des deuxièmes tranchées ainsi obtenues, est par exemple comprise entre 500nm et 600nm, depuis la première face PA.
Ainsi, la deuxième profondeur PTR est dans cet exemple de 1,25 à 2 fois plus profonde que la première profondeur PGD.
La figure 3 représente le résultat d’une formation d’une structure du type grille verticale d’un transistor enterré.
Une formation, telle qu’un dépôt ou une croissance, d’une enveloppe isolante 7 sur les flancs et le fond des deuxièmes tranchées TR et une formation d’une couche d’oxyde de grille OX sur les flancs et le fond de la première tranchée ont été réalisées conjointement, selon un procédé commun.
De même, le remplissage de la portion centrale 5 laissée vacante dans les tranchées d’électrode TR par un matériau conducteur et le remplissage de l’espace laissé vacant de la première tranchée TRG est rempli d’un matériau de grille conducteur MG, par exemple du polysilicium de grille ou du métal.
De façon habituelle, un aplanissement du type mécanochimique (CMP pour « Chemical Mechanical Planarization » selon le terme anglais usuel) est mis en œuvre conjointement en surface de tout le substrat PW.
Ainsi, sur la partie gauche de la figure 3 une première électrode d’un élément capacitif C à haute valeur de capacité surfacique a été réalisée sans aucune étape supplémentaire aux étapes de fabrication de transistors enterrés à grille verticale.
La figure 4 représente schématiquement le résultat d’une étape de couplage au cours de laquelle on a réalisé des interconnexions, par exemple dans les niveaux d’interconnexions BEOL du circuit intégré, formant une première électrode El de l’élément capacitif C, et une deuxième électrode E2 de l’élément capacitif C.
Dans cet exemple, la première électrode El est formée par la connexion électrique des matériaux conducteurs déposés dans les portions centrales 5 des tranchées d’électrode TR creusées au préalable.
La deuxième électrode E2 est quant à elle formée dans le substrat PW, par l’intermédiaire d’une réalisation habituelle d’une région de prise de contact 13 fortement dopée, implantée dans le substrat PW au niveau de sa première face FA.
Ainsi les deux électrodes El, E2 de l’élément capacitif C sont mutuellement séparées par l’enveloppe isolante 7 formant la région diélectrique de l’élément capacitif C.
Par ailleurs, sur la partie droite de la figure 4, une région implantée RI dans le fond de la tranchée TRG a été réalisée avant les dépôts de la couche d’oxyde de grille OX et du matériau conducteur de grille MG.
Cette région implantée d’un deuxième type de conductivité opposée à celle du substrat PW permet d’assurer une continuité électrique entre une couche enterrée NISO du deuxième type de conductivité, faisant office de région de source du transistor enterré TA, avec les flancs de la grille verticale GV.
Une région de drain D du deuxième type de conductivité a par ailleurs été formée au niveau de la première face FA du substrat PW.
Bien que n’étant pas représentée sur la partie gauche de la figure 4, la région du substrat ou caisson PW accueillant l’élément capacitif C peut comporter également la couche enterrée NISO, ainsi qu’une région implantée dans le fond des tranchées d’électrode TR, obtenues via des étapes conjointes avec la formation du transistor enterré.
La figure 5 représente un exemple d’un mode de réalisation d’élément capacitif C du type de celui décrit en relation avec la figure
4.
Dans cet exemple, le caisson PW appartient à une architecture du type triple caisson, c’est-à-dire électriquement isolé du substrat PSUB par une couche d’isolation dopée d’un deuxième type de conductivité opposé au premier type de conductivité du caisson et du substrat.
La couche d’isolation comporte une couche enterrée 200 sous le substrat ainsi que des puits de contact 210 s’étendant depuis la face avant FA jusqu’à la couche enterrée 200.
Des régions de contact auxiliaire 213 fortement dopées du deuxième type de conductivité sont formées au niveau de la face avant FA dans les puits de contact 210.
Les régions de contact auxiliaire permettent un contact de résistivité acceptable entre une borne, par exemple une borne de masse GND destinée à recevoir une tension de référence, et les puits de contact 210 et la couche enterrée 200.
Les puits de contacts 210 et les régions de contact auxiliaire 215 forment un anneau (vu du dessus) et entourent latéralement et longitudinalement le caisson PW.
La couche d’isolation 200, 210, 213 forme ainsi une couche semiconductrice auxiliaire configurée pour former une source de porteurs minoritaires dans le caisson PW, permettant à l’élément capacitif C de fonctionner en inversion.
Les régions de prise de contact 13 fortement dopées du premier type de conductivité implantées dans le caisson PW au niveau de la première face EA, forment également un anneau (vu du dessus), à l’intérieur de l’anneau formé par les puits de contacts 210 et les régions de contact de puits 215.
Les régions de prise de contact 13 et de prise de contact auxiliaire 213 sont toutes deux électriquement connectées ou couplées à la deuxième électrode E2.
Par ailleurs, les tranchées TR peuvent comporter une région implantée du deuxième type de conductivité 205 située entre les fonds respectifs des tranchées TR et la couche enterrée 200, permettant d’assurer une continuité électrique entre les bords des tranchées TR et la couche semiconductrice enterrée 200.
En outre, dans cet exemple un empilement d’une première couche isolante 17, d’une première couche conductrice 15, d’une deuxième couche isolante 27 et d’une deuxième couche conductrice 25 est formé conjointement avec des étapes de formation d’un transistor à grille flottante, dont un exemple de résultat est décrit ci-après en relation avec la figure 6.
Cet empilement est formé sur la première face FA du substrat au-dessus de ladite au moins une tranchée d’électrode TR, et permet d’augmenter la surface des électrodes El, E2 de l’élément capacitif C sans encombrement supplémentaire de la première face FA. Ainsi cet empilement permet d’augmenter la valeur de la capacité surfacique de l’élément capacitif C.
La première électrode El comporte dans cet exemple les matériaux conducteurs déposés dans les portions centrales 5 desdites tranchées TR, ainsi que la première couche conductrice 15, et la deuxième électrode comporte le caisson PW ainsi que la deuxième couche conductrice 25.
La région diélectrique de l’élément capacitif comporte ainsi l’enveloppe isolante 7, la première couche isolante 17 et la deuxième couche isolante 27.
Cet exemple de mode de réalisation est notamment compatible avec un procédé de réalisation d’un dispositif de mémoire non-volatile EE dont le plan mémoire PM possède, comme illustré schématiquement sur la figure 6, des cellules mémoires non volatiles CEL et des transistors de sélection TA.
Chaque transistor d’accès TA est un transistor enterré à grille verticale GV, et est fabriqué selon le procédé décrit précédemment en relation avec les parties droites des figures 1 à 4.
Plus précisément, chaque cellule-mémoire CEL comporte un transistor à grille flottante TFG réalisé dans et sur un caisson semiconducteur PW du premier type de conductivité, du type triplecaisson, c’est-à-dire séparé du substrat sous-jacent PSUB du premier type de conductivité par une couche semiconductrice enterrée NISO et des puits semiconducteurs NW du deuxième type de conductivité.
De façon classique, chaque transistor à grille flottante TFG comporte une région de source S et une région de drain D dopées du deuxième type de conductivité, ainsi qu’une grille flottante FG et une grille de commande CG, par exemple en polysilicium, mutuellement séparées par un oxyde de grille de commande ONO. La grille flottante repose sur une couche d’oxyde tunnel OXT déposée en surface du caisson PW.
Chaque transistor d’accès TA permet de sélectionner une rangée de cellules et est un transistor MOS dont la grille GV est une grille verticale dans le caisson de type P et électriquement isolée de ce caisson par un oxyde de grille OX, typiquement du dioxyde de silicium. Le matériau de grille MG de la grille verticale GV est par exemple du polysilicium.
Une région implantée du deuxième type de conductivité RI située entre le fond de la tranchée accueillant la grille verticale GV et la couche enterrée NISO permet de former, avec la couche enterrée NISO, la région de source du transistor d’accès TA.
Par ailleurs l’invention n’est pas limitée à ces modes de réalisation et de mise en œuvre mais en embrasse toutes les variantes, par exemple, le procédé s’adapte à des réalisations d’éléments capacitifs avantageux tels que les différents modes de réalisation décrits dans la demande intitulée « Circuit intégré avec élément capacitif à structure verticale, et son procédé de fabrication » déposée le même jour que la présente demande et par les sociétés par actions 5 simplifiées dites « STMicroelectronics (Crolles 2) SAS », et « STMICROELECTRONICS (ROUSSET) SAS », dont le contenu est incorporé à la présente demande par renvoi. En outre, de telles réalisations peuvent être transparentes en matière d’étapes de fabrication par rapport à d’autres réalisations que des composants de 10 mémoires tels que donnés en exemples dans la présente demande.

Claims (14)

1. Procédé de fabrication d’un élément capacitif (C) dans un substrat semiconducteur (PW), comprenant :
une formation d’au moins une tranchée d’isolation sacrificielle (STIs) dans le substrat (PW), comportant une gravure d’au moins une première tranchée, et un remplissage de cette au moins une première tranchée par un matériau diélectrique ;
une formation d’au moins une tranchée d’électrode (TR), comprenant une gravure directionnelle (GD) configurée pour graver le substrat semiconducteur (PW), la gravure directionnelle (GD) étant alignée sur respectivement ladite au moins une tranchée d’isolation sacrificielle (STIs) et s’étendant en profondeur jusqu’à une partie du substrat située sous ladite au moins une tranchée d’isolation sacrificielle (STIs) ;
une formation d’une enveloppe isolante (7) sur les flancs et le fond de ladite au moins une tranchée d’électrode (TR) et un remplissage par un matériau conducteur (5) d’une portion centrale (5) enveloppée par ladite enveloppe isolante (7) ;
le matériau conducteur de la portion centrale (5) formant ainsi au moins une première partie d’une première électrode (El) de l’élément capacitif (C), le substrat (PW) formant ainsi au moins une deuxième partie d’une deuxième électrode (E2) de l’élément capacitif (C) et l’enveloppe isolante (7) formant ainsi au moins une troisième partie d’une région diélectrique de l’élément capacitif (C).
2. Procédé selon la revendication 1, dans lequel ladite au moins une tranchée d’isolation sacrificielle (STIs) a une première largeur (LSTI) au niveau d’une première face (FA) du substrat (PW) et dans lequel ladite gravure directionnelle est faite selon une deuxième largeur (LTR) au niveau de la première face (FA) supérieure à la première largeur (LSTI).
3. Procédé selon l’une des revendications 1 ou 2, dans lequel ladite formation d’au moins une tranchée d’isolation sacrificielle (STIs) est mise en œuvre conjointement avec une formation de tranchées d’isolation peu profonde (STI) destinées à isoler latéralement en surface un caisson contenu dans le substrat (PW).
4. Procédé selon l’une des revendications précédentes, dans lequel ladite gravure directionnelle (GD) est mise en œuvre conjointement avec une gravure de tranchées (TRG) destinées à accueillir des grilles verticales (GV) de transistors enterrés (TA).
5. Procédé selon la revendication 4, dans lequel ladite gravure des tranchées (TRG) destinées à accueillir des grilles verticales (GV) de transistors enterrés (TA) est réalisée dans le substrat semiconducteur (PW).
6. Procédé selon l’une des revendications 4 ou 5, dans lequel ladite formation d’une enveloppe isolante (7) est mise en œuvre conjointement avec un dépôt d’une couche d’oxyde de grille (OX) desdits transistors enterrés (TA).
7. Procédé selon l’une des revendications 4 à 6, dans lequel ledit remplissage de la portion centrale (5) de ladite au moins une tranchée d’électrode (TR) est mis en œuvre conjointement avec un remplissage d’un matériau de grilles (MG) desdites grilles verticales (GV) de transistors enterrés (TA).
8. Procédé selon l’une des revendications précédentes, dans lequel la fabrication de l’élément capacitif (C) comprend en outre :
une formation d’une première couche isolante (17) sur la première face (FA) au-dessus de ladite au moins une tranchée (TR) ;
une formation d’une première couche conductrice (15) sur la première couche isolante (17) ;
une formation d’une deuxième couche isolante (27) sur la première couche conductrice (15) ;
une formation d’une deuxième couche conductrice (25) sur la deuxième couche isolante (27) ;
un couplage électrique de la première couche conductrice (15) avec le matériau conducteur remplissant ladite portion centrale (5), formant conjointement la première électrode (El) ;
un couplage électrique de la deuxième couche conductrice (25) avec le substrat (PW) formant conjointement la deuxième électrode (E2) ;
la première couche isolante (17) et la deuxième couche isolante (27) formant ainsi, conjointement avec l’enveloppe isolante (7), ladite région diélectrique de l’élément capacitif.
9. Procédé selon la revendication 8, dans lequel :
la formation d’une première couche isolante (17) est mise en œuvre conjointement avec une formation d’une couche d’oxyde tunnel (OXT) d’un transistor à grille flottante (TFG) ;
la formation d’une première couche conductrice (15) est mise en œuvre conjointement avec une formation d’une couche de polysilicium de grille flottante (FG) du transistor à grille flottante (TFG) ;
la formation d’une deuxième couche isolante (27) est mise en œuvre conjointement avec une formation d’une couche d’oxyde de grille de commande (ONO) du transistor à grille flottante (TFG) ;
la formation d’une deuxième couche conductrice (25) est mise en œuvre conjointement avec une formation d’une couche de polysilicium de grille de commande (CG) du transistor à grille flottante (TFG).
10. Procédé selon l’une des revendications précédentes, dans lequel ladite gravure directionnelle (GD) est configurée pour graver le substrat (PW) jusqu’à une première profondeur (PGD) depuis la première face (FA), et pour graver ladite au moins une tranchée d’électrode (TR) jusqu’à une deuxième profondeur (PTR) depuis la première face (FA), la deuxième profondeur (PTR) étant égale à au moins 125% de la première profondeur (PGD).
11. Circuit intégré comprenant, dans une zone d’un substrat semiconducteur (PW) d’un premier type de conductivité, au moins un transistor à grille verticale (GV) comprenant au moins une première tranchée (TRG) comportant une portion centrale remplie d’un matériau de grille électriquement conducteur (MG) enveloppée d’une enveloppe de diélectrique de grille (OX) et s’étendant verticalement dans ladite zone du substrat (PW) depuis une première face (FA) jusqu’à une première profondeur (PGD), et au moins un élément capacitif (C) comprenant au moins une deuxième tranchée (TR) comportant une portion centrale remplie d’un matériau d’électrode électriquement conducteur (5) enveloppée d’une enveloppe isolante (7) et s’étendant verticalement dans ladite zone du substrat (PW) depuis une première face (FA) jusqu’à une deuxième profondeur (PTR), supérieure à la première profondeur (PGT), dans lequel ledit matériau d’électrode électriquement conducteur (5) est le même matériau que le matériau de grille électriquement conducteur (MG), et ladite enveloppe isolante (7) est formée du même matériau que ladite enveloppe de diélectrique de grille (OX).
12. Circuit intégré selon la revendication 11, dans lequel la deuxième profondeur (PTR) est 1,25 à 2 fois plus profonde que la première profondeur (PGD).
13. Circuit intégré selon l’une des revendications 11 ou 12, dans lequel ladite enveloppe isolante (7) a une épaisseur égale à l’épaisseur de ladite enveloppe de diélectrique de grille (OX).
14. Circuit intégré selon l’une des revendications 11 à 13, dans lequel ladite zone du substrat (PW) est un caisson semiconducteur du premier type de conductivité, isolé du reste du substrat (PW) par une couche enterrée (200, NISO) semiconductrice d’un deuxième type de conductivité opposé au premier type de conductivité, dans lequel le fond de ladite au moins une première tranchée (TRG) n’atteint pas la couche enterrée (200, NISO) et le fond de ladite au moins une deuxième tranchée (TR) atteint la couche enterrée (200, NSIO).
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