TWI521664B - 金屬溝渠去耦合電容結構與形成金屬溝渠去耦合電容結構的方法 - Google Patents
金屬溝渠去耦合電容結構與形成金屬溝渠去耦合電容結構的方法 Download PDFInfo
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Description
本發明大致上關於一種金屬去耦合電容結構。特定言之，本發明則針對一種金屬溝渠去耦合電容結構，用來避免電源雜訊(power noise，亦稱為power bouncing)的干擾。
一般說來，如第10圖所繪示，半導體元件40通常是多種位於基材10上不同元件區41之半導體元件40。視情況需要，元件區41可以包含各種電子元件，例如，不同之相鄰元件區41包含產生不同訊號種類之電子元件。舉例而言，不同之元件區41可以是數位電路元件區42、射頻電路元件區43、或是類比電路元件區44。由於不同功能的元件區40會產生不同種類之訊號，這些訊號可能會藉由共同電源(common power)之傳播彼此耦合，或是成為其他訊號之雜訊(noise)。
一般說來，不同功能的元件區40，對於雜訊會有不同地忍受程度。例如，數位電路元件區42會產生數位訊號。一方面，此數位訊號即使夾帶相當程度的雜訊，依然不會影響此數位訊號的品質。另一方面，無論是純粹的數位訊號本身，或是其夾帶有相當程度的雜訊，都有可能成為其它較為敏感訊號種類的雜訊，相對的數位電路元件區42之電源的雜訊也高於其它元件區。也就是說，數位訊號本身較不怕雜訊，但是卻有可能成為其它較為敏感訊號種類的雜訊源。簡言之，不同的元件區對於電源雜訊的干擾耐受度是
不一樣的。
再加上晶片的電源維度(power domain)不斷增加，且操作頻率不斷提高，晶片瞬間的電流變化透過封裝金屬焊線將產生電源上瞬間的電壓脈衝(pulse)，電源雜訊的干擾將會越來越強烈，因此需要有新的方式，來盡量減低電源雜訊對不同元件區的干擾。同時，電源去耦合電容的電容值越大效果越佳，最好還能與目前之半導體製程相容。
有鑑於此，本發明於是提出一種金屬溝渠去耦合電容結構，用來避免電源雜訊的干擾。本發明之金屬溝渠去耦合電容結構，具有深入基材中、接電源之金屬樁(metal pillar)，可以抑制電源雜訊。
本發明的金屬溝渠去耦合電容結構，包含位於基材中之溝渠、位於溝渠內壁上之絕緣層、覆蓋基材與絕緣層之層間介電層(inter-layer dielectric layer)、與位於基材上，穿過層間介電層而填滿溝渠之內連線金屬層。此內連線金屬層接至電源(power)。
在本發明一實施方式中，金屬溝渠去耦合電容結構更包含金屬間介電層。金屬間介電層(inter-metal dielectric layer)位於層間介電層上而覆蓋層間介電層。內連線金屬層位於金屬間介電層中，而穿過層間介電層。
本發明其次提出一種形成金屬溝渠去耦合電容結構的方法。首先，提供覆蓋有層間介電層之基材。其次，進行鑲嵌製程。此鑲嵌製程包含以下之步驟。首先，形成橫向的鑲嵌開口與垂直的溝渠，使得橫向的鑲嵌開口位於層間介電層上，而垂直的溝渠穿過層間介電層並穿入基材中。其次，在垂直的溝渠內壁上形成絕緣層。然後，以金屬同時填滿橫向的鑲嵌開口與垂直的溝渠，使得橫向的鑲嵌開口與垂直的溝渠都成為金屬溝渠去耦合電容結構的一部份。金屬溝渠去耦合電容結構之內連線金屬層接電源。
10‧‧‧基材
12‧‧‧背面
20‧‧‧層間介電層
30‧‧‧淺溝渠隔離
40‧‧‧半導體元件
41‧‧‧元件區
42‧‧‧數位電路元件區
43‧‧‧射頻電路元件區
44‧‧‧類比電路元件區
45‧‧‧仿造元件區
50‧‧‧金屬垂直的溝渠去耦合電容結構
51‧‧‧橫向的鑲嵌開口
52‧‧‧垂直的溝渠
53‧‧‧內壁
54‧‧‧絕緣層
54A‧‧‧絕緣層
54B‧‧‧絕緣層
55‧‧‧內連線金屬層
56‧‧‧橫向延伸部份
57‧‧‧垂直穿過部份
60‧‧‧金屬間介電層
61‧‧‧金屬繞線
第1圖至第7圖繪示本發明形成金屬溝渠去耦合電容結構的方法示意圖。
第8圖所繪示金屬溝渠去耦合電容結構穿過層間介電層，並穿入基材中。
第9圖所繪示金屬溝渠去耦合電容結構穿過金屬間介電層與層間介電層，並穿入基材中。
第10圖所繪示位於基材上不同元件區之半導體元件。
本發明提供了一種金屬溝渠去耦合電容結構與其製作方法。此等金屬溝渠去耦合電容結構中之內連線金屬層能深入基材裡，與基材以及絕緣層一起形成去耦合電容結構。內連線金屬層則接至電源。此等去耦合之電容結構，可以有效地對於不正常的電壓脈衝(voltage pulse)以及電源雜訊，可以產生減抑的保護效果。
本發明首先提供一種形成金屬溝渠去耦合電容結構的方法。第1圖至第7圖繪示本發明形成金屬溝渠去耦合電容結構的方法示意圖。首先，如第1圖所示，提供基材10。基材10可以是一種半導體基材，例如矽基底(silicon substrate)、磊晶矽基板(epitaxial silicon substrate)、矽鍺半導體基板(silicon germanium substrate)、碳化矽基板(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底，但並不限於此。通常會將基材10接地。另外，在基材10之中，還可以預先形成有用作為電性隔離用之數個淺溝渠隔離30與各種半導體元件40。淺溝渠隔離30用來隔離彼此相鄰之半導體元件40。形成淺溝渠隔離30的步驟，可以參考如下之方法。首先，使用硬遮罩(圖未示)在基材10中蝕刻出複數個用來形成淺溝渠隔離的垂直的溝渠(圖未示)。隨後，將絕緣材料(圖未示)填入先前所形成之垂直的溝渠(圖未示)
中，並於平坦化移除多餘之絕緣材料(圖未示)，最後再移除硬遮罩(圖未示)而得到淺溝渠隔離30。
其次，如第2圖所示，在基材10中完成淺溝渠隔離30後，又可以在基材10中形成視情況需要之半導體元件40，半導體元件40通常具有源極、汲極與閘極。半導體元件40通常是各種位於不同元件區41之半導體元件40。視情況需要，元件區41包含各種電子元件，較佳者，不同之元件區41包含產生不同訊號種類之電子元件。例如，不同之元件區41可以是數位電路元件區42、射頻電路元件區43、類比電路元件區44或是仿造元件區45。
然後，在完成位於不同元件區41之半導體元件40後，如第3圖所繪示，又使用層間介電層20來覆蓋基材10與完成之半導體元件40，使得基材10成為被層間介電層20覆蓋之基材10。層間介電層20通常是一種絕緣材料，例如含矽或是含氧之絕緣材料(例如USG或FSG)。
繼續，如第4圖所繪示，在層間介電層20與基材10中進行鑲嵌(damascene)製程。此鑲嵌製程會得到深入基材10裡之金屬樁，而得以有效地減少不正常的電壓脈衝(voltage pulse)以及電源雜訊。首先，如第4圖所繪示，形成所需要之橫向的鑲嵌開口51與垂直的溝渠52，使得橫向的鑲嵌開口51位於層間介電層20與基材10之上，而垂直的溝渠52則穿過層間介電層20並穿入基材10中。可以使用習知的方法來形成橫向的鑲嵌開口51與垂直的溝渠52，例如可以使用光阻(圖未示)搭配微影與蝕刻製程，來形成橫向的鑲嵌開口51與垂直的溝渠52。
較佳者，垂直的溝渠52之深度會盡量深入基材10中。在本發明一實施方式中，溝渠52較元件區41中至少一半導體元件40以及淺溝渠隔離30更深。例如，溝渠52之深度較元件區41中之任何半導體元件40都要深。或是，溝渠52之深度至少為5微米(μm)深。較佳者，溝渠52之深度可以是30μm-100μm左右。另外，溝渠52之寬度可以是3μm-10μm左右。通常而言，溝渠52之寬度可以影響溝渠52之深度。例如，溝渠52寬度越大，就容
易得到深度越大之溝渠52。較佳者，溝渠52之深度可以是寬度之10倍左右。去耦合電容的電容值與金屬溝渠側壁的面積成正比，因此可依製程能力視情況作調整。
另外，在本發明另一實施方式中，如第5圖所繪示，溝渠52也可以穿過任何一個淺溝渠隔離30，例如介於元件區41間之淺溝渠隔離30，並為此淺溝渠隔離30所圍繞。較佳者，此淺溝渠隔離30旁緊鄰有較為敏感之元件區41，例如射頻電路元件區43或是類比電路元件區44。不同的元件區可以使用該元件區專用的金屬溝渠去耦合電容。通常不同的元件區的電源來自於一共同電源，但在晶片內或各元件區各自獨立。各個元件區專用的金屬溝渠去耦合電容可以藉由不同的金屬連線至不同的電源維度(power domain)。在本發明又一實施方式中，如第6圖所繪示，溝渠52也可以共形地(conformally)穿過淺溝渠隔離30，並為淺溝渠隔離30所圍繞。此舉可以有效增加去耦合電容的電容值。
還有，視情況需要，如第4圖所繪示，溝渠52亦可以位於仿造元件區45中，並為淺溝渠隔離30所圍繞。由於目前要求位於基材10中之半導體元件40的元件密度越高越好，所以一般之元件區不見得有足夠的空間能夠容納本發明的金屬溝渠去耦合電容結構50。因此，本發明亦不排除將溝渠52安排於仿造元件區45中，例如用於仿造圖案(dummy pattern)之仿造元件區45中，就可以節省基材10中容納半導體元件40之面積。
再來，如第7圖所繪示，又在溝渠52之內壁53上形成絕緣層54。絕緣層54可以是任何與基材10相容之絕緣材料，例如氧化矽，而可能具有不同之形狀。例如，視情況需要可以使用氧化法氧化含矽基材10，而得到位在溝渠52之內壁53上的絕緣層54A。或是，使用沉積法，例如電漿強化化學氣相沉積(PECVD)，而得到位在垂直的溝渠52之內壁53上之絕緣層54B。然而，無論是絕緣層54A或是絕緣層54B，都是絕緣層54的一種範例而已。絕緣層54之厚度可以是220埃(Å)左右，而且絕緣層54可包含單一層或
複合層的相同或不相同的絕緣材料層。去耦合電容的電容值與絕緣層的厚度成反比，所以可依製程能力視情況作調整。
然後，如第8圖所繪示，以內連線金屬層55同時填滿橫向的鑲嵌開口51與垂直的溝渠52，使得橫向的鑲嵌開口51、垂直的溝渠52與內連線金屬層55一起成為金屬溝渠去耦合電容結構50的一部份。內連線金屬層55可能是第一層內連線內連線金屬層(M1)的一部份，而可以是任何金屬，較佳者為銅、鎢、或是鋁，而且金屬層55可另包含一鈦/氮化鈦(Ti/TiN)等之阻障層。金屬溝渠去耦合電容結構50此時便成為深入基材50裡之金屬樁，而得以去耦合電源雜訊，避免干擾其他較為敏感地區的訊號。
此時，如第8圖所繪示，金屬溝渠去耦合電容結構50中的橫向延伸部份56與垂直穿過部份57都可以與第一層內連線金屬層(M1)同步形成，也就是金屬溝渠去耦合電容結構50與第一層內連線金屬層(M1)為一體成形(integratedly formed)者。如果第一層內連線金屬層(M1)沒有與外部電路(outer circuit)電連接，內連線金屬層55也不會與外部電路電連接，於是金屬溝渠去耦合電容結構50則為浮置狀態。如果第一層內連線內連線金屬層(M1)與電源電連接，那內連線金屬層55也會與電源電連接，於是金屬溝渠去耦合電容結構50則接至電源。
或是，如第9圖所繪示，在完成層間介電層20之步驟後不進行鑲嵌製程，而是繼續形成位於層間介電層20之上的金屬間介電層60，而後才在金屬間介電層60與基材10中進行前述之鑲嵌製程。此時，金屬間介電層60位於層間介電層20上而覆蓋層間介電層20。金屬間介電層60通常是一種絕緣材料，例如含矽或是含氧之絕緣材料(USG或FSG)。如此一來，鑲嵌製程也可以形成所需要之橫向的鑲嵌開口51與垂直的溝渠52，使得橫向的鑲嵌開口51位於金屬間介電層60、層間介電層20與基材10之上，而垂直的溝渠52則穿過金屬間介電層60與層間介電層20，並穿入基材10中。可以使用習知的方法來形成橫向的鑲嵌開口與垂直的溝渠，例如可以使用光阻
(圖未示)搭配微影與蝕刻製程，來形成橫向的鑲嵌開口與垂直的溝渠。
如果在金屬間介電層60與基材10中進行前述之鑲嵌製程，金屬溝渠去耦合電容結構50中的橫向延伸部份56與垂直穿過部份57則可能會與第二層內連線金屬層(M2)同步形成，也就是金屬溝渠去耦合電容結構50與第二層內連線金屬層(M2)為一體成形者。通常第二層內連線金屬層(M2)會與金屬繞線(metal routing)61或是電源電連接。如果第二層內連線金屬層(M2)與電源電連接，那內連線金屬層55也會與電源電連接，於是金屬溝渠去耦合電容結構50則接至電源。一般說來，第二層內連線內連線金屬層(M2)中之內連線通常會較第一層內連線金屬層(M1)中之內連線為粗，更適合本發明之金屬溝渠去耦合電容結構。
在經過以上之步驟後，本發明方法即得到了一種金屬溝渠去耦合電容結構50。請參考第8圖或第9圖，本發明金屬溝渠去耦合電容結構50包含位於基材10中之元件區40、溝渠52、絕緣層54與內連線金屬層55之橫向延伸部份56與垂直穿過部份57、還有位於基材10上之層間介電層20。基材10可以是一種半導體基材，例如矽基底、磊晶矽基板、矽鍺半導體基板、碳化矽基板或矽覆絕緣基底，但並不限於此。
本發明位於基材10中之金屬溝渠去耦合電容結構50，可以另外被淺溝渠隔離30所圍繞。視情況需要，金屬溝渠去耦合電容結構50也可以穿過任何一個淺溝渠隔離30，例如穿過介於元件區41間之淺溝渠隔離30，並為此淺溝渠隔離30隔離所圍繞。較佳者，此淺溝渠隔離30旁緊鄰有較為敏感之元件區40，例如射頻電路元件區43或是類比電路元件區44。在本發明又一實施方式中，如第6圖所繪示，溝渠52也可以共形地穿過淺溝渠隔離30，並為淺溝渠隔離30所圍繞。在本發明又一實施方式中，如第9圖所繪示，金屬溝渠去耦合電容結構50也可以位於仿造元件區45，例如模擬圖案中，以節省基材10中之面積，並為淺溝渠隔離30所圍繞。
本發明的元件區41，可以包含不同的半導體元件40，使得淺溝渠
隔離30包圍半導體元件40之至少一元件區41。視情況需要，元件區41包含各種電子元件，較佳者，不同之元件區41包含產生不同訊號種類之電子元件。例如，不同之元件區41可以是數位電路元件區42、射頻電路元件區43、類比電路元件區44或是仿造元件區45。由於不同功能的元件區40會產生不同種類之電壓雜訊，這些電壓雜訊透過共同電源連結而互相干擾。本發明所提供的金屬垂直的溝渠去耦合電容電容結構50，即可大幅度過濾掉電源雜訊。
本發明金屬溝渠去耦合電容結構50中的溝渠52會盡量深入基材10中。層間介電層20則會覆蓋基材10與絕緣層54，但是暴露出溝渠52。在本發明一實施方式中，溝渠52較元件區41中至少一半導體元件40更深。例如，溝渠52之深度較元件區41中之任何半導體元件40都要深。或是，溝渠52之深度至少為5μm深。較佳者，溝渠52之深度可以是30μm-100μm左右。另外，溝渠52之寬度可以是3μm-10μm左右。通常而言，溝渠52之寬度可以影響溝渠52之深度。例如，溝渠52之寬度越大，就容易得到深度越大之溝渠52。較佳者，溝渠52之深度可以是寬度之10倍左右。去耦合電容的電容值與金屬溝渠側壁面積成正比，所以可依製程能力視情況作調整。
本發明金屬溝渠去耦合電容結構50中之絕緣層54係作為內連線金屬層55與基材10之間的絕緣材料。絕緣層54可以是任何與基材10相容之絕緣材料，例如氧化矽，而因為不同製程具有不同之形狀。例如，如第7圖所繪示，使用氧化法氧化含矽基材10，而得到位在垂直的溝渠52之內壁53上的絕緣層54A。或是，使用沉積法，例如電漿強化化學氣相沉積，而得到位在垂直的溝渠52之內壁53上之絕緣層54B。然而，無論絕緣層54A或是絕緣層54B，都是絕緣層54的一種範例而已。絕緣層54之厚度可以是220埃(Å)左右，而且絕緣層54可包含單一層或複合層的相同或不相同的絕緣材料層。去耦合電容的電容值與絕緣層的厚度成反比，所以可依製程能力視情況作調整。
於是，內連線金屬層55、絕緣層54與基材10一起形成用於去耦
合之金屬溝渠電容結構50，其中接至電源之內連線金屬層55與接地的基材10分別作為金屬溝渠電容結構50之上、下兩電極板，絕緣層54則作為金屬溝渠電容結構50之電容介電層，而由於溝渠52之深度相當深，所以金屬溝渠去耦合電容結構50去除電源干擾的能力相對較強。內連線金屬層55可以是任何金屬，較佳者為銅、鎢、鋁。金屬溝渠電容結構50之橫向延伸部份56與垂直穿過部份57可以共同形成L形或是T形。
本發明之金屬溝渠去耦合電容結構50可以僅穿過層間介電層20與基材10，或是更進一步穿過位於層間介電層20之上的金屬間介電層60。如果金屬溝渠去耦合電容結構50僅穿過層間介電層20與基材10，如第8圖所繪示，金屬溝渠去耦合電容結構50中之內連線金屬層55即可以與第一層內連線內連線金屬層(M1)同步形成，也就是內連線金屬層55與第一層內連線內連線金屬層(M1)為一體成形者。如果第一層內連線內連線金屬層(M1)沒有與外部電路電連接，內連線金屬層55也不會與外部電路電連接，於是金屬溝渠去耦合電容結構50則為浮置狀態。如果第一層內連線內連線金屬層(M1)與電源電連接，那內連線金屬層55也會與電源電連接，於是金屬溝渠去耦合電容結構50則接至電源。
如果金屬溝渠去耦合電容結構50也可以更穿過金屬間介電層60，如第9圖所繪示，金屬溝渠去耦合電容結構50則可以與第二層內連線內連線金屬層(M2)同步形成，也就是內連線金屬層55與第二層內連線內連線金屬層(M2)為一體成形。通常第二層內連線內連線金屬層(M2)會與金屬繞線61或是電源電連接。如果第二層內連線內連線金屬層(M2)與電源電連接，那內連線金屬層55也會與電源電連接，於是金屬溝渠去耦合電容結構50則接至電源。一般說來，第二層內連線內連線金屬層(M2)中之內連線通常會較第一層內連線內連線金屬層(M1)中之內連線為粗，更適合本發明之金屬溝渠去耦合電容結構。
10‧‧‧基材
20‧‧‧層間介電層
30‧‧‧淺溝渠隔離
40‧‧‧半導體元件
41‧‧‧元件區
42‧‧‧數位電路元件區
43‧‧‧射頻電路元件區
44‧‧‧類比電路元件區
45‧‧‧仿造元件區
50‧‧‧金屬溝渠去耦合電容結構
51‧‧‧鑲嵌開口
52‧‧‧溝渠
53‧‧‧內壁
54‧‧‧絕緣層
55‧‧‧內連線金屬層
56‧‧‧橫向延伸部份
57‧‧‧垂直穿過部份
Claims (15)
- 一種金屬溝渠去耦合電容結構，包含：一基材，其接地；一垂直的溝渠，位於該基材中；一絕緣層，位於該垂直的溝渠內壁上；一內連線金屬層，位於該基材上，填滿該垂直的溝渠，其中該內連線金屬層電連接一電源(power)。
- 如請求項1之金屬溝渠去耦合電容結構，其中該基材更包含：至少一元件區，其鄰近該垂直的溝渠；以及一淺溝渠隔離，以包圍該至少一元件區。
- 如請求項2之金屬溝渠去耦合電容結構，其中該至少一元件區包含一數位電路元件區、一類比電路元件區、一仿造元件區以及一射頻電路元件區。
- 如請求項3之金屬溝渠去耦合電容結構，其中該垂直的溝渠較該至少一元件區為深。
- 如請求項3之金屬溝渠去耦合電容結構，其中該內連線金屬層以去耦合之方式降低來自該至少一元件區之一電源雜訊(power noise)。
- 如請求項3之金屬溝渠去耦合電容結構，其中該垂直的溝渠位於該仿造元件區中，並為該淺溝渠隔離所圍繞。
- 如請求項2之金屬溝渠去耦合電容結構，其中該垂直的溝渠穿過該淺溝渠隔離並為該淺溝渠隔離所圍繞。
- 如請求項7之金屬溝渠去耦合電容結構，其中該垂直的溝渠共形地(conformally)穿過該淺溝渠隔離並為該淺溝渠隔離所圍繞。
- 一種形成金屬溝渠去耦合電容結構的方法，包含：提供覆蓋一層間介電層之一基材；進行一鑲嵌製程，其包含：形成一橫向的鑲嵌開口與一垂直的溝渠，使得該橫向的鑲嵌開口位於該層間介電層中，而該垂直的溝渠穿過該層間介電層並穿入該基材中；在該垂直的溝渠內壁上形成一絕緣層；以及以一金屬同時填滿該橫向的鑲嵌開口與該垂直的溝渠，使得該橫向的鑲嵌開口成為一鑲嵌結構，而該垂直的溝渠成為一金屬溝渠去耦合電容結構。
- 如請求項9形成金屬溝渠去耦合電容結構的方法，其中在進行該鑲嵌製程前，更包含：在該基材中形成一淺溝渠隔離；以及在該基材中形成至少一元件區，使得該淺溝渠隔離包圍該至少一元件區，其中該至少一元件區包含一數位電路元件區、一類比電路元件區、一仿造元件區以及一射頻電路元件區。
- 如請求項10形成金屬溝渠去耦合電容結構的方法，其中該垂直的溝渠較該至少一元件區為深且大於5微米。
- 如請求項10形成金屬溝渠去耦合電容結構的方法，更包含：形成一金屬間介電層，其位於該層間介電層上而覆蓋該層間介電層，其 中該垂直的溝渠穿過該金屬間介電層與該層間介電層。
- 如請求項10形成金屬溝渠去耦合電容結構的方法，其中該垂直的溝渠穿過該淺溝渠隔離，並為該淺溝渠隔離所圍繞。
- 如請求項13形成金屬溝渠去耦合電容結構的方法，其中該垂直的溝渠共形地(conformally)穿過該淺溝渠隔離，並為該淺溝渠隔離所圍繞。
- 如請求項9形成金屬溝渠去耦合電容結構的方法，其中該基材接地，該金屬溝渠去耦合電容結構之該金屬電連接一電源，而藉由去耦合之方式來降低一電源雜訊(power noise)。
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