TWI643304B - 具貫穿接點的構件及其製造方法 - Google Patents

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Abstract

一種製造一構件的方法及一種包含一具有一貫穿接點之半導體基板的構件，其中，該貫穿接點被一凹槽包圍，該半導體基板的一面具有一第一層，該第一層在該第一面上將該凹槽覆蓋，該半導體基板的第二面具有一第二層，該第二層在該第二面上將該凹槽覆蓋，其中，該貫穿接點(16)被一環形結構(3)包圍，其中，該環形結構(3)由該半導體基板(1)製成，該圍繞該環形結構的凹槽與該用作該貫穿接點的凹槽較佳以同一工序或者同時/同步地製成。

Description

具貫穿接點的構件及其製造方法
本發明係有關於一種如申請專利範圍第1項之包含一具貫穿接點之半導體基板的構件及一種如申請專利範圍第20項之製造構件的方法。
DE 10 2009 045 385 A1揭露一種具半導體基板及貫穿接點的構件。該貫穿接點實施為佈置於半導體基板內且自基板之頂面延伸至底面的金屬線。該貫穿接點與環繞之半導體基板間被一隔離層隔開。在另一實施方式中，貫穿接點與環繞之半導體基板間被一環形溝槽隔開。
本發明之目的在於提供一種具半導體基板及電性貫穿接點的構件，其中，該貫穿接點機械穩定且製造成本較低。
本發明用以達成上述目的之解決方案為如申請專利範圍第1項之構件及如申請專利範圍第20項之方法。
該構件的其他有利實施方式參閱附屬項。
該構件之優點在於，該貫穿接點製造簡單、製造成本較低、機械穩定，且貫穿接點區域內的(寄生)電容極小。此點透過以下方式達 成：該貫穿接點被該半導體基板的一環形結構包圍。此外，該貫穿接點與該環繞之半導體基板間被一包圍該環形結構的環形溝槽隔開。該環形結構具有一管道，該管道至少部分充填一導電材料且較佳係與圍繞該環形結構的環形溝槽以同一工序或者同時/同步地製成，應用該環形結構可確保該貫穿接點的高機械穩定性。此外，採用該環形結構後還能應用簡單製造法(例如，CVD、ALD、濺鍍、電鑄技術、散佈、液態充填金屬材料或者例如用網板印刷法實施糊狀壓製)充填管道。
根據一種實施方式，該第一層至少部分在該凹槽上以及/或者在該貫穿接點之區域內實施為一柵格結構。該柵格結構一方面能簡化該構件之處理工藝，另一方面有利於可靠而穩定地將包圍該環形結構的凹槽封閉。
根據另一實施方式，該第一層具有一隔離層及/或一水分阻擋層。該隔離層可實現可靠絕緣，該水分阻擋層可靠防止水分侵入該凹槽及/或該貫穿接點。
根據另一實施方式，該套管狀貫穿接點充填有一絕緣材料。藉此來為貫穿接點防潮並提高其機械穩定性。
根據另一實施方式，該貫穿接點的直徑在該第一層之區域內呈階梯狀加大。藉此一方面能簡化該貫穿接點之製造工藝，另一方面可提高該貫穿接點的導電性，特定言之有助於電接觸該貫穿接點。
根據另一實施方式，該貫穿接點的直徑在該第一層之區域內呈階梯狀減小。該實施方式之優點在於，為形成該貫穿接點而沈積該導電材料時，將一未被填滿的區域自動保留。該實施方案之優點在於，可有效 減小該貫穿接點之材料與該環繞之材料在熱膨脹係數方面的差別所導致的應力。
採用該貫穿接點的直徑在該第一層之區域內有所加大的構件構建方案時，能以簡單的方式將低電阻貫穿接點實施為實心圓柱體或空心圓柱體。
根據另一實施方式，該貫穿接點之外表面上覆蓋有一隔離層。藉此以改善與該環繞之環形結構以及與該構件之絕緣。
根據另一實施方式，該第一層實施為一柵格結構及一鍍覆於其上的隔離層。該柵格結構鄰接該凹槽佈置。設置該柵格結構能簡化相關處理工藝並能將該凹槽可靠封閉。該柵格結構亦與該環形結構固定在一起，從而提高該環形結構的機械穩定性。
根據另一實施方式，該第一層中設有一第二柵格結構，其中，該第二柵格結構構建於該隔離層與該第一柵格結構之間。該第二柵格結構由一金屬化合物，如金屬氧化物化合物構成。該第二柵格結構之優點在於，實施隔離溝槽工藝時，所施加於該第二柵格結構的蝕刻作用遠小於設置一由絕緣材料，特別是氧化矽所構成的柵格的情況。在此情況下，該柵格之蝕刻孔的擴張程度極低，僅需少量封閉氧化物便能將其封閉。該項優點在加大蝕刻深度及延長蝕刻時間方面尤為突出。
根據另一實施方式，該第二柵格與該貫穿接點導電連接。藉此並能實現一電性屏蔽，以便對施加於該貫穿接點以及施加於(例如)佈置於該半導體基板中或該第二層中的電氣及/或電子電路的干擾信號進行抑制。根據另一實施方式，該第二柵格用作與該貫穿接點及該等供電線絕緣 的電容器結構。藉此亦能達到抑制干擾信號的效果。
根據另一實施方式，該貫穿接點穿過該第一及該第二柵格。該實施方式之優點在於，為形成該貫穿接點而沈積該導電材料時，較佳將該材料沈積於該等表面上。實施該沈積製程，直至在該表面上生長了該第二柵格。採用該實施方式後，即使凹槽在該環形結構中的橫截面較大，也能達到對半導體基板的較佳移除率並用該導電材料來封閉該環形結構的凹槽，且在表面上僅會形成較小的表面形貌。採用該方案後，金屬化層之沈積完畢後便能應用標準光微影法對所鍍覆的金屬層實施結構化處理。
根據另一實施方式，該環形結構具有多個貫穿接點，視具體設計方案可對該等貫穿接點施加電容或電感，該等貫穿接點可佈置於一構件表面上或者該構件本身中。
根據另一實施方式，該導電通路起屏蔽作用。
本發明之構件的優點在於，可減小低電阻貫穿接點與基板間的寄生電容。另一優點在於，該貫穿接點毋需採用高摻雜半導體材料，因此，此種貫穿接點亦可應用於ASIC上。
1‧‧‧基板，半導體基板
2‧‧‧凹槽
3‧‧‧(貫穿接點的)環形結構
4‧‧‧凹槽
5‧‧‧電路
6‧‧‧第一層
7‧‧‧柵格層
8‧‧‧柵格結構
9‧‧‧封閉層
10‧‧‧第二層
11‧‧‧第一隔離層
12‧‧‧電線
13‧‧‧功能層
14‧‧‧覆蓋層
15‧‧‧構件
16‧‧‧貫穿接點
17‧‧‧導電通路
18‧‧‧接合墊
19‧‧‧保護層，絕緣材料
20‧‧‧孔口，入孔
21‧‧‧移除
22‧‧‧空腔
23‧‧‧底部區域
24‧‧‧上緣，凸緣
25‧‧‧第二隔離層
26‧‧‧第二柵格層
27‧‧‧接合墊
圖1至3為製造一構件的三個處理步驟；圖4至8為該構件的其他實施方式；圖9及10為製造另一實施方式之構件的兩個處理步驟；圖11為該構件的又一實施方式；圖12至14為製造另一構件的處理步驟； 圖15至17為製造另一構件的處理步驟；圖18至20為製造另一實施方式之構件的處理步驟；圖21至23為具多個環形貫穿接點之構件的不同實施方式；及圖24至27為具第二柵格結構之構件的不同實施方式。
下面結合附圖對本發明進行詳細說明。
圖1為基板1的橫截面圖，該基板例如構建為半導體基板且特定言之由矽製成。基板1具有環形凹槽2，該凹槽包圍環形結構3且與其他部分的基板1絕緣。環形結構3具有第二凹槽4。該第一及第二凹槽2、4皆穿過基板1的整個厚度且較佳以同一工序或者同時/同步地製成。基板1的頂面上可構建有電氣及/或電子電路5，具體視所選實施方式而定。該等電路5顯示為位於基板1之正面上的模塊。基板1之背面覆蓋有第一層6。第一層6具有一柵格層7，其與基板1之背面以及與環形結構3之背面連接。柵格層7具有至少部分位於凹槽2區域內的柵格結構8。柵格層7例如由絕緣材料，特別是氧化物，尤其是氧化矽製成。
第一層6另具一佈置於該柵格層7上的封閉層9。該封閉層9由絕緣材料，特別是氧化物，如氧化矽製成。封閉層9既覆蓋柵格層7之柵格結構8所在區域，又覆蓋該柵格層的其他區域。
基板1的正面覆蓋有第二層10。第二層10具有第一隔離層11，其佈置於基板1之正面上並將凹槽2、4覆蓋。第一隔離層11例如由一氧化物，尤其是氧化矽製成。第一隔離層11中設有一電線12，其延伸至該第二凹槽4之區域。本實施例中的電線12與電路5連接。該電線12亦可與 其他電路連接，具體視所選實施方式而定。
本實施例中的第二層10具有一功能層13，該功能層中設有可動的結構及/或電路。該等可動結構可實施為感測器結構，如慣量感測器。功能層13例如由一外延層構成。功能層13之正面上設有一覆蓋層14。覆蓋層14例如可由半導體材料構成且實施為罩蓋晶圓。亦可不設置功能層13及/或覆蓋層14，具體視所選實施方式而定。
圖1所示構件15例如構建為帶經接合之罩蓋晶圓的ASIC晶圓/感測器晶圓。該構件亦可採用其他實施方式，其中，採用一穿過基板的電性貫穿接點。
作為設置慣量感測器的補充或替代方案，該功能層13中亦可設有壓力感測器。覆蓋層14亦可具有其他凹槽，該等凹槽設置於功能層13之感測器結構的區域內，以便提高感測器結構的運動自由度。例如採用封接玻璃接合、共晶接合或者熔化接合等標準接合工藝將覆蓋層14連接到該可實施為感測器晶圓的功能層13上。亦可視需要藉由研磨、CMP及電漿蝕刻對基板1之背面實施薄化處理，以便縮短溝槽工藝時間或者實現必要的最大疊層厚度。亦可為實現必要的最大疊層厚度而對覆蓋層14實施薄化處理。
為穿過基板1實施電接觸從而例如對電路5進行接觸，自基板1之背面出發製成一電接入點。凹槽2及第二凹槽4係以某種方式製成，使得柵格層7沈積於基板1上且受到結構化處理。隨後將經結構化處理之柵格層7用作溝槽蝕刻掩模，以便將凹槽2及第二凹槽4之區域內的位於該柵格層下方的基板材料去除。透過上述方式來構建被凹槽2所包圍的環 形結構3。、此外還透過上述方式來同時/同步地將該第二凹槽4置入該環形結構3。環形結構3既固定於柵格層7上又固定於第二隔離層25上。其中，柵格層7承擔多項功能。柵格層7一方面用作蝕刻掩模並將該環形結構固定於該柵格層之表面上。另一方面，柵格層7用作一形式為柵格結構8之懸臂式膜片的基底，該膜片構建於該環形結構與該環繞之基板1之間。
圖1所示係隔離溝槽工藝結束後且用封閉層9封閉柵格層7後的狀況。電線12佈置於第二凹槽4之區域中，該電線12的面積較佳大於第二凹槽4，該電線12以覆蓋該第二凹槽4之面積的方式佈置。
電漿蝕刻步驟完畢後，利用標準光微影法將位於該第二凹槽上的封閉層9及柵格層7去除。其中，位於該第一層6(即柵格層7及封閉層9)中的孔口20略大於第二凹槽4的直徑。該蝕刻步驟過程中，同時對位於第二凹槽4之底部的第一隔離層11實施移除21，其中，該蝕刻工藝中止於電線12上。電線12例如為構建於第二層10中的一多層金屬化層的一部分。圖2示出該處理步驟的狀況。
如圖3所示，此時藉由CVD、ALD、濺鍍、電鑄技術、散佈、噴墨或網板印刷等標準工藝將一導電材料(如鎢、銅、鋁、AlSiCu、AlCu、銀或金)送入該第二凹槽4以製成貫穿接點16。視需要可利用一CMP工藝對基板表面上的材料進行平坦化處理，具體視沈積法而定。其中，例如可對沈積於基板表面上及第二凹槽4內的材料僅進行表面平坦化處理，以便藉由標準光微影法實施結構化處理。此外，可對沈積之材料進行平坦化處理，直至該充填材料已被從基板表面上去除且僅存在於第二凹槽4內。該第一工藝中的導電通路及接合墊可由該充填材料構成。該第二工藝中的 導電通路及接合墊透過獨立的處理步驟製成。
製成貫穿接點16及導電通路17及接合墊18後，視需要還將一保護層19鍍覆於封閉層9及導電通路17及接合墊18上。保護層19視需要亦可具有一水分阻擋層。隨後將接合墊18之區域內的保護層19重新去除。保護層19可由氧化矽等絕緣材料構成。該水分阻擋層例如可由氮化矽(Si3N4)構成。採用上述方法便能以簡單的方式實現一穿過基板1的低電阻貫穿接點，其機械穩定且寄生電容極小。該貫穿接點16與電線12連接。
在該裝置中，環形結構3用作某種可在其內壁上沈積一低電阻層的輔助結構。在相應之充填工藝中，該環形結構可用作在一基板表面與位於感測器正面上的一金屬多層佈線之間實施金屬化處理的橋(例如採用CVD或ALD時)，或者用作防止凹槽2所產生之融合進入該隔離層的橫向限制件(例如採用噴墨法、散佈法或網板印刷法)。
因此，上述將貫穿接點實施為一具有形式為貫穿接點16之低電阻芯體的絕緣環形結構的方案亦適用於ASIC方案，即基板材料之摻雜度通常較低故其電導率極小的方案。
圖3中的貫穿接點的環形結構3呈圓柱形，其中，貫穿接點的直徑在第一層6之區域內有所加大，特定言之呈階梯狀加大。
圖4為該構件之另一實施方式的示意圖，根據該實施方式，貫穿接點16呈套管狀。其中，貫穿接點16在環形結構3之內側以及在柵格層7及封閉層9之內側皆呈套管狀。貫穿接點16還具一圓柱形空腔22，該空腔自基板1之正面出發延伸至柵格層7。因此，貫穿接點16具有套管形狀，其中，佈置於電線12上的底部區域23同樣由貫穿接點16之材料構成。 本實施例中的保護層19佈置於貫穿接點16的一上部末端區域內並延伸至柵格層7之區域。因此，空腔22被保護層19封閉。
圖5為該構件之另一實施方式的示意圖，根據該實施方式，貫穿接點16的空腔22被第一層6之區域內的保護層19完全填滿。
圖6為該構件之另一實施方式的示意圖，根據該實施方式，貫穿接點16之橫截面在第一層6之區域內並未加大，而是保持不變。圖6中的貫穿接點實施為圓柱形實心材料。
圖7為該構件之另一實施方式的示意圖，根據該實施方式，貫穿接點16之橫截面在第一層6之區域內並未加大，而是保持不變，且在貫穿接點16中設有一空腔22。因此，圖7中的貫穿接點16呈套管狀。空腔22被位於第一層6之區域內的保護層19封閉。
圖8與圖7中的實施方式基本相同，但空腔22被保護層19完全填滿。
圖9及10為製造一套管狀貫穿接點16的處理步驟，其中，貫穿接點16在第一層6之區域內的橫截面小於在環形結構3之區域內的橫截面。圖9所示處理步驟中，第一層6中通向第二凹槽4的入孔20小於第二凹槽4的直徑。在此情況下，將金屬導電材料沈積於第二凹槽4之區域時通常會造成空腔22未被填滿的後果，參閱圖10。該實施方式之優點在於，可有效減小貫穿接點之導電材料與環形結構3之材料在熱膨脹係數方面的差別所導致的應力。
圖11為該具有套管狀貫穿接點16之構件的另一實施方式，其中，該套管形狀在第一層6之區域內的直徑小於在環形結構3之區域內 的直徑。此外，該套管狀貫穿接點16的內側覆蓋一保護層19，貫穿接點16的上緣24被該保護層填滿。貫穿接點16中還設有一未被填滿的空腔22。本實施例中之該未被填滿的空腔22被保護層19包圍。
該第二凹槽4具有較大直徑係有利之舉，具體視製造該低電阻貫穿接點16之技術而定。第二凹槽4係與凹槽2同時製成，因此，此時可穿過一柵格遮罩來去除第二凹槽4之區域內的基板材料。用封閉層9將柵格層7封閉後便可獲得一大體平坦的表面，以便重新施加相應之標準處理步驟，如藉由旋塗法鍍覆光阻劑。圖12示出該處理步驟的狀況。圖12所示佈置方案與圖1基本相同，但第二凹槽4的直徑較大，且第二凹槽4上設有柵格層7的一柵格結構8。
圖13及14為此前結合圖2及3所描述之製造圓柱形貫穿接點16的處理步驟。
圖15至17為製造貫穿接點的另一方案，其中，位於第二凹槽4之底部的區域內的電線12佈置在與第二凹槽4的界面上。該方法之優點在於，實施旨在製造第二凹槽4之工藝時，毋需為將通向電線12之接觸區曝露而去除第一隔離層11之材料或者僅需去除少量材料。為形成第一及第二凹槽2、4所採用的隔離溝槽工藝中止於電線12上。遂能加快該製造工藝。
圖18至20所示用於構建一具有空腔22之貫穿接點的處理步驟與圖1至3類似，其中，貫穿接點16在第一層之區域內的橫截面較環形結構3之區域有所減小。此外，在鍍覆該導電材料來製成貫穿接點16前將一第二隔離層25沈積於第一層6及第二凹槽4內。在此過程中亦將電線 12覆蓋。圖19所示之下一處理步驟中，將第二隔離層25從第一層6及電線12上去除。第二隔離層25可由一氧化物，如氧化矽製成。採用氧化矽時，可利用非等向性電漿蝕刻步驟將位於電線12之區域內以及第一層6之頂面上的第二隔離層25去除。位於環形結構3之內表面區域內的第二隔離層25保持不變。位於第一層6之貫通區域內的第二隔離層25同樣保持不變。再於該第二凹槽4內製成具有一空腔22的貫穿接點16。此外還沈積導電通路17並鍍覆保護層19。
透過上述方式製成一位於環形結構3中的絕緣貫穿接點16，參閱圖20。圖20所示貫穿接點具有空腔22。此種類型之貫穿接點16亦可具有其他前述形狀，具體視所選實施方式而定。第二隔離層25之優點在於，貫穿接點16與環繞之環形結構3絕緣。
如圖21所示，設置了第二隔離層25後，可在其所連貫的環形結構3中佈置多個貫穿接點16。圖21所示三個貫穿接點16之結構相同且彼此絕緣。該環形結構3之該等貫穿接點16可構成一與其他電路5(如一ASIC的電路部分)連接的電容器，具體視該等貫穿接點16所選的佈置方案而定。此外，每個貫穿接點16皆連接一專有的電線12。其中，額外所沈積的第二隔離層25及環形結構3的(例如)矽材料起電介體作用。藉由上述工藝能在基板1內構建電容值較高的圓柱電容器及平板電容器。該實施方式特別適用於將基板1構建為感測器晶圓。
圖22為佈置多個圖21所示貫穿接點16的示意圖，其中，該等貫穿接點16可形成一電容器且透過導電通路17與接合墊18連接。該等貫穿接點16之底面與佈置在第一隔離層11中的電線12連接，該等電線 並非一定要與電路5連接且起蝕刻中止層的作用。此種電容器結構例如能減小或消除入線中之輸往電路(如一ASIC)的干擾電壓。
如前所述，亦可採用相應設計方案及佈局方案來實現可整合於電路中的線圈。
圖23為具有多個貫穿接點16之環形結構3的實施方式，該等貫穿接點透過第二隔離層25與環形結構3絕緣。中央貫穿接點用作信號路徑，其側向之貫穿接點僅起屏蔽作用。唯有該中央貫穿接點16與電路5連接。作為設置兩個側向貫穿接點的替代方案，亦可設置更多環形包圍一中央貫穿接點且起屏蔽作用的側向貫穿接點。透過上述方式可實現一穿過基板1之圍繞一信號路徑佈置的電屏蔽件。亦可將環形結構3之位於該等設有第二隔離層25之貫穿接點16之間的材料去除，具體視所選實施方式而定。
圖24所示構件的實施方式與圖3所示實施方式基本相同，其中，在柵格層7與封閉層9之間，特別是在柵格結構8之區域內另設一第二柵格層26。其中，第二柵格層26的形狀可與柵格結構8或者與柵格層7類似或相同。第二柵格層26由導電材料，特別是金屬製成。作為設置兩個柵格層7、26的替代方案，亦可僅構建單獨一柵格層7，該柵格層由導電材料，特別是金屬構成且在柵格結構8之區域內緊貼基板1。採用該實施方式時需要注意，該貫穿接點與包圍該貫穿接點的基板1間不得存在短路。該金屬例如可為鋁銅混合物。採用該導電柵格層之優點在於，實施用於同時/同步製造凹槽2及第二凹槽4之隔離溝槽工藝時，所施加於金屬之柵格26的蝕刻作用遠小於設置一由絕緣材料，特別是氧化矽所構成的柵格8的 情況。在此情況下，該柵格之蝕刻孔的擴張程度極低，僅需少量封閉層9材料(特別是氧化物)便能將其封閉。該項優點在加大蝕刻深度及延長蝕刻時間方面尤為突出。
圖25為圖24所示實施方式的另一方案，其中，第二柵格層26透過一連接件與導電通路17連接。遂能為導電通路17與第二柵格層26實現電位均衡。圖25之另一特別之處在於，導電通路17的面積將整個凹槽2覆蓋。因此，導電通路17至少具有一圓形或角形區段。透過上述方式便能用導電通路17將柵格結構8及第二柵格層26覆蓋。此外，該面積較大的導電通路17用作阻擋層以防止水分侵入下方之第二凹槽。
圖26所示另一實施方式與圖25基本相同，其中，第二柵格層26與導電通路17電性分離且具有專有的接合墊27。在構件15之視圖上方為具有貫穿接點16及第二柵格層26之導電通路17的等效電路圖，其中，在導電通路17與該導電之第二柵格層之間存在電容C1。利用圖26所示裝置可構建一平面電容器結構，其主要由導電通路17與第二柵格層26構成。該電容器結構例如可用來對經由導電通路17及貫穿接點16輸往電路5(特別是一ASIC)的信號中的干擾信號進行抑制，可利用該用作電容器之對應電極的第二柵格層26進行抑制。
圖27所示另一實施方式與圖24之實施方式基本相同，但與圖24之實施方式不同，此處之貫穿接點16具有一空腔22。且此處之第二凹槽4的橫截面大於圖24所示第二凹槽4的橫截面。此外，柵格層7及第二柵格層26佈置於貫穿接點16之凸緣24區域內。在此情況下，第二柵格層26直接透過凸緣24與貫穿接點16導電連接。
孔口20及第二凹槽4採用較大寬度後，可透過CV法或ALD法將鎢、鋁等低電阻材料沈積至第二凹槽4內。該低電阻材料較佳積聚於該等表面上。實施該沈積製程，直至在該表面上生長了該第一及第二柵格層7、26。此種實施方式之優點在於，即使在孔口20較大的情況下也能達到形成第二凹槽4的較佳移除率並用該低電阻材料來封閉該第一及第二柵格結構8、26，而不必在基板1之表面上構建較大的表面形貌。採用該方案後，金屬化層之沈積完畢後便能應用標準光微影法對所鍍覆的金屬層實施結構化處理。
本發明之構件及方法可應用於所有採用倒裝晶片技術進行電接觸的產品。
該等附圖分別示出一環形結構3，其中，同時將多個具有貫穿接點的環形結構置入一半導體基板或者在一半導體基板中同時設有多個具有貫穿接點的環形結構。
該環形結構3並非一定要呈圓環形或圓形，其亦可呈任意形狀，此點適用於所有實施方式。同樣，該貫穿接點16亦可具有任意橫截面。

Claims (20)

  1. 一種構件(15)，包含一具有一貫穿接點(16)的半導體基板(1)，其中，該貫穿接點(16)被一凹槽(2)包圍，該半導體基板(1)的一第一面具有一第一層(6)，該第一層(6)在該第一面上將該凹槽(2)覆蓋，該半導體基板(1)的第二面具有一第二層(10)，該第二層(10)在該第二面上將該凹槽(2)覆蓋，該第一層(6)上設有一導電通路(17)，該導電通路與該貫穿接點(16)連接，其特徵在於，該貫穿接點(16)被一環形結構(3)包圍，其中，該環形結構(3)由該半導體基板(1)製成。
  2. 如申請專利範圍第1項之構件，其中，該第一層(6)至少部分在該凹槽(2)上以及/或者在該貫穿接點(16)之區域內具有一形式為柵格結構(7，26)之層。
  3. 如申請專利範圍第1項之構件，其中，該第一層(6)至少部分在該環形結構(3)上具有一形式為柵格結構(7，26)之層。
  4. 如前述申請專利範圍中任一項之構件，其中，該貫穿接點(16)呈套管狀。
  5. 如申請專利範圍第4項之構件，其中，該貫穿接點充填有一絕緣材料(19)。
  6. 如申請專利範圍第1至3項中任一項之構件，其中，該貫穿接點(16)具有一圓柱形空腔(22)。
  7. 如申請專利範圍第1至3項中任一項之構件，其中，該貫穿接點(16)的直徑在該第一層(6)之區域內有所加大或者有所減小。
  8. 如申請專利範圍第1至3項中任一項之構件，其中，該貫穿接點至少在 該環形結構(3)之區域內被一隔離層(25)包圍。
  9. 如申請專利範圍第3項之構件，其中，該柵格結構(6)佈置於該凹槽(2)上且與該環形結構(3)連接，該隔離層(9)佈置於該柵格結構上，至少部分在該柵格結構(6)與該隔離層之間佈置有一導電之第二柵格結構(26)，該第二柵格結構至少部分佈置於該第一柵格結構(6)上。
  10. 如申請專利範圍第9項之構件，其中，該第二柵格結構(26)與該貫穿接點(16)導電連接。
  11. 如申請專利範圍第9項之構件，其中，該第二柵格結構(26)與一接合墊(18，27)導電連接，且該第二柵格結構(26)與該貫穿接點(16)絕緣。
  12. 如申請專利範圍第1至3項中任一項之構件，其中，一導電之導電通路(17)佈置於該第一層(6)中或者佈置於其上，且一接合墊(18)與該貫穿接點(16)導電連接。
  13. 如申請專利範圍第1至3項中任一項之構件，其中，在該第二層(10)中設有一電線(12)，該電線(12)與一電路，特別是與該半導體基板(1)的一元件或者與該第二層(10)的一元件連接。
  14. 如申請專利範圍第13項之構件，其中，該電線(12)在該貫穿接點(16)之區域內一直延伸至該半導體基板與該第二層(10)之界面。
  15. 如申請專利範圍第1至3項中任一項之構件，其中，該環形結構(3)具有多個貫穿接點(16)。
  16. 如申請專利範圍第15項之構件，其中，該環形結構(3)中的該等貫穿接點(16)彼此絕緣。
  17. 如申請專利範圍第15項之構件，其中，該等貫穿接點(16)佈置為電容器及/或線圈以及/或者佈置為屏蔽元件。
  18. 如申請專利範圍第1至3項中任一項之構件，其中，該第二層(10)具有一包含至少一感測器結構之感測器層。
  19. 如申請專利範圍第11項之構件，其中，該導電通路(17)覆蓋該凹槽(2)。
  20. 一種製造一構件的方法，其中，提供一半導體基板，該半導體基板的一面具有一第二層，為該半導體基板的另一面設置一柵格結構，透過該柵格結構以同一工序在該半導體基板中同時製成一圓柱形凹槽及一包圍該圓柱形凹槽之環形凹槽，從而自該半導體基板中製成一環形結構，用一隔離層覆蓋該柵格結構，之後將該圓柱形凹槽上的該隔離層曝露，隨後將導電材料送入該圓柱形凹槽，至少對該環形結構的內壁及一導電通路的一區域實施沈積，該所送入的材料形成一貫穿接點，將該貫穿接點導電連接一電線。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6509635B2 (ja) * 2015-05-29 2019-05-08 東芝メモリ株式会社 半導体装置、及び、半導体装置の製造方法
DE102017205964A1 (de) * 2017-04-07 2018-10-11 Robert Bosch Gmbh Verfahren zur Herstellung einer leitfähigen Durchkontaktierung für ein Substrat sowie leitfähige Durchkontaktierung
WO2018221273A1 (ja) * 2017-06-02 2018-12-06 株式会社村田製作所 高周波モジュール及び通信装置
CN113424306B (zh) * 2018-12-17 2024-09-17 艾瑞科公司 三维电路的形成
CN109637808B (zh) * 2019-01-11 2024-02-23 芯百特微电子(无锡)有限公司 一种新型电容器及装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102372249A (zh) * 2010-08-13 2012-03-14 罗伯特·博世有限公司 用于在衬底中制造电敷镀通孔的方法以及具有电敷镀通孔的衬底

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949030A (en) * 1997-11-14 1999-09-07 International Business Machines Corporation Vias and method for making the same in organic board and chip carriers
SG111972A1 (en) * 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
US7205486B2 (en) * 2004-07-16 2007-04-17 Cardiac Pacemakers, Inc. Thermally isolated via structure
CN101573861B (zh) * 2005-05-18 2012-05-23 科隆科技公司 微机电换能器
WO2006123301A2 (en) * 2005-05-18 2006-11-23 Kolo Technologies, Inc. Micro-electro-mechanical transducers
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
DE102009045385B4 (de) 2009-10-06 2019-07-04 Robert Bosch Gmbh Verfahren zum Herstellen eines Durchkontaktes und entsprechendes mikromechanisches Bauelement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102372249A (zh) * 2010-08-13 2012-03-14 罗伯特·博世有限公司 用于在衬底中制造电敷镀通孔的方法以及具有电敷镀通孔的衬底

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