CN102468247B - 附着聚酰亚胺层的密封环结构 - Google Patents

附着聚酰亚胺层的密封环结构 Download PDF

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Abstract

本披露提供了半导体器件，包括：基板，具有密封环区域和电路区域；密封环结构，设置在密封环区域之上；第一钝化层，设置在密封环结构之上，第一钝化层具有在密封环结构之上的第一钝化层孔；以及金属焊盘，设置在第一钝化层之上，金属焊盘通过第一钝化层孔与密封环结构连接并且具有在第一钝化层孔之上的金属焊盘孔。该器件进一步包括：第二钝化层，设置在金属焊盘之上，第二钝化层具有在金属焊盘孔之上的第二钝化层孔；以及聚酰亚胺层，设置在第二钝化层之上，聚酰亚胺层填充第二钝化层孔，以在聚酰亚胺层的外部锥形边缘处形成聚酰亚胺根部。

Description

附着聚酰亚胺层的密封环结构
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
在半导体集成电路(IC)的设计和封装中，存在多个相关区域。需要防止湿气进入电路，这是因为：(1)湿气可能在氧化物中被捕获并且增加其介电常数；(2)湿气可以在栅氧化物中创建被捕获电荷中心，导致互补金属氧化物半导体(CMOS)晶体管中的阈值电压移位；(3)湿气可以在Si-栅氧化物界面处创建界面状态，通过增加的热电子磁化率导致晶体管寿命的减少；(4)湿气可能导致金属互连的腐蚀，降低了IC的可靠性；以及(5)当在Si-氧化物中被捕获时，湿气可以降低氧化物机械强度，并且由于拉伸应力，氧化物可能变得更易于裂化。离子杂质也可能破坏IC，因为离子杂质能在氧化硅中快速扩散。例如，离子杂质可能导致CMOS晶体管中的阈值电压不稳定并且改变离子杂质附近的Si表面的表面电势。分离相邻IC芯片的切割处理可能导致对IC的电势破坏。而且，随后的湿蚀刻和/或固化处理可能导致层剥落。
在工业中使用密封环来保护IC不受湿气劣化、离子杂质、和切割处理，但是希望作出改进。特别地，随后的湿蚀刻和固化处理可能导致由于聚酰亚胺层界面处的应力诱因和化学侵蚀(例如，稀释HF)产生的密封环之上的聚酰亚胺层的剥离。从而，希望半导体器件制造的改进方法和由这种方法制造的器件。
发明内容
根据本发明的一个方面，本发明提供一种半导体器件，该器件包括：基板，具有密封环区域和电路区域；密封环结构，设置在所述密封环区域之上；第一钝化层，设置在所述密封环结构之上，所述第一钝化层具有在所述密封环结构之上的第一钝化层孔；金属焊盘，设置在所述第一钝化层之上，所述金属焊盘通过所述第一钝化层孔与所述密封环结构连接并且具有在所述第一钝化层孔之上的金属焊盘孔；第二钝化层，设置在所述金属焊盘之上，所述第二钝化层具有在所述金属焊盘孔之上的第二钝化层孔；以及聚酰亚胺层，设置在所述第二钝化层之上，所述聚酰亚胺层填充所述第二钝化层孔，以在所述聚酰亚胺层的外部锥形边缘处形成聚酰亚胺根部。
优选地，所述密封环结构由设置在所述电路区域周围的金属层的叠层构成。
优选地，所述金属焊盘与通过所述第一钝化层孔暴露的所述密封环结构的顶部金属层接触。
优选地，所述第一钝化层由氧化硅或氮化硅形成，所述第二钝化层由氮化硅或氧化硅形成。
优选地，所述第一钝化层和所述第二钝化层由相同材料构成。
优选地，所述聚酰亚胺层具有约5μm至约10μm之间的厚度。
优选地，所述聚酰亚胺层的所述外部锥形边缘与水平线成约70度至约75度之间的角度。
优选地，该半导体器件进一步包括：多个第一钝化层孔，在所述密封环结构之上；多个金属焊盘孔，在所述多个第一钝化层孔之上；多个第二钝化层孔，在所述多个金属焊盘孔之上；以及多个聚酰亚胺根部，设置在所述多个金属焊盘孔之上。
根据本发明的另一方面，提供一种半导体器件，包括：基板，具有密封环区域和电路区域；密封环结构，设置在所述密封环区域之上；第一钝化层，设置在所述密封环结构之上，所述第一钝化层具有在所述密封环结构之上的第一钝化层孔；金属焊盘，设置在所述第一钝化层之上，所述金属焊盘通过所述第一钝化层孔与所述密封环结构连接并且具有在所述第一钝化层孔之上的金属焊盘孔；第二钝化层，设置在所述金属焊盘之上，所述第二钝化层具有使所述金属焊盘孔暴露的第二钝化层孔；以及聚酰亚胺层，设置在所述第二钝化层之上，所述聚酰亚胺层填充所述第二钝化层孔，以形成与所述金属焊盘接触的聚酰亚胺根部。
优选地，所述密封环结构由设置在所述电路区域周围的金属层的叠层构成。
优选地，所述金属焊盘与通过所述第一钝化层孔暴露的所述密封环结构的顶部金属层接触。
优选地，分别地，所述第一钝化层由氧化硅或氮化硅形成，并且所述第二钝化层由氮化硅或氧化硅形成。
优选地，所述第一钝化层和所述第二钝化层由相同材料构成。
根据本发明的再一方面，提供一种制造半导体器件的方法，所述方法包括：提供具有密封环区域和电路区域的基板；在所述密封环区域之上形成密封环结构；在所述密封环结构之上形成第一钝化层；在所述第一钝化层中形成所述密封环结构之上的第一钝化层孔；在所述第一钝化层孔之上形成金属焊盘，以将所述金属焊盘与通过所述第一钝化层孔暴露的所述密封环结构连接；在所述金属焊盘中形成在所述第一钝化层孔之上的金属焊盘孔；在所述金属焊盘之上形成第二钝化层；在所述第二钝化层中形成在所述金属焊盘孔之上的第二钝化层孔；以及在所述第二钝化层之上形成聚酰亚胺层，所述聚酰亚胺层填充所述第二钝化层孔，以在所述聚酰亚胺层的外部锥形边缘处形成聚酰亚胺根部。
优选地，所述方法进一步包括：在所述密封环结构之上形成多个第一钝化层孔；在所述多个第一钝化层孔之上形成多个金属焊盘孔；在所述多个金属焊盘孔之上形成多个第二钝化层孔；以及形成设置在所述多个金属焊盘孔之上的多个聚酰亚胺根部。
根据本发明的又一方面，提供一种制造半导体器件的方法，所述方法包括：提供具有密封环区域和电路区域的基板；在所述密封环区域之上形成密封环结构；在所述密封环结构之上形成第一钝化层；在所述第一钝化层中形成在所述密封环结构之上的第一钝化层孔；在所述第一钝化层孔之上形成金属焊盘，以将所述金属焊盘与通过所述第一钝化层孔暴露的所述密封环结构连接；在所述金属焊盘中形成在所述第一钝化层孔之上的金属焊盘孔；在所述金属焊盘之上形成第二钝化层；在所述第二钝化层中形成使所述金属焊盘孔暴露的第二钝化层孔；以及在所述第二钝化层之上形成聚酰亚胺层，所述聚酰亚胺层填充所述第二钝化层孔和所述金属焊盘孔，以形成与所述金属焊盘接触的聚酰亚胺根部。
优选地，所述金属焊盘与通过所述第一钝化层孔暴露的所述密封环结构的顶部金属层接触。
附图说明
当读取附图时，本公开的各个方面可以从以下详细描述最好地理解。需要强调，根据工业中的标准实践，多种特征不按比例绘制。实际上，为了清楚地说明，多种特征的尺寸可以任意地增加或减小。
图1是示出根据本披露的多个方面的用于制造具有密封环结构的半导体器件的方法的流程图，其中，密封环结构具有用于防止聚酰亚胺层剥离的聚酰亚胺层根部。
图2是示出根据本披露的多个方面的用于制造具有密封环结构的半导体器件的另一方法的流程图，其中，密封环结构具有用于防止聚酰亚胺层剥离的聚酰亚胺层根部。
图3是根据本披露的多个方面的具有密封环结构的集成电路(IC)的俯视图。
图4和图5是根据本披露的多个方面的沿着可选密封环部分的图3中的线I-I′的横截面图。
图6A至图6D是根据本披露的实施例的图4中的半导体器件在多个制造阶段的横截面图。
图7A至图7D是根据本披露的另一实施例的图5中的半导体器件在多个制造阶段的横截面图。
具体实施方式
将明白，以下披露提供用于实现本发明的不同特征的多个不同实施例或实例。以下描述组件和布置的特定实例以简化本披露。当然，这仅是实例并且不用于限制。而且，以下描述中的第一特征在第二特征之上、上面或上形成可以包括第一和第二特征直接接触形成的实施例，并且还可以包括附加特征可以插入第一和第二特征之间形成的实施例，使得第一和第二特征不直接接触。为了简单和清楚，多个特征可以按不同比例任意地绘制。
参考附图，图1示出根据本披露的多个方面的用于制造具有密封环结构的半导体器件的方法100的流程图，其中，密封环结构具有用于基本上防止聚酰亚胺层在随后的湿蚀刻和/或固化处理中剥离的聚酰亚胺层根部。图2是示出根据本披露的多个方面的用于制造具有密封环结构的另一半导体器件的方法200的流程图，其中，密封环结构具有用于防止聚酰亚胺层剥离的聚酰亚胺层根部。图3是根据本披露的多个方面的包括集成电路(IC)芯片和IC芯片周围的密封环结构的半导体器件300A或300B的俯视图。图4和图5是根据本披露的多个方面沿着图3中的线I-I′的可选密封环部分的横截面图。图6A至图6D是根据本披露的实施例的图4中的半导体器件在多个制造阶段的横截面图。图7A至图7D是根据本披露的另一实施例的图5中的半导体器件在多个制造阶段的横截面图。
注意，为了简单和清楚起见，类似特征可以被类似地编号。进一步注意，可以用CMOS处理流程制造半导体器件300A/300B的一部分。从而，应该理解，可以在图1的方法100和/或图2的方法200之前、期间、以及之后提供附加处理，以及在此仅简单地描述一些其他处理。半导体器件300A/300B可以被制造为包括具有层间电介质(ILD)(诸如，在另一实例中为低-k金属间电介质(IMD))的背面照明(BSI)器件。
现在参考图1，方法100开始于框102，其中，提供具有密封环区域和电路区域的半导体基板。在一个实例中，密封环区域形成在电路区域周围，并且密封环区域用于形成其上的密封环结构，并且电路区域用于至少在其中形成晶体管器件。方法100继续到框104，其中，集成电路形成在电路区域中并且密封环结构形成在密封环区域之上。方法100继续至框106，其中，第一钝化层形成在密封环区域中的密封环结构之上，并且方法100继续至框108，其中，在密封环结构之上的第一钝化层中蚀刻第一钝化层孔。在一个实施例中，第一钝化层孔邻近密封环结构的外侧。方法继续至框110，其中，金属焊盘形成在第一钝化层孔中，以将金属焊盘连接至密封环结构，并且在框112处，金属焊盘孔形成在第一钝化层孔之上。在框114处，第二钝化层形成在金属焊盘之上，并且在框116，在金属焊盘孔之上的第二钝化层中形成第二钝化层孔。在框118处，聚酰亚胺层形成在第二钝化层孔之上和其中，以在聚酰亚胺层的外部锥形边缘处形成聚酰亚胺根部。在方法100的步骤之前、期间、或之后还可以提供其他层、线、通孔、以及结构。在一个实例中，背面处理可能发生。有利地，由于根据本披露形成聚酰亚胺层根部，可以基本防止聚酰亚胺层在随后湿蚀刻和/或固化处理中剥落。
现在参考图2，方法200开始于框102并且继续到框104和106，与图1的方法100中的步骤基本相同。在框102处，提供具有密封环区域和电路区域的半导体基板。在一实施例中，密封环区域形成在电路区域周围，并且密封环区域用于在其上形成密封环结构，并且电路区域用于至少在其中形成晶体管器件。在框104处，集成电路形成在电路区域之上，并且密封环结构形成在密封环区域之上，并且在框106处，在密封环区域中的密封环结构之上形成第一钝化层。在框208处，第一钝化层孔形成在密封环结构之上，但是在该实施例中，第一钝化层孔与密封环结构的外侧分离设置。在步骤210处，金属焊盘形成在第一钝化层孔之上，以将金属焊盘连接至密封环结构，并且在步骤212处，金属焊盘孔形成在第一钝化层孔之上。在步骤214处，第二钝化层形成在金属焊盘之上，并且在步骤216处，形成使金属焊盘孔暴露的第二钝化层孔。在步骤218处，聚酰亚胺层形成在第二钝化层之上，填充第二钝化层孔和金属焊盘孔，以形成与金属焊盘接触的聚酰亚胺根部。有利地，由于根据本披露形成聚酰亚胺层根部，可以基本防止聚酰亚胺层在随后湿蚀刻和/或固化处理中剥离。
现在参考图3，示出了根据本披露的多个方面的器件300A或300B的俯视图，器件300A或300B包括集成电路(IC)芯片302、IC芯片302周围的密封环结构310、以及在其间的组件隔离区304。根据本披露的实施例，在图4和图5中示出了沿着线I-I′的密封环区域的可选横截面图。
现在结合图1和图3参考图4，示出了根据图1的方法100的半导体器件300A在一个制造阶段的实施例的横截面图。半导体器件300A可以包括半导体基板402，诸如具有密封环区域310和围绕电路区域中的IC芯片302的组件隔离区304的硅基板(例如，p-掺杂基板)。在一个实施例中，密封环区域310形成在电路区域周围，并且密封环区域用于在其上形成密封环结构，并且电路区域用于至少在其中形成晶体管器件。基板402可选地可以包括硅锗、砷化硅、或其他合适的半导体材料。基板402可以进一步包括掺杂区域，诸如P-阱、N-阱、和/或诸如P+掺杂有源区的掺杂有源区。一方面，掺杂有源区可以设置在其他区域内。基板402可以进一步包括其他特征，诸如埋入层和/或外延层。而且，基板402可以为绝缘体上半导体，诸如绝缘体上硅(SOI)。在其他实施例中，半导体基板402可以包括掺杂的外延层、梯度半导体层、和/或可以进一步包括叠加在不同类型的另一半导体层之上的半导体层，诸如在硅锗层之上的硅层。在其他实例中，化合物半导体基板可以包括多层硅结构，或者硅基板可以包括多层化合物半导体结构。
器件300A可以进一步包括隔离结构，诸如形成在基板402中的浅沟槽隔离(STI)结构元件或LOCOS结构元件，用于隔离有源区和基板的其他区域。在一个实例中，有源区可以被构造为NMOS器件(例如，nFET)或PMOS器件(例如，pFET)。
器件300A可以进一步包括叠加在基板402之上的虚拟栅结构和/或栅结构(未示出)，其可以由多个材料层并且通过多个蚀刻/图案化技术形成在器件300A的多个区域之上。
器件300A进一步包括连接杆404，以将有源区电连接至随后形成的密封环结构412。注意，可以在密封环区域中提供其他层，以在密封环结构之上和/或之下形成多个结构元件，诸如钝化层、氮化层、和由CVD、旋涂技术或类似技术沉积的聚酰亚胺层。
半导体基板402可以进一步包括下卧层、覆盖层、器件、接口以及形成于先前处理步骤期间或形成于随后处理步骤(诸如通过背面处理)期间的其他特征。
器件300A包括在密封环区域310中设置在基板402之上的密封环结构412。密封环结构412可以由多个堆叠导电层408和通过电介质层406设置的通孔层410构成。在一个实例中，密封环结构412可以具有在约5微米至约15微米之间的宽度。密封环结构412进一步由邻近芯片边缘和位置线的外部或外侧以及邻近组件隔离区304和电路区域的内部或内侧构成。
器件300A进一步包括设置在密封环结构412之上的第一钝化层414。在一个实例中，可以通过高纵横比处理(HARP)和/或高密度等离子体(HDP)CVD处理沉积第一钝化层414。可以使用其他沉积技术。在一个实例中，第一钝化层414包括电介质并且为氧化硅或氮化硅中之一。第一钝化层414包括在密封环结构412之上的两个第一钝化层孔416a、416b。第一钝化层孔416a在密封环结构412接近芯片边缘和位置线(scribe line)的外侧处，并且第一钝化层孔416b在密封环结构412接近组件隔离区和电路区域的内侧处。可以使用多种图案化和蚀刻技术和处理形成第一钝化层孔416a、416b。
器件300A进一步包括设置在第一钝化层414之上的金属焊盘418，填充第一钝化层孔416a、416b以将金属焊盘418连接至密封环结构412，并且在一个实例中，金属焊盘418与密封环结构412的上部金属层408a连接。在一个实例中，金属焊盘418可以由铝构成，并且密封环结构的金属层可以由铜构成。其他金属可以应用并且可以被使用。金属焊盘418包括分别在第一钝化层孔416a和416b之上的金属焊盘孔420a和420b。
器件300A进一步包括设置在密封环结构412、第一钝化层414、以及金属焊盘418之上的第二钝化层422。第二钝化层422包括分别在金属焊盘孔420a和430b以及第一钝化层孔416a和416b之上的第二钝化层孔424a和424b。在一个实例中，第二钝化层422包括电介质，并且为氮化硅或氧化硅中之一。在还有的另一实例中，第一钝化层414由氧化硅或氮化硅形成，并且第二钝化层422由氮化硅或氧化硅形成。在还有的另一实例中，第一钝化层414和第二钝化层422可以由相同材料构成。
器件300A进一步包括设置在密封环结构412和第二钝化层422之上，填充第二钝化层孔424a和424b以形成聚酰亚胺根部430a和430b的聚酰亚胺层426。聚酰亚胺层426包括外部锥形边缘428，在一个实例中，该外部锥形边缘与水平线“y”成约70度至约75度之间的角度，并且与水平线“x”成约105度和约110度之间的余角。在一个实施例中，聚酰亚胺层426的外部锥形边缘428以一个角度逐渐减小以在远离芯片边缘或位置线并且朝向组件隔离区域或电路区域垂直延伸。。聚酰亚胺根部430a设置在聚酰亚胺层426的外部锥形边缘428处。有利地，利用聚酰亚胺层的外部边缘的较大垂直角减小了聚酰亚胺收缩力和/或剥离效应。在一个实例中，聚酰亚胺层426进一步具有从第二钝化层422开始约5微米至约10微米的厚度。有利地，通过减小聚酰亚胺层的厚度，减小了聚酰亚胺收缩力和/或剥离效应。而且，在聚酰亚胺层426和第二钝化层422之间的界面处的多个聚酰亚胺根部改善了聚酰亚胺层到第二钝化层422的附着性并且减小了剥离效应。
多个钝化层、金属焊盘、以及聚酰亚胺层可以经历图案化和蚀刻步骤，以形成所期望的结构轮廓。如上所述，器件300A可以经历进一步处理，以形成多个结构元件，诸如触点/通孔、互连金属层、层间电介质、钝化层、背面处理等，以形成现有技术中已知的半导体电路。
现在结合图2和图3参考图5，示出了根据图2的方法200的半导体器件300B在一个制造阶段的实施例的横截面图。一些结构基本类似于图4中描述的实施例，并且，此处不重复周知结构的描述，尽管周知结构在本实施例中全部可应用。。
在本实施例中，半导体器件300B包括具有密封环区域310和电路区域中围绕IC芯片302的组件隔离区304的半导体基板402。在一个实施例中，密封环区域310围绕电路区域形成，并且密封环区域用于在其上形成密封环结构，并且电路区域用于至少在其中形成晶体管器件。
器件300B包括在密封环区域310中设置在基板402之上的密封环结构412。在一个实例中，密封环结构412可以由多个堆叠的导电层408和通过电介质层406设置的通孔层410构成，并且可以具有约5微米至约15微米的宽度。密封环结构412进一步由邻近芯片边缘和位置线的外部或外侧以及邻近组件隔离区304和电路区域的内部或内侧构成。
器件300B进一步包括设置在密封环结构412之上的第一钝化层514。在一个实例中，可以通过高纵横比处理(HARP)和/或高密度等离子体(HDP)CVD处理沉积第一钝化层514。在一个实例中，第一钝化层514包括电介质，并且为氧化硅或氮化硅中之一。第一钝化层514包括形成在密封环结构412之上的第一钝化层孔516。在本实施例中，第一钝化层孔516集中地设置在密封环结构412之上。
器件300B进一步包括在第一钝化层514之上的金属焊盘518，填充第一钝化层孔516，以将金属焊盘518连接至密封环结构412，并且在一个实例中，金属焊盘518连接至密封环结构412的上部金属层408a。在一个实例中，金属焊盘518可以由铝构成，并且密封环结构的金属层可以由铜构成。可应用其他金属。金属焊盘518包括在第一钝化层孔516之上的金属焊盘孔520。
器件300B进一步包括设置在密封环结构412、第一钝化层514、以及金属焊盘518之上的第二钝化层522。第二钝化层522包括在金属焊盘孔520和第一钝化层孔516之上的第二钝化层孔524。在本实施例中，第二钝化层孔524使金属焊盘和金属焊盘孔520暴露。在一个实例中，第二钝化层522包括电介质并且为氮化硅或氧化硅中之一。在还有的另一实例中，第一钝化层514由氧化硅或氮化硅形成，并且第二钝化层522由氮化硅或氧化硅形成。在还有的另一实例中，第一钝化层514和第二钝化层522可以由相同材料构成。
器件300B进一步包括在密封环结构412和第二钝化层522之上的聚酰亚胺层526，填充第二钝化层孔524和金属焊盘孔520，以形成与金属焊盘518接触的聚酰亚胺根部530。。有利地，与金属焊盘接触的这种聚酰亚胺根部改善了聚酰亚胺层到第二钝化层的附着性并且减小了剥离效应。
多个钝化层、金属焊盘、以及聚酰亚胺层均可以经过图案化和蚀刻步骤，以形成期望的结构外形。如上所述，器件300B可以经过进一步处理，以形成多个结构元件，诸如触点/通孔、互连金属层、层间电介质、钝化层、背面处理等，以形成现有技术中已知的半导体电路。
有利地，根据上述本披露形成的聚酰亚胺层根部基本防止了聚酰亚胺层在随后的湿蚀刻和/或固化处理中剥离。而且，根据上述本披露形成的金属焊盘可以基本防止芯片切割剥离效应(saw peeling effect)，从而避免内部电路器件层剥离。
现在结合图1和图3参考图6A至图6D，示出了根据本披露的实施例的图4中的半导体器件300A在多个制造阶段的横截面图。
图6A示出了基板402、密封环区域之上的密封环结构412、以及密封环结构412之上第一钝化层414的形成。在一个实例中，可以通过高纵横比处理(HARP)和/或高密度等离子体(HDP)CVD处理沉积第一钝化层414。可以使用其他可应用处理。在一个实例中，第一钝化层414包括电介质，并且为氧化硅或氮化硅中之一。第一钝化层414包括形成在密封环结构412之上的两个第一钝化层孔416a、416b。第一钝化层孔416a形成在密封环结构412的外侧处，并且第一钝化层孔416b形成在密封环结构412的内侧。可以通过多种可应用图案化和蚀刻技术形成孔416a和416b。
图6B示出在第一钝化层414之上和孔416a、416b中进行以形成金属焊盘418的金属的沉积和蚀刻。第一钝化层孔416a、416b邻近密封环结构412的上部金属层408a，并且金属焊盘418与上部金属层408a直接连接。金属焊盘418分别包括第一钝化层孔416a和416b之上的金属焊盘孔420a和420b。可以通过金属的沉积技术(其在第一钝化层孔之上形成金属焊盘418)形成金属焊盘孔420a、420b，或者可以通过图案化和蚀刻技术形成金属焊盘孔。
图6C示出第一钝化层414和金属焊盘418之上的第二钝化层422的形成。第二钝化层孔424a和424b分别形成在金属焊盘孔420a和430b以及第一钝化层孔416a和416b之上。在一个实例中，第二钝化层422包括电介质并且为氮化硅或氧化硅中之一。在还有的另一实例中，第一钝化层414由氧化硅或氮化硅形成，并且第二钝化层422由氮化硅或氧化硅形成。在还有的另一实例中，第一钝化层414和第二钝化层422可以由相同材料构成。可以通过高纵横比处理(HARP)和/或高密度等离子体(HDP)CVD处理沉积第二钝化层422。可以使用其他可应用处理。可以通过将钝化层沉积形成孔424a和424b，或者可以使用多种可应用的图案化和蚀刻技术。
图6D示出在密封环结构412和第二钝化层422之上形成填充第二钝化层孔424a和424b以形成聚酰亚胺根部430a和43ab的聚酰亚胺层426。聚酰亚胺层426被形成为包括外部锥形边缘428，在一个实例中，外部锥形边缘与水平线“y”成约70度至约75度之间的角度，并且与水平线“x”成约105度至约110度之间的角度。聚酰亚胺根部430a设置在聚酰亚胺层426的外部锥形边缘428处。有利地，通过聚酰亚胺外部边缘的较大垂直角度，减小了聚酰亚胺收缩力和/或剥离效应。在一个实例中，聚酰亚胺层426被形成为从第二钝化层422开始具有约5微米至约10微米的厚度。有利地，通过减小聚酰亚胺层的厚度，减小了聚酰亚胺收缩力和/或剥离效应。而且，在聚酰亚胺层426和第二钝化层422之间的界面处形成多个聚酰亚胺根部，改善了聚酰亚胺层的附着并且减小了剥离效应。可以通过多种沉积技术形成聚酰亚胺层526。
多个钝化层、金属焊盘、聚酰亚胺层可以经过图案化和蚀刻步骤，以形成所需的结构外形。如上所述，器件300A可以经过进一步处理，以形成多个结构元件，诸如触点/通孔、互连金属层、层间电介质、钝化层、背面处理等，以形成现有技术中已知的半导体电路。
现在结合图2和图3参考图7A至图7D，示出根据本披露的实施例的图5中的半导体器件300B在多个制造阶段的横截面图。
图7A示出具有密封环区域310和电路区域中围绕IC芯片302的组件隔离区域304的半导体基板402的形成。在一个实施例中，密封环区域310形成在电路区域周围，并且密封环区域用于在其上形成密封环结构，并且电路区域用于至少在其中形成晶体管器件。密封环结构412形成在密封环区域310中的基板402之上。在一个实例中，密封环结构412可以由通过电介质层406设置的多个堆叠的导电层408和通孔层410构成，并且可以具有约5微米至约15微米之间的宽度。密封环结构412进一步形成为包括邻近芯片边缘和位置线的外部或外侧以及邻近组件隔离区304和电路区域的内部或内侧。
第一钝化层514形成在密封环结构412之上，在一个实例中，通过高纵横比处理(HARP)和/或高密度等离子体(HDP)CVD处理沉积。可以使用其他可应用沉积技术。在一个实例中，第一钝化层514包括电介质并且为氧化硅或氮化硅中之一。第一钝化层孔516形成在密封环结构412之上，并且在本实施例中，第一钝化层孔516集中地形成在密封环结构412之上。可以使用传统图案化和蚀刻技术形成第一钝化层孔516。
图7B示出在第一钝化层514之上形成金属焊盘518，填充第一钝化层孔516，以将金属焊盘518连接至密封环结构412。在一个实例中，金属焊盘518连接至密封环结构412的上部金属层408a。在一个实例中，金属焊盘518由铝构成，并且密封环结构的金属层可以由铜构成。可以应用其他金属。金属焊盘孔520形成在第一钝化层孔516之上，通过在第一钝化层孔515之上的沉积技术形成，或者通过已知的图案化和蚀刻技术形成。
图7C示出第二钝化层522在密封环结构412、第一钝化层514、以及金属焊盘518之上的形成。第二钝化层孔524形成在金属焊盘孔520和第一钝化层孔516之上。在本实施例中，第二钝化层孔524被形成使得金属焊盘和金属焊盘孔520暴露。在一个实例中，第二钝化层522包括电介质并且为氮化硅或氧化硅中之一。在还有的另一实例中，第一钝化层514由氧化硅或氮化硅形成，第二钝化层522由氮化硅或氧化硅形成。在还有的另一实例中，第一钝化层514和第二钝化层522可以由相同材料形成。在一个实例中，可以通过高纵横比处理(HARP)和/或高密度等离子体(HDP)CVD)处理沉积第二钝化层522。可以使用其他可应用沉积技术。可以使用传统图案化和蚀刻技术来形成第二钝化层孔524。
图7D示出在密封环结构412和第二钝化层522之上形成聚酰亚胺层526，填充第二钝化层孔524和金属焊盘孔520以形成与金属焊盘518接触的聚酰亚胺根部530。有利地，与金属焊盘接触的这种聚酰亚胺根部改善了聚酰亚胺层到第二钝化层的附着并且减小了剥离效应。
多个钝化层、金属焊盘、以及聚酰亚胺层可以经过图案化和蚀刻步骤，以形成所需的结构外形。如上所述，器件300B可以经过进一步处理，以形成多个特征，诸如触点/通孔、互连金属层、层间电介质、钝化层、背面处理等，以形成现有技术中已知的半导体电路。
本披露提供了多个不同实施例和方法、技术，并且本披露的结构可以在CMOS图像传感器(CIS)背面照明(BSI)产品以及需要晶圆粘着处理的产品(诸如，微电子机械系统(MEMS，或微机电系统)产品)中使用。而且，半导体器件可以被形成为具有连接至密封环结构的前侧金属焊盘、连接至密封环结构的背面金属焊盘、或连接至密封环结构的两面金属焊盘。
本披露的更广泛形式之一涉及半导体器件。该半导体器件包括：基板，具有密封环区域和电路区域；密封环结构，设置在密封环区域之上；第一钝化层，设置在密封环结构之上，第一钝化层具有在密封环结构之上的第一钝化层孔；以及金属焊盘，设置在第一钝化层之上，金属焊盘通过第一钝化层孔与密封环结构连接并且具有在第一钝化层孔之上的金属焊盘孔。该器件进一步包括：第二钝化层，设置在金属焊盘之上，第二钝化层具有在金属焊盘孔之上的钝化层孔；以及聚酰亚胺层，设置在第二钝化层之上，聚酰亚胺层填充第二钝化层孔以在聚酰亚胺层的外部锥形边缘处形成聚酰亚胺根部。
本披露的更广泛形式中的另一个涉及半导体器件，该半导体器件包括：基板，具有密封环区域和电路区域；密封环结构，设置在密封环区域之上；第一钝化层，设置在密封环结构之上，第一钝化层具有在密封环结构之上的第一钝化层孔；以及金属焊盘，设置在第一钝化层之上，金属焊盘通过第一钝化层孔与密封环结构连接并且具有在第一钝化层孔之上的金属焊盘孔。该器件进一步包括：第二钝化层，设置在金属焊盘之上，第二钝化层具有使金属焊盘孔暴露的第二钝化层孔；以及聚酰亚胺层，设置在第二钝化层之上，聚酰亚胺层填充第二钝化层孔，以形成与金属焊盘接触的聚酰亚胺根部。
本披露的更广泛形式中的另一个涉及制造半导体器件的方法。该方法包括：提供具有密封环区域和电路区域的基板；在密封环区域之上形成密封环结构；在密封环结构之上形成第一钝化层；以及在第一钝化层中形成密封环结构之上的第一钝化层孔。该方法进一步包括：在第一钝化层孔之上形成金属焊盘，以使金属焊盘连接至通过第一钝化层孔暴露的密封环结构；在金属焊盘中形成第一钝化层孔之上的金属焊盘孔；在金属焊盘之上形成第二钝化层；在第二钝化层中形成在金属焊盘孔之上的第二钝化层孔；以及在第二钝化层之上形成聚酰亚胺层，聚酰亚胺层填充第二钝化层孔，以在聚酰亚胺层的外部锥形边缘处形成聚酰亚胺根部。
本披露的更广泛形式中的另一个涉及制造半导体器件的方法。该方法包括：提供具有密封环区域和电路区域的基板；在密封环区域之上形成密封环结构；在密封环结构之上形成第一钝化层；以及在第一钝化层中形成在密封环结构之上的第一钝化层孔。该方法进一步包括：在第一钝化层孔之上形成金属焊盘，以将金属焊盘连接至通过第一钝化层孔暴露的密封环结构；在金属焊盘中形成第一钝化层孔之上的金属焊盘孔；在金属焊盘之上形成第二钝化层，在第二钝化层中形成使金属焊盘孔暴露的第二钝化层孔；以及在第二钝化层之上形成聚酰亚胺层，聚酰亚胺层填充第二钝化层孔和金属焊盘孔，以形成与金属焊盘接触的聚酰亚胺根部。
以上描述了多个实施例的特征，使得本领域技术人员可以更好地理解以下详细描述。本领域技术人员将认识到，可以容易地使用本披露用作用于设计或修改用于实现与在此引入的实施例相同的目的和/或实现相同优点的其他处理和结构的基础。本领域技术人员还将认识到，这种等效结构不脱离本披露的精神和范围，并且在不脱离本披露的精神和范围的情况下，他们可以作出多种修改、替换和改变。

Claims (12)

1.一种半导体器件，包括：
基板，具有密封环区域和电路区域；
密封环结构，设置在所述密封环区域之上；
第一钝化层，设置在所述密封环结构之上，所述第一钝化层具有在所述密封环结构之上的第一钝化层孔；
金属焊盘，设置在所述第一钝化层之上，所述金属焊盘通过所述第一钝化层孔与所述密封环结构连接并且具有在所述第一钝化层孔之上的金属焊盘孔；
第二钝化层，设置在所述金属焊盘之上，所述第二钝化层具有在所述金属焊盘孔之上的第二钝化层孔；以及
聚酰亚胺层，设置在所述第二钝化层之上，所述聚酰亚胺层填充所述第二钝化层孔，以在所述聚酰亚胺层的外部锥形边缘处形成聚酰亚胺根部，所述外部锥形边缘以一个角度朝向电路区域延伸。
2.根据权利要求1所述的半导体器件，其中，所述密封环结构由设置在所述电路区域周围的金属层的叠层构成。
3.根据权利要求1所述的半导体器件，其中，所述金属焊盘与通过所述第一钝化层孔暴露的所述密封环结构的顶部金属层接触。
4.根据权利要求1所述的半导体器件，其中，所述第一钝化层由氧化硅或氮化硅形成，所述第二钝化层由氮化硅或氧化硅形成。
5.根据权利要求1所述的半导体器件，其中，所述第一钝化层和所述第二钝化层由相同材料构成。
6.根据权利要求1所述的半导体器件，其中，所述聚酰亚胺层具有约5μm至约10μm之间的厚度。
7.根据权利要求1所述的半导体器件，其中，所述聚酰亚胺层的所述外部锥形边缘与水平线成约70度至约75度之间的角度。
8.根据权利要求1所述的半导体器件，进一步包括：
多个第一钝化层孔，在所述密封环结构之上；
多个金属焊盘孔，在所述多个第一钝化层孔之上；
多个第二钝化层孔，在所述多个金属焊盘孔之上；以及
多个聚酰亚胺根部，设置在所述多个金属焊盘孔之上。
9.一种制造半导体器件的方法，所述方法包括：
提供具有密封环区域和电路区域的基板；
在所述密封环区域之上形成密封环结构；
在所述密封环结构之上形成第一钝化层；
在所述第一钝化层中形成所述密封环结构之上的第一钝化层孔；
在所述第一钝化层孔之上形成金属焊盘，以将所述金属焊盘与通过所述第一钝化层孔暴露的所述密封环结构连接；
在所述金属焊盘中形成在所述第一钝化层孔之上的金属焊盘孔；
在所述金属焊盘之上形成第二钝化层；
在所述第二钝化层中形成在所述金属焊盘孔之上的第二钝化层孔；以及
在所述第二钝化层之上形成聚酰亚胺层，所述聚酰亚胺层填充所述第二钝化层孔，以在所述聚酰亚胺层的外部锥形边缘处形成聚酰亚胺根部，所述外部锥形边缘以一个角度朝向电路区域延伸。
10.根据权利要求9所述的方法，其中，所述聚酰亚胺层被形成为具有约5μm至约10μm之间的厚度。
11.根据权利要求9所述的方法，其中，所述聚酰亚胺层被形成为使所述聚酰亚胺层的所述外部锥形边缘与水平线成约70度至约75度之间的角度。
12.根据权利要求9所述的方法，进一步包括：
在所述密封环结构之上形成多个第一钝化层孔；
在所述多个第一钝化层孔之上形成多个金属焊盘孔；
在所述多个金属焊盘孔之上形成多个第二钝化层孔；以及
形成设置在所述多个金属焊盘孔之上的多个聚酰亚胺根部。
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