JP4828537B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、複数枚のチップを積層して貼り合わせた３次元構造の半導体装置に適用して有効な技術に関するものである。
３次元構造の半導体装置は、半導体活性層を多層に積み重ねた構造に３次元的に半導体素子を集積化することにより、２次元構造の半導体装置が直面する種々の障壁、例えばリソグラフィ技術の限界、配線抵抗の増大や寄生効果による動作速度の飽和傾向、素子寸法の微細化による高電界効果等を回避し、集積度の向上を維持する有力な構造として注目されている。
３次元構造の半導体装置については、例えば特開平１１−２６１０００号公報（特許文献１）および特開２００２−３３４９６７号公報（特許文献２）に記載があり、半導体素子が形成された半導体基板を貼り合わせることにより３次元構造の半導体装置を製造する方法が開示されている。また、これらの文献には、所望の半導体基板の主裏面間を貫通する溝内に垂直相互接続体または埋込接続電極と称する貫通電極を形成し、半導体基板の主裏面間を導通可能なようにする構成が開示されている。
「デンソーテクニカルレビュー Vol.6 No.2 2001」（非特許文献１）の図１５には、３次元構造の半導体装置の接続孔にメッキ法で銅（Ｃｕ）を埋め込む技術が開示されている。
特開平１１−２６１０００号公報 特開２００２−３３４９６７号公報 「デンソーテクニカルレビュー Vol.6 No.2 2001」（図１５）
一般に、半導体装置の製造工程では、下層の配線と上層の配線（または配線と半導体基板）とを電気的に接続する接続孔の電気抵抗を低減する方法として、径の小さな正方形の接続孔を近接して多数配置する方法が採用されている。
しかし、複数枚のチップを積層して貼り合わせた３次元構造の半導体装置の製造工程では、ウエハにアスペクト比が２０〜３０程度の深い導電溝を形成してその内部に上下のチップ間を接続する導電膜を埋め込まなければならない。
このような深い導電溝は、その径を小さくすると導電膜の埋め込みが困難となるので、開口面積を大きくする必要がある。しかし、単純に導電溝の開口面積を大きくすると、埋め込みに必要な導電膜の膜厚（＝孔径の１／２）も大きくなるので、成膜直後の温度変化によって導電膜中に発生する応力が大きくなる。その結果、導電膜と絶縁膜との界面で剥離が発生したり、導電膜中に多数のマイクロクラックが発生したりするという問題を引き起こす。また、上記応力によってウエハに反りが発生し、最悪の場合、ウエハが割れることもある。
本発明の目的は、３次元構造の半導体装置の信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明は、主面に形成された複数の第１集積回路素子と、前記主面および裏面を貫通するように形成された複数の第１貫通孔と、前記複数の第１貫通孔のそれぞれの内部に形成され、前記複数の集積回路素子のいずれかに電気的に接続された第１導電膜とを有する第１半導体基板を備えた半導体装置であって、前記主面における前記複数の第１貫通孔のそれぞれの開口形状は、長方形であり、前記複数の第１貫通孔は、その長辺が前記主面の第１方向に沿って配向された第１群の貫通孔と、前記長辺が前記主面の第１方向とは異なる第２方向に沿って配向された第２群の貫通孔とを含み、前記主面における前記第１群の貫通孔の数と前記第２群の貫通孔の数は、等しく、前記第１群の貫通孔と前記第２群の貫通孔は、電気的に分離されており、前記第１群の貫通孔の開口形状と前記第２群の貫通孔の開口形状は、等しいものである。
また、上記本発明の一つの態様は、前記複数の第１貫通孔を、その長辺が前記主面の第１方向に沿って配向された第１群の貫通孔と、その長辺が前記主面の前記第１方向とは異なる第２方向に沿って配向された第２群の貫通孔とで構成したものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
複数枚のチップを積層して貼り合わせた３次元構造の半導体装置の製造過程で、導電膜の剥離やマイクロクラックの発生、ウエハの反りや割れなどを防ぐことができるので、３次元構造の半導体装置の信頼性が向上する。
本発明の一実施の形態である半導体装置を配線基板に実装して樹脂封止したパッケージの一例を示す断面図である。 本発明の一実施の形態である半導体装置の製造工程を示すフロー図である。 本発明の一実施の形態である半導体装置の製造工程を示す半導体ウエハの要部断面図である。 図３に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。 溝の平面形状を示す半導体ウエハの要部平面図である。 図４に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。 図６に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。 絶縁溝の平面形状を示す半導体ウエハの要部平面図である。 図７に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。 図９に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。 図１０に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。 図１１に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。 図１２に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。 図１３に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。 導電溝の平面形状を示す半導体ウエハの要部平面図である。 導電溝の平面レイアウトを示す半導体ウエハの要部平面図である。 導電溝の平面レイアウトの別例を示す半導体ウエハの要部平面図である。 導電溝の平面レイアウトの別例を示す半導体ウエハの要部平面図である。 導電溝の平面レイアウトの別例を示す半導体ウエハの要部平面図である。 導電溝の平面レイアウトの別例を示す半導体ウエハの要部平面図である。 導電溝の平面レイアウトの別例を示す半導体ウエハの要部平面図である。 図１４に続く半導体装置の製造工程を示す半導体ウエハの要部拡大断面図である。 図２２に続く半導体装置の製造工程を示す半導体ウエハの要部拡大断面図である。 図２３に続く半導体装置の製造工程を示す半導体ウエハの要部拡大断面図である。 成膜装置のチャンバ構造を示す模式図である。 図２４に続く半導体装置の製造工程を示す半導体ウエハの要部拡大断面図である。 図２６に続く半導体装置の製造工程を示す半導体ウエハの要部拡大断面図である。 図２７に続く半導体装置の製造工程を示す半導体ウエハの要部拡大断面図である。 図２８に続く半導体装置の製造工程を示す半導体ウエハの要部拡大断面図である。 図２９に続く半導体装置の製造工程を示す半導体ウエハの要部拡大断面図である。 図３０に続く半導体装置の製造工程を示す半導体ウエハの要部拡大断面図である。 図３１に続く半導体装置の製造工程を示す半導体ウエハの要部拡大断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
本実施の形態の半導体装置は、互いに異なる集積回路が形成された３枚の半導体チップ（以下、単にチップという）Ｃ１、Ｃ２、Ｃ３を積層して貼り合わせた三次元構造を有している。図１は、この半導体装置を配線基板１に実装してモールド樹脂２で封止したパッケージの一例を示す断面図である。
配線基板１に実装された３枚のチップＣ１、Ｃ２、Ｃ３のうち、最下層のチップＣ１は、接着剤３を介して配線基板１に接着されている。また、中間のチップＣ２は、接着剤３を介してチップＣ１に接着されており、最上層のチップＣ３は、接着剤３を介してチップＣ２に接着されている。後に詳しく説明するが、最下層のチップＣ１に形成された集積回路と中間層のチップＣ２に形成された集積回路は、チップＣ２に形成された複数の貫通孔４を介して電気的に接続され、中間のチップＣ２に形成された集積回路と最上層のチップＣ３に形成された集積回路は、チップＣ３に形成された複数の貫通孔４を介して電気的に接続されている。すなわち、本実施の形態の半導体装置は、チップＣ１、Ｃ２、Ｃ３に形成された集積回路を貫通孔４を介して互いに接続することによって、所望のシステムを実現している。
上記チップＣ１、Ｃ２、Ｃ３と配線基板１は、最上層のチップＣ３に形成された複数のボンディングパッド５と配線基板１上に形成された複数の電極６との間にボンディングされた複数本のＡｕワイヤ７を介して電気的に接続されている。電極６は、配線基板１内の銅（Ｃｕ）配線８を介して、配線基板１の裏面の半田バンプ９に電気的に接続されている。半田バンプ９は、図１に示すパッケージをマザーボードなどに実装する際の外部接続端子を構成している。
図２は、本実施の形態の半導体装置の製造工程を示すフロー図である。この半導体装置の製造工程は、３枚の半導体ウエハ（以下、単にウエハという）Ｗ１、Ｗ２、Ｗ３に異なる集積回路を形成し、２枚のウエハＷ２、Ｗ３に導電溝を形成する工程と、ウエハＷ１、Ｗ２にバンプ電極を形成する工程と、ウエハＷ２、Ｗ３の裏面を研磨して導電溝を露出させることによって貫通孔４を形成する工程と、ウエハＷ１、Ｗ２、Ｗ３を貼り合わせ、貫通孔４とバンプ電極とを介して集積回路同士を電気的に接続する工程と、ウエハＷ１、Ｗ２、Ｗ３をダイシングすることによって、三次元構造のチップＣ１、Ｃ２、Ｃ３を形成する工程と、チップＣ１、Ｃ２、Ｃ３をパッケージング（基板実装、ワイヤボンディング、樹脂封止）する工程とに大別される。
以下、３枚のウエハ（Ｗ１、Ｗ２、Ｗ３）を用いた半導体装置の製造方法を工程順に説明する。各ウエハに集積回路と貫通孔４とを形成する工程は、主としてウエハＷ２（貼り合わせた時に中間に位置するウエハ）を用いて説明する。
まず、図３に示すように、単結晶シリコンからなる厚さ７８０μｍ程度のウエハＷ２を用意する。そして、このウエハＷ２を熱処理してその主面（集積回路を形成する面）に膜厚１０ｎｍ程度の薄い酸化シリコン膜２０を形成し、続いて酸化シリコン膜２０上にＣＶＤ(Chemical Vapor Deposition)法で窒化シリコン膜２１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで素子分離溝形成領域の窒化シリコン膜２１と酸化シリコン膜２０とを除去する。ウエハＷ２と窒化シリコン膜２１との間に形成する酸化シリコン膜２０は、ウエハＷ２と窒化シリコン膜２１との界面に生じる応力を緩和し、この応力に起因してウエハＷ２の表面に転位などの欠陥が発生するのを防ぐためのバッファ層である。
次に、図４に示すように、窒化シリコン膜２１をマスクにしたドライエッチングにより、素子分離溝形成領域のウエハＷ２に深さ３５０ｎｍ程度の素子分離溝２２を形成し、後に貫通孔４を形成する領域の近傍のウエハＷ２に深さ３５０ｎｍ程度の溝２３を形成する。溝２３の平面形状は、例えば図５に示すような四角枠状とする。
次に、図６に示すように、ウエハＷ２上にＣＶＤ法で酸化シリコン膜２４を堆積した後、素子分離溝２２および溝２３のそれぞれの外部の酸化シリコン膜２４をＣＭＰ(Chemical Mechanical Polishing)法で研磨、除去することによって、素子分離溝２２の内部および溝２３の内部に酸化シリコン膜２４を残す。
次に、窒化シリコン膜２１をエッチングして除去した後、図７に示すように、ウエハＷ２上にＣＶＤ法で窒化シリコン膜２５を堆積する。続いて、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで溝２３の上部の窒化シリコン膜２５、溝２３の内部の酸化シリコン膜２４および溝２３の下方のウエハＷ２を順次エッチングすることにより、溝２３の内側に深さ４０μｍ程度の絶縁溝２６を形成する。図８に示すように、絶縁溝２６は、溝２３に沿って形成し、その幅を溝２３の幅よりも狭くする。絶縁溝２６の幅は、例えば２μｍ程度である。
次に、図９に示すように、ウエハＷ２を１０００℃程度で熱処理することによって、絶縁溝２６の内壁に酸化シリコン膜２７を形成する。続いて、図１０に示すように、ウエハＷ２上にＣＶＤ法で多結晶シリコン膜２８を堆積した後、絶縁溝２６の外部の多結晶シリコン膜２８をエッチバックで除去することにより、絶縁溝２６の内部に多結晶シリコン膜２８を残す。このとき、絶縁溝２６の内部の多結晶シリコン膜２８は、その表面の高さをウエハＷ２の表面よりも低くする。
次に、ウエハＷ２上にＣＶＤ法で酸化シリコン膜を堆積した後、絶縁溝２６の外部の酸化シリコン膜をＣＭＰ法で研磨、除去することにより、図１１に示すように、絶縁溝２６の内部の多結晶シリコン膜２８上に酸化シリコン膜からなるキャップ絶縁膜２９を形成する。ここまでの工程により、多結晶シリコン膜２８の周囲を酸化シリコン膜２７とキャップ絶縁膜２９とで囲んだ絶縁溝２６が完成する。絶縁溝２６は、後の工程でウエハＷ２の主面に形成する集積回路素子と貫通孔４とを電気的に分離するために形成する。また、絶縁溝２６の内壁に酸化シリコン膜２７を形成する際には、ウエハＷ２を１０００℃程度で熱処理するので、絶縁溝２６は、集積回路素子よりも先に形成しておくことが望ましい。
次に、窒化シリコン膜２５をエッチングして除去した後、図１２に示すように、ウエハＷ２の素子形成領域にｎ型不純物とｐ型不純物とをイオン注入することによって、ｎ型ウエル３０とｐ型ウエル３１とを形成する。
次に、ウエハＷ２の表面をウェットエッチングして酸化シリコン膜２０を除去し、続いてウエハＷ２を熱処理してその表面にゲート酸化膜３２を形成した後、図１３に示すように、周知のＭＯＳトランジスタ形成プロセスに従ってｐ型ウエル３１にｎチャネル型ＭＯＳトランジスタＱｎを形成し、ｎ型ウエル３０にｐチャネル型ＭＯＳトランジスタＱｐを形成する。ｎチャネル型ＭＯＳトランジスタＱｎは、主としてゲート酸化膜３２、ゲート電極３３およびｎ型半導体領域（ソース、ドレイン）３４で構成され、ｐチャネル型ＭＯＳトランジスタＱｐは、主としてゲート酸化膜３２、ゲート電極３３およびｐ型半導体領域（ソース、ドレイン）３５で構成される。ゲート電極３３は、例えばゲート酸化膜３２上にＣＶＤ法でｎ型多結晶シリコン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでｎ型多結晶シリコン膜をパターニングすることによって形成する。ｎ型半導体領域（ソース、ドレイン）３４は、ｐ型ウエル３１にｎ型不純物（例えばリン）をイオン注入して形成し、ｐ型半導体領域（ソース、ドレイン）３５は、ｎ型ウエル３０にｐ型不純物（ホウ素）をイオン注入して形成する。
次に、図１４に示すように、ウエハＷ２上にＣＶＤ法で酸化シリコン膜３６を堆積し、続いて酸化シリコン膜３６をＣＭＰ法で研磨してその表面を平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜３６とその下部のウエハＷ２とをドライエッチングすることにより、絶縁溝２６の内側に導電溝４Ａを形成する。導電溝４Ａは、後の工程で貫通孔４となるものであり、ウエハＷ２の表面から導電溝４Ａの底部までの深さは、絶縁溝２６のそれとほぼ同じ（４０μｍ程度）である。
図１５に示すように、導電溝４Ａの平面形状は長方形であり、その長辺は５．６μｍ程度、短辺は１．７μｍ程度である。この場合、導電溝４Ａの短辺方向におけるアスペクト比は、２０以上となる。
導電溝４Ａは、ウエハＷ２から得られるチップ（Ｃ２）１個当たり数千個ずつ形成される。また、特に限定はされないが、本実施の形態では、このような長方形の導電溝４Ａを１個の絶縁溝２６の内側に２個ずつ並べて配置し、これら２個の導電溝４Ａを同一の集積回路に接続する構成を採用している。
一般に、半導体装置の製造工程では、下層の配線と上層の配線（または配線と半導体基板）とを電気的に接続する接続孔の電気抵抗を低減する方法として、径の小さな正方形の接続孔を近接して多数配置する方法が採用されている。しかし、４０μｍ程度の深さを有する高アスペクト比の導電溝４Ａの場合は、その径を小さくすると導電膜の埋め込みが困難となるので、開口面積を大きくする必要がある。しかし、単純に導電溝４Ａの開口面積を大きくすると、埋め込みに必要な導電膜の膜厚（＝孔径の１／２）も大きくなるので、成膜直後の温度変化によって導電膜中に発生する応力が大きくなる。その結果、導電膜と絶縁膜との界面で剥離が発生したり、導電膜中に多数のマイクロクラックが発生したりするという問題を引き起こす。また、上記応力によってウエハＷ２に反りが発生し、最悪の場合、ウエハＷ２が割れることもある。
そこで、本実施の形態では、導電溝４Ａの開口形状を長方形にする。このようにした場合は、径の小さな正方形の導電溝を近接して多数配置する場合に比べて導電膜の埋め込みが容易になり、かつ開口面積も大きくなるので電気抵抗を低減することもできる。また、導電溝４Ａの開口形状を長方形にすることにより、埋め込みに必要な導電膜の膜厚が短辺の１／２の厚さで済む。従って、成膜直後の温度変化によって膜中に発生する応力が小さくなるので、上記のような問題の発生を抑制することができる。
さらに、本実施の形態では、図１６に示すように、ウエハＷ２から得られる各チップ（Ｃ２）内に形成される導電溝４Ａのうち、長辺がＹ方向を向いた導電溝４Ａの数と、Ｙ方向に直交するＸ方向を向いた導電溝４Ａの数をほぼ同じにする。すなわち、ウエハＷ２の主面全体に形成される導電溝４Ａのうち、長辺がＹ方向を向いた導電溝４Ａの数と、Ｙ方向に直交するＸ方向を向いた導電溝４Ａの数をほぼ同じにする。
導電溝４Ａの開口形状を長方形にした場合は、導電膜の堆積後にウエハＷ２が常温に戻る際、導電溝４Ａ内における導電膜の収縮量が長辺方向と短辺方向とで異なってくる。そのため、ウエハＷ２に形成される導電溝４Ａの長辺が全て同一方向（例えばＹ方向）を向いていると、導電膜の収縮量がＹ方向（長辺方向）とＸ方向（短辺方向）とで異なってくるので、ウエハＷ２に反りが発生する。これに対し、図１６に示すように、長辺がＹ方向を向いた導電溝４Ａの数とＸ方向を向いた導電溝４Ａの数をウエハＷ２全体でほぼ同一にした場合は、導電溝４Ａ内における導電膜の収縮量がＹ方向とＸ方向とでほぼ同じになるので、ウエハＷ２の反りを抑制することができる。
図１７は、導電溝４Ａの各長辺を互いに４５度ずつずれた４方向に配向した例である。また、図１８は、１個の絶縁溝２６の内側に導電溝４Ａを１個ずつ並べて配置し、各長辺を９０度ずれた２方向（Ｘ方向およびＹ方向）に配向した例である。これらの場合も、各方向を向いた導電溝４Ａの数をウエハＷ２全体でほぼ同じにすることにより、ウエハＷ２の反りを抑制することができる。さらに、導電溝４Ａを図１９〜図２１に示すような向きに配向した場合でも、同様の効果が得られる。
次に、以下のような方法を用いて導電溝４Ａの内部にタングステン（Ｗ）を主成分とする導電膜を充填する。まず、図２２に示すように、ウエハＷ２上にスパッタリング法で膜厚１００ｎｍ程度の窒化チタン（ＴｉＮ）膜４０を堆積する。窒化チタン膜４０は、酸化シリコン膜からなる酸化シリコン膜３６と導電膜との接着性を向上させる機能がある。スパッタリング法で堆積した窒化チタン膜４０は、ステップカバレージ（段差被覆性）が低いので、導電溝４Ａの内部にはほとんど堆積せず、主として酸化シリコン膜３６の表面および導電溝４Ａの開口部近傍に堆積する。窒化チタン膜４０は、タングステン膜をエッチバックする際のエッチングストッパとしても機能するので、比較的厚い膜厚（１００ｎｍ程度）で堆積する。
次に、図２３に示すように、窒化チタン膜４０の表面と導電溝４Ａの内部に露出したウエハＷ２の表面とに、ＣＶＤ法で膜厚１０〜３０ｎｍ程度のチタン（Ｔｉ）膜４１を堆積する。チタン膜４１は、後の熱処理工程で導電溝４Ａの内部に露出したウエハＷ２（シリコン）と反応してチタンシリサイド層を形成するので、ウエハＷ２と導電膜との接着性を向上させる機能がある。
次に、図２４に示すように、チタン膜４１の表面にＣＶＤ法で膜厚２０〜３０ｎｍ程度の窒化チタン膜４２を堆積する。窒化チタン膜４２は、次の工程で堆積するタングステン膜とチタン膜４１との接着性を向上させる機能がある。また、窒化チタン膜４２は、タングステン膜とウエハＷ２（シリコン）との反応を防ぐバリア層としても機能する。
次に、上記ウエハＷ２を図２５に示す成膜装置のチャンバ５０内に挿入する。チャンバ５０の内部には、ウエハＷ２を水平に保持するサセプタ（ウエハ保持手段）５１、サセプタ５１に保持されたウエハＷ２を固定するクランプリング（ウエハ固定手段）５２、ウエハＷ２の表面にソースガスおよびエッチングガスを供給するシャワープレート５３などが設けられている。チャンバ５０の下部には、ウエハＷ２を所望の温度に加熱するランプ５４が設けられている。
次に、ウエハＷ２を３９０℃程度に加熱した後、シャワープレート５３を通じてチャンバ５０にソースガス（ＷＦ６）を供給し、ウエハＷ２の表面近傍でソースガスを熱分解させることによって、窒化チタン膜４２の表面にタングステン膜４３ａを堆積する（図２６）。このとき、導電溝４Ａの内部をタングステン膜４３ａで完全に埋め込まないことが好ましい。すなわち、一回の成膜で導電溝４Ａの内部を完全に埋め込もうとすると、タングステン膜４３ａの膜厚が厚くなるので、成膜工程から次のエッチバック工程までの温度変化によってタングステン膜４３ａに発生する応力が大きくなる。そのため、前述したように、タングステン膜４３ａが剥離やマイクロクラックを引き起こしたり、ウエハＷ２が反りや割れを引き起こしたりする。また、前述したように、本実施の形態では、タングステン膜４３ａに発生する応力を小さくするために、導電溝４Ａの開口形状を長方形にするという対策も講じている。さらに、ウエハＷ２の反りを低減する対策として、長辺がＹ方向を向いた導電溝４Ａの数とＸ方向を向いた導電溝４Ａの数をウエハＷ２全体でほぼ同一にしている。
次に、図２７に示すように、導電溝４Ａの外部のタングステン膜４３ａをエッチバックして除去する。このエッチバックは、ドライエッチ装置にてウェハＷ２の表面にエッチングガス（ＳＦ６）を供給しＲＦを印加することによって行う。また、このエッチバックは、酸化シリコン膜３６の表面を覆っている窒化チタン膜４０をエッチングストッパに用いて行い、窒化チタン膜４０が完全に除去されないようにする。窒化チタン膜４０が完全に除去されて酸化シリコン膜３６の表面が露出すると、次にタングステン膜を堆積した時に、酸化シリコン膜３６とタングステン膜との界面で剥離が生じ易くなる。
次に、サセプタ５１に保持されたウエハＷ２を再び加熱し、シャワープレート５３を通じてチャンバ５０にソースガス（ＷＦ６）を供給することによって、タングステン膜４３ｂを堆積する（図２８）。これにより、導電溝４Ａの内部を２層のタングステン膜４３ａ、４３ｂでほぼ完全に埋め込む。
次に、ドライエッチ装置にてウエハＷ２の表面にエッチングガス（ＳＦ６）を供給しＲＦを印加し、導電溝４Ａの外部のタングステン膜４３ａをエッチバックして除去する。（図２９）このエッチバックを行うと、導電溝４Ａの内部のタングステン膜４３ａもエッチバックされてその表面が下方に後退する。そこで、チャンバ５０内でさらにタングステン膜４３ｃを堆積し、続いて導電溝４Ａの外部のタングステン膜４３ｃと窒化チタン４０とをエッチバックして除去することにより、導電溝４Ａの内部にタングステン膜４３（４３ａ、４３ｂ、４３ｃ）を埋め込む（図３０）。
このように、堆積とエッチバックとを複数回繰り返して導電溝４Ａの内部にタングステン膜４３を埋め込むことにより、１回の成膜工程で堆積するタングステン膜４３（４３ａ、４３ｂ、４３ｃ）の膜厚を薄くすることができるので、タングステン膜４３の剥離やマイクロクラックの発生、およびウエハＷ２の反りや割れの発生といった問題を確実に回避することができる。なお、上の説明では、タングステン膜４３の堆積とエッチバックを３回繰り返したが、タングステン膜４３の堆積とエッチバックを４回以上繰り返し、１回の成膜工程で堆積するタングステン膜４３の膜厚をさらに薄くしてもよい。
また、別の方法として、同一のチャンバ５０内でタングステン膜４３ａの成膜とエッチバックを連続して行う方法がある。成膜直後の温度変化によってタングステン膜４３ａ中に発生する応力を小さくできるので、ウエハＷ２の反りをより確実に低減することができる。また、成膜中は、クランプリング５２で固定している為、ウェハの反りが抑制される。このエッチバックは、前記チャンバ５０のサセプタ５１に保持されたウエハＷ２の表面にエッチングガス（ＣｌＦ３またはＮＦ３）を供給することによって行う。また、このエッチバックは、酸化シリコン膜３６の表面を覆っている窒化チタン膜４０をエッチングストッパに用いて行い、窒化チタン膜４０が完全に除去されないようにする。タングステン膜４３ａのエッチバックは、タングステン膜４３ａの温度が常温に下がる前に行うことが望ましい。また、成膜開始からエッチバック完了までの間、ウエハＷ２をクランプリング５２で確実に固定しておくことが望ましい。
その後、ＣＭＰ研磨法にて表面のタングステン膜及び窒化チタン膜４０を除去する。
次に、図３１に示すように、酸化シリコン膜３６上にＣＶＤ法で酸化シリコン膜３７を形成した後、酸化シリコン膜３７上にｎチャネル型ＭＯＳトランジスタＱｎとｐチャネル型ＭＯＳトランジスタＱｐとを接続する第１層アルミニウム（Ａｌ）配線３８を形成する。また同時に、導電溝４Ａの内部のタングステン膜４３とＭＯＳトランジスタの一部（例えばｐチャネル型ＭＯＳトランジスタＱｐ）とを接続する第１層アルミニウム配線３９を形成する。第１層アルミニウム配線３８、３９を形成するには、酸化シリコン膜３７上にスパッタリング法でアルミニウム合金膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでアルミニウム合金膜をパターニングする。
次に、図３２に示すように、第１層アルミニウム配線３８、３９の上層に酸化シリコン膜からなる第１層間絶縁膜４４、第２層アルミニウム配線４５、酸化シリコン膜からなる第２層間絶縁膜４６、第３層アルミニウム配線４７、酸化シリコン膜と窒化シリコン膜との積層膜からなる表面保護膜４８を順次形成する。
以下、上記と同様の方法で他の２枚のウエハ（Ｗ１、Ｗ３）にそれぞれ異なる集積回路を形成する。そして、周知の方法を用いて３枚のウエハＷ１、Ｗ２、Ｗ３を積層して貼り合わせた後、これらのウエハＷ１、Ｗ２、Ｗ３をダイシングして三次元構造のチップＣ１、Ｃ２、Ｃ３に個片化し、これを配線基板１に実装してモールド樹脂２で封止することにより、前記図１に示すパッケージが完成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、複数枚のチップを積層して貼り合わせた三次元構造の半導体装置に適用することができる。

Claims (9)

  1. 主面に形成された複数の第１集積回路素子と、前記主面および裏面を貫通するように形成された複数の第１貫通孔と、前記複数の第１貫通孔のそれぞれの内部に形成され、前記複数の集積回路素子のいずれかに電気的に接続された第１導電膜とを有する第１半導体基板を備えた半導体装置であって、
    前記主面における前記複数の第１貫通孔のそれぞれの開口形状は、長方形であり、
    前記複数の第１貫通孔は、その長辺が前記主面の第１方向に沿って配向された第１群の貫通孔と、前記長辺が前記主面の第１方向とは異なる第２方向に沿って配向された第２群の貫通孔とを含み、
    前記主面における前記第１群の貫通孔の数と前記第２群の貫通孔の数は、等しく、
    前記第１群の貫通孔と前記第２群の貫通孔は、電気的に分離されており、
    前記第１群の貫通孔の開口形状と前記第２群の貫通孔の開口形状は、等しいことを特徴とする半導体装置。
  2. 前記主面における前記第１方向と前記第２方向とのなす角は、９０度であることを特徴とする請求項１記載の半導体装置。
  3. 前記主面における前記第１方向と前記第２方向とのなす角は、４５度であることを特徴とする請求項１記載の半導体装置。
  4. 前記複数の第１貫通孔は、それぞれの長辺が同一方向に配向され、かつそれぞれの短辺方向に沿って一列に配列された２個の第１貫通孔を一組とする複数組の貫通孔によって構成されることを特徴とする請求項１記載の半導体装置。
  5. 主面に複数の第２集積回路素子が形成された第２半導体基板をさらに備え、前記第２半導体基板上に前記第１半導体基板が積層され、前記第１半導体基板の主面に形成された前記第１集積回路素子のいずれかと、前記第２半導体基板の主面に形成された前記第２集積回路素子のいずれかとが、前記複数の第１貫通孔を介して互いに電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  6. 前記第１半導体基板の厚さと前記第２半導体基板の厚さは異なることを特徴とする請求項５記載の半導体装置。
  7. 前記第２半導体基板は、その主面および裏面を貫通するように形成された複数の第２貫通孔と、前記複数の第２貫通孔のそれぞれの内部に形成され、前記複数の第２集積回路素子のいずれかに電気的に接続された第２導電膜とをさらに有することを特徴とする請求項５記載の半導体装置。
  8. 前記第１貫通孔は、短辺の長さが１μｍ以上であり、深さは短辺の長さの１／２よりも深いことを特徴とする請求項５記載の半導体装置。
  9. 前記第１導電膜は、タングステンを主成分とする導電膜であることを特徴とする請求項１記載の半導体装置。
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