JP2008244187A - 貫通電極および半導体装置 - Google Patents

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Abstract

【課題】チップを積層する３次元構造用の貫通電極の製造において、均一の深さのトレンチを形成し、膜厚成長速度を最小化する貫通導電膜を形成することができる構造を有する貫通電極を提供する。
【解決手段】半導体基板１１、２１を貫通し、該半導体基板とは絶縁分離され、内部貫通電極１２、２２とリング状半導体１１ａ、２１ａと外周貫通電極１４、２４とを備えた貫通電極Ｇ３、Ｇ４である。内部貫通電極は、複数の柱状半導体１１ｄ、２１ｄと内部貫通導電膜１２ａ、２２ａとを有し、柱状半導体は、４角形もしくは多角形のいずれかの断面形状を２種類以上用いて構成され、リング状半導体および隣接する柱状半導体に対して等間隔で配置され、リング状半導体及び柱状半導体との間には内部貫通導電膜が充填されている。
【選択図】図１

Description

本発明は、貫通電極および前記貫通電極を備えた半導体装置に関するものであり、特に、前記貫通電極を備えた半導体チップを複数積層した３次元半導体装置に関するものである。
近年、複数の半導体チップを積層した３次元半導体装置が提案されている。前記３次元半導体装置は、複数の半導体チップが半導体基板上に３次元的に多層化配置され、複数の貫通電極がそれらの半導体チップを貫通し、前記半導体基板に形成された配線パターンと各半導体チップ間の電気的導通が図られる構成となっている。
従来、前記貫通電極は、まず、半導体基板に数十μｍ径の孔を形成し、次に、側壁と半導体基板との絶縁性を確保する貫通電極絶縁膜を数百ｎｍから数μｍ程度の膜厚形成した後に、孔の残りの空隙部に貫通導電膜を埋め込み、最後に表面を平坦化処理することにより製造されていた。
図６（ａ）は、従来の半導体装置Ａの概略模式図である。前記半導体装置Ａは、半導体基板１上に、半導体チップ３、４、５が積層され、形成されている。各半導体チップ３、４、５の内部に設けられた貫通電極７は、各半導体チップ間において、バンプ６で接続され、半導体基板１上に設けられた配線電極２と導通がとられる構成となっている。図６（ｂ）は、図６（ａ）のＢ部における断面図である。貫通電極７が、内部貫通導電膜７ａと内部貫通絶縁膜７ｂとから構成されている。
前記貫通電極絶縁膜は、絶縁性確保の役割のほか、容量値を確保する役割も担っている。前記容量値が大きい場合には、前記貫通電極を備えた半導体装置において、高周波のデータ転送した場合、データ波形が乱れ、データ転送ができないという問題が生じる場合があった。そこで、前記容量値を小さくするためには、誘電率の小さい材料を用いるか、膜厚を厚くする必要があった。
誘電率の異なる別の貫通電極絶縁膜材料として適切なものは現在あまり無く、また、前記貫通電極絶縁膜の膜厚を厚くした場合には、貫通電極絶縁膜の埋め込み時間が長時間になり、製造工程での負荷が大きくなるという問題と、貫通電極絶縁膜の膜質が不均一になり、電気的特性がばらつくという問題があった。
前記貫通電極に関して、特許文献１では、半導体基板に数十μｍ径の孔を形成した後に、孔に塗布絶縁膜を充填し、再度エッチングして形成された孔に貫通導電膜を成膜することで、貫通導電膜中に空洞のない貫通電極を形成している。しかし、半導体基板との容量が小さく、均一の膜質を有する貫通導電膜を備えた貫通電極を得られず、依然として前記の問題は解決されていない。
また、特許文献２には、貫通電極の外側に第２の絶縁領域を設けることで、貫通電極と半導体基板の短絡を防止しているが、特許文献１と同様に、半導体基板との容量が小さく、均一の膜質を有する貫通導電膜を備えた貫通電極を得られず、前記の問題は解決されていない。
前記諸事情を鑑みて製造された貫通電極の別の一例が、特許文献３で例示されている。図７は貫通電極Ｄの断面図である。また、図８は、前記貫通電極Ｄの模式図であって、図８（ａ）は、図７のＣ−Ｃ’線における平面断面図であり、図８（ｂ）は、図８（ａ）に示した位置ｄ１〜ｄ２における柱状半導体１１ｄの拡大模式図である。ここで、前記貫通電極Ｄにおいて、左上方に配置した４つの柱状半導体１１ｄの断面中心をそれぞれ位置ｄ１〜ｄ４としている。
前記貫通電極Ｄは、半導体基板１１を貫通して形成され、内部貫通電極１２と、リング状半導体１１ａと、外周貫通電極１４とから構成されている。さらに、前記内部貫通電極１２は、１６個の四角形の断面形状を有する柱状半導体１１ｄと、前記柱状半導体１１ｄの側面を覆う内部貫通電極絶縁膜１３と、内部貫通導電膜１２ａとから構成されている。前記柱状半導体１１ｄは、前記内部貫通導電膜１３中に、格子状に等方配置され形成されている。
前記貫通電極Ｄは、柱状半導体１１ｄおよびリング状半導体１１ａの部分を除いて、トレンチを形成し、そのトレンチに絶縁膜と導電膜を形成することによって、製造される。前記トレンチ形成には、シリコンエッチングを用いるが、前記トレンチの深さは、柱状半導体１１ｄをどのような形状で、どのように配置するかによって、規定される。たとえば、柱状半導体１１ｄが密に形成されている部分においては、エッチャントが流れ込みにくく、トレンチを深く形成することができない。そのため、柱状半導体１１ｄ間のトレンチ深さを均一に形成するためには、各柱状半導体１１ｄ間の距離を等しく形成することが必要となる。
図８（ｂ）に示すように、隣接する柱状半導体１１ｄの間でトレンチ深さを規定する距離は、前記２つの柱状半導体１１ｄを結ぶ最短線の中心点となるので、たとえば、位置ｄ１とｄ３とを結ぶ線に中心点ｎから位置ｄ３の柱状半導体までの距離ｑとなる。この距離ｑは、前記中心点ｎから位置ｄ１の柱状半導体までの距離でもある。また、一方、対角線上に配置された柱状半導体１１ｄの間でトレンチ深さを規定する距離は、前記位置ｄ１〜ｄ４の中心点ｍから各柱状半導体までの距離ｐとなる。ここで、対角線上に配置された柱状半導体１１ｄの間でトレンチ深さを規定する距離ｐは、隣接する柱状半導体１１ｄの間でトレンチ深さを規定する距離ｑよりも長く形成されている。
そのため、シリコンエッチングを用いて、貫通電極Ｄのための貫通導電膜３１を充填するために、柱状半導体１１ｄ部分を残してトレンチを形成する際には、距離ｐで規定される柱状半導体１１ｄの対角線上の大きな空間にエッチャントが多く流れ込む。つまり、隣接する柱状半導体１１ｄの中心点ｎにおいてよりも、４つの柱状半導体１１ｄの中心点ｍにおいて、トレンチが深く形成されてしまうというマイクロローディング効果もしくは逆マイクロローディング効果の問題が発生していた。
また、貫通導電膜１３を埋め込む工程では、対角線上に配置された柱状半導体１１ｄの中心点ｍにおける空間の方が、中心点ｎにおける空間よりも大きいので、前記中心点ｍにおいて前記貫通導電膜１３を埋め込むのに時間がかかり、製造においては律速工程となる問題があった。また、対角線上に配置された柱状半導体１１ｄの中心点ｍにおいて埋め込む前記貫通導電膜１３の膜厚が、隣接した柱状半導体１１ｄの中心点ｎにおいて埋め込む前記貫通導電膜１３の膜厚よりも厚くなり、貫通電極としての電気的特性の均一性を担保することができない場合があった。
特開２００３−０１７５５８号公報 特開２００２−２８９６２３号公報 特開２００６−２６１４０３号公報
本発明は、均一の深さのトレンチを形成し、最も早い膜厚成長速度で、均一の膜厚の貫通導電膜を形成することができる構造を有する貫通電極を提供することを目的とする。
本発明の貫通電極は、半導体基板を貫通し、該半導体基板とは絶縁分離された貫通電極であって、内部貫通電極とリング状半導体と外周貫通電極とを備え、前記内部貫通電極を囲んで前記リング状半導体が形成され、さらに前記リング状半導体の外周を囲んで前記外周貫通電極が形成された貫通電極において、
前記内部貫通電極は、複数の柱状半導体と内部貫通導電膜とを有し、前記複数の柱状半導体は、４角形もしくは多角形のいずれかの断面形状を２種類以上用いてなる柱状半導体から構成され、かつ、前記リング状半導体に対して等間隔で配置され、隣接する柱状半導体に対して等間隔で配置され、前記リング状半導体及び隣接する柱状半導体との間には前記内部貫通導電膜が充填されていることを特徴とする。
本発明の貫通電極は、前記隣接する柱状半導体１１ｄの多角形の断面形状が、４角形に補助的に３角形を付加した形状であることを特徴とする。
本発明の貫通電極は、前記隣接する柱状半導体が、ラインごとに半ピッチずれて配置されていることを特徴とする。
本発明の貫通電極は、前記リング状半導体と前記外周貫通電極は、電位が供給されないフローティング状態であることを特徴とする。
本発明の貫通電極は、前記内部貫通電極とリング状半導体と外周貫通電極とが絶縁膜によりそれぞれ絶縁分離されたことを特徴とする。
本発明の貫通電極は、前記柱状半導体が、内部貫通電極絶縁膜により前記内部貫通導電膜と絶縁分離されたこと特徴とする。
本発明の貫通電極は、前記リング状半導体が、内部貫通電極絶縁膜により内部貫通導電膜と絶縁分離され、外周貫通電極絶縁膜により外周貫通導電膜と絶縁分離されたことを特徴とする。
本発明の貫通電極は、前記外周貫通電極が、外周貫通導電膜と外周貫通電極絶縁膜とを有し、前記外周貫通電極絶縁膜により前記リング状半導体及び半導体基板外周貫通導電膜と絶縁分離されたことを特徴とする。
本発明の貫通電極は、前記外周貫通導電膜と前記外周貫通電極絶縁膜の厚さが、前記内部貫通導電膜と前記内部貫通電極絶縁膜の厚さよりも薄いことを特徴とする。
本発明の貫通電極は、前記外周貫通電極の外側に、さらに、リング状半導体と外周貫通電極とを備えた外周層を複数備えたことを特徴とする。
本発明の貫通電極は、前記内部貫通電極が、直接又は接続配線を介してバンプに接続されることを特徴とする。
本発明の半導体装置は、半導体基板を貫通した内部貫通電極と、該内部貫通電極を囲んで形成されたリング状半導体と、さらに該リング状半導体の外周に形成された外周貫通電極を備えた半導体チップを積層したことを特徴とする。
本発明の半導体装置は、前記リング状半導体と前記外周貫通電極は、電位が供給されないフローティング状態であることを特徴とする。
本発明の半導体装置は、前記内部貫通電極は柱状半導体と内部貫通導電膜とを有し、内部貫通電極絶縁膜により前記リング状半導体と絶縁分離されていることを特徴とする。
本発明の半導体装置は、前記柱状半導体は、前記リング状半導体又は隣接する柱状半導体と等間隔のスペースで形成され、前記リング状半導体及び隣接する柱状半導体との空間は前記内部貫通導電膜により充填されていることを特徴とする。
本発明の半導体装置は、前記柱状半導体は、内部貫通電極絶縁膜により内部貫通導電膜と絶縁分離されたことを特徴とする。
本発明の半導体装置は、前記外周貫通電極の外側にさらに、リング状半導体と外周貫通電極とを備えた外周層を複数備えたことを特徴とする。
本発明の半導体装置は、前記内部貫通電極が、直接又は接続配線を介してバンプに接続され、該バンプにより前記半導体チップを積層したことを特徴とする。
本発明を用いることにより、均一の深さのトレンチを形成し、最も早い膜厚成長速度で、均一の膜厚の貫通導電膜を形成することができる構造を有する貫通電極を提供することができる。
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施形態１）
実施形態１として、図１を用いて説明する。
図１（ａ）は、本発明の実施形態である半導体装置Ｅの断面図である。
前記半導体装置Ｅは、半導体基板１００上に、３つの半導体チップ１０３、１０４、１０５を搭載している。各半導体チップ間は、貫通電極Ｇ３に接続された接続部１０６によりそれぞれ接続され、さらに、半導体基板１００の配線パターン１０２に接続されている。
図１（ｂ）は、本発明の実施形態である貫通電極Ｇ３、Ｇ４の概略図であって、図１（ａ）のＦ部における断面図である。前記Ｆ部においては、半導体チップ１０３と半導体チップ１０４とが接続部１０６で接続されている。
半導体チップ１０３は、半導体基板１１と絶縁膜１７が積層されている。半導体基板１１には、貫通電極Ｇ３が設けられ、前記貫通電極Ｇ３は、絶縁膜１７の内部に設けられた接続配線１６と接続されている。前記貫通電極Ｇ３は、内部貫通電極１２と、前記内部貫通電極１２を囲むリング状半導体１１ａと、前記内部貫通電極１２およびリング状半導体１１ａを囲む外周貫通電極１４とから構成されている。
前記内部貫通電極１２は、内部貫通導電膜１２ａ、内部貫通電極絶縁膜１３、柱状半導体１１ｄとから構成され、接続部１０６の上に、柱状半導体１１ｄが立設され、この柱状半導体１１ｄの外面が、内部貫通電極絶縁膜１３によって被覆されている。さらに、柱状半導体１１ｄ同士の間を埋めるように内部貫通導電膜１２ａが形成されている。半導体基板１１を貫通し、半導体基板１１の裏面側に形成されたバンプ３１と接続されている。前記バンプ３１は、半導体基板１１の裏面側に設けられた絶縁膜３３に設けられた開口部部分に形成されている。
また、前記外周貫通電極１４は、外周貫通導電膜１４ａと、外周貫通電極絶縁膜１５とから構成されている。
半導体チップ１０４も、前記半導体チップ１０３と同様な構成で形成されている。接続配線２６には、バンプ３２が接続され、さらに前記バンプ３１と接続されることによって、半導体チップ１０４の貫通電極Ｇ４から半導体チップ１０３の貫通電極Ｇ３へと導通がとられる構成となっている。
前記バンプ３１、３２の側面部には、樹脂からなる接着剤３４が充填され、２つの半導体チップが安定に保持される。図１（ａ）においては、前記接着剤３４をバンプの側面部のみに形成したが、半導体チップ１０３と半導体チップ１０４の間に形成される空隙部全面を充填するように形成してもかまわない。
このとき、半導体チップ１０３の外周貫通電極１４およびリング状半導体１１ａと、半導体チップ１０４の外周貫通電極２４およびリング状半導体２１ａとは、どの素子及び配線にも接続されず、フローティング状態にある。
ここで、半導体チップ１０３、１０４の表面に、トランジスタ等の半導体素子及び配線層を形成し、接続配線１６もしくは接続配線２６と接続してもよい。
図２は、本発明の実施形態である貫通電極Ｇ３の概略図であって、図２（ａ）は、図１（ｂ）のＨ−Ｈ’線における平面断面図であり、図２（ｂ）は、図２（ａ）に示した位置ｇ３１〜ｇ３４における柱状半導体１１ｄの拡大模式図である。
貫通電極Ｇ３は、半導体基板１１上に、内部貫通電極１２と、リング状半導体１１ａと、外周貫通電極１４とが形成され、構成されている。
図１（ｂ）で示したように、前記内部貫通電極１２は、内部貫通導電膜１２ａ、内部貫通電極絶縁膜１３、柱状半導体１１ｄとから構成されている。図２（ａ）に示した領域３１は、半導体基板の裏面側の絶縁膜に設けられた開口部の大きさに対応し、接続されるバンプ３１の位置と面積とを示している。
また、前記外周貫通電極１４は、外周貫通導電膜１４ａと、前記外周貫通導電膜１４ａを取り囲んで形成された外周貫通電極絶縁膜１５とから構成されている。
前記内部貫通電極１２と前記外周貫通電極１４との間には、リング状半導体１１ａが形成されている。
前記外周貫通電極１４の幅は、隣接する柱状半導体１１ｄの間隔と等しい幅もしくは小さい幅とすることが望ましい。小さい幅とした場合には、貫通電極Ｇ３の導電膜を成膜する際に同時に形成される導電膜１４ａの幅を、柱状半導体１１ｄ間に形成する導電膜１２ａよりも薄い膜厚で形成することができる。
なお、前記外周貫通電極１４の幅が、狭く導電膜１４ａを形成できなくてもかまわない。外周貫通電極１４はフローティング状態であり、電極としては機能しないので、全て外周貫通電極絶縁膜１５として構成することもできるためである。
前記半導体基板１１と内部貫通電極１２との間には、フローティング状態のリング状半導体１１ａと外周貫通電極１４とが設けられている。前記リング状半導体１１ａと外周貫通電極１４とをフローティング状態とすることで、内部貫通電極１２と半導体基板１１の間に生じる容量が飛躍的に小さくすることができる。容量を小さくすることで、高速データが転送でき、電気的特性の優れた貫通電極とすることができる。
前記内部貫通電極絶縁膜１３、リング状半導体１１ａ、外周貫通電極絶縁膜１５、外周貫通電極１４は、半導体基板１１と内部貫通電極１２の間でガードリングとして機能する。このため、内部貫通電極１２と半導体基板１１の間に生じる容量を飛躍的に減少させることができる。また、内部貫通電極１２と半導体基板１１の間に生じる容量が小さくなることで、絶縁耐圧を小さくすることができるので、内部貫通電極絶縁膜１３及び外周貫通電極絶縁膜１５の膜厚を、従来の絶縁膜厚より薄くすることができる。
前記柱状半導体１１ｄは、１４本の柱状半導体１１ｄから構成され、そのうち１０本の柱状半導体１１ｄは、断面形状が正方形であり、残りの４本の柱状半導体１１ｄは、断面形状が長方形である。
図２（ａ）に示すように、前記貫通電極Ｇ３において、左上方に配置した４つの柱状半導体１１ｄの断面中心をそれぞれ位置ｇ３１〜ｇ３４とした場合、位置ｇ３１の柱状半導体１１ｄは断面形状が正方形であり、位置ｇ３２の柱状半導体１１ｄも断面形状が正方形である。同様に、このＸ方向には、断面形状が正方形の柱状半導体１１ｄが４本、等間隔で形成されている。
位置ｇ３１から−Ｙ方向には、位置ｇ３３に断面形状が長方形の柱状半導体１１ｄが形成され、このパターンを繰り返して、４個の柱状半導体１１ｄが等間隔で形成されている。
位置ｇ３３の断面形状が長方形の柱状半導体１１ｄのＸ方向には、位置ｇ３４に正方形の柱状半導体１１ｄが形成され、次に再び長方形の柱状半導体１１ｄが形成され、３個の柱状半導体１１ｄが等間隔で形成されている。
正方形の断面形状を有する柱状半導体１１ｄは、ラインをＹ方向にずらすごとに柱状半導体１１ｄの中心位置が、Ｘ方向に半ピッチずれるように形成されている。ここで、１ピッチとは、柱状半導体の間隔であり、半ピッチとは、１ピッチの２分の１の長さとしている。たとえば、位置ｇ３２の柱状半導体１１ｄに対して、位置ｇ３４の柱状半導体１１ｄは、その中心位置をＸ方向に半ピッチずらして形成されている。その位置ｇ３４の柱状半導体１１ｄから、長方形の断面形状を有する柱状半導体１１ｄは、正方形の柱状半導体１１ｄの配置間隔に従って、隣接する柱状半導体１１ｄと等間隔となるように形成されている。
このように、各柱状半導体１１ｄの間隔は、等間隔で形成された場合、柱状半導体１１ｄの側面部に形成する絶縁膜は、等方的に形成されるので、残された空間の幅も等しくなり、最終的に前記空間を導電膜で埋めて形成することにより、内部貫通導電膜１２ａの膜厚を等しくして形成することができる。
また、前記内部貫通導電膜１２ａの膜厚は、柱状半導体１１ｄの間隔と、絶縁膜の膜厚により規定される。柱状半導体１１ｄの間隔と絶縁膜の膜厚は、どちらも高精度で制御することが可能なので、結果として内部貫通導電膜１２ａの膜厚も高精度で制御することが可能となり、薄く、膜厚を均一に制御した内部貫通導電膜１２ａを形成することができる。
図２（ｂ）に示すように、隣接した柱状半導体１１ｄ間でトレンチ深さを規定する距離は、たとえば、位置ｇ３１とｇ３３とを結ぶ線における中心点ｒから位置ｇ３３の柱状半導体までの距離ｔで規定される。この距離ｔは、前記中心点ｒから位置ｇ３１の柱状半導体１１ｄまでの距離でもある。一方、対角線上に配置された４つの柱状半導体１１ｄ間でトレンチ深さを規定する距離は、前記位置ｇ３１〜ｇ３４の中心点ｓから各柱状半導体までの距離のうち、最も短い距離で規定される。すなわち、ここでは、前記位置ｇ３１〜ｇ３４の中心点ｓから前記位置ｇ３３までの距離ｖで規定される。このとき、距離ｖは、距離ｒとほとんど等しく形成されている。
そのため、シリコンエッチングを用いて、貫通電極Ｇ３のための貫通導電膜３１を充填するためのトレンチを形成する際には、各柱状半導体１１ｄの空間にほとんど等しくエッチャントを流し込むことができ、従来問題となっていた、トレンチの深さが位置によって異なるというマイクロローディング効果もしくは逆マイクロローディング効果の問題を解決することができる。
また、貫通導電膜１３を埋め込む工程では、前記貫通導電膜１３を埋め込む空間が位置によって異なるということが無いので、前記貫通導電膜１３を埋め込む成膜時間を最も短くすることができ、製造においては最速で成膜することができる。
また、各位置における前記貫通導電膜１３の膜厚を等しく形成できるので、貫通電極Ｇ３としての電気的特性の均一性を担保することができる。
図３は、本発明の実施形態である貫通電極Ｇ５の概略図であって、図３（ａ）は、平面断面図であり、図３（ｂ）は、図３（ａ）に示した位置ｇ５１〜ｇ５４における柱状半導体１１ｄの拡大模式図である。
図３で示した貫通電極Ｇ５において、内部貫通電極１２と、リング状半導体１１ａと、外周貫通電極１４とからなる構成は、図２で示した例と変わらない。これらの構成は、図２と同じ符号とし、その説明は省略する。
図２に示した平面断面図と図３で示した平面断面図を比較してみると、３点異なる部分がある。
１点目は、リング状半導体１１ａおよび内部貫通電極絶縁膜１３において、三角形状の凸部ｉ５が柱状半導体１１ｄの間隙部ｈに対応して形成されていることである。
２点目は、図２に示した断面形状が正方形の柱状半導体１１ｄのうち、中心部３列の柱状半導体１１ｄが、正方形の上下に三角形状の凸部ｉ５を付加した６角形もしくは５角形の断面形状として形成されていることである。前記三角形状の凸部ｉ５の一辺の長さは、柱状半導体１１ｄの断面形状である正方形の一辺の長さと等しくなるように形成されている。前記三角形状の凸部ｉ５は柱状半導体１１ｄの間隙部ｈに対応して付与され、前記間隙部ｈが存在しない外部貫通電極１４側には、付与されない。
最後に、断面形状が長方形の柱状半導体１１ｄの中心列側端部に三角形状の凸部ｉ５が付与され、８角形もしくは６角形の断面形状となる柱状半導体１１ｄが形成されていることである。正方形の断面形状の場合と同様に、前記三角形状の凸部ｉ５は柱状半導体１１ｄの間隙部ｈに対応して付与され、前記間隙部ｈが存在しない外部貫通電極１４側には、付与されていない。
図３（ｂ）に示すように、隣接した柱状半導体１１ｄ間でトレンチ深さを規定する距離は、たとえば、位置ｇ５１とｇ５３とを結ぶ線における中心点ｒ５から位置ｇ５３の柱状半導体までの距離ｔ５で規定される。この距離ｔ５は、前記中心点ｒ５から位置ｇ５１の柱状半導体１１ｄまでの距離でもある。一方、対角線上に配置された４つの柱状半導体１１ｄ間でトレンチ深さを規定する距離は、前記位置ｇ５１〜ｇ５４の中心点ｓ５から各柱状半導体までの距離のうち、最も短い距離で規定される。すなわち、ここでは、前記位置ｇ５１〜ｇ５４の中心点ｓ５から前記位置ｇ５３までの距離ｖ５で規定される。このとき、距離ｖ５は、距離ｒ５とほとんど等しく形成されている。
そのため、シリコンエッチングを用いて、貫通電極Ｇ３のための貫通導電膜３１を充填するためのトレンチを形成する際には、各柱状半導体１１ｄの空間にほとんど等しくエッチャントを流し込むことができ、従来問題となっていた、トレンチの深さが位置によって異なるというマイクロローディング効果もしくは逆マイクロローディング効果の問題を解決することができる。
また、貫通導電膜１３を埋め込む工程では、前記貫通導電膜１３を埋め込む空間が位置によって異なるということが無いので、前記貫通導電膜１３を埋め込む成膜時間を最も短くすることができ、製造においては最速で成膜することができる。
また、各位置における前記貫通導電膜１３の膜厚を等しく形成できるので、貫通電極Ｇ３としての電気的特性の均一性を担保することができる。
図４は、本発明の実施形態である貫通電極Ｇ６の概略図であって、図４（ａ）は、平面断面図であり、図４（ｂ）は、図４（ａ）に示した位置ｇ６１〜ｇ６４における柱状半導体１１ｄの拡大模式図である。
図４で示した貫通電極Ｇ６において、内部貫通電極１２と、リング状半導体１１ａと、外周貫通電極１４とからなる構成は、図２で示した例と変わらない。これらの構成は、図２と同じ符号とし、その説明は省略する。
図４に示した平面断面図と図３で示した平面断面図を比較してみると、１点異なる部分がある。
すなわち、図４に示した平面断面図においては、正方形あるいは長方形の断面形状に付与する三角形状の凸部ｉ６の大きさを、図３に示した前記三角形状の凸部ｉ５に比較して小さくしている。
そのため、図１（ｃ）に示した断面形状が正方形の柱状半導体１１ｄのうち、中心部３列の柱状半導体１１ｄが、正方形の上下に小さな三角形状の凸部ｉ６を付加した１０角形もしくは７角形の断面形状として形成されている。前記三角形状の凸部ｉ６の一辺の長さは、柱状半導体１１ｄの断面形状である正方形の一辺の長さより小さくなるように形成されている。
また、同様に、断面形状が長方形の柱状半導体１１ｄの中心列側端部に小さな三角形状の凸部ｉ６が付与され、１０角形もしくは７角形の断面形状となる柱状半導体１１ｄが形成されている。
図４（ｂ）に示すように、隣接した柱状半導体１１ｄ間でトレンチ深さを規定する距離は、たとえば、位置ｇ６１とｇ６３とを結ぶ線における中心点ｒ６から位置ｇ６３の柱状半導体までの距離ｔ６で規定される。この距離ｔ６は、前記中心点ｒ６から位置ｇ６１の柱状半導体１１ｄまでの距離でもある。一方、対角線上に配置された４つの柱状半導体１１ｄ間でトレンチ深さを規定する距離は、前記位置ｇ６１〜ｇ６４の中心点ｓ６から各柱状半導体１１ｄまでの距離のうち、最も短い距離で規定される。すなわち、ここでは、前記位置ｇ６１〜ｇ６４の中心点ｓ６から前記位置ｇ６３までの距離ｖ６で規定される。このとき、距離ｖ６は、距離ｒ６とほとんど等しく形成されている。
そのため、シリコンエッチングを用いて、貫通電極Ｇ６のための貫通導電膜３１を充填するためのトレンチを形成する際には、各柱状半導体１１ｄの空間にほとんど等しくエッチャントを流し込むことができ、従来問題となっていた、トレンチの深さが位置によって異なるというマイクロローディング効果もしくは逆マイクロローディング効果の問題を解決することができる。
また、貫通導電膜１３を埋め込む工程では、前記貫通導電膜１３を埋め込む空間が位置によって異なるということが無いので、前記貫通導電膜１３を埋め込む成膜時間を最も短くすることができ、製造においては最速で成膜することができる。
また、各位置における前記貫通導電膜１３の膜厚を等しく形成できるので、貫通電極Ｇ６としての電気的特性の均一性を担保することができる。
以上のように、柱状半導体１１ｄの多角形の断面形状は、四角形に三角形状の凸部ｉ５、ｉ６を付与することにより得られる形状となる。付与される三角形状の凸部ｉ５、ｉ６の形状は、特に規定されず、実施態様において示したように、正方形の一辺と対応させても、それよりも小さい三角形でもかまわない。また、前記三角形状の凸部ｉ５、ｉ６は、いかなる三角形であってもかまわないが、正三角形もしくは２等辺三角形等の対称的な形状となる三角形が好ましい。前記三角形状の凸部ｉ５、ｉ６は、１辺に対して１個に限らず、複数形成してもかまわない。また、付与した前記三角形状の凸部ｉ５、ｉ６の一辺に、さらに三角形状の凸部ｉ５、ｉ６を付与することもかまわない。
（実施形態２）
実施形態２として、本発明の３次元半導体装置の製造工程について説明する。
図４は、図１に示した半導体チップ１０３のＦ部における貫通電極部の製造工程を示す断面図である。図４における符号番号は、先に記載した符号番号と同じ番号を用いた。
まず、図５（ａ）に示すように、半導体基板１１にリソグラフィー処理及びエッチング処理を用いてトレンチ１８、トレンチ１９を形成する。トレンチ１８およびトレンチ１９は同じ幅および深さで形成されている。
トレンチ１８及び１９を形成することにより形成される柱状部分およびリング状部分は、後述する導電膜および絶縁膜形成工程を行うことにより、それぞれ柱状半導体１１ｄとリング状半導体１１ａとなる。
前記トレンチ１８は、それぞれ同じ幅で形成するのが好ましい。同じ幅で形成することにより、後述する絶縁膜形成工程の後に形成される導電膜の膜厚を等しくすることができるためである。
前記トレンチ１９は、それぞれ同じ幅で形成するのが好ましく、トレンチ１８と同等又はトレンチ１８よりも小さい幅で形成するのが好ましい。後述する工程において、トレンチ１９に形成する外周貫通電極１４は、電位が供給されないでフローティング状態で使用されることから、トレンチ１９の幅を小さくすることによって、トレンチ１９を絶縁膜によって完全に埋め込み、トレンチ１９には導電膜を形成しない構成としてもかまわないためである。
次に、図５（ｂ）に示すように、半導体基板１１の全面に絶縁膜を形成した。前記絶縁膜は半導体基板１１の表面部分全面に等方的に形成される。前記絶縁膜のうち、トレンチ１８に形成された絶縁膜を内部貫通電極絶縁膜１３、トレンチ１９に形成された絶縁膜を外周貫通電極絶縁膜１５と呼称する。
前記絶縁膜は、どのような方法で形成してもかまわないが、例えば、熱酸化法により、半導体基板１１の材料であるシリコンを熱酸化処理し、ＳｉＯ２として形成することができる。
さらに、化学気相蒸着（ＣＶＤ）法を用いて半導体基板１１の全面に導電膜を成膜する。ＣＶＤ法では、成膜面に対して等方的に成膜することができるので、トレンチ１８およびトレンチ１９の内壁面に形成された内部貫通電極絶縁膜１３および外周貫通電極絶縁膜１５に対して、導電膜を等方的に成膜し、トレンチ１８およびトレンチ１９の空隙部を充填し、導電膜がトレンチ１８およびトレンチ１９に埋め込まれる。
埋め込まれる導電膜は、前記空隙部が、柱状半導体１１ｄにより複数に等間隔で分割された狭い領域であり、トレンチ１８の幅を等しく形成されているので、薄く、膜厚の等しい導電膜となり、導電膜の膜質も均一となる。
その後、導電膜１２ａが分離される程度まで、半導体基板１１上面に形成された導電膜５１を除去するとともに、平坦化処理を行い、図５（ｃ）に示す構造を形成する。
前記導電膜において、トレンチ１８に形成された導電膜を内部貫通導電膜１２ａ、トレンチ１９に形成された導電膜を外周貫通導電膜１４ａと呼称する。
また、ここで、柱状半導体１１ｄと、絶縁膜１３と、導電膜１２ａとから内部貫通電極１２が形成され、絶縁膜１５と導電膜１４ａとから外周貫通電極１４が形成される。
前記導電膜の材料としては、ポリシリコン、タングステン、銅等を用いることができる。また、成膜方法もＣＶＤ法に限られず、スパッター法など他のドライプロセスによる成膜法あるいはメッキ等などのウエットプロセスにより成膜法を用いることができる。
次に、接続配線１６および絶縁膜１７を形成する。前記接続配線１６は内部貫通電極１２に接続させ、前記絶縁膜１７はチップ保護のために形成する。
さらに、半導体基板１１の裏面側を内部貫通電極１２及び外周貫通電極１４が露出するまで研削し、図５（ｄ）に示す構造を形成する。
前記研磨工程において、半導体基板１１の裏面研削は、研削をある程度まで実施し、その後ウェットポリッシュやドライポリッシュ等の研磨を行う２段階の研磨工程を用いてもかまわない。
また、このとき、図示していないトランジスタ素子、容量素子、抵抗素子を形成することができる。
次に、裏面研削を行った半導体基板１１の裏面に絶縁膜３３を形成した後、内部貫通電極１２と接続するためのビアを開口し、前記開口部にバンプ３１を形成する。
最後に、半導体チップとして分割され、図５（ｅ）に示すように、貫通電極を備えた半導体チップ１０が形成される。
前記バンプ３１の形成面は、前記に示したように半導体基板１１の裏面側だけでなく、表側面を形成面としてもかまわない。また、さらに、表面と裏面の両方にバンプ３１を形成してもかまわない。
表側面にバンプ３１を形成する際には、内部貫通電極１２または接続配線１６と接続させてバンプ３１を形成させる。
先に記載した図１（ｂ）は、半導体チップ１０３と半導体チップ１０４とを接続部１０６により接続した貫通電極部Ｆの断面図である。前記半導体チップ１０３は、その裏面側にバンプ３１が設けられ、半導体チップ１０４は、その表面側にバンプ３２が設けられ、前記バンプ３１、３２が接続されることによって、半導体チップ１０３の接続配線１６から半導体チップ１０４の貫通電極２２までが電気的に導通される構成となっている。
また、半導体チップ１０３と半導体チップ１０４の信頼性や電気的特性を確保するため、樹脂からなる接着層３４によって、接続部３０が固定されている。
なお、前記半導体チップには、前記製造工程の途中においてあるいは製造工程後に、トランジスタ素子、容量素子や抵抗素子を形成してもよく、また、トランジスタ素子を形成せず、インタポーザー等の貫通電極として使用することもできる。
以下、効果について説明する。
本発明の実施形態である貫通電極は、貫通電極を構成する柱状半導体１１ｄについて、そのラインをＹ方向にずらすごとに、その位置をＸ方向に半ピッチシフトさせるように配置し、さらに断面形状が正方形又は長方形の２種類の柱状半導体を用いる構成なので、前記柱状半導体の間でトレンチ深さを規定する距離を、ほとんど均一に形成することができるので、マイクロローディング効果・逆マイクロローディング効果を抑制することができ、トレンチ深さを均一とすることができる。
また、本発明の実施形態である貫通電極は、柱状半導体１１ｄを、Ｙ方向に配置する柱状半導体１１ｄとは、Ｘ方向に半ピッチシフトさせるように配置され、断面形状が正方形又は長方形の柱状半導体を用いて形成され、さらに、補助的に三角形状の凸部を追加し、多角形の断面形状を用いて形成する構成なので、前記柱状半導体の間でトレンチ深さを規定する距離を、より均一に形成することができるので、マイクロローディング効果・逆マイクロローディング効果を抑制することができ、トレンチ深さを均一とすることができる。
本発明の実施形態である貫通電極は、柱状半導体が先に述べた断面形状および配置により構成され、トレンチ深さが均一とされているので、前記トレンチに形成する導電膜の膜厚を、薄く、均一に、高精度で制御することができるので、貫通電極の電気的特性を向上させ、その特性バラつきを低減することができる。
本発明の実施形態である貫通電極は、柱状半導体が先に述べた断面形状および配置により構成され、トレンチ深さが均一とされているので、前記トレンチに充填する導電膜の膜厚を均一にすることにより、前記トレンチに形成する導電膜の膜厚成長速度を最短とすることができ、生産効率を向上させることができる。
本発明の実施形態である貫通電極は、内部貫通電極及び柱状半導体の形状を変え、貫通電極に必要な抵抗値や容量値を変更することができるので、貫通電極をより低インピダンスにすることができる。
さらに、本発明の実施形態である半導体装置は、前記貫通電極を有する半導体装置であり、より低インピダンスとした貫通電極から構成されているので、半導体チップ間転送をより高速に行うことができる。
本発明は、半導体チップを複数積層した３次元半導体装置の貫通電極およびその製造方法に関するものであり、３次元に配置されたトランジスタ素子、容量素子や抵抗素子等を備えた３次元半導体装置を利用する半導体産業において利用可能性がある。
本発明の実施形態である半導体装置の一例を示す模式図であって、（ａ）は半導体装置の断面図であり、（ｂ）は（ａ）におけるＦ部の断面図である。 本発明の実施形態である貫通電極の一例を示す模式図であって、（ａ）は図１（ｂ）のＨ−Ｈ’線における平面断面図であり、（ｂ）は（ａ）におけるｇ３１〜ｇ３４部分の拡大模式図である。 本発明の実施形態である貫通電極の別の一例を示す模式図であって、（ａ）は平面断面図であり、（ｂ）は（ａ）におけるｇ５１〜ｇ５４部分の拡大模式図である。 本発明の実施形態である貫通電極のさらに別の一例を示す模式図であって、（ａ）は平面断面図であり、（ｂ）は（ａ）におけるｇ６１〜ｇ６４部分の拡大模式図である。 本発明の実施形態である貫通電極の製造工程の一例を示す断面図である。 従来例における３次元半導体装置の模式図であって、（ａ）は半導体装置の断面図であり、（ｂ）は（ａ）におけるＢ部の拡大断面図である。 従来例における貫通電極の断面模式図である。 従来例における貫通電極の模式図であって、（ａ）は図７のＣ−Ｃ’線における断面図であり、（ｂ）は（ａ）におけるｄ１〜ｄ４部分の拡大模式図である。
符号の説明
１…支持基板、２…配線パターン、３、４、５…半導体チップ、６…バンプ、７…貫通電極、７ａ…貫通導電膜、７ｂ…貫通電極絶縁膜、１１、２１…半導体基板、１１ａ、１１ｂ、２１ａ…リング状半導体、１１ｄ、２１ｄ…柱状半導体、１２、２２…内部貫通電極、１２ａ，２２ａ…内部貫通導電膜、１３、２３…内部貫通電極絶縁膜、１４、１４ｂ、２４…外周貫通電極、１４ａ、１４ｃ、２４ａ…外周貫通導電膜、１５、１５ｃ、２５…外周貫通電極絶縁膜、１６、２６…接続配線、１７、２７、３３…絶縁膜、１８，１９…トレンチ、３０…接続部、３１、３２…バンプ、３４…接着剤、１００…支持基板、１０２…配線パターン、１０３、１０４、１０５…半導体チップ、１０６…バンプ、Ａ…半導体装置、Ｄ…貫通電極、Ｅ…半導体装置、Ｇ３、Ｇ４…貫通電極、ｄ１、ｄ２、ｄ３、ｄ４、ｇ３１、ｇ３２、ｇ３３、ｇ３４、ｇ５１、ｇ５２、ｇ５３、ｇ５４、ｇ６１、ｇ６２、ｇ６３、ｇ６４…位置、ｉ５、ｉ６…凸部、ｎ、ｍ、ｒ、ｓ、ｒ５、ｓ５、ｒ６、ｓ６…中心点、ｑ、ｐ、ｔ、ｖ、ｔ５、ｖ５、ｔ６、ｖ６…距離

Claims (18)

  1. 半導体基板を貫通し、該半導体基板とは絶縁分離された貫通電極であって、内部貫通電極とリング状半導体と外周貫通電極とを備え、前記内部貫通電極を囲んで前記リング状半導体が形成され、さらに前記リング状半導体の外周を囲んで前記外周貫通電極が形成された貫通電極において、
    前記内部貫通電極は、複数の柱状半導体と内部貫通導電膜とを有し、前記複数の柱状半導体は、４角形もしくは多角形のいずれかの断面形状を２種類以上用いてなる柱状半導体から構成され、かつ、前記リング状半導体に対して等間隔で配置され、隣接する柱状半導体に対して等間隔で配置され、前記リング状半導体及び隣接する柱状半導体との間には前記内部貫通導電膜が充填されていることを特徴とする貫通電極。
  2. 前記隣接する柱状半導体１１ｄの多角形の断面形状が、４角形に補助的に３角形を付加した形状であることを特徴とする請求項１に記載の貫通電極。
  3. 前記隣接する柱状半導体が、ラインごとに半ピッチずれて配置されていることを特徴とする請求項１または２のいずれかに記載の貫通電極。
  4. 前記リング状半導体と前記外周貫通電極は、電位が供給されないフローティング状態であることを特徴とする請求項１〜３のいずれかに記載の貫通電極。
  5. 前記内部貫通電極とリング状半導体と外周貫通電極とが絶縁膜によりそれぞれ絶縁分離されたことを特徴とする請求項４に記載の貫通電極。
  6. 前記柱状半導体が、内部貫通電極絶縁膜により前記内部貫通導電膜と絶縁分離されたこと特徴とする請求項４または５のいずれかに記載の貫通電極。
  7. 前記リング状半導体が、内部貫通電極絶縁膜により内部貫通導電膜と絶縁分離され、外周貫通電極絶縁膜により外周貫通導電膜と絶縁分離されたことを特徴とする請求項４に記載の貫通電極。
  8. 前記外周貫通電極が、外周貫通導電膜と外周貫通電極絶縁膜とを有し、前記外周貫通電極絶縁膜により前記リング状半導体及び半導体基板外周貫通導電膜と絶縁分離されたことを特徴とする請求項４に記載の貫通電極。
  9. 前記外周貫通導電膜と前記外周貫通電極絶縁膜の厚さが、前記内部貫通導電膜と前記内部貫通電極絶縁膜の厚さよりも薄いことを特徴とする請求項４に記載の貫通電極。
  10. 前記外周貫通電極の外側に、さらに、リング状半導体と外周貫通電極とを備えた外周層を複数備えたことを特徴とする請求項４に記載の貫通電極。
  11. 前記内部貫通電極が、直接又は接続配線を介してバンプに接続されることを特徴とする請求項１〜１０のいずれかに記載の貫通電極。
  12. 半導体基板を貫通した内部貫通電極と、該内部貫通電極を囲んで形成されたリング状半導体と、さらに該リング状半導体の外周に形成された外周貫通電極を備えた半導体チップを積層したことを特徴とする半導体装置。
  13. 前記リング状半導体と前記外周貫通電極は、電位が供給されないフローティング状態であることを特徴とする請求項１２に記載の半導体装置。
  14. 前記内部貫通電極は柱状半導体と内部貫通導電膜とを有し、内部貫通電極絶縁膜により前記リング状半導体と絶縁分離されていることを特徴とする請求項１３に記載の半導体装置。
  15. 前記柱状半導体は、前記リング状半導体又は隣接する柱状半導体と等間隔のスペースで形成され、前記リング状半導体及び隣接する柱状半導体との空間は前記内部貫通導電膜により充填されていることを特徴とする請求項１３に記載の半導体装置。
  16. 前記柱状半導体は、内部貫通電極絶縁膜により内部貫通導電膜と絶縁分離されたことを特徴とする請求項１３に記載の半導体装置。
  17. 前記外周貫通電極の外側にさらに、リング状半導体と外周貫通電極とを備えた外周層を複数備えたことを特徴とする請求項１３に記載の半導体装置。
  18. 前記内部貫通電極が、直接又は接続配線を介してバンプに接続され、該バンプにより前記半導体チップを積層したことを特徴とする請求項１２〜１７のいずれかに記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101109053B1 (ko) * 2010-03-29 2012-01-31 한국생산기술연구원 관통 비아홀이 형성된 웨이퍼 및 이에 대한 적층방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101052870B1 (ko) * 2008-04-21 2011-07-29 주식회사 하이닉스반도체 관통 전극, 이를 갖는 회로 기판, 이를 갖는 반도체 패키지및 반도체 패키지를 갖는 적층 반도체 패키지
JP4784641B2 (ja) * 2008-12-23 2011-10-05 株式会社デンソー 半導体装置およびその製造方法
US9437561B2 (en) 2010-09-09 2016-09-06 Advanced Micro Devices, Inc. Semiconductor chip with redundant thru-silicon-vias
US8558389B2 (en) * 2011-12-08 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming guard ring around conductive TSV through semiconductor wafer
KR101880155B1 (ko) * 2011-12-22 2018-07-19 에스케이하이닉스 주식회사 적층 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019431A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびそれを用いた半導体モジュール
JP2006165025A (ja) * 2004-12-02 2006-06-22 Nec Electronics Corp 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP2006261403A (ja) * 2005-03-17 2006-09-28 Elpida Memory Inc 半導体装置
WO2007023963A1 (ja) * 2005-08-26 2007-03-01 Hitachi, Ltd. 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019431A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびそれを用いた半導体モジュール
JP2006165025A (ja) * 2004-12-02 2006-06-22 Nec Electronics Corp 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP2006261403A (ja) * 2005-03-17 2006-09-28 Elpida Memory Inc 半導体装置
WO2007023963A1 (ja) * 2005-08-26 2007-03-01 Hitachi, Ltd. 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101109053B1 (ko) * 2010-03-29 2012-01-31 한국생산기술연구원 관통 비아홀이 형성된 웨이퍼 및 이에 대한 적층방법

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