JP2007165461A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2007165461A
JP2007165461A JP2005357819A JP2005357819A JP2007165461A JP 2007165461 A JP2007165461 A JP 2007165461A JP 2005357819 A JP2005357819 A JP 2005357819A JP 2005357819 A JP2005357819 A JP 2005357819A JP 2007165461 A JP2007165461 A JP 2007165461A
Authority
JP
Japan
Prior art keywords
electrode
conductive film
semiconductor
internal
outer peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2005357819A
Other languages
English (en)
Inventor
Shiro Uchiyama
士郎 内山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2005357819A priority Critical patent/JP2007165461A/ja
Priority to US11/636,612 priority patent/US7732926B2/en
Publication of JP2007165461A publication Critical patent/JP2007165461A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】貫通電極を備えた半導体装置を積層した３次元半導体装置において、貫通電極の抵抗と容量が大きく、高速データ転送ができないという問題がある。
【解決手段】貫通電極をゲート電極の第１導電膜をマスクとして形成する。第１導電膜の上に成膜されたゲート電極の第２導電膜を、貫通電極の配線電極とする。ゲート電極形成工程において貫通電極を形成することで高融点金属およびその化合物が使用でき、低抵抗化が図れる。さらに貫通電極からの配線工程をゲート電極からの配線工程と共有化する等、半導体標準プロセスに適合させることで工程を短縮することができる。
【選択図】 図８

Description

本発明は、半導体装置に係り、特に３次元半導体装置を構成する貫通電極を備えた半導体装置及びその製造方法に関する。
近年、複数の半導体装置を積層した３次元半導体装置が提案されている。これらの３次元半導体装置は、半導体基板を貫通する貫通電極によって各半導体装置間の電気的導通をはかっている。
従来の３次元半導体装置を図１４、図１５に示す。図１４の３次元半導体装置は３つの半導体装置３，４，５を支持基板１に搭載している。各半導体装置は半導体基板を貫通する貫通電極７を備えている。各半導体装置間は貫通電極７に接続されたバンプ６によりそれぞれ接続され、さらに支持基板１の配線パターン２に接続される。貫通電極７の断面図を図１５に示す。ここでの貫通電極７は、半導体装置製造工程の配線工程が終了した後に作成されたものである。
半導体装置は配線１６が形成された状態で絶縁膜１７を開口し、半導体基板１１にトレンチを形成する。トレンチ内壁に貫通電極絶縁膜７ｂを成膜し、さらに貫通導電膜７ａによりトレンチ内部を充填する。その後ＣＭＰ等により上面の貫通導電膜を半導体表面と同じ高さになるように平坦化する。半導体基板１１を裏面から所定の厚さまで研削し、裏面絶縁膜１８を成膜する。その裏面絶縁膜１８を開口し、バンブ１９を形成する。また必要に応じ、半導体基板の表面にバンプ１９を形成してもよく、またバンプを形成しない場合には保護用の絶縁膜が形成される。
これらの貫通電極は、電源線及び信号線として使用されることから、その配線抵抗及び浮遊容量はできるだけ小さいことが望まれる。もし配線抵抗が大きい場合には電圧の低下及び信号の遅れを招き、動作速度が遅くなり、さらには動作しなくなる。また容量が大きい場合には信号の遅れや、信号間のノイズにより信号波形が乱れ、高速データ転送ができなくなるという問題が発生する。そのため貫通電極としては、抵抗値を小さくするために、半導体基板に設けるトレンチ径を大きく、導電膜により充填する必要がある。また容量値を小さくするために、半導体基板と導電膜間の絶縁膜を厚く、低誘電率の絶縁膜を使用する必要がある。しかし半導体プロセスで使用される絶縁膜の種類は限られていることから膜厚を厚くすることになる。
そのためにこれらの貫通電極は、半導体基板に数十μｍの径を有するトレンチを形成し、貫通電極絶縁膜７ｂを数μｍ〜十数μｍ程度もの膜厚を堆積しなければならないことになる。従来技術においてこのような膜厚の導電膜あるいは絶縁膜を成膜させる場合には、成膜時間が長時間になり、製造工程での負荷が大きいという問題がある。さらに数十μｍの導電膜厚を成膜する場合には、膜厚が厚くなるにしたがって成膜されるグレーンが不均一となる。グレーンが不均一になることで、導電膜の特性がばらつき、抵抗率が高くなるという導電膜の問題もある。そのために低抵抗で、かつ容量値が小さい貫通電極の構造、その製造方法の確立が望まれている。
貫通電極に関する特許文献として下記特許文献１，２がある。特許文献１では、半導体基板に数十μｍ径のトレンチを形成した後に、トレンチに塗布絶縁膜を充填し、再度エッチングして形成されたトレンチに導電膜を成膜することで、導電膜中に空洞のない貫通電極を形成している。特許文献２では、貫通電極の外側に第２の絶縁領域を設けることで、貫通電極と半導体基板の短絡を防止している。
またビアホール、スルホールやコンタクトホールの形成方法に関する特許文献としては特許文献３，４，５，６がある。特許文献３、４では、ゲート電極の上部及び側面にエッチングレートが異なる絶縁膜を成膜し、セルフアラインコンタクトを形成している。特許文献５では、ゲート電極をマスクとして、拡散層を形成している。特許文献６には、層間絶縁膜のホール形成時のエッチング方法が記載されている。しかし、これらの特許文献においては、半導体基板との容量が小さく、低抵抗値を備えた貫通電極の構造や、その製造方法に関する技術については記載されていない。
特開２００３−０１７５５８号公報 特開２００２−２８９６２３号公報 特開２００５−０９４０４４号公報 特開２００４−２２８３０８号公報 特開平０８−０７８６９９号公報 特開２００４−２７３４８３号公報
上記したように、３次元半導体装置に用いられる貫通電極は、貫通電極の抵抗が大きく、高速データ転送ができないという問題と、貫通電極の埋め込み導電膜の膜厚が厚いことから埋め込み導電膜の成膜時間が長くなるという問題がある。
本願の目的は、上記した問題に鑑み、貫通電極の抵抗が小さく、かつ導電膜の埋め込み時間が短く低抵抗の導電膜により形成された貫通電極の製造法及びこれらの貫通電極を備えた高速データ転送可能な半導体装置を提供することである。
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
本発明の貫通電極の製造方法は、ゲート電極の第１導電膜をマスクとして、柱状半導体を有する内部貫通電極用トレンチと、前記内部貫通電極用トレンチを囲むリング状半導体の外周に外周貫通電極用トレンチとを形成し、前記内部貫通電極トレンチ及び外周貫通電極用トレンチのそれぞれの内部を貫通電極絶縁膜と貫通電極導電膜とで充填し、内部貫通電極と外周貫通電極を形成することを特徴とする。
本発明の貫通電極の製造方法において、前記内部貫通電極用トレンチの内部に前記柱状半導体を備えることで、前記柱状半導体がない場合よりも薄い膜厚の貫通電極導電膜により前記内部貫通電極用のトレンチを充填することを特徴とする。
本発明の貫通電極の製造方法において、前記第１導電膜の上にゲート電極の第２導電膜を成膜し、前記第２導電膜を前記内部貫通電極の接続配線とし、前記外周貫通電極はフローティング状態とすることを特徴とする。
本発明の貫通電極の製造方法において、前記第１及び第２導電膜を、トランジスタのゲート電極パターンと同時にパターニングすることを特徴とする。
本発明の貫通電極の製造方法において、前記貫通電極からの接続配線工程と、前記ゲート電極からの接続配線工程とを同一工程で行うことを特徴とする。
本発明の貫通電極の製造方法において、前記第１の導電膜はポリシリコン及び高融点金属とシリコンとの化合物のなかから選択された材質により成膜されることを特徴とする。
本発明の貫通電極の製造方法において、前記第２の導電膜は高融点金属、高融点金属のシリコン化合物及び高融点金属の窒化化合物のなかから選択された材質により成膜されることを特徴とする。
本発明の貫通電極の製造方法において、前記貫通電極導電膜は高融点金属、高融点金属のシリコン化合物及び高融点金属の窒化化合物のなかから選択された材質により成膜されることを特徴とする。
本発明の半導体装置は、上記したいずれか１つに記載の貫通電極の製造方法により製造された貫通電極を備えたことを特徴とする。
本発明の半導体装置において、前記外周貫通電極と前記リング状半導体は電位が供給されないフローティング状態であることを特徴とする。
本発明の半導体装置において、前記柱状半導体は正方形又は長方形の形状を有し、前記リング状半導体との間隔を等しくなるように配置形成され、前記リング状半導体との間隔は前記内部貫通導電膜により充填されていることを特徴とする。
本発明の半導体装置において、前記柱状半導体は、正方形又は長方形の形状を有し、前記リング状半導体及び隣接する柱状半導体との間隔を等しくなるように複数配置形成され、前記リング状半導体及び隣接する柱状半導体との空間は前記内部貫通導電膜により充填されていることを特徴とする。
本発明の半導体装置において、前記外周貫通電極の外側に、さらにリング状半導体と外周貫通電極とを備えた外周層を複数備えたことを特徴とする。
本発明の貫通電極は、ゲート電極の第１導電膜をマスクとして形成し、さらに第１導電膜の上に成膜されたゲート電極の第２導電膜を、貫通電極の配線電極とする。ゲート電極形成工程において貫通電極を形成することで高融点金属およびその化合物が使用でき、低抵抗化が図れる。さらに貫通電極からの接続配線工程をゲート電極からの接続配線工程を共有化することで工程を短縮できる効果が得られる。これらの構成とすることで抵抗値が小さい貫通電極が得られ、この貫通電極を備えた半導体装置が得られる。
本発明の最良の形態について、図１を参照して説明する。図１には本発明の貫通電極の構造を示す。図１（Ａ）にはその平面図、図１（Ｂ）にはラインＡ−Ａ’における断面図を示す。
本発明の貫通電極は半導体基板１１に内部貫通電極１２と、外周貫通電極１４とを備えた２重の貫通電極構造である。外周貫通電極１４は半導体基板１１にリング状に形成されている。外周貫通電極１４の内側にはリング状半導体があり、内部貫通電極１２はリング状半導体１１ａに囲まれて形成されている。内部貫通電極１２が実際の貫通電極として機能する貫通電極である。外周貫通電極１４とリング状半導体は電位が供給されないフローティング状態であり、半導体基板１１と内部貫通電極１２との間の容量を小さくするために設けられている。内部貫通電極１２と外周貫通電極１４は、半導体基板１１のトレンチのなかに形成され、それぞれ周囲の半導体と絶縁するための貫通電極絶縁膜と、その絶縁膜に囲まれた貫通電極導電膜とを備えている。
外周貫通電極１４は、半導体基板１１とリング状半導体１１ａとの間のリング状のトレンチの中に形成される。半導体基板１１とリング状半導体１１ａと絶縁する外周貫通絶縁膜１５と、その内部に外周貫通導電膜１４ａを備えている。内部貫通電極１２は、リング状半導体１１ａ内部のトレンチに形成される。内部貫通電極用のトレンチ内部には複数の半導体柱１１ｄを有し、柱状半導体１１ｄとリング状半導体１１ａとの間及び隣接する柱状半導体間は内部貫通絶縁膜１３と、内部貫通導電膜１２ａを備えている。
内部貫通電極１２は、リング状半導体１１ａと柱状半導体１１ｄとの間に形成される。この柱状半導体１１ｄはリング状半導体１１ａ及び隣接する柱状半導体１１ｄとの間隔が等しくなるように配置する。これらの間隔を等間隔とすることで内部貫通電極の絶縁膜及び導電膜を成膜する際に、薄い膜厚で柱状半導体間を均等に充填することができる。トレンチを充填するためにはそのトレンチ径の半分以上の膜厚が必要となる。内部貫通電極の内部を等間隔の柱状半導体で分割し、その間隔を小さくすることで、成膜する膜厚を薄くできる。また等間隔とすることで均一に充填できる。
例えば図１（Ａ）においては、正方形の柱状半導体が４行４列配置されている。ここで、外側の正方形を３０μｍ角、その中の柱状半導体を１辺２μｍとする。絶縁膜厚を０．１μｍとすれば、約２μｍ程度の導電膜厚で内部貫通電極を充填することができる。柱状半導体で分割しない場合には一辺３０μｍの半分である１５μｍ以上の膜厚と比較すれば、その１／７の薄さとなる。このように薄い膜厚で充填できるために製造工程での導電膜の埋め込み時間が短くなり、生産ラインの負荷が軽くなる。さらに膜厚が薄いことで均一な膜質が得られることから、低抵抗の内部貫通電極が得られる。
また柱状半導体１１ｄはその間隔を等間隔に配置することから、その形状は正方形、または長方形とすることが好ましい。しかしその形状は特に限定されるものではなく、柱状半導体間のスペースが導電膜により均一に充填されるように、スペースをほぼ等間隔として形成される形状であればよい。さらに柱状半導体の個数は１個でもよく、複数配置することもできる。また柱状半導体のサイズを小さくすることで柱状半導体が形成される面積が小さくなり、導電膜を形成する領域の比率が大きくなり、より低抵抗の内部貫通電極が得られる。これらの内部貫通電極１２及び柱状半導体１１ｄの形状によって貫通電極の抵抗値は変化することから、貫通電極として必要な抵抗値や容量値によってその形状を変更することが可能である。
外周貫通電極１４は、外周貫通電極絶縁膜１５によりリング状半導体１１ａと半導体基板１１とから絶縁分離される。外周貫通電極１４とリング状半導体はどの電位配線にも接続せず、フローティング状態とする。外周貫通電極１４はフローティング状態であり電極としては、機能しないので、外周貫通導電膜１４ａを形成しないで、全て外周貫通電極絶縁膜１５として構成することもできる。したがって、外周貫通電極１４が形成される半導体基板１１とリング状半導体１１ａ間の間隔は、柱状半導体１１ｄ間の間隔と等しいか、小さくすることができる。また、リング状半導体１１ａと外周貫通電極１４を２重に構成することも可能である。
また外周貫通電極１４とリング状半導体１１ａとを、フローティング状態とすることで半導体基板１１と内部貫通電極１２との間の容量は飛躍的に小さくできる。半導体基板１１と内部貫通電極１２間の容量は、半導体基板１１と外周貫通電極１４間の容量と、外周貫通電極１４とリング状半導体１１ａ間の容量と、リング状半導体１１ａと内部貫通電極１２間の容量と、が直列接続された合成容量となる。そのため半導体基板１１と内部貫通電極１２との間の容量は飛躍的に小さくなる。また、内部貫通電極１２と半導体基板１１の間に生じる容量が小さくなることで容量による絶縁膜への膜厚制限がなくなる。内部貫通電極絶縁膜１３及び外周貫通電極絶縁膜１５の膜厚は絶縁耐圧のみを考慮すればよく、従来の絶縁膜厚よりも格段に、例えば１／３以下にも薄くすることができる。
本発明の貫通電極は、柱状半導体を設けた内部貫通電極と、リング状半導体と、外周貫通電極から構成される。半導体基板１１にトレンチを形成し、リング状半導体１１ａ、柱状半導体１１ｄを設けている。このトレンチは柱状半導体１１ｄを設けることから従来技術の貫通電極形成プロセスと比較し、微細パターンとなる。そのため貫通電極の形成は、配線工程前のなるべく早い工程で行うことが好ましい。
一般的な貫通電極は、配線工程または配線工程終了後に形成される。しかし、配線工程以降に貫通電極形成する場合には、半導体基板までの間に多種類の層間絶縁膜が使用され、その膜厚も厚くなっている。多種類の絶縁膜を同時にエッチングすると、それぞれの絶縁膜のエッチングレートが異なるために正常なエッチング形状が得られにくくなる。そのために微細パターンが得られなく、大きなパターンになる。柱状半導体の間隔が大きなパターンになると、貫通電極絶縁膜や貫通電極導電膜の膜厚を厚くせざる得なくなる。そのためになるべく最初の工程で実施することが望ましい。
以下簡単に製造工程について説明する。ここでは絶縁分離工程の後に、外周貫通電極用のトレンチと内部貫通電極用のトレンチを形成する。絶縁膜と導電膜を成膜し内部貫通電極絶縁膜１３と外周貫通絶縁膜１５、内部貫通電極導電膜１２ａと外周貫通電極導電膜１４ａを形成した後に平坦化する。この導電膜としてはポリシリが使用される。ポリシリが使用される理由はウェル拡散等における高温処理に対応できることである。金属を使用する場合には、高温処理の制限、汚染に対する保護膜の形成等が必要となる。そのため半導体標準プロセスの条件変更が必要になることで使用できない。
その後通常の拡散プロセスにより、拡散層、トランジスタ、配線１６等を形成する。この配線工程において貫通電極の取り出し配線を同時に形成される。配線工程が終了した後、裏面研削し、所定の厚さまで半導体基板を薄くする。半導体基板の裏面に半導体装置を保護する絶縁膜１８を形成し、さらに内部貫通導電膜１２ａ上の一部の絶縁膜を開口する。開口部にはバンプ１９を形成し、外部に接続する。図１（Ｂ）にはバンプ１９を半導体基板１１の裏面側に形成した。同様に表面側にも絶縁膜１７を開口し、バンプ１９を形成することができる。これらの工程により本願の貫通電極は構成される。
本発明の貫通電極は、内部貫通電極とその外周にフローティング状態のリング状半導体と外周貫通電極とから構成される。内部貫通電極はその内部に等間隔で配置された柱状半導体を有することで、薄い膜厚の導電膜により低抵抗の内部貫通電極を形成できる。リング状半導体と外周貫通電極とを設けフローティング状態にすることで、半導体基板と内部貫通電極間の容量を飛躍的に小さくできる。この構成とすることで抵抗、容量値が小さく、また生産しやすい貫通電極が得られ、この貫通電極を備えた高速データ転送できる半導体装置が得られる。
実施例１として、本発明における貫通電極の製造方法を説明する。実施例の製造方法は半導体標準プロセスを大幅に変更することなく、半導体標準プロセスに適合させた貫通電極の製造方法である。本実施例ではゲート電極形成工程において貫通電極を形成する。図２〜図１３に貫通電極の製造工程に従ってそれぞれの半導体装置の断面図を示す。図２〜図８には図の左側に１つの貫通電極の断面図、右側にトランジスタの断面図を示す。図９〜図１３には１つの貫通電極の断面図を示す。
図２に示すように、半導体基板２１には素子分離用のシャロートレンチアイソレーション（以下ＳＴＩと称する）絶縁膜２２が形成されている。さらに図示されていないウェル拡散層が形成された後、ゲート絶縁膜、ゲート電極の第１導電膜であるゲートポリ２３が成膜される。ここまでは通常プロセスと同一であり、貫通電極が形成される領域とトランジスタ等が形成される領域とも同じ処理が行われる。さらにエッチングマスク用のマスク酸化膜２４が成膜される。貫通電極形成のためのリソグラフィー及びエッチング技術により内部貫通電極２５用のトレンチ２７、外周貫通電極２６用のトレンチ２８を開口する。内部／外周貫通電極用トレンチ２７及び２８によりシリコン基板２１は、リング状半導体３０と、柱状半導体２９とに分割される。
内部貫通電極用トレンチ２７はそれぞれ同じ幅を有するように、また外周貫通電極用トレンチ２８の幅は内部貫通電極用トレンチ２７と同等又は小さく形成する。内部貫通電極用トレンチ２７の幅を等しくすることでトレンチ２７内は同じ膜厚の導電膜で均一に埋め尽くすことができ、このときトレンチ２８も同時に埋め尽くすことになる。このときには右側に図示したトランジスタ部はパターニングされない。ゲートポリシリ２３はゲート電極の第１導電膜としての使用される材質であればよく、ポリシリや高融点メタルを含むシリサイドが使用することができる。
続いて図３に示すように半導体基板２１の全面に側壁絶縁膜３１を成膜する。絶縁膜はシリコン基板全体に形成されるが内部貫通電極２５用のトレンチ２７に形成された絶縁膜を内部貫通電極絶縁膜３２、外周貫通電極２６用のトレンチ２８に形成された絶縁膜を外周貫通電極絶縁膜３３と呼称する。内部貫通電極絶縁膜３２はリング状半導体と柱状半導体間、隣接する柱状半導体間を絶縁する。外周貫通電極２６は半導体基板とリング状半導体を絶縁する。
図４に示すように、ＣＶＤ法を用いて半導体基板２１の全面に導電膜を成膜し、内部貫通電極２５用のトレンチ２７、外周貫通電極２６用のトレンチ２８内を埋め込む。このとき柱状半導体２９によりトレンチ２７は複数に等間隔で分割されているために薄い膜厚の導電膜で埋め込むことが出来る。薄い膜厚の導電膜を形成することで均一な膜質で低抵抗の導電膜が得られる。導電膜はシリコン基板全体に形成されるが内部貫通電極２５用のトレンチ２７に形成された導電膜を内部貫通導電膜３４、外周貫通電極用のトレンチ２８に形成された導電膜を外周貫通導電膜３５と呼称する。
その後平坦化を行いトレンチ内に内部貫通電極２５、外周貫通電極２６を形成する。導電膜としてはタングステン、チタン等の高融点メタル、これら高融点メタルのシリコン化合物及び窒化物を用いる。成膜方法としてはＣＶＤ法、スパッター法等が用いられる。なお外周貫通電極２６は電位が供給されないでフローティング状態で使用されることから、外周貫通電極２６用のトレンチ２８の大きさを小さくし、外周貫通電極２６用のトレンチ２８は絶縁膜によって完全に埋め込み、導電膜を形成しない構成としてもよい。
次に図５に示すように側壁絶縁膜３１及びマスク酸化膜２４を除去し、ゲートポリ２３を露出させる。マスク酸化膜２４の成膜からマスク酸化膜２４の除去工程は貫通電極専用の工程である。図６のようにゲートポリ２３上にゲート電極メタル３６と窒化膜３７と、を成膜する。このゲート電極メタルとしてはタングステン、チタン等の高融点メタル、これら高融点メタルのシリコン化合物及び窒化物、またこれらの組み合わせた複数層とすることができる。
さらに図７に示すようにゲート電極のパターニングを行う。このゲートパターニングにおいては、右側のトランジスタ部のゲート電極３８と同時に、内部貫通電極２５と外周貫通電極２６の接続配線３９、４０が形成される。さらに窒化膜４１を成膜する（図８）。この窒化膜４１は、セルフアラインコンタクト用にゲート電極を保護するためのものであり、ダイナミックランダムアクセスメモリにおいては標準的な半導体プロセスである。この窒化膜４１で貫通電極を覆うことで、ゲート電極の第２導電膜及び貫通電極である金属類の汚染防止の役割を兼ねる。
これらのゲート電極メタル３６と窒化膜３７の成膜、ゲート電極のリソグラフィーとエッチング、窒化膜４１の成膜は貫通電極固有のプロセスではなく、半導体標準のプロセスと共有化する。その後は通常の半導体プロセス工程が実施される。この内部貫通電極２５と外周貫通電極２６の接続配線３９、４０は通常トランジスタのゲート電極と同じく、ゲートポリシリ２３とゲート電極メタル３６及び窒化膜３７により構成される。そのために貫通電極をゲート電極と同一に扱うことができる。
このようにゲート電極の第１導電膜をマスクとして、貫通電極を形成する。貫通電極導電膜として高融点金属及びその化合物が使用できることで、貫通電極の抵抗は低抵抗とできる。またゲート電極の第２導電膜を貫通電極の接続配線として利用することができる。さらにゲート電極の第２導電膜の成膜以降のゲートパターン工程、貫通電極の接続配線パターン等々を半導体標準のプロセスと共有化し同じ工程とできる。したがって貫通電極の表面はゲート電極と同一構成となることから、半導体標準工程と共有化することで貫通電極としての専用工程が少なく、量産上の利点が大きい。
層間膜４２に配線４３を形成する（図９）。半導体装置の拡散、配線工程が終了する。以降の工程は再び貫通電極専用の工程となる。図１０に示すように裏面側から、半導体基板２１を研削し、所定の厚さまで薄くする。半導体基板２１の裏面側を内部貫通電極２５及び外周貫通電極２６が露出するまで研削し、半導体基板２１を薄くする。なお半導体基板２１の裏面研削は、研削を途中まで実施し、その後ウェットポリッシュやドライポリッシュ等の２段階の研磨を行ってもよい。基板の裏面側に絶縁膜４４を成膜し、バンプ用のホールを開口する（図１１）。その開口部にバンプ４５を形成する（図１２）。表面側にバンプを形成する場合には層間膜４２に開口し、配線４３上にバンプを形成する。さらに、表面と裏面の両方にバンプを形成してもよい。その後チップに分割され貫通電極を備えた半導体装置となる。
図１３に２つの半導体装置を積層した３次元半導体装置を示す。上側の半導体装置の表面側（トランジスタ、配線層が形成された側）は保護膜で保護され、裏面側のバンプにより下側の半導体装置に接続される。下側の半導体装置は、裏面側が絶縁膜で保護され、表面側のバンプにより上側の半導体装置に接続される。このとき上側の半導体装置と下側の半導体装置の信頼性や電気的特性を確保するため、樹脂からなる接着層５６によって封止することが望ましい。このように貫通電極を備えた半導体装置を積層することで小型の３次元半導体装置が得られる。
本実施例の貫通電極の製造方法は、ゲート電極の第１導電膜をマスクとして、貫通電極を形成する。ゲート電極に使用される高融点金属やその化合物が使用できることで低抵抗の貫通電極が得られる。またゲート電極を覆う窒化膜により同時に貫通電極を保護することで汚染防止が図られる。このように通常の半導体プロセスに適合させ、工程を共有化させる。このように工程を共有化することで、貫通電極専用工程を減らし、工程短縮や、量産設備を共有することができる等の利点が大きい。
さらに本発明の貫通電極は内部貫通電極とその外周にフローティング状態の外周貫通電極とリング状半導体から構成される。内部貫通電極はその内部に等間隔で配置された柱状半導体を有することで、薄い膜厚の導電膜により内部貫通電極を形成できる。外周貫通電極とリング状半導体をフローティング状態とすることで、半導体基板と内部貫通電極間の容量を飛躍的に小さくできる。このように貫通電極の構成、製造方法とすることで抵抗値、容量値とも小さく、生産しやすい貫通電極及びこの貫通電極を備えた高速データ転送できる半導体装置が得られる。
以上本願発明を実施の形態及び実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲において種々変更して実施することが可能である。さらに上記実施例には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明における貫通電極の（Ａ）平面図、ラインＡーＡ’における（Ｂ）断面図である。 本発明の貫通電極の工程（トレンチ形成）における断面図である。 本発明の貫通電極の工程（側壁絶縁膜成膜）における断面図である。 本発明の貫通電極の工程（平坦化）における断面図である。 本発明の貫通電極の工程（マスク酸化膜除去）における断面図である。 本発明の貫通電極の工程（窒化膜成膜）における断面図である。 本発明の貫通電極の工程（ゲートパターニング）における断面図である。 本発明の貫通電極の工程（窒化膜成膜）における断面図である。 本発明の貫通電極の工程（配線形成）における断面図である。 本発明の貫通電極の工程（裏面研削）における断面図である。 本発明の貫通電極の工程（裏面絶縁膜開口）における断面図である。 本発明の貫通電極の工程（バンプ形成）における断面図である。 本発明における３次元半導体装置の断面図である。 ３次元半導体装置の断面図である。 従来例の貫通電極の断面図である。
符号の説明
１ 支持基板
２ 配線パターン
３，４，５ 半導体装置
６ バンプ
７ 貫通電極
７ａ 貫通導電膜
７ｂ 貫通電極絶縁膜
１１、２１ 半導体基板
１１ａ、３０ リング状半導体
１１ｄ、２９ 柱状半導体
１２、２５ 内部貫通電極
１２ａ，３４ 内部貫通導電膜
１３、３２ 内部貫通電極絶縁膜
１４、２６ 外周貫通電極
１４ａ、３５ 外周貫通導電膜
１５、３３ 外周貫通電極絶縁膜
１６、４３ 配線
１７、１８、３１、４２、４４ 絶縁膜
１９、４５ バンプ
２２ ＳＴＩ絶縁膜
２３ ゲートポリ（ゲート電極第１導電膜）
２４ マスク酸化膜
２７、２８ トレンチ
３６ ゲート電極メタル（ゲート電極第２導電膜）
３７、４１ 窒化膜
３８ ゲート電極
３９、４０ 接続配線
４６ 接着剤

Claims (13)

  1. 貫通電極の製造方法において、ゲート電極の第１導電膜をマスクとして、柱状半導体を有する内部貫通電極用トレンチと、前記内部貫通電極用トレンチを囲むリング状半導体の外周に外周貫通電極用トレンチとを形成し、前記内部貫通電極トレンチ及び外周貫通電極用トレンチのそれぞれの内部を貫通電極絶縁膜と貫通電極導電膜とで充填し、内部貫通電極と外周貫通電極を形成することを特徴とする貫通電極の製造方法。
  2. 前記内部貫通電極用トレンチの内部に前記柱状半導体を備えることで、前記柱状半導体がない場合よりも薄い膜厚の貫通電極導電膜により前記内部貫通電極用のトレンチを充填することを特徴とする請求項１に記載の貫通電極の製造方法。
  3. 前記第１導電膜の上にゲート電極の第２導電膜を成膜し、前記第２導電膜を前記内部貫通電極の接続配線とし、前記外周貫通電極はフローティング状態とすることを特徴とする請求項２に記載の貫通電極の製造方法。
  4. 前記第１及び第２導電膜を、トランジスタのゲート電極パターンと同時にパターニングすることを特徴とする請求項３に記載の貫通電極の製造方法。
  5. 前記貫通電極からの配線工程と、前記ゲート電極からの配線工程とを同一工程で行うことを特徴とする請求項４に記載の貫通電極の製造方法。
  6. 前記第１の導電膜はポリシリコン及び高融点金属とシリコンとの化合物のなかから選択された材質により成膜されることを特徴とする請求項３に記載の貫通電極の製造方法。
  7. 前記第２の導電膜は高融点金属、高融点金属のシリコン化合物及び高融点金属の窒化化合物のなかから選択された材質により成膜されることを特徴とする請求項３に記載の貫通電極の製造方法。
  8. 前記貫通電極導電膜は高融点金属、高融点金属のシリコン化合物及び高融点金属の窒化化合物のなかから選択された材質により成膜されることを特徴とする請求項３に記載の貫通電極の製造方法。
  9. 請求項１乃至請求項８のいずれか１項に記載の貫通電極の製造方法により製造された貫通電極を備えたことを特徴とする半導体装置。
  10. 前記外周貫通電極と前記リング状半導体は電位が供給されないフローティング状態であることを特徴とする請求項９に記載の半導体装置。
  11. 前記柱状半導体は正方形又は長方形の形状を有し、前記リング状半導体との間隔を等しくなるように配置形成され、前記リング状半導体との間隔は前記内部貫通導電膜により充填されていることを特徴とする請求項９に記載の半導体装置。
  12. 前記柱状半導体は正方形又は長方形の形状を有し、前記リング状半導体及び隣接する柱状半導体との間隔を等しくなるように複数配置形成され、前記リング状半導体及び隣接する柱状半導体との空間は前記内部貫通導電膜により充填されていることを特徴とする請求項９に記載の半導体装置。
  13. 前記外周貫通電極の外側に、さらにリング状半導体と外周貫通電極とを備えた外周層を複数備えたことを特徴とする請求項９に記載の半導体装置。
JP2005357819A 2005-12-12 2005-12-12 半導体装置及びその製造方法 Ceased JP2007165461A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005357819A JP2007165461A (ja) 2005-12-12 2005-12-12 半導体装置及びその製造方法
US11/636,612 US7732926B2 (en) 2005-12-12 2006-12-11 Semiconductor device having a through electrode with a low resistance and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005357819A JP2007165461A (ja) 2005-12-12 2005-12-12 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2007165461A true JP2007165461A (ja) 2007-06-28

Family

ID=38139905

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005357819A Ceased JP2007165461A (ja) 2005-12-12 2005-12-12 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7732926B2 (ja)
JP (1) JP2007165461A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010098318A (ja) * 2008-10-15 2010-04-30 Samsung Electronics Co Ltd マイクロ電子構造体、マルチチップモジュール及びそれを含むメモリカードとシステム並びに集積回路素子の製造方法
KR100960445B1 (ko) 2008-03-27 2010-05-28 주식회사 하이닉스반도체 수직형 반도체 소자 및 그 형성방법
JP7434118B2 (ja) 2020-09-11 2024-02-20 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4795677B2 (ja) * 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP2008066562A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
JP5346510B2 (ja) * 2007-08-24 2013-11-20 本田技研工業株式会社 貫通配線構造
KR101630734B1 (ko) 2007-09-21 2016-06-16 페어차일드 세미컨덕터 코포레이션 전력 소자
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227889B2 (en) * 2008-12-08 2012-07-24 United Microelectronics Corp. Semiconductor device
TWI460838B (zh) * 2008-12-08 2014-11-11 United Microelectronics Corp 半導體結構
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP2010219425A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体装置
US8492260B2 (en) 2010-08-30 2013-07-23 Semionductor Components Industries, LLC Processes of forming an electronic device including a feature in a trench
US8481425B2 (en) 2011-05-16 2013-07-09 United Microelectronics Corp. Method for fabricating through-silicon via structure
US8822336B2 (en) 2011-06-16 2014-09-02 United Microelectronics Corp. Through-silicon via forming method
US8828745B2 (en) 2011-07-06 2014-09-09 United Microelectronics Corp. Method for manufacturing through-silicon via
US8518823B2 (en) 2011-12-23 2013-08-27 United Microelectronics Corp. Through silicon via and method of forming the same
US8609529B2 (en) 2012-02-01 2013-12-17 United Microelectronics Corp. Fabrication method and structure of through silicon via
US8691600B2 (en) 2012-05-02 2014-04-08 United Microelectronics Corp. Method for testing through-silicon-via (TSV) structures
US8691688B2 (en) 2012-06-18 2014-04-08 United Microelectronics Corp. Method of manufacturing semiconductor structure
US9275933B2 (en) 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
US8900996B2 (en) 2012-06-21 2014-12-02 United Microelectronics Corp. Through silicon via structure and method of fabricating the same
US8525296B1 (en) 2012-06-26 2013-09-03 United Microelectronics Corp. Capacitor structure and method of forming the same
US8981533B2 (en) 2012-09-13 2015-03-17 Semiconductor Components Industries, Llc Electronic device including a via and a conductive structure, a process of forming the same, and an interposer
US8912844B2 (en) 2012-10-09 2014-12-16 United Microelectronics Corp. Semiconductor structure and method for reducing noise therein
DE102012219769B4 (de) * 2012-10-29 2020-06-25 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Durchkontaktierung in einem Substrat
US9035457B2 (en) 2012-11-29 2015-05-19 United Microelectronics Corp. Substrate with integrated passive devices and method of manufacturing the same
US8716104B1 (en) 2012-12-20 2014-05-06 United Microelectronics Corp. Method of fabricating isolation structure
US8884398B2 (en) 2013-04-01 2014-11-11 United Microelectronics Corp. Anti-fuse structure and programming method thereof
US9287173B2 (en) 2013-05-23 2016-03-15 United Microelectronics Corp. Through silicon via and process thereof
US9123730B2 (en) 2013-07-11 2015-09-01 United Microelectronics Corp. Semiconductor device having through silicon trench shielding structure surrounding RF circuit
US9024416B2 (en) 2013-08-12 2015-05-05 United Microelectronics Corp. Semiconductor structure
US8916471B1 (en) 2013-08-26 2014-12-23 United Microelectronics Corp. Method for forming semiconductor structure having through silicon via for signal and shielding structure
US9048223B2 (en) 2013-09-03 2015-06-02 United Microelectronics Corp. Package structure having silicon through vias connected to ground potential
US9117804B2 (en) 2013-09-13 2015-08-25 United Microelectronics Corporation Interposer structure and manufacturing method thereof
US9343359B2 (en) 2013-12-25 2016-05-17 United Microelectronics Corp. Integrated structure and method for fabricating the same
US10340203B2 (en) 2014-02-07 2019-07-02 United Microelectronics Corp. Semiconductor structure with through silicon via and method for fabricating and testing the same
US9812354B2 (en) 2015-05-15 2017-11-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a material defining a void
CN109192717B (zh) * 2018-08-28 2020-05-01 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251316A (ja) * 1998-03-02 1999-09-17 Toshiba Corp マルチチップ半導体装置の製造方法
JP2002043502A (ja) * 2000-07-25 2002-02-08 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップ及びその製造方法
JP2006019431A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびそれを用いた半導体モジュール
JP2006237524A (ja) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd 貫通電極およびその製造方法、並びにその貫通電極を有するパッケージ基台および半導体チップ
JP2006261403A (ja) * 2005-03-17 2006-09-28 Elpida Memory Inc 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3817279B2 (ja) 1994-07-08 2006-09-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ トップゲート型薄膜トランジスタ及びその製造方法
JP2002289623A (ja) 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP4408006B2 (ja) 2001-06-28 2010-02-03 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
JP2004228308A (ja) 2003-01-22 2004-08-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004273483A (ja) 2003-03-05 2004-09-30 Sanyo Electric Co Ltd 配線構造の形成方法
JP4215711B2 (ja) 2004-12-20 2009-01-28 エルピーダメモリ株式会社 半導体集積回路装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251316A (ja) * 1998-03-02 1999-09-17 Toshiba Corp マルチチップ半導体装置の製造方法
JP2002043502A (ja) * 2000-07-25 2002-02-08 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップ及びその製造方法
JP2006019431A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびそれを用いた半導体モジュール
JP2006237524A (ja) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd 貫通電極およびその製造方法、並びにその貫通電極を有するパッケージ基台および半導体チップ
JP2006261403A (ja) * 2005-03-17 2006-09-28 Elpida Memory Inc 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100960445B1 (ko) 2008-03-27 2010-05-28 주식회사 하이닉스반도체 수직형 반도체 소자 및 그 형성방법
JP2010098318A (ja) * 2008-10-15 2010-04-30 Samsung Electronics Co Ltd マイクロ電子構造体、マルチチップモジュール及びそれを含むメモリカードとシステム並びに集積回路素子の製造方法
JP7434118B2 (ja) 2020-09-11 2024-02-20 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20070134819A1 (en) 2007-06-14
US7732926B2 (en) 2010-06-08

Similar Documents

Publication Publication Date Title
JP2007165461A (ja) 半導体装置及びその製造方法
JP4577687B2 (ja) 半導体装置
TWI621245B (zh) 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法
US8809162B2 (en) Method for manufacturing a semiconductor device comprising a guard ring between a cell region and a peripheral region
US6225697B1 (en) Semiconductor device and method for manufacturing the same
KR100791339B1 (ko) 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법
US7199420B2 (en) Semiconductor device
TWI549228B (zh) 動態隨機存取記憶體單元及其製作方法
TW201806005A (zh) 在形成半導體裝置後形成襯底穿孔（ｔｓｖ）及金屬化層的方法
KR20210099031A (ko) 자기 정렬 확산 배리어 층들을 포함하는 접합 패드 및 그 형성 방법
JP2009253249A (ja) 半導体装置、その製造方法、及び、データ処理システム
US10818670B2 (en) Memory device and method for manufacturing the same
US6255697B1 (en) Integrated circuit devices including distributed and isolated dummy conductive regions
US20050239279A1 (en) Integrated circuits including spacers that extend beneath a conductive line and methods of fabricating the same
JP5697952B2 (ja) 半導体装置、半導体装置の製造方法およびデータ処理システム
TWI497649B (zh) 埋入式字元線結構及其製造方法
JP4389227B2 (ja) 半導体装置の製造方法
TWI765439B (zh) 導電互連件及用於形成導電互連件之方法
US7468306B2 (en) Method of manufacturing a semiconductor device
US9171848B2 (en) Deep trench MIM capacitor and moat isolation with epitaxial semiconductor wafer scheme
US11785763B2 (en) Semiconductor devices having contact plugs
JP2008186976A (ja) 半導体装置及びその製造方法
JP2014160723A (ja) 半導体装置及びその製造方法
US20240074212A1 (en) Method of fabricating semiconductor device
TWI779670B (zh) 具有複合接合焊墊之半導體元件的製備方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101028

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101104

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20110330