JP5346510B2 - 貫通配線構造 - Google Patents
貫通配線構造 Download PDFInfo
- Publication number
- JP5346510B2 JP5346510B2 JP2008179273A JP2008179273A JP5346510B2 JP 5346510 B2 JP5346510 B2 JP 5346510B2 JP 2008179273 A JP2008179273 A JP 2008179273A JP 2008179273 A JP2008179273 A JP 2008179273A JP 5346510 B2 JP5346510 B2 JP 5346510B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wafer
- bump
- separation
- wiring portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10125—Reinforcing structures
- H01L2224/10126—Bump collar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10135—Alignment aids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10145—Flow barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01037—Rubidium [Rb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
まず、積層する一方のウエハにトレンチ(深溝)を形成し、トレンチ内部を熱酸化した後、そのトレンチ内に導体としてポリシリコンを埋め込んで埋込配線を形成する。その後、埋込配線が露出するまでウエハを薄型化し、ウエハの裏面の埋込配線の位置に裏面バンプを形成する。その後、このウエハの裏面バンプと、積層するためのもう一方のウエハの表面に形成された表面バンプとを積層し、積層された2枚のウエハ間に絶縁性接着剤を注入することにより3次元半導体集積回路装置を製造する。
また、近年、半導体装置のより一層の微細化が進められている。
このため、従来の複数枚のウエハが貼り合わされてなる半導体装置では、ウエハ間の電気的な接続における信頼性および安定性を向上させることが要求されていた。特に、半導体装置を微細化するために、ウエハ間を電気的に接続している接続部の横断面の面積を小さくした場合には、ウエハ間の電気的な接続における信頼性および安定性が不十分になりやすいため、問題となっていた。
したがって、本発明の貫通配線構造は、貫通配線部とバンプとの面接触によってウエハ間が電気的に接続されたものとなり、ウエハ間の電気的な接続における電気抵抗値が十分に低く、電気抵抗値のバラツキが小さいものとなるとともに、貫通配線部とバンプとからなる接続部の接続強度が十分に高いものとなり、ウエハ間の電気的な接続における信頼性および安定性に優れ、歩留まりよく製造できるものとなる。
「第1実施形態」
図1〜図19は、本発明の貫通配線構造を説明するための図である。図1および図2は、本発明の貫通配線構造を構成する電気信号接続部の形状を説明するための図である。また、図18は、本発明の貫通配線構造を備える半導体装置の一例を示した要部断面図であり、図3〜図17は、図18に示す半導体装置の製造工程を説明するための図であり、図19は、図18に示す半導体装置の製造工程を説明するためのフロー図である。
また、バンプ26は、下側のウエハ1WBの貼り合わせ面30bから突出して形成されており、図18に示すように、下側のウエハ1WBの最上の配線層15cと電気的に接続されている。
バンプ26の硬度を貫通配線部92の硬度と比較して低いものとするには、例えば、バンプ26をインジウム(In)、インジウムの表面に金を複合化したもの(In/Au)あるいは錫(Sn)などの導電材料からなるものとし、貫通配線部92を銅やタングステンなどの導電材料からなるものとすることが好ましい。
最初に上側のウエハの製造工程(図19における1層目の上側ウエハの製造工程)を説明する。まず、上側のウエハ1WAを用意(図19の工程100A)し、図3に示すように、基板1SAの主面(すなわち、ウエハ1WAの主面)に、素子分離用の溝型の分離部2を形成する(図19の工程101A)。
その後、基板1SAの主面上に、例えば酸化シリコンからなる絶縁膜をCVD法等によって堆積し、その絶縁膜の上面を平坦化することにより、図4に示す層間絶縁膜8aを形成する。
続いて、レジストパターンRAをエッチングマスクとして、そこから露出する層間絶縁膜8a、絶縁膜7、基板1SAをエッチングすることにより、図5に示すように、基板1SAに深い分離溝5aを形成する。深い分離溝5aは、図5に示すように、基板1SAの主面から、その主面に対して交差する方向に沿って延びており、素子分離用の分離溝2aよりも深い位置で終端している。
なお、貫通配線部92の配線部92d、92dとなる導電部は、CVD法によって形成できるが、メッキ法などにより形成してもよく、形成方法は特に限定されない。
まず、ウエハ1WAの裏面を、ウエハ1WAをエッチングする薬液に浸し、基板1SAをウエットエッチングする。このことにより、図13に示すように、ウエハ1WAの裏面から貫通分離部51を露出させる。
次に、ウエハ1WAの裏面を、貫通分離部51をエッチングする薬液に浸し、ウエハ1WAの裏面から露出した貫通分離部51をウエットエッチングする。このことにより、図14に示すように、ウエハ1WAの裏面から貫通配線部92の端部92cを露出させる。
図15は、第2薄型化処理後の上側のウエハ1WAの要部断面図である。第2薄型化処理後の上側のウエハ1WAでは、貫通分離部51および貫通配線部92の下部の一部が、貼り合わせ面30aである第2薄型化処理後のウエハ1WAの裏面から所望の長さだけ突出している。
また、第2薄膜化処理として、3段階のエッチング処理を行う場合を例に挙げて説明したが、基板1SAと貫通分離部51とに対して同時にエッチング処理を行い1段階のエッチング処理のみで第2薄膜化処理を終えてもよいし、基板1SAのエッチング処理を行った後、貫通分離部51のエッチング処理を行い2段階のエッチング処理により第2薄膜化処理を終えても良い。
このようにして上側のウエハ1WAの製造工程を終了する。
ここで上側のウエハ1WAの製造工程と異なるのは、最下層のウエハの製造工程においては、図19に示す多層配線層の形成工程(工程105B)の後に、バンプ形成工程(工程106B)を行うことと、ウエハ薄型化工程(工程107A)、貫通分離部の形成工程(工程102B)、貫通配線部の形成工程(工程104B)を行わないことである。なお、アセンブリ(組み立て)工程では薄型化されたウエハが用いられるが、工程107Aのウエハ薄型化工程とは目的が異なり、工程107Aには含まれない。
その後、図17に示すように、上下のウエハ1WA,1WBの対向面(貼り合わせ面30a、30b)を近づけて下側のウエハ1WBと上側のウエハ1WAとを積み重ねて加圧し、下側のウエハ1WBの主面上のバンプ26内に、上側のウエハ1WAの裏面の貫通配線部92の端部92cを食い込ませ、バンプ26と貫通配線部92とを接触させて電気的に接続する。これにより、上下のウエハ1WA,1WBの半導体回路部同士を電気的に接続し、所望の半導体回路を形成する(図19の工程202)。
その後、上側のウエハ1WAの主面からガラス支持基板21を剥離し、図18に示す半導体装置とする。
また、本実施形態の貫通配線構造は、貫通配線部92の貼り合わせ面30aから突出している貫通突出部92aが、対向配置されて貼り合わせ面30aから下側のウエハ1WBに向かって延びる配線側壁対92b、92bを有し、配線側壁対92b、92bの間に、バンプ26が挟み込まれているものであるので、貫通配線部92とバンプ26との接触面積が十分に広いものとなり、貫通配線部92とバンプ26とがより確実に面接触されるものとなる。
さらに、図19の工程100B〜106Bを経て中間層のウエハ1WCを用意する。この中間層のウエハ1WCには、最上層のウエハ1WAと同様に、貫通分離部51および貫通配線部92が形成されている。中間層のウエハ1WCが最上層のウエハ1WAと異なるのは、中間層のウエハ1WCの主面上にバンプ下地導体パターン25とバンプ26とが形成されていることである。なお、この段階での中間層のウエハ1WCには、上記の第1薄型化処理および第2薄型化処理が施されておらず厚いままとされている。
その後、上側の最上層のウエハ1WAの主面にガラス支持基板21を貼り合わせたままの状態で、上記と同様の薄型化処理により、下側の中間層のウエハ1WCを裏面側から薄型化する(図19の中央の工程107A)。これにより、下側の中間層のウエハ1WCの裏面(貼り合わせ面30a)から貫通分離部51および貫通配線部92を露出(突出)させる。
本発明の貫通配線構造は、上述した例にのみ限定されるものではなく、例えば、図21〜図25に示す貫通配線構造としてもよい。
「他の例1」
図21は、本発明の貫通配線構造を他の例を説明するための図であり、半導体装置の上側のウエハ1WAの貼り合わせ面30a近傍のみを示した拡大縦断面図である。なお、図21に示す縦断面図における貫通配線部96とバンプ26との接続部分の横断面図(平面図)は、図2(a)と同様である。すなわち、図21に示す縦断面図は、図2(a)のC−C線に対応しており、図2(a)に示す横断面図(平面図)は、図21のA−A線に対応している。
また、図21に示すように、貫通配線部96の端部96cは、バンプ26内に食い込んでおり、貫通配線部92の配線側壁対92b、92bの間に、バンプ26が挟み込まれている。
また、プラグ配線96eは、分岐導電部96fと接して設けられていればよく、図21に示すように、プラグ配線96eの全部が分岐導電部96fと平面視で重なり合っていてもよいし、一部のみが分岐導電部96fと平面視で重なり合っていてもよい。しかし、プラグ配線96eと分岐導電部96fとの電気的な接続における電気抵抗値を十分に低くするとともに、プラグ配線96eと分岐導電部96fとの位置合わせマージンを十分に確保できるように、プラグ配線96eと分岐導電部96fとの接している面積を十分に広くすることが好ましく、プラグ配線96eの全面が分岐導電部96fと平面視で重なり合っていることが好ましい。
図22は、本発明の貫通配線構造を他の例を説明するための図である。図22に示す貫通配線構造のように、環状形状の貫通分離部5を有する場合、バンプは、貫通分離部5の環状形状内に配置されていてもよいが、図22に示すバンプ26aのように、貫通分離部5の環状形状内からはみ出していてもよい。
図22(a)は、バンプ26aが貫通分離部5の環状形状内からはみ出している場合の上側のウエハ1WAの貼り合わせ面30a近傍のみを示した拡大縦断面図である。また、図22(b)は、図22(a)に示す縦断面図における貫通配線部9とバンプ26aとの接続部分の横断面図(平面図)である。なお、図22(a)に示す縦断面図は、図22(b)のC−C線に対応しており、図22(b)に示す横断面図(平面図)は、図22(a)のA−A線に対応している。
貫通分離部5は、図22(a)および図22(b)に示すように、対向配置されて貼り合わせ面30aから下側のウエハ1WBに向かって延びる分離側壁対を有している。ここで、貫通分離部5は、正方形の環状形状であるので、分離側壁対は、第1分離側壁対51a、51aと、横断面において第1分離側壁対51a、51aと直交する方向に配置された第2分離側壁対51b、51bとを有している。
また、バンプ26は、貫通分離部5の第1分離側壁対51a、51aと第2分離側壁対51b、51bとの間に挟み込まれている。
また、図22(a)および図22(b)に示す貫通配線構造においては、第1分離側壁対51a、51aおよび第2分離側壁対51b、51bの間(すなわち、貫通分離部5の正方形の環状形状内)にバンプ26aが挟み込まれ、貫通分離部5がバンプ26a内に食い込んでいるものであるので、貫通分離部5によって貫通配線部9とバンプ26aとからなる接続部が補強されるものとなり、ウエハ間の電気的な接続における信頼性および安定性をより一層向上させることができる。
図23は、本発明の貫通配線構造を他の例を説明するための図である。図23(a)は、バンプ26aが貫通分離部5の環状形状内からはみ出している場合の上側のウエハ1WAの貼り合わせ面30a近傍のみを示した拡大縦断面図である。また、図23(b)は、図23(a)に示す縦断面図における貫通配線部97とバンプ26aとの接続部分の横断面図(平面図)である。なお、図23(a)に示す縦断面図は、図23(b)のC−C線に対応しており、図23(b)に示す横断面図(平面図)は、図23(a)のA−A線に対応している。
図18に示す貫通配線構造においては、図1に示すように、貫通分離部51がバンプ26内に接触していないが、図24に示すように、貫通分離部51がバンプ26内に食い込んでいてもよい。なお、図24に示す半導体装置の製造方法は、下側のウエハ1WBの主面上のバンプ26内に、上側のウエハ1WAの裏面の貫通配線部92の端部92cを食い込ませてバンプ26と貫通配線部92とを接触させて電気的に接続する工程において、貫通分離部51をバンプ26内に食い込ませること以外は図18に示す半導体装置と同様であるので、製造方法の説明を省略する。
また、貫通配線部92の貼り合わせ面30aから突出している貫通突出部92aが、対向配置されて貼り合わせ面30aから下側のウエハ1WBに向かって延びる配線側壁対92b、92bを有し、配線側壁対92b、92bの間に、バンプ26が挟み込まれているものであるので、貫通配線部92とバンプ26との接触面積が十分に広いものとなる。
さらに、図24に示す貫通配線構造においては、貫通分離部51がバンプ26内に食い込んでいるので、貫通分離部51によって貫通配線部92とバンプ26とからなる接続部が補強されるものとなる。
図25(e)に示す貫通配線部99は、長方形の横断面を有する2つの配線部99d、99dからなる。2つの配線部99d、99dは、平行に配置されている。各配線部99d、99dの外周部は、貫通分離部51に取り囲まれており、貫通分離部51と貫通配線部99とが一体化されている。
直径200mm(8インチ)のシリコンからなる基板を用い、図22に示す貫通配線構造と同様にして、貫通分離部および貫通配線部が形成され、主面上にバンプ下地導体パターンとバンプとが形成されたウエハを形成した。なお、貫通配線部は、タングステンからなる平行に配置された縦5.6μm、横1.5μmの長方形の横断面形状を有する2つの配線部からなるものであり、貼り合わせ面から突出している貫通突出部の長さが40μmであった。
このようなウエハを3枚積層し、図26に示す各升目の位置において、各ウエハ間における貫通配線部とバンプとの接続を行い、3枚のウエハを貼り合わせ、図26に示す試験体とした。
図27に示すように、図26に示す試験体においては、ウエハ間の電気的な接続における電気抵抗値が十分に低く、電気抵抗値のバラツキも小さいことが確認できた。
Claims (4)
- 素子の形成された基板からなる複数枚のウエハが貼り合わされてなり、各ウエハにおける別のウエハとの貼り合わせ面には電気信号接続部が設けられ、前記電気信号接続部と、対向する別のウエハに設けられた前記電気信号接続部とが電気的に接続されることにより所望の半導体回路が形成されている半導体装置の貫通配線構造において、
対向する電気信号接続部同士のうち一方が、前記ウエハの一方の面と他方の面とを導通させる貫通配線部であり、前記貫通配線部が、前記貼り合わせ面から突出する貫通突出部を有し、前記貫通突出部が、対向配置されて前記貼り合わせ面から前記別のウエハに向かって延びる配線側壁対を有し、
前記対向する電気信号接続部同士のうち他方が、バンプであり、
前記貫通配線部の端部が、前記バンプ内に食い込んでおり、前記配線側壁対の間に、前記バンプが挟み込まれていることを特徴とする貫通配線構造。 - 前記貼り合わせ面に、前記貫通配線部を取り囲む分離部が前記貼り合わせ面から突出して設けられ、前記貫通配線部と前記分離部とが一体化されており、前記貫通配線部の端部が、前記分離部の端部から突出して形成され、
前記貫通配線部の端部が、前記バンプ内に食い込んでいるとともに、前記分離部が前記バンプ内に食い込んでいることを特徴とする請求項1に記載の貫通配線構造。 - 前記貼り合わせ面に、前記貫通配線部を取り囲む分離部が前記貼り合わせ面から突出して設けられ、前記貫通配線部と前記分離部とが離間して配置され、前記分離部が、対向配置されて前記貼り合わせ面から前記別のウエハに向かって延びる分離側壁対を有し、前記分離側壁対の間に、前記バンプが挟み込まれていることを特徴とする請求項1に記載の貫通配線構造。
- 前記貫通配線部が、2つのコ字状形状の横断面を有する配線部からなるもの、または長方形の横断面を有する2つの平行に配置された配線部からなるものであることを特徴とする請求項1〜請求項3のいずれか一項に記載の貫通配線構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US95779107P | 2007-08-24 | 2007-08-24 | |
US60/957,791 | 2007-08-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009055003A JP2009055003A (ja) | 2009-03-12 |
JP5346510B2 true JP5346510B2 (ja) | 2013-11-20 |
Family
ID=40381390
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008179273A Expired - Fee Related JP5346510B2 (ja) | 2007-08-24 | 2008-07-09 | 貫通配線構造 |
JP2008179274A Pending JP2009055004A (ja) | 2007-08-24 | 2008-07-09 | 貫通配線構造 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008179274A Pending JP2009055004A (ja) | 2007-08-24 | 2008-07-09 | 貫通配線構造 |
Country Status (2)
Country | Link |
---|---|
US (2) | US20090061659A1 (ja) |
JP (2) | JP5346510B2 (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010003712A (ja) * | 2007-08-09 | 2010-01-07 | Renesas Technology Corp | 半導体装置、半導体装置の配置配線方法、及びデータ処理システム |
JP5346510B2 (ja) * | 2007-08-24 | 2013-11-20 | 本田技研工業株式会社 | 貫通配線構造 |
JP2009260284A (ja) | 2008-03-25 | 2009-11-05 | Panasonic Corp | 半導体素子、および半導体素子の製造方法 |
US8227889B2 (en) * | 2008-12-08 | 2012-07-24 | United Microelectronics Corp. | Semiconductor device |
US8513119B2 (en) | 2008-12-10 | 2013-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming bump structure having tapered sidewalls for stacked dies |
US20100171197A1 (en) | 2009-01-05 | 2010-07-08 | Hung-Pin Chang | Isolation Structure for Stacked Dies |
US8405197B2 (en) * | 2009-03-25 | 2013-03-26 | Stats Chippac Ltd. | Integrated circuit packaging system with stacked configuration and method of manufacture thereof |
US8791549B2 (en) * | 2009-09-22 | 2014-07-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer backside interconnect structure connected to TSVs |
JP5648812B2 (ja) * | 2009-09-24 | 2015-01-07 | 国立大学法人東北大学 | 電界効果型トランジスタおよび集積回路 |
FR2951017A1 (fr) * | 2009-10-05 | 2011-04-08 | St Microelectronics Crolles 2 | Via de connexion electrique pour substrat de dispositif semi-conducteur |
FR2951018A1 (fr) * | 2009-10-05 | 2011-04-08 | St Microelectronics Crolles 2 | Via de connexion electrique pour substrat de dispositif semi-conducteur |
KR101559958B1 (ko) * | 2009-12-18 | 2015-10-13 | 삼성전자주식회사 | 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치 |
US8466059B2 (en) | 2010-03-30 | 2013-06-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-layer interconnect structure for stacked dies |
US8525342B2 (en) * | 2010-04-12 | 2013-09-03 | Qualcomm Incorporated | Dual-side interconnected CMOS for stacked integrated circuits |
US20110291287A1 (en) * | 2010-05-25 | 2011-12-01 | Xilinx, Inc. | Through-silicon vias with low parasitic capacitance |
US20120049358A1 (en) * | 2010-08-24 | 2012-03-01 | Bin-Hong Cheng | Semiconductor Device and Semiconductor Process for Making the Same |
US8900994B2 (en) | 2011-06-09 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for producing a protective structure |
US8487425B2 (en) * | 2011-06-23 | 2013-07-16 | International Business Machines Corporation | Optimized annular copper TSV |
JP5751131B2 (ja) * | 2011-10-28 | 2015-07-22 | 富士通株式会社 | 半導体装置及びその製造方法 |
US9664641B2 (en) | 2013-07-29 | 2017-05-30 | Honeywell International Inc. | pH sensor with substrate or bonding layer configured to maintain piezoresistance of the ISFET die |
JP6073757B2 (ja) * | 2013-08-07 | 2017-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2015079827A (ja) * | 2013-10-16 | 2015-04-23 | 富士通セミコンダクター株式会社 | 半導体装置および半導体装置の製造方法 |
US9759679B2 (en) * | 2014-02-07 | 2017-09-12 | Honeywell International Inc. | Fluid sensor with backside of sensor die contacting header |
US9123738B1 (en) | 2014-05-16 | 2015-09-01 | Xilinx, Inc. | Transmission line via structure |
KR102492854B1 (ko) * | 2015-03-03 | 2023-01-31 | 소니그룹주식회사 | 반도체 장치 및 전자 기기 |
US10177127B2 (en) * | 2015-09-04 | 2019-01-08 | Hong Kong Beida Jade Bird Display Limited | Semiconductor apparatus and method of manufacturing the same |
CN111261606B (zh) * | 2019-02-18 | 2020-11-17 | 长江存储科技有限责任公司 | 贯穿硅触点结构及其形成方法 |
CN112928077A (zh) * | 2021-01-20 | 2021-06-08 | 上海先方半导体有限公司 | 一种多芯片异质集成封装单元及其制造方法、堆叠结构 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4032454B2 (ja) * | 1997-06-27 | 2008-01-16 | ソニー株式会社 | 三次元回路素子の製造方法 |
JPH11261000A (ja) | 1998-03-13 | 1999-09-24 | Japan Science & Technology Corp | 3次元半導体集積回路装置の製造方法 |
JP4053257B2 (ja) * | 2001-06-14 | 2008-02-27 | 新光電気工業株式会社 | 半導体装置の製造方法 |
US6855572B2 (en) | 2002-08-28 | 2005-02-15 | Micron Technology, Inc. | Castellation wafer level packaging of integrated circuit chips |
US6903442B2 (en) | 2002-08-29 | 2005-06-07 | Micron Technology, Inc. | Semiconductor component having backside pin contacts |
JP4072677B2 (ja) * | 2003-01-15 | 2008-04-09 | セイコーエプソン株式会社 | 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2004228392A (ja) * | 2003-01-24 | 2004-08-12 | Seiko Epson Corp | 半導体装置の製造方法および半導体モジュールの製造方法 |
TWI239629B (en) * | 2003-03-17 | 2005-09-11 | Seiko Epson Corp | Method of manufacturing semiconductor device, semiconductor device, circuit substrate and electronic apparatus |
JP3951944B2 (ja) * | 2003-03-19 | 2007-08-01 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP3891292B2 (ja) * | 2003-05-19 | 2007-03-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP3646719B2 (ja) * | 2003-06-19 | 2005-05-11 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP4263953B2 (ja) * | 2003-06-23 | 2009-05-13 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
JP4795677B2 (ja) * | 2004-12-02 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法 |
US7767493B2 (en) * | 2005-06-14 | 2010-08-03 | John Trezza | Post & penetration interconnection |
KR101168786B1 (ko) * | 2005-06-14 | 2012-07-27 | 쿠퍼 에셋 엘티디. 엘.엘.씨. | 칩 커넥터 |
JP2007049103A (ja) * | 2005-08-05 | 2007-02-22 | Zycube:Kk | 半導体チップおよびその製造方法、ならびに半導体装置 |
JP4869664B2 (ja) | 2005-08-26 | 2012-02-08 | 本田技研工業株式会社 | 半導体装置の製造方法 |
JP2007165461A (ja) * | 2005-12-12 | 2007-06-28 | Elpida Memory Inc | 半導体装置及びその製造方法 |
KR100826979B1 (ko) * | 2006-09-30 | 2008-05-02 | 주식회사 하이닉스반도체 | 스택 패키지 및 그 제조방법 |
JP5346510B2 (ja) * | 2007-08-24 | 2013-11-20 | 本田技研工業株式会社 | 貫通配線構造 |
-
2008
- 2008-07-09 JP JP2008179273A patent/JP5346510B2/ja not_active Expired - Fee Related
- 2008-07-09 JP JP2008179274A patent/JP2009055004A/ja active Pending
- 2008-08-20 US US12/194,668 patent/US20090061659A1/en not_active Abandoned
- 2008-08-20 US US12/194,670 patent/US8058708B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009055003A (ja) | 2009-03-12 |
US20090061659A1 (en) | 2009-03-05 |
US20090051012A1 (en) | 2009-02-26 |
US8058708B2 (en) | 2011-11-15 |
JP2009055004A (ja) | 2009-03-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5346510B2 (ja) | 貫通配線構造 | |
JP5354765B2 (ja) | 三次元積層構造を持つ半導体装置の製造方法 | |
KR100882703B1 (ko) | 반도체 장치 및 그 제조 방법, 회로 기판 및 그 제조 방법 | |
JP5512102B2 (ja) | 半導体装置 | |
JP4869664B2 (ja) | 半導体装置の製造方法 | |
US9190539B2 (en) | Vertical conductive connections in semiconductor substrates | |
US7790608B2 (en) | Buried via technology for three dimensional integrated circuits | |
TWI431759B (zh) | 可堆疊式功率mosfet、功率mosfet堆疊及其製備方法 | |
TWI588962B (zh) | 半導體裝置及其製造方法 | |
JP2006278646A (ja) | 半導体装置の製造方法 | |
TWI447884B (zh) | 帶有襯底端裸露的裝置端電極的半導體裝置及其製備方法 | |
WO2005086216A1 (ja) | 半導体素子及び半導体素子の製造方法 | |
TWI770401B (zh) | 半導體裝置及其製造方法 | |
US11562976B2 (en) | Semiconductor device and manufacturing method thereof | |
US20200075552A1 (en) | Multi-wafer stack structure and forming method thereof | |
JP4945545B2 (ja) | 半導体装置の製造方法 | |
JP5271562B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2007123681A (ja) | 半導体装置、半導体装置の製造方法および実装基板 | |
JP4696152B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP5589907B2 (ja) | 半導体装置、電子デバイス及び電子デバイスの製造方法 | |
JP5271561B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2011129663A (ja) | 半導体装置およびインターポーザ | |
CN111435700A (zh) | 半导体传感器结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130311 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130723 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130819 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |