JP5512102B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、複数枚のウエハが貼り合わされてなる半導体装置に関する。
従来より、２枚以上のウエハを積層し、その間を貫通配線で電気的に接続した構成の３次元半導体集積回路装置が知られている。
例えば特許文献１には、以下に示す製造方法によって得られる半導体装置が開示されている。まず、積層する一方のウエハにトレンチ（深溝）を形成し、トレンチ内部を熱酸化した後、そのトレンチ内に導体としてポリシリコンを埋め込んで埋込配線を形成する。その後、埋込配線が露出するまでウエハを薄型化し、ウエハの裏面の埋込配線の位置に裏面バンプを形成する。その後、このウエハの裏面バンプと、積層するためのもう一方のウエハの表面に形成された表面バンプとを積層し、積層された２枚のウエハ間に絶縁性接着剤を注入することにより３次元半導体集積回路装置を製造する。
また、複数枚の基板を貼り合わせて、各々の基板に形成された半導体回路部を互いに電気的に接続することで所望の半導体回路を構成する半導体装置としては、例えば特許文献２に記載のものがある。特許文献２に記載の半導体装置では、上側の基板の半導体回路部と下側の基板の半導体回路部とは、上側の基板の裏面から露出する貫通配線部と下側の基板の主面のバンプとを接触した状態で接合することで互いに電気的に接続されている。
特開平１１−２６１０００号公報 特開２００７−５９７６９号公報
しかしながら、従来の複数枚のウエハが貼り合わされてなる半導体装置では、対向配置されたウエハ間において、接続されるべき電極部同士のうち一部の電極部同士の位置がずれてしまい電極部同士の接続されない部分が発生する場合があり、問題となっていた。この問題は、ウエハが大型化され、ウエハが薄膜化され、電極部の大きさが微小化され、ウエハに設けられる多層配線が複雑化されることによって、より顕著になる。
本発明は、このような事情に鑑みてなされたものであり、対向配置されたウエハ間において電極部同士の接続されない部分が発生しにくい半導体装置を提供することを課題としている。
本発明者は、上記の目的を達成するために、対向配置されたウエハ間において電極部同士の位置がずれる原因について、検討した。その結果、貼り合わされるウエハの製造工程における素子形成工程や多層配線形成工程などの工程により、基板のデバイスが形成された面に応力が蓄積され、ウエハが伸縮するなどの変形(ウエハが厚い状態ではデバイス面が伸縮するためウエハが反る)が生じ、さらにウエハの薄型化処理工程により、その伸縮(変形)が顕在化することが原因であることを見出した。
そして、本発明者は、ウエハを製造する際の基板の変形に着目して鋭意研究を重ね、対向する電極部同士のうちの一方の面積を大きくし、ウエハを製造する際に基板の変形が生じたとしても、ウエハ間において電極部同士が対向配置されやすいものとすることで、ウエハ間における電極部同士の接続されない部分の発生を防止することができ、ウエハ間の電極部同士の接続に対する高い信頼性が得られる本発明の半導体装置を想到した。
本発明の半導体装置は、基板（例えば、実施形態における基板１ＳＡ，１ＳＢ）を加工して製造された複数枚のウエハ（例えば、実施形態におけるウエハ１ＷＡ，１ＷＢ）が貼り合わされてなり、各ウエハにおける別のウエハとの貼り合わせ面（例えば、実施形態における貼り合わせ面３０ａ、３０ｂ）には複数の電気信号接続部（例えば、実施形態における貫通配線部９、バンプ２６）が設けられており、基板を貫通する貫通分離部に取り囲まれて貼り合わせ面から突出している電気信号接続部（例えば、実施形態における貫通配線部９）と、対向する別のウエハの対向する位置に設けられたバンプからなる電気信号接続部（例えば、実施形態におけるバンプ２６）とが、前記貫通分離部と前記バンプとを平面視で重ねて配置して電気的に接続されることにより複数のウエハ間接続部（例えば、実施形態におけるウエハ間接続部３０ｃ）が形成されて所望の半導体回路が形成されている半導体装置において、前記ウエハ間接続部が、隣接する別のウエハ間接続部と絶縁されたものであり、前記バンプ（例えば、実施形態におけるバンプ２６）の貼り合わせ面（例えば、実施形態における貼り合わせ面３０ｂ）における平面形状が、貼り合わされるウエハ同士の位置合わせを行う際の位置合わせマージン寸法の幅で、前記対向する別のウエハ（例えば、実施形態におけるウエハ１ＷＡ）に設けられた前記貼り合わせ面から突出している電気信号接続部（例えば、実施形態における貫通配線部９）の貼り合わせ面（例えば、実施形態における貼り合わせ面３０ａ）における面積の半分が重なり合う平面形状を取り囲んでなる位置合わせマージン形状よりも大きいものであることを特徴とする。
また、上記の半導体装置は、前記バンプ（例えば、実施形態におけるバンプ２６）の貼り合わせ面における平面形状が、前記対向する別のウエハにおける中心と最外部に配置された前記貼り合わせ面から突出している電気信号接続部（例えば、実施形態における貫通配線部９）との距離と、前記対向する別のウエハ（例えば、実施形態におけるウエハ１ＷＡ）となる加工前の前記基板における中心と最外部に配置されるべき前記貼り合わせ面から突出している電気信号接続部の距離との差である加工後に発生する位置合わせマージン寸法の幅で、前記位置合わせマージン形状を取り囲んでなる加工後に発生する位置合わせマージン形状とされていることを特徴とするものとすることができる。
また、上記の半導体装置は、前記バンプ（例えば、実施形態におけるバンプ２６）の貼り合わせ面における平面形状が、前記加工後に発生する位置合わせマージン形状の縁部から２.５μｍ以下の補正寸法で外方に向かって広げられた補正形状とされているものとすることができる。
また、上記の半導体装置は、前記対向する別のウエハ（例えば、実施形態におけるウエハ１ＷＡ）が、前記基板の厚みを薄くするウエハの薄型化処理のなされた薄型ウエハであるものとすることができる。
また、上記の半導体装置は、前記貼り合わせ面から突出している電気信号接続部が、前記ウエハの一方の面と他方の面とを導通させる貫通配線部であり、前記貫通配線部の平面形状よりも前記バンプの平面形状が大きいことを特徴とするものとすることができる。
本発明の半導体装置によれば、ウエハ間接続部が、隣接する別のウエハ間接続部と絶縁されたものであり、対向する電気信号接続部同士のうちの一方の平面形状が、貼り合わされるウエハ同士の位置合わせを行う際の位置合わせマージン寸法の幅で、前記対向する別のウエハに設けられた前記電気信号接続部の半分の面積が重なり合う平面形状を取り囲んでなる位置合わせマージン形状よりも大きいものであるので、例えば、対向する電気信号接続部同士のうちの一方の平面形状が、対向する別のウエハに設けられた前記電気信号接続部の半分の面積を有する平面形状である場合や、位置合わせマージン形状である場合と比較して広い面積を有するものとなり、ウエハ間において電極部同士が対向配置されやすいものとなる。したがって、本発明の半導体装置は、ウエハを製造する際に基板の変形が生じたとしても、ウエハ間における電極部同士の接続されない部分の発生が防止されるものとなり、ウエハ間の電極部同士の接続に対する高い信頼性が得られるものとなる。
次に、本発明を図面を用いて詳細に説明する。
「第１実施形態」
図１〜図２０は、本発明の半導体装置を説明するための図である。図１９は、本発明の半導体装置の一例を示した要部断面図であり、図１は、図１９に示す半導体装置の一部のみを模式的に示した拡大断面図であり、図２は、図１に示す半導体装置における貫通配線部の寸法とバンプの寸法との関係を説明するための平面図である。また、図３〜図１８は、図１９に示す半導体装置の製造工程を説明するための図であり、図２０は、図１９に示す半導体装置の製造工程を説明するためのフロー図である。
図１９に示す本実施形態の半導体装置は、上側のウエハ１ＷＡと下側のウエハ１ＷＢとが貼り合わされてなるものである。ウエハ１ＷＡおよびウエハ１ＷＢは、基板１ＳＡ，１ＳＢを加工して製造されたものである。上側のウエハ１ＷＡにおける下側のウエハ１ＷＢと対向する貼り合わせ面３０ａには、貫通配線部９からなる複数の電気信号接続部が設けられている。貫通配線部９は、上側のウエハ１ＷＡを構成する基板１ＳＡを貫通して形成され、上側のウエハ１ＷＡの厚さ方向に互いに反対側となる主面（一方の面、図１９においては上面）と裏面（他方の面、図１９においては下面）とを導通させるためのものである。また、下側のウエハ１ＷＢにおける上側のウエハ１ＷＡと対向する貼り合わせ面３０ｂには、バンプ２６からなる複数の電気信号接続部が設けられている。
そして、図１９に示す半導体装置では、対向して配置された上側のウエハ１ＷＡの貫通配線部９の端部９ｃと下側のウエハ１ＷＢのバンプ２６とが電気的に接続されることにより複数のウエハ間接続部３０ｃが形成されている。ウエハ間接続部３０ｃは、隣接する別のウエハ間接続部３０ｃと絶縁されたものである。図１９に示す本実施形態の半導体装置では、複数のウエハ間接続部３０ｃが形成されていることにより、各ウエハ１ＷＡ、１ＷＢを構成する基板１ＳＡ、１ＳＢに設けられたＭＯＳ・ＦＥＴ６を備えた所望の半導体回路が形成されている。
また、図１９に示すように、上下のウエハ１ＷＡ，１ＷＢの貼り合わせ面３０ａ、３０ｂ間の隙間には、絶縁性の接着剤３０が注入されている。この接着剤３０により、上下のウエハ１ＷＡ，１ＷＢ間の機械的強度が確保されている。
図１９に示す半導体装置において、上側のウエハ１ＷＡは、例えば平面略円形状の薄板からなる。上側のウエハ１ＷＡを構成する基板１ＳＡは、例えばｎ型またはｐ型のシリコン（Ｓｉ）単結晶からなる。図１９に示すように、基板１ＳＡの主面（すなわち、ウエハ１ＷＡの主面）には、素子分離用の溝型の分離部２が形成されている。この溝型の分離部２は、例えば酸化シリコン（ＳｉＯ２）のような絶縁膜２ｂを埋め込むことで形成されている。この分離部２によって基板１ＳＡの主面の活性領域が規定されている。
また、図１９に示す半導体装置において符号５は、基板１ＳＡを貫通する絶縁膜からなる貫通分離部である。図１９に示すように、貫通分離部５は、貼り合わせ面３０ａから突出している。また、貫通分離部５は、図９に示すように、平面視で正方形の枠状に形成されており、各貫通配線部９を個別に取り囲む形状とされている。
また、図１９に示す半導体装置において、電気信号接続部である上側のウエハ１ＷＡの貫通配線部９は、基板１ＳＡが露出されている貼り合わせ面３０ａから突出して形成された端部９ｃを有している。
貫通配線部９は、図１９に示すように、基板１ＳＡを貫通して形成されており、タングステンなどからなる主導体膜と、主導体膜の厚さよりも薄くて主導体膜の側面および底面を覆うように形成された窒化チタンなどからなるバリア導体膜とから形成されている。図１９に示すように、貫通配線部９は、配線１５ａ，１５ｂ，１５ｃを介してボンディングパッドＢＰやＭＯＳ・ＦＥＴ６と電気的に接続されている。
ここで、図１および図２を用いて、図１９に示す半導体装置を構成する貫通配線部９およびバンプ２６の形状について説明する。図１（ａ）は、図１９に示す半導体装置の一部のみを模式的に示した拡大断面図であり、貫通配線部の寸法とバンプの寸法との関係を説明しやすくするために、バンプ２６の形状を板状にして模式的に示すとともに、バンプ下地導体パターン２５、ＭＯＳ・ＦＥＴ６、接着剤３０などの記載を省略し、多層配線層１０ａの記載を簡略化して示している。図１（ｂ）は、図１（ａ）に示す半導体装置のウエハ間接続部３０ｃとその近傍のみを示した拡大断面図である。
本実施形態の半導体装置では、貫通配線部９の平面形状よりもバンプ２６の平面形状が大きいものとされており、図１および図１９において右側に配置された貫通配線部９は、図１および図１９において右側に配置されたバンプ２６の中心よりも右寄りの位置に接続され、図１および図１９において左側に配置された貫通配線部９は、図１および図１９において左側に配置されたバンプ２６の中心よりも左寄りの位置に接続されており、バンプ２６と貫通配線部９との中心位置がずれている。したがって、図１９に示す半導体装置においては、図１（ｂ）に示すように、貫通配線部９のピッチＰ１が、バンプ２６のピッチＰ２よりも大きくなっている。
本実施形態においては、加工前の基板１ＳＡ、１ＳＢにおける貫通配線部９の配置されるべき位置およびバンプ２６の配置されるべき位置に、図１９に示す半導体装置の貫通配線部９およびバンプ２６が形成されている場合には、貫通配線部９のピッチＰ１とバンプ２６のピッチＰ２とが一致して、バンプ２６と貫通配線部９との中心位置が一致するようにされている。したがって、本実施形態においては、ウエハ１ＷＡ，１ＷＢを製造するに際して行われる素子形成工程や多層配線形成工程、ウエハ１ＷＡの薄型化処理工程などにより、基板１ＳＡ、１ＳＢが伸縮して変形し、上側のウエハ１ＷＡが下側のウエハ１ＷＢよりも大きくなって（伸びて）、貫通配線部９のピッチＰ１とバンプ２６のピッチＰ２とがずれている。特に本実施形態では、ウエハ１ＷＡが、基板１ＳＡの厚みを薄くする薄型化処理のなされた薄型ウエハであるので、基板１ＳＡが容易に変形しやすい形態となり、大きな伸び変形を生じた物となっている。
また、本実施形態の半導体装置では、図１（ｂ）に示すバンプ２６のピッチＰ２が、貫通分離部５の外形の幅Ｌ１とバンプ２６の外形の幅Ｌ２とを合わせた寸法よりも大きくなっている。例えば、図１（ｂ）に示すバンプ２６のピッチＰ２を５０μｍとし、貫通分離部５の外形の幅Ｌ１を１５μｍとした場合、バンプ２６の外形の幅Ｌ２を３５μｍ未満とする。このことにより、隣接するバンプ２６間が貫通配線部９を介して電気的に接続されることを防止することができ、ウエハ間接続部３０ｃが隣接する別のウエハ間接続部３０ｃと確実に絶縁されるようになっている。
また、図１９に示す半導体装置においては、貫通配線部９は平面視で長方形とされており、バンプ２６は平面視正方形とされている。バンプ２６と貫通配線部９とが接続されてなるウエハ間接続部３０ｃの平面積は、バンプ２６と貫通配線部９との電気的な接続に支障を来たすことのないように、貫通配線部９の半分の面積よりも大きいことが好ましい。
図２は、バンプ２６の平面形状を説明するための平面図である。図２において、符号Ａ１は基本形状を示し、符号Ａ２は位置合わせマージン形状を示し、符号Ａ３は加工後に発生する位置合わせマージン形状を示し、符号Ａ４は補正形状を示している。
基本形状Ａ１は、貼り合わせ面３０ａにおける貫通配線部９の面積の半分が重なり合う平面形状である。図２に示す例において、基本形状Ａ１の平面形状は、貫通配線部９の平面形状と相似形状とされている。なお、基本形状Ａ１の平面形状は、貫通配線部９の半分の面積が重なり合う形状とされていれば、いかなる形状とされていてもよく、図２に示すように貫通配線部９の平面形状と相似形状とされていることや、正方形や円形など凹凸が少なく容易に形成可能な形状に貫通配線部９の平面形状を近づける形状とされていることが好ましい。
図２に示す位置合わせマージン形状Ａ２は、貼り合わされるウエハ同士（上下のウエハ１ＷＡ，１ＷＢ）の位置合わせを行う装置の位置合わせ精度に対応する位置合わせマージン寸法Ｍ１の幅で、基本形状Ａ１を取り囲んでなる平面形状であり、基本形状Ａ１と相似形状とされている。
図１９に示す半導体装置においては、貼り合わせ面３０ｂにおけるバンプ２６の平面形状が、図２に示す位置合わせマージン形状Ａ２よりも大きいものとされている。したがって、図１９に示す半導体装置においては、上下のウエハ１ＷＡ，１ＷＢの位置合わせを行う装置の精度に起因する範囲内で貫通配線部９とバンプ２６との位置がずれたとしても、バンプ２６と貫通配線部９とが接続されている面積が貫通配線部９の半分の面積よりも大きいものとなり、ウエハ間接続部３０ｃの平面積が十分に確保されるものとなる。また、ウエハ１ＷＡ，１ＷＢを製造する際に基板１ＳＡ、１ＳＢの変形が生じたとしても、バンプ２６の平面形状が、基本形状Ａ１である場合や、位置合わせマージン形状Ａ２である場合と比較して、貫通配線部９とバンプ２６とが接続されやすいものとなり、貫通配線部９とバンプ２６とが接続されない部分の発生を防止できるものとなり、ウエハ１ＷＡ，１ＷＢ間の接続に対する高い信頼性が得られる。
図２に示す加工後に発生する位置合わせマージン形状Ａ３は、ウエハ１ＷＡにおける中心と最外部に配置された貫通配線部９の位置との距離と、ウエハ１ＷＡとなる加工前の基板１ＳＡにおける中心と最外部に配置されるべき貫通配線部９の位置との距離との差である加工後に発生する位置合わせマージン寸法Ｍ２の幅で、位置合わせマージン形状Ａ２を取り囲んでなる平面形状であり、基本形状Ａ１と相似形状とされている。
貼り合わせ面３０ｂにおけるバンプ２６の平面形状が、図２に示す加工後に発生する位置合わせマージン形状Ａ３とされている場合、ウエハ１ＷＡを製造する際に基板１ＳＡの変形が生じたため、貫通配線部９とバンプ２６との位置がずれたとしても、貫通配線部９の少なくとも半分の面積が、バンプ２６と接続されるものとなり、より一層広いウエハ間接続部３０ｃの平面積を確保できるものとなる。
図２に示す補正形状Ａ４は、加工後に発生する位置合わせマージン形状Ａ３の縁部から２.５μｍ以下の補正寸法Ｍ３で外方に向かって広げられた平面形状であり、基本形状Ａ１と相似形状とされている。なお、加工後に発生する位置合わせマージン形状Ａ３の縁部と補正形状Ａ４の縁部との間隔である補正寸法Ｍ３は、均一であってもよいが、不均一であってもよい。具体的には、図２に示す補正形状Ａ４においては、長方形の加工後に発生する位置合わせマージン形状Ａ３の長辺方向および短辺方向において同じ補正寸法Ｍ３で外方に向かって広げられているが、長辺方向と短辺方向とで異なる補正寸法Ｍ３で外方に向かって広げられていてもよく、例えば、補正形状が正方形となるように補正寸法Ｍ３で外方に向かって広げられていてもよい。
貼り合わせ面３０ｂにおけるバンプ２６の平面形状が、補正形状Ａ４とされている場合、貫通配線部９とバンプ２６との位置ずれが、加工後に発生する位置合わせマージン寸法Ｍ２よりも大きい場合であっても、貫通配線部９とバンプ２６とが接続されやすいものとなり、貫通配線部９とバンプ２６とが接続されない部分の発生を防止できるものとなる。しかも、本実施形態においては、補正寸法Ｍ３が２.５μｍ以下とされているので、バンプ２６が大きくなりすぎることがなく、好ましい。
さらに、補正形状Ａ４が、加工後に発生する位置合わせマージン形状Ａ３の縁部から補正寸法Ｍ３で外方に向かって広げられることにより、基本形状Ａ１と相似形状でなく、凹凸が少なく容易に形成可能な正方形や円形などの形状、または加工後に発生する位置合わせマージン形状Ａ３の形状を正方形や円形に近づける形状とされている場合には、バンプ２６の形状が容易に形成可能なものとなり、好ましい。
なお、図２に示す例においては、各貫通配線部９が１つである場合を例に挙げて説明したが、例えば、各貫通配線部が複数の配線部からなるものであり、１つの貫通分離部５の枠内に貫通配線部として複数の配線部が並べて配置されているものであってもよい。また、貫通配線部は、平面視コ字状など輪郭に凹部を有する形状であってもよい。
貫通配線部が複数の配線部からなるものであるときには、隣接する配線部に対応する位置合わせマージン形状Ａ２同士や、加工後に発生する位置合わせマージン形状Ａ３同士、補正形状Ａ４同士が重なり合う場合がある。また、貫通配線部が輪郭に凹部を有する形状であるときには、凹部に対応する位置合わせマージン形状Ａ２同士や、加工後に発生する位置合わせマージン形状Ａ３同士、補正形状Ａ４同士が重なり合う場合がある。
この場合、貫通配線部の位置合わせマージン形状は、重なり合う位置合わせマージン形状の輪郭形状からなる包括的な位置合わせマージン形状とみなすことができ、加工後に発生する位置合わせマージン形状は、重なり合う加工後に発生する位置合わせマージン形状の輪郭形状からなる包括的な加工後に発生する位置合わせマージン形状とみなすことができ、補正形状は、重なり合う補正形状の輪郭形状からなる包括的な補正形状とみなすことができる。
また、図１９に示す半導体装置において、溝型の分離部２で囲まれた活性領域内には、例えばＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）６のような半導体回路を構成する素子が形成されている。ＭＯＳ・ＦＥＴ６は、ソースおよびドレイン用の半導体領域６ａと、ゲート絶縁膜６ｂと、ゲート電極６ｃとを有している。ソースおよびドレイン用の半導体領域６ａは、基板１ＳＡに所望の不純物（ｎチャネル型のＭＯＳ・ＦＥＴ６であれば、例えばリン（Ｐ）またはヒ素（Ａｓ）、ｐチャネル型のＭＯＳ・ＦＥＴ６であればホウ素（Ｂ））が添加されることで形成されている。ゲート絶縁膜６ｂは、例えば酸化シリコンからなり、基板１ＳＡの主面上に形成されている。ゲート電極６ｃは、例えば低抵抗なポリシリコンからなり、ゲート絶縁膜６ｂ上に形成されている。なお、基板１ＳＡの活性領域の主面上の絶縁膜７は、例えば酸化シリコンのような絶縁膜からなる。
なお、図１９に示すＭＯＳ・ＦＥＴ６に代えて、例えばバイポーラトランジスタやダイオード等のような他の能動素子が形成されていても良い。また、ＭＯＳ・ＦＥＴ６に代えて、抵抗（拡散抵抗やポリシリコン抵抗）、キャパシタおよびインダクタ等のような受動素子を形成しても良い。
また、図１９において、符号１０ａは多層配線層を示し、符号８ａ、８ｂ，８ｃ，８ｄは層間絶縁膜、符号１０は表面保護膜、符号１５ａ，１５ｂ，１５ｃは配線、符号１６ａ，１６ｂ，１６ｃ，１６ｄはプラグをそれぞれ示している。層間絶縁膜８ａ、８ｂ，８ｃ，８ｄは、例えば酸化シリコンからなる。配線１５ａ〜１５ｃおよびプラグ１６ａ〜１６ｄは、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）等のような金属からなる。第１層目の配線１５ａは、プラグ１６ａを通じてＭＯＳ・ＦＥＴ６のソースおよびドレイン用の半導体領域６ａやゲート電極６ｃと電気的に接続されている他、プラグ１６ｂを通じて貫通配線部９と電気的に接続されている。表面保護膜１０は、例えば酸化シリコン膜の単体膜または酸化シリコンとその上に堆積された窒化シリコン膜との積層膜で形成されている。この表面保護膜１０の一部には、第３層目の配線１５ｃの一部が露出する開口部１７が形成されている。そして、平面視したときに開口部１７から露出された配線１５ｃ部分が、ボンディングパッド（以下、パッドという）ＢＰとされている。なお、図１９には示していないが、ウエハ１ＷＡの主面上のパッドＢＰに接続されるようにバンプが形成されていても良い。
また、図１９に示す半導体装置において、下側のウエハ１ＷＢの構成は、上側のウエハ１ＷＡとほぼ同じであるが、下側のウエハ１ＷＢには、貫通分離部５、貫通配線部９が形成されていない。また、上側のウエハ１ＷＡと異なり、下側のウエハ１ＷＢの主面上に形成された開口部１７上には、開口部１７を通じてパッドＢＰに電気的に接続されたバンプ下地導体パターン２５が形成されている。また、バンプ下地導体パターン２５上には、バンプ２６が形成されている。バンプ２６は、下側のウエハ１ＷＢの貼り合わせ面３０ｂから突出して形成されている。バンプ２６は、銅やＩｎなどの導電材料からなり、図１９に示すように、下側のウエハ１ＷＢの最上の配線層１５ｃと電気的に接続されている。
次に、図２０を用いて、図１９に示す半導体装置の製造工程を説明する。
最初に上側のウエハの製造工程（図２０における１層目の上側ウエハの製造工程）を説明する。まず、上側のウエハ１ＷＡを用意する（図２０の工程１００Ａ）。続いて、図３に示すように、基板１ＳＡの主面（すなわち、ウエハ１ＷＡの主面）に、素子分離用の溝型の分離部２を形成する（図２０の工程１０１Ａ）。分離部２は、基板１ＳＡの主面に分離溝２ａを形成した後、分離溝２ａ内に、例えば酸化シリコン（ＳｉＯ２）のような絶縁膜２ｂを埋め込むことにより形成する。また、基板１ＳＡの活性領域の主面上に、例えば熱酸化法等により酸化シリコン等からなる絶縁膜３を形成する。
次に、基板１ＳＡに貫通分離部５を形成する。まず、基板１ＳＡの主面上に、レジスト膜を回転塗布法等により塗布した後、露光および現像を施す（このようなレジスト塗布、露光および現像等のような一連の処理をリソグラフィ処理という）ことにより、図３に示すように、基板１ＳＡの主面上にレジストパターンＲＡを形成する。
続いて、レジストパターンＲＡをエッチングマスクとして、そこから露出する絶縁膜３および基板１ＳＡをエッチングすることにより、図４に示すように、基板１ＳＡに深い分離溝５ａを形成する。深い分離溝５ａは、図４に示すように、基板１ＳＡの主面から、その主面に対して交差（垂直に交差）する方向（すなわち、基板１ＳＡの厚さ方向）に沿って延びており、素子分離用の分離溝２ａよりも深い位置で終端している。
続いて、レジストパターンＲＡを除去し、基板１ＳＡに対して熱酸化処理を施すことにより、深い分離溝５ａの内側面および底面に、例えば酸化シリコンからなる絶縁膜を形成する。その後、さらに基板１ＳＡの主面上に、例えば酸化シリコンまたはＬｏｗ−ｋ（低誘電率）材料からなる絶縁膜をＣＶＤ(Chemical Vapor Deposition)法等により堆積し、深い分離溝５ａ内に埋め込む。その後、深い分離溝５ａの外部の余分な絶縁膜を異方性のドライエッチングを用いたエッチバック法または化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により除去する。これにより、図５および図６に示すように、深い分離溝５ａ内に絶縁膜が埋め込まれてなる貫通分離部５が形成される（図２０の工程１０２Ａ）。
図６は図５のＡ−Ａ線の断面図を示している。なお、図５は平面図であるが図面を見易くするために貫通分離部５にハッチングを付した。貫通分離部５は、図５に示すように、例えば平面視で矩形枠状に形成されている。貫通分離部５の深さ（すなわち、深い分離溝５ａの深さ）は、貫通配線部９の深さより深い場合もあれば同等の場合もあるし、浅い場合もある。なお、貫通分離部５の深さを貫通配線部９よりも深くする場合や、貫通分離部５と貫通配線部９とを同じ深さにする場合には、上下のウエハ１ＷＡ，１ＷＢを貼り合わせる際に貫通配線部９への過荷重を防止でき、貫通配線部９に負荷される荷重のばらつきを緩和することができ、好ましい。
次に、絶縁膜３を除去し、基板１ＳＡの上記溝型の分離部２で囲まれた活性領域内に、例えばソースおよびドレイン用の半導体領域６ａと、ゲート絶縁膜６ｂと、ゲート電極６ｃとを有する図７に示すＭＯＳ・ＦＥＴ６のような素子を形成する（図２０の工程１０３Ａ）。次に、基板１ＳＡの活性領域の主面上に、例えば酸化シリコンのような絶縁膜からなる絶縁膜７を形成する。
ここで、例えば、ＭＯＳ・ＦＥＴ６を形成した後に貫通分離部５を形成すると、貫通分離部５を構成する絶縁膜を形成するための熱酸化処理時に、基板１ＳＡ（ソースおよびドレイン用の半導体領域６ａやゲート電極６ｃ下のチャネル形成領域）中の不純物が再度拡散してしまう恐れがある。その結果、ＭＯＳ・ＦＥＴ６のしきい値電圧等のような電気的特性が変動してしまう場合がある。これに対して、本実施形態では、貫通分離部５を形成した後に、ＭＯＳ・ＦＥＴ６を形成するので、貫通分離部５の形成時の高い処理温度に起因するＭＯＳ・ＦＥＴ６の電気的特性の変動を防止できる。したがって、半導体装置の信頼性を向上させることができる。
次に、貫通配線部９を形成する。まず、基板１ＳＡの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積し、その絶縁膜の上面を平坦化することにより、図７に示す層間絶縁膜８ａを形成する。続いて、層間絶縁膜８ａ上にリソグラフィ処理により図７に示すレジストパターンＲＢを形成する。レジストパターンＲＢは、図７に示すように、貫通配線部９の形成領域が露出され、それ以外の領域が覆われるように形成される。その後、このレジストパターンＲＢをエッチングマスクとして、そこから露出する層間絶縁膜８ａ、絶縁膜７および基板１ＳＡをエッチングすることにより、図８に示すように、基板１ＳＡに貫通配線部９となる深い導通溝９ａを形成する。この深い導通溝９ａは、層間絶縁膜８ａの上面から、その上面に対して交差（垂直に交差）する方向（すなわち、基板１ＳＡの厚さ方向）に沿って基板１ＳＡに延び、図８に示すように、上記素子分離用の分離溝２ａよりも深い位置（第２位置）で終端している。この深い導通溝９ａの深さは、上記貫通分離部５の深さで説明したとおりである。ここでは、図８に示すように、深い導通溝９ａの深さと上記深い分離溝５ａとが同じ場合が例示されている。
続いて、レジストパターンＲＢを除去し、基板１ＳＡの主面上に、バリア導体膜をスパッタリング法等によって堆積し、深い導通溝９ａの内面（内側面および底面）を覆うように形成する。次いで、主導体膜をＣＶＤ法等によって堆積することにより深い導通溝９ａ内に埋め込む。なお、主導体膜の厚さは、バリア導体膜の厚さよりも厚く形成される。続いて、深い導通溝９ａの外部に形成された余分な主導体膜およびバリア導体膜を、ＣＭＰ法等により研磨して除去し、深い導通溝９ａ内のみに主導体膜およびバリア導体膜が残されるようにすることで、図９および図１０に示すように、貫通配線部９となる導電部が形成される（図２０の工程１０４Ａ）。
図１０は図９のＡ−Ａ線の断面図を示している。なお、図９は平面図であるが図面を見易くするために貫通分離部５および貫通配線部９にハッチングを付した。図９に示すように、貫通配線部９は、例えば平面視で細長い長方形状に形成されている。貫通配線部９は、矩形枠状に形成された貫通分離部５と所定の間隔を空けて分離された状態で、貫通分離部５の枠内に配置されている。すなわち、貫通配線部９は、周囲に所定の寸法を隔てて配置された貫通分離部５に取り囲まれた状態とされている。
また、貫通分離部５内の貫通配線部９の数は１つに限定されるものではなく、例えば１つの貫通分離部５の枠内に複数の配線部が並べて配置されてなる貫通配線部が形成されていても良い。また、貫通分離部５の平面形状は、図９に示す例に限定されるものではなく、例えば長方形状等のように他の形状でも良い。
次に、図１１に示すように、基板１ＳＡの主面上に半導体装置の通常の配線形成方法により、層間絶縁膜８ｂ，８ｃ，８ｄ、表面保護膜１０、配線１５ａ，１５ｂ，１５ｃ、プラグ１６ａ，１６ｂ，１６ｃ，１６ｄ、開口部１７、ボンディングパッドＢＰを形成し、多層配線層１０ａを形成する（図２０の工程１０５Ａ）。
その後、図１２に示すように、ウエハ１ＷＡの主面上に接着用シート２０を介してガラス支持基板２１を貼り付ける。このようにウエハ１ＷＡの主面にガラス支持基板２１を貼り付けることにより、ウエハ１ＷＡのハンドリングを安定化させることができるとともに、後の薄型化工程後の薄いウエハ１ＷＡの機械的強度を確保することができる。次に、ウエハ１ＷＡに対して薄型化処理を施す（図２０の工程１０７Ａ）。この薄膜化処理によりウエハの伸縮が顕著になり、ウエハ間の電極同士の位置ズレが大きくなり、ウエハ間の電気接続に大きな問題となる。本実施形態のウエハ１ＷＡの薄型化処理は、下記のような第１薄型化処理、第２薄型化処理および第３薄型化処理を有している。
図１３に示す破線は、第１薄型化工程の前の基板１ＳＡを示している。第１薄型化処理では、図１３に示すように、ウエハ１ＷＡの主面にガラス支持基板２１を固着した状態で、ウエハ１ＷＡの裏面（すなわち、基板１ＳＡの裏面）を所望の厚さになるまで研削する。第１薄型化処理は研削で例示されるように機械的な要素による薄型化処理である。第１薄型化処理は、貫通分離部５および貫通配線部９に達しない状態（すなわち、貫通分離部５および貫通配線部９がウエハ１ＷＡの裏面から露出されない状態）で処理を終了する。
その後、第２薄型化処理として、ウエハ１ＷＡの裏面に対して研磨処理を施す。第２薄型化処理は研磨で例示されるようにＣＭＰのような機械的な要素と化学的な要素とを併せ持つ薄型化処理である。第２薄型化処理は、図１３に示すように、貫通分離部５および貫通配線部９に達する状態（すなわち、貫通分離部５および貫通配線部９がウエハ１ＷＡの裏面から露出する状態）で処理を終了する。
第１及び第２薄型化処理を行うことにより、ウエハ薄型化処理の時間の短縮できる。また、第２薄型化処理を行うことにより、第１薄型化処理での研削によってウエハ１ＷＡの裏面に生じたダメージ層を除去しつつ、ウエハ１ＷＡの裏面を滑らかにすることができ、ウエハ１ＷＡの裏面内の化学的な安定性を均一にできる。よって、後のウエハ１ＷＡの裏面部分のエッチング処理（第３薄型化処理）に際して、ウエハ１ＷＡの裏面全面内におけるウエハ１ＷＡの厚さ方向のエッチング除去量を均一にすることができる。
第３薄型化処理では、ウエハ１ＷＡの主面にガラス支持基板２１を固着した状態で、ウエハ１ＷＡの裏面を薬液に浸し、基板１ＳＡをエッチング（ウエットエッチング、ドライエッチングもしくは両方）する。このことにより、図１４に示すように、ウエハ１ＷＡの裏面から貫通分離部５の一部および貫通配線部９の端部９ｃを露出させて貼り合わせ面から突出する貫通配線部９を形成する。
図１４は、第３薄型化処理後の上側のウエハ１ＷＡの要部断面図である。図１４に示す破線は第３薄型化処理工程前の基板１ＳＡを示している。図１４に示すように、第３薄型化処理後の上側のウエハ１ＷＡでは、貫通分離部５および貫通配線部９の下部の一部が、貼り合わせ面３０ａである第３薄型化処理後のウエハ１ＷＡの裏面から所望の長さだけ突出している。図１４に示すように、ウエハ１ＷＡの裏面から突出する貫通分離部５の長さは貫通配線部９の端部９ｃと同じ長さとされている。なお、ウエハ１ＷＡの裏面から突出する貫通分離部５および貫通配線部９の突出長さは、図１４に示す例に限定されるものではなく、上下のウエハ１ＷＡ，１ＷＢの貼り合わせ面３０ａ、３０ｂ間の間隔などを考慮して不都合の無いように決めることができる。
第３薄型化処理により、貫通配線部９は、その側面方向では貫通分離部５により基板１ＳＡとの分離が行われ、貫通配線部９の下部では貫通配線部９が露出されることにより基板１ＳＡとの分離が行われ、完全に基板１ＳＡから電気的に分離される。また、この段階で深い分離溝５ａ、深い導通溝９ａは、基板１ＳＡの主裏面間を貫通する孔になる。
なお、上記の例では、ウエハ１ＷＡの薄型化処理において、第１薄型化処理（研削）、第２薄型化処理（研磨）、第３薄型化処理（エッチング）を順に行う場合について説明したが、例えば第１薄型化処理（研削）または第２薄型化処理（研磨）を行わなくても良い。
このようにして上側のウエハ１ＷＡの製造工程を終了する。
次に、下側のウエハの製造工程を説明する。ここでは、下側のウエハとして、例えば裏面に他のウエハが貼り合わされることがない最下層のウエハの製造工程（図２０における２層目以降の下側ウエハ製造工程）を説明する。最下層のウエハである下側のウエハの製造工程は、上側のウエハ１ＷＡの製造工程（図２０の工程１００Ａ〜１０７Ａ）とほぼ同じである。ここで上側のウエハ１ＷＡの製造工程と異なるのは、最下層のウエハの製造工程においては、図２０に示す多層配線層の形成工程（工程１０５Ｂ）後にバンプ形成工程（工程１０６Ｂ）を行うこと、ウエハ薄型化工程（工程１０７Ａ）、貫通分離部の形成工程（工程１０２Ｂ）、貫通配線部の形成工程（工程１０４Ｂ）を行わないことである。
図１５は、図２０の工程１００Ｂから工程１０５Ｂを経てバンプ形成工程１０６Ｂの段階（図２０の工程１０２Ｂ、工程１０４Ｂを行わない）の下側のウエハ（最下層のウエハ）１ＷＢの要部断面図を示している。多層配線層の形成工程１０５Ｂの後、ウエハ１ＷＢの主面上に導体膜をスパッタリング法等により堆積し、これをリソグラフィ処理およびエッチング処理を用いてパターニングすることにより、バンプ下地導体パターン２５を形成する。
続いて、図１６に示すように、貼り合わせ面３０ａである下側のウエハ１ＷＢの主面上に露出するバンプ下地導体パターン２５上に、例えばリフトオフ法、電解メッキ法、印刷法またはボール振り込み法等によりバンプ２６を形成する。バンプ２６は、貼り合わせ面３０ｂから突出された状態で形成される。なお、バンプ２６の平面配置は、各バンプ２６中心位置が、上側のウエハ１ＷＡとなる加工前の基板１ＳＡにおいて配置されるべき各貫通配線部９の中心位置に対向するように配置される。
このようにして下側のウエハ１ＷＢの製造工程を終了する。
次に、上記のようにして製造された上下のウエハ１ＷＡ，１ＷＢを貼り合わせる（図２０における１層目、２層目の上下ウエハ貼り合わせ工程）。まず、図１７に示すように、図１６に示す下側のウエハ１ＷＢを固定した後、下側のウエハ１ＷＢの主面（貼り合わせ面３０ｂ）上方に、図１４に示す上側のウエハ１ＷＡをその裏面（貼り合わせ面３０ａ）が下側のウエハ１ＷＢの主面に対向した状態となるように配置する。
続いて、下側のウエハ１ＷＢと上側のウエハ１ＷＡとの相対的な位置を合わせる。具体的には、下側のウエハ１ＷＢの主面上のバンプ２６と、それに対応する上側のウエハ１ＷＡの裏面の貫通配線部９との位置を合わせる（図２０の工程２０１）。
このとき、下側のウエハ１ＷＢの各バンプ２６と、それに対応する上側のウエハ１ＷＡの各貫通配線部９とは、中心位置がずれている。このずれは、ウエハ同士の位置合わせを行う装置の位置合わせ精度や、ウエハ１ＷＡ、１ＷＢの製造工程において生じる基板の変形（ウエハＢｏｗ）などによって発生したものである。
その後、図１８に示すように、上下のウエハ１ＷＡ，１ＷＢの対向面（貼り合わせ面３０ａ、３０ｂ）を近づけて下側のウエハ１ＷＢと上側のウエハ１ＷＡとを積み重ね、下側のウエハ１ＷＢの主面上のバンプ２６と、上側のウエハ１ＷＡの裏面の貫通配線部９とを接触させて電気的に接続する。これにより、上下のウエハ１ＷＡ，１ＷＢの半導体回路部同士を電気的に接続し、所望の半導体回路を形成する（図２の工程２０２）。
ここで、下側のウエハ１ＷＢの主面上の各バンプ２６は、貫通配線部９に接続されており、貫通分離部５の枠内におさまっていない。しかし、本実施形態においては、貼り合わせ面３０ａと貼り合わせ面３０ｂとの間隔がバンプ２６の高さに対して十分広く設定されており、ウエハ１ＷＡとバンプ２６とが接触しないようになっている。
その後、上下のウエハ１ＷＡ，１ＷＢの対向する貼り合わせ面３０ａ、３０ｂの隙間に絶縁性の接着剤３０を注入する（図２の工程２０３）。その後、上側のウエハ１ＷＡの主面からガラス支持基板２１を剥離し、図１９に示す半導体装置とする。
以上のような工程の後、図１９に示す半導体装置をチップ単位に切断することによりチップを切り出す。このようにして得られたチップは、複数枚のウエハを積み重ねた３次元構成を有している。すなわち、このチップでは、それを構成する各ウエハに形成された半導体回路同士が貫通配線部９およびバンプ２６を通じて電気的に接続されることで、全体として１つの所望の半導体集積回路が形成されている。
本実施形態の半導体装置は、ウエハ間接続部３０ｃが隣接する別のウエハ間接続部３０ｃと絶縁されたものであり、バンプ２６の平面形状が、位置合わせマージン寸法Ｍ１の幅で、貫通配線部９の半分の面積が重なり合う基本形状Ａ１を取り囲んでなる位置合わせマージン形状Ａ２よりも大きいものであるので、ウエハ１ＷＡ，１ＷＢ間においてバンプ２６と貫通配線部９とが対向配置されやすいものとなる。したがって、本実施形態の半導体装置は、ウエハ１ＷＡ，１ＷＢを製造する際に基板１ＳＡ、１ＳＢの変形が生じたとしても、ウエハ１ＷＡ，１ＷＢ間にバンプ２６と貫通配線部９との接続されない部分が発生することを防止でき、バンプ２６と貫通配線部９との接続に対する高い信頼性が得られるものとなる。
また、本実施形態の半導体装置は、貫通配線部９の平面形状よりもバンプ２６の平面形状が大きいものであるので、バンプ２６の平面形状よりも貫通配線部９の平面形状を大きくする場合と比較して、他の部材の配置を変更したり、製造工程を変更したりすることなく、容易に平面形状を変化させることができ、好ましい。
なお、本発明は、上述した例にのみ限定されるものではない。例えば、図１９に示す例では、２枚のウエハ１ＷＡ，１ＷＢを貼り合わせた半導体装置を例に挙げて説明したが、貼り合わされるウエハの数は複数枚であればよく、３以上であってもよい。図２１は、本発明の半導体装置の他の例を示した要部断面図である。図２１に示す半導体装置は、３層の基板１ＳＡ，１ＳＢ，１ＳＣが積層された多層積み重ね構成の３次元半導体装置である。なお、図２１に示す半導体装置において、図１９と同じ部材については、同じ符号を付し、説明を省略する。
次に、図２０を用いて、図２１に示す半導体装置の製造工程の一例を説明する。まず、図３〜図１４で説明したようにして最上層のウエハ１ＷＡを用意する。また、図１５および図１６で説明したようにして最下層のウエハ１ＷＢを用意する。
さらに、図２０の工程１００Ｂ〜１０６Ｂを経て中間層のウエハ１ＷＣを用意する。この中間層のウエハ１ＷＣには、最上層のウエハ１ＷＡと同様に、貫通分離部５、貫通配線部９が形成されている。中間層のウエハ１ＷＣが最上層のウエハ１ＷＡと異なるのは、中間層のウエハ１ＷＣの主面上にバンプ下地導体パターン２５とバンプ２６とが形成されていることである。なお、この段階での中間層のウエハ１ＷＣは、上記の第１〜第３薄型化処理が施されておらず厚いままとされている。
続いて、図１７および図１８で説明したのと同様にして２枚のウエハ１ＷＡ，１ＷＣを重ね合わせ、ウエハ１ＷＡ，１ＷＣの間に接着剤３０を注入して貼り合わせる（図２０における３層目以降の上下ウエハ貼り合わせ工程）。この際、中間層のウエハ１ＷＣは厚いままなので、ウエハ１ＷＣのハンドリングを安定かつ容易に行うことができる。
その後、上側の最上層のウエハ１ＷＡの主面にガラス支持基板２１を貼り合わせたままの状態で、下側の中間層のウエハ１ＷＣを裏面側から図１３および図１４で説明したのと同様の薄型化処理により薄型化する（図２０の中央の工程１０７Ａ）。これにより、下側の中間層のウエハ１ＷＣの裏面（貼り合わせ面３０ａ）から貫通分離部５および貫通配線部９を露出（突出）させる。中間層のウエハ１ＷＣの薄型化は、２枚のウエハ１ＷＡ，１ＷＣを貼り合わせたままの状態で行うので、薄型化処理時におけるウエハ１ＷＣの機械的強度を確保でき、ウエハ１ＷＣのハンドリングの安定性を向上させることができる。
その後、上側の最上層のウエハ１ＷＡの主面にガラス支持基板２１を貼り合わせたままの状態で、上記図１７および図１８で説明したのと同様にして、中間層のウエハ１ＷＣと最下層のウエハ１ＷＢとを重ね合わせ、ウエハ１ＷＣ，１ＷＢ間に接着剤３０を注入して貼り合わせる（図２０の中央下段の工程２０１〜２０３）。これ以降は、上記と同じなので説明を省略する。４層以上のウエハを貼り合わせる場合は、中間層のウエハ１ＷＣで行った工程とウエハの貼り合わせ工程とを繰り返せば良い。
図２１に示す半導体装置においても、ウエハ間接続部３０ｃが隣接する別のウエハ間接続部３０ｃと絶縁されたものであり、バンプ２６の平面形状が、位置合わせマージン寸法Ｍ１の幅で、貫通配線部９の半分の面積が重なり合う基本形状Ａ１を取り囲んでなる位置合わせマージン形状Ａ２よりも大きいものであるので、ウエハ１ＷＡ，１ＷＢ、１ＷＣ間のそれぞれにおいてバンプ２６と貫通配線部９とが対向配置されやすいものとなる。したがって、本実施形態の半導体装置は、ウエハ１ＷＡ，１ＷＢ、１ＷＣを製造する際に基板１ＳＡ、１ＳＢ、１ＳＣの変形が生じたとしても、ウエハ１ＷＡ，１ＷＢ、１ＷＣ間にバンプ２６と貫通配線部９との接続されない部分が発生することを防止でき、バンプ２６と貫通配線部９との接続に対する高い信頼性が得られるものとなる。
「第２実施形態」
図２２〜図４２は、本発明の半導体装置の他の例を説明するための図である。図４１は、本発明の半導体装置の一例を示した要部断面図であり、図２２は、図４１に示す半導体装置の一部のみを模式的に示した拡大断面図であり、図２３は、図２２に示す半導体装置における貫通配線部の寸法とバンプの寸法との関係を説明するための平面図である。また、図２４〜図４０は、図４１に示す半導体装置の製造工程を説明するための図であり、図４２は、図４１に示す半導体装置の製造工程を説明するためのフロー図である。
なお、図２２〜図４２に示す本実施形態の半導体装置において、図１９と同じ部材については、同じ符号を付し、説明を省略する。
図４１に示す本実施形態の半導体装置と図１９に示す半導体装置とでは、上側のウエハ１ＷＡに設けられている貫通配線部９１および貫通分離部５１の形状が異なっており、図４１に示す本実施形態の半導体装置では、図１９に示す半導体装置と異なり、貫通分離部５１と貫通配線部９１とが一体化されている。
図４１に示すように、貫通配線部９１は、基板１ＳＡを貫通する貫通配線部本体９１ａと、貫通配線部本体９１ａの貼り合わせ面３０ａ側の端部に接して設けられたプラグ配線９１ｂと、プラグ配線９１ｂの貼り合わせ面３０ａ側の面に接して設けられ、貼り合わせ面３０ａから突出している接続導電部９１ｃとを備えている。
また、図４１に示すように、貫通配線部本体９１ａは、貫通配線部本体９１ａと一体化された貫通分離部５１に取り囲まれている。また、プラグ配線９１ｂは、第１層間絶縁層８ｅおよび貫通分離部５１に埋め込まれている。プラグ配線９１ｂは、第１層間絶縁層８ｅに埋め込まれているとともに、プラグ配線９１ｂの縁部が貫通分離部５１の縁部と平面視で重なり合う位置よりも内側に配置されていることにより、上側のウエハ１ＷＡと絶縁されている。
また、本実施形態においては、貫通配線部本体９１ａ、プラグ配線９１ｂ、接続導電部９１ｃの横断面は、いずれも長方形となっている。そして、本実施形態においては、図４１に示すように、接続導電部９１ｃの横断面の面積が、貫通配線部本体９１ａおよびプラグ配線９１ｂの横断面の面積よりも広くなっている。このことにより、貫通配線部９１とバンプ２６との接続をより一層容易かつ確実に行うことができるものとされている。
また、プラグ配線９１ｂは、接続導電部９１ｃと接して設けられていればよく、図４１に示すように、プラグ配線９１ｂの全部が接続導電部９１ｃと平面視で重なり合っていてもよいし、一部のみが接続導電部９１ｃと平面視で重なり合っていてもよい。しかし、プラグ配線９１ｂと接続導電部９１ｃとの電気的な接続における電気抵抗値を十分に低くするとともに、プラグ配線９１ｂと接続導電部９１ｃとの位置合わせマージンを十分に確保できるように、プラグ配線９１ｂと接続導電部９１ｃとの接している面積を十分に広くすることが好ましく、プラグ配線９１ｂの全面が接続導電部９１ｃと平面視で重なり合っていることが好ましい。
また、貫通配線部本体９１ａ、プラグ配線９１ｂ、接続導電部９１ｃの横断面の形状は、これらが電気的に接続され、かつ上側のウエハ１ＷＡと絶縁され、十分に広い面積を有する接続導電部９１ｃを形成することができればよく、特に限定されない。具体的には、貫通配線部本体９１ａ、プラグ配線９１ｂ、接続導電部９１ｃの横断面の形状は、長方形でなくてもよく、例えば、円形や正方形などであってもよい。また、貫通配線部本体９１ａ、プラグ配線９１ｂ、接続導電部９１ｃの横断面の形状は、相似形状とされていてもよいし、それぞれ異なっていてもよく、例えば、貫通配線部本体９１ａおよびプラグ配線９１ｂの横断面の形状を円形とし、接続導電部９１ｃの横断面の形状を矩形としてもよい。
また、貫通分離部５１の横断面の形状は、貫通配線部本体９１ａの外周面を取り囲むことができ、貫通配線部本体９１ａおよびプラグ配線９１ｂと上側のウエハ１ＷＡとの電気的な接続を防止できればよく、貫通配線部本体９１ａおよびプラグ配線９１ｂの横断面の形状に応じて適宜決定することができ、特に限定されない。
ここで、図２２および図２３を用いて、図４１に示す半導体装置を構成する貫通配線部９１およびバンプ２６の形状について説明する。図２２は、図４１に示す半導体装置の一部のみを模式的に示した拡大断面図であり、貫通配線部の寸法とバンプの寸法との関係を説明しやすくするために、バンプ２６の形状を板状にして模式的に示すとともに、バンプ下地導体パターン２５、ＭＯＳ・ＦＥＴ６、接着剤３０などの記載を省略し、多層配線層１０ａの記載を簡略化して示している。図２３は、図２２に示す半導体装置のウエハ間接続部３０ｃとその近傍のみを示した拡大断面図である。
本実施形態の半導体装置では、貫通配線部９１の接続導電部９１ｃの平面形状よりもバンプ２６の平面形状が大きいものとされており、図２２および図４１において右側に配置された貫通配線部９１は、図２２および図４１において右側に配置されたバンプ２６の中心よりも右寄りの位置に接続され、図２２および図４１において左側に配置された貫通配線部９１は、図２２および図４１において左側に配置されたバンプ２６の中心よりも左寄りの位置に接続されている。したがって、図４１に示す半導体装置においては、図２３に示すように、貫通配線部９１のピッチＰ１が、バンプ２６のピッチＰ２よりも大きくなっている。
本実施形態においても、ウエハ１ＷＡ，１ＷＢを製造するに際して行われる素子形成工程や多層配線形成工程、ウエハ１ＷＡの薄型化処理工程などにより、基板１ＳＡ、１ＳＢが伸縮して変形し、上側のウエハ１ＷＡが下側のウエハ１ＷＢよりも大きくなって（伸びて）、貫通配線部９１のピッチＰ１とバンプ２６のピッチＰ２とがずれている。さらに、本実施形態においてもウエハ１ＷＡが、基板１ＳＡの厚みを薄くする薄型化処理のなされた薄型ウエハであるので、基板１ＳＡに反り（ウエハＢｏｗ）などの大きな変形が生じやすいものとなっている。
また、本実施形態の半導体装置では、図２３に示すバンプ２６のピッチＰ２が、貫通配線部９１の外形の幅Ｌ３とバンプ２６の外形の幅Ｌ２とを合わせた寸法よりも大きくなっている。例えば、図２３に示すバンプ２６のピッチＰ２を５０μｍとし、貫通配線部９１の接続導電部９１ｃの外形の幅Ｌ３を１０μｍとした場合、バンプ２６の外形の幅Ｌ２を４０μｍ未満とする。このことにより、隣接するバンプ２６間が貫通配線部９１を介して電気的に接続されることを防止することができ、ウエハ間接続部３０ｃが隣接する別のウエハ間接続部３０ｃと確実に絶縁されるようになっている。
また、図４１に示す半導体装置においては、貫通配線部９１の接続導電部９１ｃは平面視で長方形とされており、バンプ２６は平面視正方形とされている。そして、図４１に示す半導体装置においては、貼り合わせ面３０ｂにおけるバンプ２６の平面形状が、位置合わせマージン形状Ａ２よりも大きいものとされている。位置合わせマージン形状Ａ２は、貼り合わされるウエハ同士（上下のウエハ１ＷＡ，１ＷＢ）の位置合わせを行う装置の位置合わせ精度に対応する位置合わせマージン寸法Ｍ１の幅で、基本形状Ａ１を取り囲んでなる平面形状である。基本形状Ａ１は、貼り合わせ面３０ａにおける貫通配線部９１の面積である接続導電部９１ｃの面積の半分が重なり合う形状である。なお、本実施形態においては、基本形状Ａ１および位置合わせマージン形状Ａ２は、貫通配線部９１の接続導電部９１ｃの平面形状の相似形状とされている。
図４１に示す半導体装置においては、貼り合わせ面３０ｂにおけるバンプ２６の平面形状が、位置合わせマージン形状Ａ２よりも大きいものとされている。したがって、図４１に示す半導体装置においては、上下のウエハ１ＷＡ，１ＷＢの位置合わせを行う装置の精度に起因する範囲内で貫通配線部９１とバンプ２６との位置がずれたとしても、バンプ２６と貫通配線部９１とが接続されている面積が貫通配線部９１の接続導電部９１ｃの半分の面積よりも大きいものとなり、ウエハ間接続部３０ｃの平面積が十分に確保されるものとなる。また、ウエハ１ＷＡ，１ＷＢを製造する際に基板１ＳＡ、１ＳＢの変形が生じたとしても、貼り合わせ面３０ｂにおけるバンプ２６の平面形状が、基本形状Ａ１である場合や、位置合わせマージン形状Ａ２である場合と比較して、貫通配線部９とバンプ２６とが接続されやすいものとなり、貫通配線部９とバンプ２６とが接続されない部分の発生を防止できるものとなり、ウエハ１ＷＡ，１ＷＢ間の接続に対する高い信頼性が得られる。
また、図４１に示す半導体装置においては、貼り合わせ面３０ｂにおけるバンプ２６の平面形状が、加工後に発生する位置合わせマージン寸法Ｍ２の幅で位置合わせマージン形状Ａ２を取り囲んでなる加工後に発生する位置合わせマージン形状Ａ３とされていてもよい。この場合、ウエハ１ＷＡを製造する際に基板１ＳＡの変形が生じたため、貫通配線部９１とバンプ２６との位置がずれたとしても、貫通配線部９１の接続導電部９１ｃの少なくとも半分の面積が、バンプ２６と接続されるものとなり、より一層広いウエハ間接続部３０ｃの平面積を確保できるものとなる。
また、図４１に示す半導体装置においては、貼り合わせ面３０ｂにおけるバンプ２６の平面形状が、加工後に発生する位置合わせマージン形状Ａ３の縁部から２.５μｍ以下の補正寸法Ｍ３で外方に向かって広げられた補正形状Ａ４とされていてもよい。この場合、貫通配線部９１の接続導電部９１ｃとバンプ２６との位置ずれが、加工後に発生する位置合わせマージン寸法Ｍ２よりも大きい場合であっても、貫通配線部９１の接続導電部９１ｃとバンプ２６とが接続されやすいものとなり、貫通配線部９１の接続導電部９１ｃとバンプ２６とが接続されない部分の発生を防止できるものとなる。しかも、本実施形態においては、補正寸法Ｍ３が２.５μｍ以下であるので、バンプ２６が大きくなりすぎることがなく、好ましい。
さらに、補正形状Ａ４が、加工後に発生する位置合わせマージン形状Ａ３の縁部から補正寸法Ｍ３で外方に向かって広げられることにより、基本形状Ａ１と相似形状でなく、凹凸が少なく容易に形成可能な正方形や円形などの形状、または正方形や円形に近づけられた形状とされている場合、バンプ２６の形状が容易に形成可能なものとなり、好ましい。
次に、図２４〜図４０および図４２を用いて、図４１に示す半導体装置の製造工程を説明する。なお、図４１に示す半導体装置の製造方法において、図１９に示す半導体装置の製造方法と同じ工程については、説明を省略または簡略化する。
最初に上側のウエハの製造工程（図４２における１層目の上側ウエハの製造工程）を説明する。まず、図１９に示す半導体装置の製造方法と同様に、上側のウエハ１ＷＡを用意（図４２の工程１００Ａ）し、図２４に示すように、基板１ＳＡの主面（すなわち、ウエハ１ＷＡの主面）に、素子分離用の溝型の分離部２を形成する（図４２の工程１０１Ａ）。
次に、本実施形態においては、図１９に示す半導体装置の製造方法と異なり、図２４に示すように、基板１ＳＡの上記溝型の分離部２で囲まれた活性領域内に、例えばソースおよびドレイン用の半導体領域６ａと、ゲート絶縁膜６ｂと、ゲート電極６ｃとを有するＭＯＳ・ＦＥＴ６のような素子を形成する（図４２の工程１０３Ａ）。次に、基板１ＳＡの活性領域の主面上に、例えば酸化シリコンのような絶縁膜からなる絶縁膜７を形成する。
その後、基板１ＳＡの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積し、その絶縁膜の上面を平坦化することにより、図２５に示す層間絶縁膜８ａを形成する。
次に、基板１ＳＡに貫通分離部５１を形成する。まず、基板１ＳＡの主面上に、レジスト膜を回転塗布法等により塗布した後、露光および現像を施すことにより、図２５に示すように、基板１ＳＡの主面上にレジストパターンＲＡを形成する。
続いて、レジストパターンＲＡをエッチングマスクとして、そこから露出する層間絶縁膜８ａ、絶縁膜７、基板１ＳＡをエッチングすることにより、図２６に示すように、基板１ＳＡに深い分離溝５ａを形成する。深い分離溝５ａは、図２６に示すように、基板１ＳＡの主面から、その主面に対して交差する方向に沿って延びており、素子分離用の分離溝２ａよりも深い位置で終端している。
続いて、レジストパターンＲＡを除去し、基板１ＳＡに対して、深い分離溝５ａの内側面および底面に、絶縁層を形成する。例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜をＣＶＤ(Chemical Vapor Deposition)法等により堆積し、図２７および図２８に示すように、貫通分離部５１が形成される（図４２の工程１０２Ａ）。貫通分離部５１を構成する絶縁膜は、図２７に示すように、深い分離溝５ａの内側面および底面に形成されており、深い分離溝５ａの中央部には貫通分離部５１に囲まれた平面視長方形の溝からなる空間が形成されている。図２７は、図２８のＡ−Ａ線の断面図を示している。なお、図２８は平面図であるが図面を見易くするために貫通分離部５１にハッチングを付した。
次に、貫通配線部９１を形成する。まず、ＣＶＤ法等によって基板１ＳＡの主面上に堆積することにより、深い分離溝５ａ内の貫通分離部５１に囲まれた空間内に導電材料を埋め込む。続いて、深い分離溝５ａの外部に形成された余分な導電材料を、ＣＭＰ法等により研磨して除去し、深い分離溝５ａ内のみに導電材料が残されるようにする。このことにより、図２９および図３０に示すように、貫通配線部９１の貫通配線部本体９１ａとなる導電部が形成される（図４２の工程１０４Ａ）。
なお、貫通配線部９１の貫通配線部本体９１ａとなる導電部は、ＣＶＤ法によって形成できるが、メッキ法などにより形成してもよく、形成方法は特に限定されない。
図２９は、図３０のＡ−Ａ線の断面図を示している。なお、図３０は平面図であるが図面を見易くするために貫通分離部５１および貫通配線部９１にハッチングを付した。図３０に示すように、貫通配線部９１の貫通配線部本体９１ａは、貫通分離部５１によって外周部を被服するように取り囲まれており、貫通分離部５１と貫通配線部９１の貫通配線部本体９１ａとが一体化されている。
次に、図３１に示すように、基板１ＳＡの主面上に半導体装置の通常の配線形成方法により、層間絶縁膜８ｂ，８ｃ，８ｄ、表面保護膜１０、配線１５ａ，１５ｂ，１５ｃ、プラグ１６ａ，１６ｂ，１６ｃ，１６ｄ、開口部１７、ボンディングパッドＢＰを形成し、多層配線層を形成する（図４２の工程１０５Ａ）。
その後、図３２に示すように、ウエハ１ＷＡの主面上に接着用シート２０を介してガラス支持基板２１を貼り付け、ウエハ１ＷＡに対して薄型化処理を施す（図４２の工程１０７Ａ）。この薄膜化処理によりウエハの伸縮が顕著になり、ウエハ間の電極同士の位置ズレが大きくなり、ウエハ間の電気接続に大きな問題となる。本実施形態のウエハ１ＷＡの薄型化処理は、下記のような第１薄型化処理および第２薄型化処理を有している。
図３３に示す破線は、第１薄型化工程の前の基板１ＳＡを示している。第１薄型化処理では、図３３に示すように、ウエハ１ＷＡの主面にガラス支持基板２１を固着した状態で、ウエハ１ＷＡの裏面（すなわち、基板１ＳＡの裏面）を所望の厚さになるまで研削する。第１薄型化処理は、研削で例示されるように機械的な要素による薄型化処理である。第１薄型化処理は、貫通分離部５１に達しない状態（すなわち、貫通分離部５１がウエハ１ＷＡの裏面から露出されない状態）で処理を終了する。
第２薄型化処理では、ウエハ１ＷＡの主面にガラス支持基板２１を固着した状態で、ウエハ１ＷＡの裏面に対して研磨処理を施す。第２薄型化処理は研磨で例示されるようにＣＭＰのような機械的な要素と化学的な要素とを併せ持つ薄型化処理である。
このことにより、図３３に示すように、ウエハ１ＷＡの裏面から貫通分離部５１を露出させる。
次に、薄型化処理後のウエハ１ＷＡの裏面に、プラグ配線層の形成を行う（図４２の工程１０８Ａ）。
まず、図３４に示すように、薄型化処理後のウエハ１ＷＡの裏面に、第１層間絶縁層８ｅを形成する。その後、第１層間絶縁層８ｅ上にレジストパターンＲＣを形成し、図３５に示すように、レジストパターンＲＣをエッチングマスクとして、そこから露出する第１層間絶縁層８ｅをエッチングすることにより、溝８１を形成する。この時、ウエハＷＡ１の裏面から露出していた貫通分離部５１の底面の、貫通配線部９１aの底面に当たる部分の酸化膜も同時にエッチングする。溝８１は、図３５に示すように、貫通配線部本体９１ａと平面視で重なる位置に形成されている。また、溝８１の横断面の面積は、貫通配線部本体９１ａの横断面の面積と同じとなっており、溝８１の側面が平面視で貫通分離部５１の縁部の位置よりも内側に配置されている。
続いて、レジストパターンＲＣを除去し、ＣＶＤ法やスパッタ法等によって、溝８１に、タングステン、アルミニウムなどの導電材料を埋め込む。また、めっき法などによって、溝８１に銅などの導電材料を埋め込んでもよい。続いて、溝８１の外部に形成された余分な導電材料を、ＣＭＰ法等により研磨して除去し、溝８１内のみに導電材料が残されるようにすることで、図３６に示すように、プラグ配線９１ｂが形成される。
プラグ配線９１ｂは、図４７に示すように、その側面方向において第１層間絶縁層８ｅにより基板１ＳＡとの分離が行われ、完全に基板１ＳＡから電気的に分離される。
次に、図３７に示すように、プラグ配線９１ｂの形成されたウエハ１ＷＡの裏面に、プラグ配線９１ｂと平面視で重なる接続導電部９１ｃとなる領域が露出されたレジストパターンＲＤを形成し、蒸着法などによりＩｎなどの金属を堆積させる。その後レジストパターンＲＤの除去に続けてリフトオフ法により、電極以外の余分なメタル部分を除去する。図３８に示すように、接続導電部９１ｃが形成される。
このようにして上側のウエハ１ＷＡの製造工程を終了する。
次に、下側のウエハを製造する。ここでは、下側のウエハとして、例えば裏面に他のウエハが貼り合わされることがない最下層のウエハの製造工程（図４２における２層目以降の下側ウエハ製造工程）を説明する。最下層のウエハである下側のウエハの製造工程は、上側のウエハ１ＷＡの製造工程（図４２の工程１００Ａ〜１０７Ａ）とほぼ同じである。
ここで上側のウエハ１ＷＡの製造工程と異なるのは、最下層のウエハの製造工程においては、図４２に示す多層配線層の形成工程（工程１０５Ｂ）の後に、図１９に示す半導体装置の製造工程と同様にしてバンプ形成工程（工程１０６Ｂ）を行うことと、ウエハ薄型化工程（工程１０７Ａ）、貫通分離部の形成工程（工程１０２Ｂ）、貫通配線部の形成工程（工程１０４Ｂ）を行わないことである。なお、下側のウエハ１ＷＢを構成するバンプ２６の平面配置は、各バンプ２６中心位置が、上側のウエハ１ＷＡとなる加工前の基板１ＳＡにおいて配置されるべき各貫通配線部９１の中心位置に対向するように配置される。
次に、上記のようにして製造された上下のウエハ１ＷＡ，１ＷＢを貼り合わせる（図４２における１層目、２層目の上下ウエハ貼り合わせ工程）。まず、下側のウエハ１ＷＢを固定した後、図３９に示すように、下側のウエハ１ＷＢの主面（貼り合わせ面３０ｂ）の上方に、図３８に示す上側のウエハ１ＷＡをその裏面（貼り合わせ面３０ａ）が下側のウエハ１ＷＢの主面に対向した状態となるように配置する。
続いて、下側のウエハ１ＷＢと上側のウエハ１ＷＡとの相対的な位置を合わせる。具体的には、下側のウエハ１ＷＢの主面上のバンプ２６と、それに対応する上側のウエハ１ＷＡの裏面の貫通配線部９１との位置を合わせる（図４２の工程２０１）。
このとき、下側のウエハ１ＷＢの各バンプ２６と、それに対応する上側のウエハ１ＷＡの各貫通配線部９１とは、中心位置がずれている。このずれは、ウエハ同士の位置合わせを行う装置の位置合わせ精度や、ウエハ１ＷＡ、１ＷＢの製造工程において生じる基板の変形（ウエハＢｏｗ）などによって発生したものである。
その後、図４０に示すように、上下のウエハ１ＷＡ，１ＷＢの対向面（貼り合わせ面３０ａ、３０ｂ）を近づけて下側のウエハ１ＷＢと上側のウエハ１ＷＡとを積み重ねて加圧し、下側のウエハ１ＷＢの主面上のバンプ２６と貫通配線部９１の接続導電部９１ｃとを接触させて電気的に接続する。これにより、上下のウエハ１ＷＡ，１ＷＢの半導体回路部同士を電気的に接続し、所望の半導体回路を形成する（図４２の工程２０２）。
その後、上下のウエハ１ＷＡ，１ＷＢの対向する貼り合わせ面３０ａ、３０ｂの隙間に絶縁性の接着剤３０を注入する（図４２の工程２０３）。
その後、上側のウエハ１ＷＡの主面からガラス支持基板２１を剥離し、図４１に示す半導体装置とする。
以上のような工程の後、図４１に示す半導体装置をチップ単位に切断することによりチップを切り出す。このようにして得られたチップは、複数枚のウエハを積み重ねた３次元構成を有している。すなわち、このチップでは、それを構成する各ウエハに形成された半導体回路同士が貫通配線部９１およびバンプ２６を通じて電気的に接続されることで、全体として１つの所望の半導体集積回路が形成されている。
本実施形態の半導体装置においては、ウエハ間接続部３０ｃが隣接する別のウエハ間接続部３０ｃと絶縁されたものであり、バンプ２６の平面形状が、位置合わせマージン寸法Ｍ１の幅で、貫通配線部９１の接続導電部９１ｃの面積の半分が重なり合う基本形状Ａ１を取り囲んでなる位置合わせマージン形状Ａ２よりも大きいものであるので、ウエハ１ＷＡ，１ＷＢ間のそれぞれにおいてバンプ２６と貫通配線部９１の接続導電部９１ｃとが対向配置されやすいものとなる。したがって、本実施形態の半導体装置は、ウエハ１ＷＡ，１ＷＢを製造する際に基板１ＳＡ、１ＳＢの変形が生じたとしても、ウエハ１ＷＡ，１ＷＢ間にバンプ２６と貫通配線部９１との接続されない部分が発生することを防止でき、バンプ２６と貫通配線部９１との接続に対する高い信頼性が得られるものとなる。
なお、本発明は、上述した例にのみ限定されるものではない。例えば、図４１に示す例では、２枚のウエハ１ＷＡ，１ＷＢを貼り合わせた半導体装置を例に挙げて説明したが、貼り合わされるウエハの数は複数枚であればよく、３以上であってもよい。
また、上述した例においては、貫通配線部の平面形状よりもバンプの平面形状が大きい場合を例に挙げて説明したが、バンプの平面形状よりも貫通配線部の平面形状が大きいものであってもよい。この場合、貫通配線部の貼り合わせ面３０ａにおける平面形状は、バンプ２６の貼り合わせ面３０ｂにおける面積の半分が重なり合う平面形状を、位置合わせマージン寸法の幅で取り囲んでなる位置合わせマージン形状よりも大きいものとされる。
なお、バンプの平面形状よりも貫通配線部の平面形状が大きいものである場合には、貫通配線部が図４１に示す構造であることが好ましい。図４１に示す貫通配線部９１では、他の部材の配置を変更したり、製造工程を変更したりすることなく、容易に接続導電部９１ｃの平面形状を変化させることができる。
「実験例」
直径２００ｍｍ（８インチ）、厚さ３０μｍのシリコンからなる基板を用い、貫通分離部および貫通配線部が形成された上側のウエハを、図１９に示す半導体装置の上側のウエハ１ＷＡと同様にして形成した。
なお、上側のウエハ１ＷＡの貫通配線部は、タングステンからなり、２.６μｍの間隔を空けて平行に配置された縦５．６μｍ、横１．５μｍの長方形の横断面形状を有する２つの配線部からなるものであり、貫通突出部のウエハ１ＷＡの厚み方向の長さは４０μｍであった。また、加工前の基板において、各貫通配線部の配置されるべき設計上のピッチは５０μｍに設定した。また、貫通分離部は、外形寸法が縦、横１３.４μｍの正方形の枠状のものであった。
このようにして得られた上側のウエハ１ＷＡについて、中心と最外部に配置された貫通配線部の位置との距離と、加工前の基板における中心と最外部に配置されるべき貫通配線部の位置との距離との差である加工後に発生する位置合わせマージン寸法を求めた。その結果、加工後に発生する位置合わせマージン寸法は７．５μｍであり、上側のウエハ１ＷＡを製造することにより約０.０９％伸びていた。
また、図１９に示す半導体装置の下側のウエハ１ＷＢと同様にして、バンプの形成された下側のウエハを形成した。なお、下側のウエハのバンプの平面形状は、以下に示すようにして決定した。
図４３は、バンプの平面形状を説明するための平面図である。図４３において、符号Ａ２０は下側のウエハのバンプの平面形状を示し、符号Ａ１、Ａ１１は基本形状を示し、符号Ａ２、Ａ１２は位置合わせマージン形状を示し、符号Ａ３、Ａ１３は加工後に発生する位置合わせマージン形状を示し、符号Ａ４、Ａ１４は補正形状の最大領域を示している。ここでは、下側のウエハのバンプの平面形状Ａ２０として、第１の基本形状を用いて決定される場合と第２の基本形状を用いて決定される場合とについて説明する。
（第１の基本形状）
基本形状Ａ１、Ａ１１は、貼り合わせ面における貫通配線部の面積の半分が重なり合う平面形状である。図４３に示す例において、基本形状Ａ１、Ａ１１の平面形状は、貫通配線部を構成する長方形の２つの配線部について、長辺の長さを半分にした縦２．８μｍ、横１．５μｍ長方形の形状の面積となる縦４．０μｍ、横１．１μｍ長方形の形状を、２つの配線部とそれぞれ中心位置を合わせた状態で配置した形状とされている。
図４３に示す位置合わせマージン形状Ａ２、Ａ１２は、貼り合わされるウエハ同士（上下のウエハ）の位置合わせを行う装置の位置合わせ精度に対応する位置合わせマージン寸法Ｍ１の幅で、基本形状Ａ１、Ａ１１を取り囲んでなる平面形状であり、基本形状Ａ１、Ａ１１と相似形状とされている。ここで、貼り合わされるウエハ同士の位置合わせを行う装置として、位置合わせ精度が±１μｍの装置を用いるので、位置合わせ精度に対応する位置合わせマージン寸法Ｍ１、Ｍ１１は１μｍである。
したがって、位置合わせマージン形状Ａ２、Ａ１２は、それぞれ縦６．０μｍ、横３．１μｍ長方形の形状とされている。
図４３に示す加工後に発生する位置合わせマージン形状Ａ３、Ａ１３は、ウエハ１ＷＡにおける中心と最外部に配置された貫通配線部の位置との距離と、ウエハ１ＷＡとなる加工前の基板１ＳＡにおける中心と最外部に配置されるべき貫通配線部の位置との距離との差である加工後に発生する位置合わせマージン寸法Ｍ２の幅で、位置合わせマージン形状Ａ２を取り囲んでなる平面形状であり、基本形状Ａ１、Ａ１１と相似形状とされている。
ここで、加工後に発生する位置合わせマージン寸法Ｍ２、Ｍ１２は７．５μｍであるので、加工後に発生する位置合わせマージン形状Ａ３、Ａ１３は、それぞれ縦２１．０μｍ、横１８．１μｍ長方形の形状とされている。
ここで、２つの配線部に対応する加工後に発生する位置合わせマージン形状Ａ３と加工後に発生する位置合わせマージン形状Ａ１３とは重なり合っており、重なり合う加工後に発生する位置合わせマージン形状Ａ３、Ａ１３の輪郭形状からなる包括的な加工後に発生する位置合わせマージン形状Ａ１０（図４３に示す斜線の領域）の平面形状は、縦２１．０μｍ、横２２．２μｍ長方形とされている。
図４３に示すように、包括的な加工後に発生する位置合わせマージン形状Ａ１０の縦の寸法は、加工後に発生する位置合わせマージン形状Ａ３および加工後に発生する位置合わせマージン形状Ａ１３と同じであるが、横の寸法は、貫通配線部を構成する２つの配線部間の間隔である２.６μｍに配線部の短辺寸法である１．５μｍを加えた寸法である４．１μｍ分だけ１つの加工後に発生する位置合わせマージン形状の寸法よりも広くなる。
また、図４３に示す補正形状の最大領域Ａ４、Ａ１４は、加工後に発生する位置合わせマージン形状Ａ３、Ａ１３の縁部から最大の補正寸法である２.５μｍの補正寸法Ｍ３、Ｍ１３で外方に向かって広げられた平面形状であり、基本形状Ａ１、Ａ１１と相似形状とされている。
この実施例においては、包括的な加工後に発生する位置合わせマージン形状Ａ１０に対し、縦方向の補正寸法Ｄ１として１.０μｍ、横方向の補正寸法Ｄ２として０.４μｍで外方に向かって広げられており、この領域が下側のウエハのバンプの平面形状Ａ２０となっている。すなわち、バンプの平面形状Ａ２０は、縦２１．０＋（１.０×２）＝２３μｍ、横２２．２＋（０.４×２）＝２３μｍ正方形の形状とされており、重なり合う補正形状の最大領域Ａ４、Ａ１４の輪郭形状からなる包括的な補正形状の内側の領域となっている。
（第２の基本形状）
上述した例においては、基本形状Ａ１、Ａ１１の平面形状として、縦４．０μｍ、横１．１μｍ長方形の形状としたが、基本形状Ａ１、Ａ１１の平面形状として、貫通配線部を構成する長方形の２つの配線部について、それぞれ中心位置を合わせた状態で長辺の長さを半分にした縦２．８μｍ、横１．５μｍ長方形の形状を用いてもよい。
この場合、図４３に示す位置合わせマージン形状Ａ２、Ａ１２は、それぞれ縦４．８μｍ、横３．５μｍ長方形の形状とされる。また、加工後に発生する位置合わせマージン形状Ａ３、Ａ１３は、それぞれ縦１９．８μｍ、横１８．５μｍ長方形の形状とされ、包括的な加工後に発生する位置合わせマージン形状Ａ１０（図４３に示す斜線の領域）の平面形状は、縦１９．８μｍ、横２２．６μｍの長方形とされる。
また、基本形状Ａ１、Ａ１１の平面形状として、縦２．８μｍ、横１．５μｍ長方形の形状を用いた場合、包括的な加工後に発生する位置合わせマージン形状Ａ１０に対し、縦方向の補正寸法Ｄ１として１.６μｍ、横方向の補正寸法Ｄ２として０.２μｍで外方に向かって広げられた領域が、基本形状Ａ１、Ａ１１の平面形状として、縦４．０μｍ、横１．１μｍ長方形の形状を用いた場合と同じ形状の下側のウエハのバンプの平面形状Ａ２０となる。すなわち、この場合のバンプの平面形状Ａ２０は、縦１９．８＋（１.６×２）＝２３μｍ、横２２．６＋（０.２×２）＝２３μｍ正方形の形状とされており、重なり合う補正形状の最大領域Ａ４、Ａ１４の輪郭形状からなる包括的な補正形状の内側の領域となる。
また、この実施例においては、バンプの平面形状Ａ２０を縦２３μｍ、横２３μｍ正方形とし、バンプのピッチを５０μｍとしている。したがって、バンプのピッチが、貫通分離部の外形の幅である１３.４μｍとバンプの外形の幅である２３μｍとを合わせた寸法よりも大きくなっており、隣接するバンプ間が貫通配線部を介して電気的に接続されることを防止することができるようになっている。
続いて、このようにして形成された下側のウエハのバンプと、それに対応する上側のウエハの貫通配線部とを、図１７および図１８で説明したのと同様にして位置を合わせて重ね合わせ、ウエハの間に接着剤を注入して貼り合わせ、図４４に示す半導体装置を得た。図４４に示す半導体装置においては、図４４に示す各升目の位置において、貫通配線部とバンプとの接続が行われている。
そして、図４４に示す半導体装置において、図４４に示す升目のうち、斜線部分の升目の位置に配置された５８箇所を測定箇所について、貫通配線部とバンプとの電気的な接続がなされているかどうかを調べた。その結果、すべての貫通配線部とバンプとにおいて正常に電気的な接続がなされており、ウエハの最外部に配置された貫通配線部とバンプとにおいても正常に電気的な接続がなされていることが確認できた。
このことから、貼り合わせ面におけるバンプの平面形状が、図４３に示す包括的な加工後に発生する位置合わせマージン形状Ａ１０の縁部から２.５μｍ以下の補正寸法で外方に向かって広げられた平面形状Ａ２０である場合、貫通配線部が設けられた側のウエハを製造する際に基板の変形が生じたとしても、貫通配線部の少なくとも半分の面積がバンプと接続され、正常に電気的な接続がなされることが明らかとなった。
図１は、図１９に示す半導体装置の一部のみを模式的に示した拡大断面図である。 図２は、図１に示す半導体装置における貫通配線部の寸法とバンプの寸法との関係を説明するための平面図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９に示す半導体装置の製造工程を説明するための図である。 図１９は、本発明の半導体装置の一例を示した要部断面図である。 図２０は、図１９に示す半導体装置の製造工程を説明するためのフロー図である。 図２１は、本発明の半導体装置の他の例を示した要部断面図である。 図２２は、図４１に示す半導体装置の一部のみを模式的に示した拡大断面図である。 図２３は、図２２に示す半導体装置における貫通配線部の寸法とバンプの寸法との関係を説明するための平面図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１に示す半導体装置の製造工程を説明するための図である。 図４１は、本発明の半導体装置の他の例を示した要部断面図である。 図４１は、図３８に示す半導体装置の製造工程を説明するためのフロー図である。 図４１は、本発明の半導体装置の他の例を示した要部断面図である。 図４１は、本発明の半導体装置の一例を示した要部断面図である。 図４２は、図４１に示す半導体装置の製造工程を説明するためのフロー図である。 図４３は、バンプの平面形状を説明するための平面図である。 図４４は、実験例において製造した半導体装置を示した平面図である。
符号の説明
１ＷＡ，１ＷＢ、１ＷＣ…ウエハ、１ＳＡ，１ＳＢ，１ＳＣ…基板、２…分離部、２ａ…分離溝、２ｂ、３、７…絶縁膜、５…貫通分離部、５ａ…深い分離溝、６…ＭＯＳ・ＦＥＴ（素子）、８ａ、８ｂ，８ｃ，８ｄ…層間絶縁膜、９…貫通配線部（電気信号接続部）、９ａ…深い導通溝、９ｃ…端部、１０…表面保護膜、１５ａ，１５ｂ，１５ｃ…配線、１６ａ，１６ｂ，１６ｃ，１６ｄ…プラグ、１７…開口部、２０…接着用シート、２１…ガラス支持基板、２５…バンプ下地導体パターン、２６…バンプ（電気信号接続部）、３０…接着剤、ＲＡ，ＲＢ…レジストパターン、３０ａ、３０ｂ…貼り合わせ面、３０ｃ…ウエハ間接続部。

Claims (5)

  1. 基板を加工して製造された複数枚のウエハが貼り合わされてなり、各ウエハにおける別のウエハとの貼り合わせ面には複数の電気信号接続部が設けられており、基板を貫通する貫通分離部に取り囲まれて貼り合わせ面から突出している電気信号接続部と、対向する別のウエハの対向する位置に設けられたバンプからなる電気信号接続部とが、前記貫通分離部と前記バンプとを平面視で重ねて配置して電気的に接続されることにより複数のウエハ間接続部が形成されて所望の半導体回路が形成されている半導体装置において、
    前記ウエハ間接続部が、隣接する別のウエハ間接続部と絶縁されたものであり、
    前記バンプの貼り合わせ面における平面形状が、貼り合わされるウエハ同士の位置合わせを行う際の位置合わせマージン寸法の幅で、前記対向する別のウエハに設けられた前記貼り合わせ面から突出している電気信号接続部の貼り合わせ面における面積の半分が重なり合う平面形状を取り囲んでなる位置合わせマージン形状よりも大きいものであることを特徴とする半導体装置。
  2. 前記バンプの貼り合わせ面における平面形状が、前記対向する別のウエハにおける中心と最外部に配置された前記貼り合わせ面から突出している電気信号接続部との距離と、前記対向する別のウエハとなる加工前の前記基板における中心と最外部に配置されるべき前記貼り合わせ面から突出している電気信号接続部の距離との差である加工後に発生する位置合わせマージン寸法の幅で、前記位置合わせマージン形状を取り囲んでなる加工後に発生する位置合わせマージン形状とされていることを特徴とする請求項１に記載の半導体装置。
  3. 前記バンプの貼り合わせ面における平面形状が、前記加工後に発生する位置合わせマージン形状の縁部から２.５μｍ以下の補正寸法で外方に向かって広げられた補正形状とされていることを特徴とする請求項２に記載の半導体装置。
  4. 前記対向する別のウエハが、前記基板の厚みを薄くするウエハの薄型化処理のなされた薄型ウエハであることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
  5. 前記貼り合わせ面から突出している電気信号接続部が、前記ウエハの一方の面と他方の面とを導通させる貫通配線部であり、
    前記貫通配線部の平面形状よりも前記バンプの平面形状が大きいことを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342312B2 (en) 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
JP5304536B2 (ja) 2009-08-24 2013-10-02 ソニー株式会社 半導体装置
US8525342B2 (en) * 2010-04-12 2013-09-03 Qualcomm Incorporated Dual-side interconnected CMOS for stacked integrated circuits
JP5505118B2 (ja) * 2010-06-16 2014-05-28 株式会社ニコン 半導体デバイスを製造する方法
SG177816A1 (en) * 2010-07-15 2012-02-28 Soitec Silicon On Insulator Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
FR2963159B1 (fr) * 2010-07-21 2018-01-19 Soitec Procedes de formation de structures semi-conductrices liees, et structures semi-conductrices formees par ces procedes
US8481406B2 (en) 2010-07-15 2013-07-09 Soitec Methods of forming bonded semiconductor structures
FR2963162B1 (fr) * 2010-07-26 2012-11-16 Soitec Silicon On Insulator Procedes de collage de structure semi-conductrice temporaire et structures semi-conductrices collees correspondantes
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
CN103026484B (zh) * 2011-04-13 2015-09-30 松下电器产业株式会社 具有芯片连接部分的冗余救济结构的三维集成电路
JP6074985B2 (ja) * 2012-09-28 2017-02-08 ソニー株式会社 半導体装置、固体撮像装置、および半導体装置の製造方法
FR2996682B1 (fr) * 2012-10-10 2014-11-28 Commissariat Energie Atomique Procede ameliore d'interconnexion pour micro-imageur
US10049915B2 (en) * 2015-01-09 2018-08-14 Silicon Genesis Corporation Three dimensional integrated circuit
US10720465B2 (en) 2016-03-31 2020-07-21 Nikon Corporation Image sensor and image capture device
JP2017204510A (ja) * 2016-05-09 2017-11-16 キヤノン株式会社 光電変換装置の製造方法
US11037916B2 (en) 2017-03-30 2021-06-15 Intel Corporation Apparatus with multi-wafer based device comprising embedded active devices and method for forming such
WO2018182647A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Apparatus with multi- wafer based device comprising embedded active and/or passive devices and method for forming such
US11037817B2 (en) 2017-03-30 2021-06-15 Intel Corporation Apparatus with multi-wafer based device and method for forming such
DE102017109670B4 (de) * 2017-05-05 2019-12-24 Infineon Technologies Ag Herstellungsverfahren für ein Chippackage mit Seitenwandmetallisierung
FR3101726B1 (fr) * 2019-10-04 2021-10-01 Commissariat Energie Atomique procédé de fabrication d’un dispositif électronique
CN111276469A (zh) * 2020-02-25 2020-06-12 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261000A (ja) * 1998-03-13 1999-09-24 Japan Science & Technology Corp ３次元半導体集積回路装置の製造方法
JP4212171B2 (ja) * 1999-01-28 2009-01-21 株式会社ルネサステクノロジ メモリ回路／ロジック回路集積システム
JP2003188347A (ja) * 2001-12-19 2003-07-04 Nikon Corp 半導体装置、および半導体装置の製造方法
JP4869664B2 (ja) 2005-08-26 2012-02-08 本田技研工業株式会社 半導体装置の製造方法
KR100621438B1 (ko) * 2005-08-31 2006-09-08 삼성전자주식회사 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
KR100837269B1 (ko) * 2006-05-22 2008-06-11 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조 방법

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