JP2003188347A - 半導体装置、および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明では、半導体装置の回路実装密度を高
める上で有効な技術を提供することを目的とする。 【解決手段】 本発明の半導体装置は、両面（Ａ面側，
Ｂ面側）に回路の形成された第１半導体基体と、少なく
とも片面に回路の形成された第２半導体基体とを備え、
第１半導体基体と第２半導体基体とを積層状態に貼り合
わせてあることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路実装密度を高
めた半導体装置の構造に関する。本発明は、回路実装密
度を高めた半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、半導体装置の回路実装密度を高め
る方策として、例えば、ＳＯＩ（silicon on insulato
r）技術が知られている。このＳＯＩ技術では、シリコ
ンウェハー上に絶縁層を作り、その絶縁層の上に単結晶
シリコンからなるＳＯＩ層を形成する。このＳＯＩ層に
は、両面に回路を独立に形成することが可能になる。そ
のため、ＳＯＩ技術では、回路実装密度を倍程度まで高
めることが可能になる。

【０００３】

【発明が解決しようとする課題】近年、半導体装置の多
機能化などの要求から、半導体装置の回路実装密度をよ
り一層向上させることが強く要望されている。また、半
導体装置の動作速度向上などの要求から、半導体装置の
内部配線をより一層短縮することも強く要望されてい
る。さらに、半導体装置の回路実装密度が高くなるに従
って、回路位置（特に接点間の位置など）を高精度に位
置決めする製造方法上の問題も生じるようになる。そこ
で、本発明では、上述した問題点に鑑みて、半導体装置
の回路実装密度を高める上で有効な技術を提供すること
を目的とする。

【０００４】

【課題を解決するための手段】以下、本発明について説
明する。

【０００５】《請求項１》請求項１に記載の半導体装置
は、両面（Ａ面側，Ｂ面側）に回路の形成された第１半
導体基体と、少なくとも片面に回路の形成された第２半
導体基体とを備え、第１半導体基体と第２半導体基体と
を積層状態に貼り合わせてあることを特徴とする。 《請求項２》請求項２に記載の製造方法は、請求項１に
記載の半導体装置を製造する方法であって、下記の
（１）〜（６）の工程を備えることを特徴とする。 （１）アライメントマークの原版を形成した基台上に第
１半導体基体を層形成し、第１半導体基体の表面側（Ａ
面側）に、原版の形状を引き写したアライメントマーク
１Ａを得る。 （２）アライメントマーク１Ａを位置基準にして、第１
半導体基体のＡ面側に回路を形成する。 （３）アライメントマーク１Ａを位置基準にして、第１
半導体基体を第２半導体基体に位置合わせする。 （４）両半導体基体を位置合わせした後、第１半導体基
体のＡ面側に、第２半導体基体を貼り合わせる。 （５）貼り合わせの後、基台を除去し、第１半導体基体
のＢ面側に、原版の形状を反転転写したアライメントマ
ーク１Ｂを露出させる。 （６）露出したアライメントマーク１Ｂを位置基準にし
て、第１半導体基体のＢ面側に回路を形成する。 《請求項３》請求項３に記載の発明は、請求項１に記載
の半導体装置を製造する方法であって、下記の（１）〜
（６）の工程を備えることを特徴とする。 （１）アライメントマークの原版を形成した基台上に第
１半導体基体を層形成し、第１半導体基体の表面側（Ａ
面側）に、原版の形状を引き写したアライメントマーク
１Ａを得る。 （２）アライメントマーク１Ａを位置基準にして、第１
半導体基体のＡ面側に回路を形成する。 （３）基台を除去し、第１半導体基体のＢ面側に、原版
の形状を反転転写したアライメントマーク１Ｂを露出さ
せる。 （４）露出したアライメントマーク１Ｂを位置基準にし
て、第１半導体基体のＢ面側に回路を形成する。 （５）アライメントマーク１Ｂを位置基準にして、第１
半導体基体を第２半導体基体に位置合わせする。 （６）両半導体基体の位置合わせの後、第１半導体基体
のＢ面側に、第２半導体基体を貼り合わせる。 《請求項４》請求項４に記載の発明は、請求項３の製造
方法において、基台を除去する前に、第１半導体基体の
Ａ面側に支持台を貼り付ける工程を有すること特徴とす
る。

【０００６】

【発明の実施の形態】以下、図面に基づいて本発明にか
かる実施形態を説明する。

【０００７】《第１の実施形態》第１の実施形態は、請
求項１および請求項２に対応した実施形態である。

【０００８】［半導体装置の構成説明］図１は、第１の
実施形態における半導体装置１０の構成を示す図であ
る。図１において、半導体装置１０は、第１半導体基体
１３と、第２半導体基体１８と、両基体を支持（補強）
する支持台２２とを備える。この第１半導体基体１３の
一方の面側であるＡ面側（図１参照）には、素子領域や
配線などからなる回路１４が形成される。また、第１半
導体基体１３の他方の面側であるＢ面側（図１参照）に
は、回路２６が形成される。

【０００９】一方、第２半導体基体１８には、少なくと
も片面側に、回路１９が形成される。このような第１半
導体基体１３と第２半導体基体１８とは、バンプ１７な
どの導電材を間に介して電気接続された上で、接合層２
４を挟んで積層状に貼り合わされる。なお、半導体装置
１０には、各面の間で導通を取るため、スルーホールが
設けられる。これらスルーホールの穴の側面などには、
半導体基体と故意に導通を取る場合を除いて、絶縁膜
（不図示）などが適宜に設けられる。これら絶縁膜など
の作用により、スルーホール内の導通材は、半導体基体
その他の導通不要な箇所と適宜に絶縁される。

【００１０】［製造方法の説明］図２および図３は、こ
の半導体装置１０の製造方法を示す図である。以下、図
２および図３を参照して、半導体装置１０の製造手順を
説明する。なお、ここでは、説明を簡明にするため、フ
ォトリソグラフィなどの公知の工程については説明を省
略する。

【００１１】第１工程 まず、半導体ウェハーなどの基台１１を用意する。この
基台１１の表面には、アライメントマークの原版１２と
なる凹または凸が形成される。この基台１１の表面に、
エピタキシャル成長などの層形成を行い、第１半導体基
体１３を形成する。このとき、原版１２の箇所には、原
版１２の凹または凸の形状に沿って、雪が積もるように
層形成が為される。その結果、第１半導体基体１３の表
面（図２に示すＡ面側）には、原版１２の凹凸などの形
状を引き写したアライメントマーク１Ａが現れる。

【００１２】第２工程 次に、アライメントマーク１Ａを位置基準にして、第１
半導体基体１３のアライメント調整を行いつつ、第１半
導体基体１３のＡ面側に回路１４を形成する。なお、ア
ライメントマーク１Ａの形状崩れなどに対処するため、
アライメントマーク１Ａを位置基準にして、新たなマー
クを適時に打ち直してもよい。この打ち直しマークの使
用は、アライメントマーク１Ａを位置基準として間接的
に使用したこととなる。また、原版１２とアライメント
マーク１Ａとの間のエッジ位置のずれを、第１半導体基
体１３の層形成の条件などから補正した上で、アライメ
ントマーク１Ａを位置基準として使用してもよい。な
お、回路１４内の接点１５には、バンプ１７などの導電
材が、メッキ工程等によって形成される。

【００１３】第３工程 第３工程では、２枚の半導体基体を対置して、独立に位
置制御可能なステージ（不図示）を使用する。このステ
ージ上に、回路１４を形成した第１半導体基体１３をセ
ットし、アライメントマーク１Ａを位置基準にして、ア
ライメント調整（位置出し）を実施する。このような位
置出しの後、ステージ上において第１半導体基体１３を
所定の位置まで移動させる。一方、このステージ上に
は、少なくとも片面に回路１９を形成した第２半導体基
体１８もセットされる。この第２半導体基体１８に対し
て、回路１９の形成に使用したアライメントマーク２Ｂ
を位置基準にして、アライメント調整（位置出し）を実
施する。このような位置出しの後、ステージ上において
第２半導体基体１８を所定の位置まで移動させる。な
お、このようなアライメント調整には、レーザー回折光
を利用した鋭敏かつ高精度なアライメント調整方法を使
用することが好ましい。このようなステージ上の作業に
よって、半導体基体１３，１８は対置した状態となり、
かつ回路１４，１９内の接点１５，２０が正確に位置合
わせされる。

【００１４】第４工程 上記のように位置合わせされた状態で、第１半導体基体
１３および第２半導体基体１８を近づけ、第１半導体基
体１３側のバンプ１７と、第２半導体基体１８側の接点
２０とを突き合わせる。この状態で、回路１４と回路１
９とは、接点１５，バンプ１７および接点２０を介し
て、電気的に接続される（なお、バンプ１７は、レーザ
ーアニールなどの加熱手段により接点２０と融着させる
ことが好ましい）。なお、回路１４，１９において、接
触してはいけない領域や、貼り付け部分のストレスなど
から保護すべき場合には、接合部位を絶縁層などで覆っ
ておくことが好ましい。このように突き合わせた状態
で、両半導体基体の間に、接合剤を充填する。このと
き、接合部位を真空に引くことよって、接合部位の微小
な隙間まで接合剤を充填することが好ましい。また、こ
のような接合剤としては、後述する工程で熱がかけられ
ることを考慮して、耐熱性の高い接合剤（例えば無機系
接合剤）を使用することが好ましい。このような接合剤
によって接合層２４が形成され、第１半導体基体１３と
第２半導体基体１８とが積層状態に貼り合わされる。

【００１５】第５工程 次に、基台１１をエッチングなどを用いて除去する。こ
のとき、基台１１の厚みを、ＣＭＰ（Chemical Mechani
cal Polishing）や機械研磨などによって予め薄くして
おくことにより、エッチング時間の短縮を図ることが好
ましい。また、このエッチング時には、基台１１と第１
半導体基体１３との不純物濃度の違いを利用して、エッ
チング速度をコントロールし、第１半導体基体１３のＢ
面側が現れた時点でエッチングを停止することが好まし
い。このように基台１１を除去することにより、第１半
導体基体１３のＢ面側には、原版１２の凹凸などの形状
を反転転写したアライメントマーク１Ｂが露出する。こ
のアライメントマーク１Ｂは、原版１２を型にして形成
されたものであり、原版１２のあった位置に現れる。こ
のアライメントマーク１Ｂは、原版１２を引き写して形
成されたアライメントマーク１Ａとほぼ対向する。この
ように、アライメントマーク１Ａ，１Ｂは、どちらも原
版１２から形成されるため、第１半導体基体１３の両面
に離れながらも、両マーク間に精密かつ安定な位置関係
が維持される。

【００１６】第６工程 次に、アライメントマーク１Ｂを位置基準にして、第１
半導体基体１３のアライメント調整を行いつつ、第１半
導体基体１３のＢ面側に回路２６を形成する。なお、ア
ライメントマーク１Ｂの形状崩れなどに対処するため、
アライメントマーク１Ｂを位置基準にして、新たなマー
クを適宜に打ち直してもよい。この打ち直しマークを位
置基準とすることにより、アライメントマーク１Ｂを、
間接的に使用して、位置基準をとることが可能になる。
また、原版１２とアライメントマーク１Ｂとの間のエッ
ジ位置のずれを、エッチングの条件などから補正した上
で、アライメントマーク１Ｂを位置基準に使用してもよ
い。なお、このような回路２６の形成に際して、スルー
ホール２９を設けて、回路２６と回路１４、または回路
２６と回路１９との間で電気接続を行うことも可能であ
る。上述のような工程を経て、半導体装置１０が形成さ
れる。

【００１７】［第１の実施形態の効果など］以上説明し
たように、第１の実施形態では、両面に回路を有する第
１半導体基体１３と、少なくとも片面に回路を有する第
２半導体基体１８とを貼り合わせて、半導体装置１０を
製造する。したがって、１回の貼り合わせによって、少
なくとも３面分の回路を有する半導体装置１０を得るこ
とが可能になる。その結果、回路実装密度の高い半導体
装置１０を実現することができる。

【００１８】さらに、第１の実施形態では、これら３面
の回路が積層状に重なるため、３面の回路間距離が非常
に近くなる。したがって、層間に内部配線（信号線や接
地線など）を配置することにより、これら回路間におけ
る内部配線距離を短縮することが容易となる。このよう
に内部配線が短くなることにより、配線上の信号遅延
や、配線のインピーダンスを軽減することが可能にな
り、半導体装置１０の動作速度を一段と高めることが容
易となる。

【００１９】また、第１の実施形態では、原版１２を基
準に、第１半導体基体１３の両面に、位置整合の取れた
アライメントマーク１Ａ，１Ｂを形成する。このアライ
メントマーク１Ａ，１Ｂを使用することにより、第１半
導体基体１３の両面に、回路１４，２６を高精度に位置
整合させて形成することが可能になる。

【００２０】さらに、この第１半導体基体１３のアライ
メントマーク１Ａを位置基準にして、第２半導体基体１
８との位置合わせを行う。その結果、少なくとも３面の
回路１４，２６，１９の間で、高精度に位置整合をとる
ことが可能になる。

【００２１】したがって、第１半導体基体１３と第２半
導体基体１８とを貼り合わせるに当たって、双方の接点
１５，２０の位置ずれを低減することが可能になる。通
常、接点１５，２０のサイズは、位置ずれの分だけ余裕
を持たせなければならない。しかし、本実施形態のよう
に位置ずれが低減することにより、接点１５，２０のサ
イズを縮小することが容易となる。その結果、回路１９
および回路１４の回路スペースに余裕が生まれ、より高
密度に回路実装された半導体装置１０を実現することが
容易になる。次に、別の実施形態について説明する。

【００２２】《第２の実施形態》第２の実施形態は、請
求項１，３，４に対応した実施形態である。

【００２３】［半導体装置の構成説明］図４は、第２の
実施形態における半導体装置７０の構成を示す図であ
る。図４において、半導体装置７０は、第１半導体基体
７３と、第２半導体基体７８と、両基体を支持（補強）
する支持台９１とを備える。この第１半導体基体７３の
一方の面側であるＡ面側（図４参照）には、素子領域や
配線などからなる回路７４が形成される。また、第１半
導体基体７３の他方の面側であるＢ面側（図４参照）に
は、回路８６が形成される。一方、第２半導体基体７８
の両面には、回路７９，８０が形成される。このような
第１半導体基体７３と第２半導体基体７８とは、バンプ
７７などの導電材を間に介して電気接続された上で、接
合層８４を挟んで積層状に貼り合わされる。

【００２４】［製造方法の説明］図５および図６は、半
導体装置７０の製造方法を示す図である。以下、図５お
よび図６を参照して、半導体装置７０の製造手順を説明
する。なお、ここでは、説明を簡明にするため、フォト
リソグラフィなどの公知の工程については説明を省略す
る。

【００２５】第１工程 まず、半導体ウェハーなどの基台７１を用意する。この
基台７１の表面には、アライメントマークの原版７２と
なる凹または凸などの形状が形成される。このような基
台７１の表面に、エピタキシャル成長などの層形成を行
い、第１半導体基体７３を形成する。このとき、原版７
２の箇所には、凹または凸の形状に沿って層形成が為さ
れる。その結果、第１半導体基体７３の表面（図５に示
すＡ面側）には、原版７２の凹凸などの形状を引き写し
たアライメントマーク１Ａが現れる。

【００２６】第２工程 次に、アライメントマーク１Ａを位置基準にして、第１
半導体基体７３のアライメント調整を行いつつ、第１半
導体基体７３のＡ面側に回路７４および接点７５を形成
する。なお、アライメントマーク１Ａの形状崩れなどに
対処するため、アライメントマーク１Ａを位置基準にし
て、新たなマークを適宜に打ち直してもよい。この打ち
直しマークの使用は、アライメントマーク１Ａを位置基
準として間接的に使用したこととなる。また、原版７２
とアライメントマーク１Ａとの間のエッジ位置のずれ
を、第１半導体基体７３の層形成の条件などから補正し
た上で、アライメントマーク１Ａを位置基準として使用
してもよい。

【００２７】第３工程 Ａ面側の回路７４を形成した後、第１半導体基体７３の
Ａ面側に支持台９１を貼り付ける。

【００２８】第４工程 次に、基台７１をエッチングなど用いて除去する。この
とき、基台７１の厚みを、ＣＭＰ（Chemical Mechanica
l Polishing）や機械研磨を用いて予め薄くしておくこ
とにより、エッチング時間の短縮を図ることが好まし
い。また、このエッチング時には、基台７１と第１半導
体基体７３との不純物濃度の違いを利用して、エッチン
グ速度をコントロールし、第１半導体基体７３のＢ面側
が現れた時点でエッチングを停止することが好ましい。
このように基台７１を除去することにより、第１半導体
基体７３のＢ面側には、原版７２の凹凸などの形状を反
転させたアライメントマーク１Ｂが露出する。このアラ
イメントマーク１Ｂは、原版７２を型にして形成された
ものであり、原版７２のあった位置に現れる。このアラ
イメントマーク１Ｂは、原版７２を引き写して形成され
たアライメントマーク１Ａとほぼ対向する。このよう
に、アライメントマーク１Ａ，１Ｂは、どちらも原版７
２から形成されるため、第１半導体基体７３の両面に離
れながらも、両マーク間に精密かつ安定な位置関係が維
持される。

【００２９】第５工程 次に、アライメントマーク１Ｂを位置基準にして、第１
半導体基体７３のアライメント調整を行いつつ、第１半
導体基体７３のＢ面側に回路８６を形成する。なお、ア
ライメントマーク１Ｂの形状崩れなどに対処するため、
アライメントマーク１Ｂを位置基準にして、新たなマー
クを適宜に打ち直してもよい。この打ち直しマークを位
置基準とすることにより、アライメントマーク１Ｂを、
間接的に使用して、位置基準をとることが可能になる。
また、原版７２とアライメントマーク１Ｂとの間のエッ
ジ位置のずれを、エッチングの条件などから補正した上
で、アライメントマーク１Ｂを位置基準に使用してもよ
い。このような回路８６の形成に際して、スルーホール
８９を設けて、回路８６（図５では接点７５）と回路７
４（図５では接点８７）との間で電気接続を行うことも
可能である。また、回路８６の形成に際して、第２半導
体基体７８の回路側と電気接続を行うための接点８７を
用意しておいてもよい。

【００３０】第６工程 第６工程では、２枚の半導体基体を対置して、独立に位
置制御可能なステージ（不図示）を使用する。このステ
ージ上に、第１半導体基体７３をセットし、アライメン
トマーク１Ｂを位置基準にして、アライメント調整（位
置出し）を実施する。このような位置出しの後、ステー
ジ上において第１半導体基体７３を所定の位置まで移動
させる。一方、このステージ上には、両面に回路７９，
８０を形成した第２半導体基体７８もセットされる。こ
の第２半導体基体７８に対して、回路８０の形成に使用
したアライメントマーク２Ａを位置基準にして、アライ
メント調整（位置出し）を実施する。このような位置出
しの後、ステージ上において第２半導体基体７８を所定
の位置まで移動させる。なお、このようなアライメント
調整には、レーザー回折光を使用した鋭敏かつ高精度な
アライメント調整方法を使用することが好ましい。この
ようなステージ上の作業によって、半導体基体７３，７
８は対置した状態となり、かつ回路８６，８０内の接点
８７，９０は正確に位置合わせが為される。なお、第２
半導体基体７８側の接点９０には、メッキ工程などによ
り、バンプ７７が予め形成されている。

【００３１】第７工程 上記のように位置合わせされた状態で、第１半導体基体
７３および第２半導体基体７８を近づけ、第１半導体基
体７３側の接点８７と、第２半導体基体７８側のバンプ
７７とを突き合わせる。この状態で、第１半導体基体７
３と第２半導体基体７８とは、電気的に接続される（な
お、バンプ７７は、レーザーアニールなどの加熱手段に
より接点８７と融着させることが好ましい）。なお、回
路８６，８０において、接触してはいけない領域や、貼
り付け部分のストレスなどから保護すべき領域について
は、接合部位を絶縁層などで覆っておくことが好まし
い。このように突き合わせた状態で、両半導体基体の間
に、接合剤を充填する。このとき、接合部位を真空に引
くことにより、接合部位の微小な隙間まで接合剤を充填
することが好ましい。このような接合剤によって接合層
８４が形成され、第１半導体基体７３と第２半導体基体
７８とが積層状態に貼り合わされる。

【００３２】第８工程 次に、基台８２（あるいは支持台９１でもよい）を、Ｃ
ＭＰ、機械研磨またはエッチングなどを用いて除去す
る。上述したような工程を経て、半導体装置７０が形成
される。

【００３３】［第２の実施形態の効果など］以上説明し
たように、第２の実施形態では、両面に回路を有する第
１半導体基体７３と、両面に回路を有する第２半導体基
体７８とを貼り合わせて、半導体装置７０を製造する。
したがって、１回の貼り合わせによって、４面分の回路
を有する半導体装置７０を得ることが可能になる。その
結果、回路実装密度の高い半導体装置７０を容易に実現
することができる。

【００３４】さらに、第２の実施形態では、これら４面
の回路が積層状に重なるため、４面の回路間距離が非常
に近くなる。したがって、層間に内部配線（信号線や接
地線など）を配置することにより、これら４面の回路間
における内部配線距離を短縮することが容易となる。こ
のように内部配線距離が短縮することにより、配線上の
信号遅延や、配線のインピーダンスを軽減することが可
能になり、半導体装置７０の動作速度を一段と高めるこ
とが容易となる。

【００３５】また、第２の実施形態においても、アライ
メントマーク１Ａ，１Ｂを位置基準にして第１半導体基
体７３の両面に、位置整合を高精度にとった回路７４，
８６を形成した上、このアライメントマーク１Ｂを位置
基準にして、第１半導体基体７３を第２半導体基体７８
に位置合わせしている。

【００３６】したがって、少なくとも３面の回路間にお
いて、高精度に位置整合をとった半導体装置７０を容易
に実現することが可能になる。さらに、第２半導体基体
７８の回路７９，８０が、第１半導体基体７３と同様に
略対向するアライメントマークを使用して位置整合をと
ることにより、４面の回路間において高精度に位置整合
をとった半導体装置７０も容易に実現できる。

【００３７】また、接点８７，９０間の位置整合を高精
度にとれるので、位置ずれ分を見込んで接点８７，９０
のサイズを必要以上に大きくする必要がなくなる。その
結果、接点８７，９０のサイズ縮小が可能になり、その
分だけ高密度に回路実装された半導体装置７０を実現す
ることが容易になる。

【００３８】また、第２の実施形態では、貼り合わせ時
点において、両半導体基体７３，７８の回路が完成して
いる。したがって、貼り合わせ後に、酸化やアニールな
どの熱処理を施す必要が特にない。その結果、耐熱性の
低い接合剤を使用して、両半導体基体７３，７８を貼り
合わせることが可能になる。

【００３９】その上、貼り合わせ後に熱処理を行わない
ことにより、既に完成済みの回路内で不純物が再拡散す
るなどのおそれが少なくなる。その結果、半導体基体そ
れぞれの回路形成時に、貼り合わせ後の熱処理を考慮し
てプロセス条件を決定するといった困難性が解消する。

【００４０】《実施形態の補足事項》なお、上述した実
施形態では、２枚の半導体基体を貼り合わせている。し
かしながら、本発明はこれに限定されるものではない。
例えば、上述したような製造工程を繰り返すことによ
り、３枚以上の半導体基体を貼り合わせてもよい。この
場合、より回路実装密度の高い半導体装置を容易に実現
することが可能になる。

【００４１】また、上述した実施形態では、耐熱性の高
い無機系接合剤を使用して、半導体基体を貼り合わせて
いる。そのため、貼り合わせ後に、半導体装置に対して
酸化やアニールなどの熱処理を施すことができるという
利点がある。しかしながら、本発明はこれに限定される
ものではない。例えば、シリコン系接合剤、ポリミド系
接合剤、エポキシ系接合剤などの接合剤を使用して、半
導体基体を貼り合わせてもよい。さらに、半導体基体の
面同士を密に圧着することにより、貼り合わせてもよ
い。また、この圧着した状態に熱を加えることにより、
さらに強力に貼り合わせてもよい。

【００４２】なお、上述した実施形態では、補強などの
目的から支持台２２，９１などを半導体装置１０，７０
に貼り付けている。しかしながら、本発明はこれに限定
されるものではない。例えば、補強目的であれば、第１
半導体基体および／または第２半導体基体の周囲を厚く
するなどしてもよい。

【００４３】なお、上述した実施形態では、半導体基体
の間で電気接続を行うための接点を、図７（Ａ）に示す
接点５１のような構造とした。この場合、半導体５０の
回路の上に比較的薄い絶縁層５０ａを設け、その絶縁層
５０ａの上に接点５１を形成する。さらに、貼り合わせ
の影響を避けるため、絶縁層５２が接点５１の周囲に形
成される。このような接点５１は、バンプ５３を介し
て、他方の半導体基体の接点と電気接続される。このよ
うな図７（Ａ）の構成では、絶縁層５０ａ上に形成する
配線層と一緒に接点５１を形成できるため、製造工程を
少なくできるという利点がある。しかしながら、貼り合
わせ部分のストレスが、バンプ５３および接点５１を介
して、絶縁層５０ａの下に及ぶため、接点５１の直下に
は回路を配置することが難しくなる。そのため、接点５
１の配置レイアウトの自由度が低く、場合によっては、
回路の周辺域まで迂回して接点５１を配置するなどの工
夫が必要となる。

【００４４】そこで、図７（Ｂ）に示すような接点構造
としてもよい。この場合、半導体基体６０の回路上に、
貼り合わせの影響を避けるため、比較的厚い絶縁層６３
（上位概念的には緩衝層）を形成する。この絶縁層６３
のスルーホール開口部に、回路側の接点６１やコンタク
ト領域６２と接続する接点６４を形成する。この接点６
４は、厚い絶縁層６３の表面まで延設される。この接点
６４の延設箇所は、バンプ６５（上位概念的には導電
材）を介して、他方の半導体基体の接点と電気接続され
る。

【００４５】すなわち、両半導体基体の貼り合わせ部分
に緩衝層を設け、この緩衝層に設けた中継の接続部材
（例えば、接点６４の延設箇所）を経由して両半導体基
体の回路間を接続する。

【００４６】このような図７（Ｂ）の接点構造では、半
導体基体の回路部分（特に、接点６１やコンタクト領域
６２など）に直にストレスがかからない。したがって、
図７（Ａ）の場合に比べて、接点部分のストレスを考慮
する必要が少なく、接点や回路のレイアウト自由度が極
めて高くなる。したがって、回路上の所望位置に接点６
４を設けることが容易となり、回路間の接続距離を効率
的に短縮することが可能になる。その結果、回路の実装
密度を高めることが可能になる。さらに、回路間の接続
距離を短縮することにより、回路間の信号遅れなどを確
実に低減し、高周波用途の半導体装置を容易に実現する
ことが可能になる。

【００４７】

【発明の効果】本発明では、両面に回路を有する第１半
導体基体と、少なくとも片面に回路を有する第２半導体
基体とを積層状態に貼り合わせて、半導体装置を形成す
る。したがって、１回の貼り合わせによって、少なくと
も回路３面分を有する半導体装置を得ることが可能にな
る。その結果、回路実装密度の高い半導体装置を実現す
ることができる。

【図面の簡単な説明】

【図１】第１の実施形態における半導体装置１０の構成
を示す図である。

【図２】半導体装置１０の製造方法（前半）を示す図で
ある。

【図３】半導体装置１０の製造方法（後半）を示す図で
ある。

【図４】第２の実施形態における半導体装置７０の構成
を示す図である。

【図５】半導体装置７０の製造方法（前半）を示す図で
ある。

【図６】半導体装置７０の製造方法（後半）を示す図で
ある。

【図７】層間に設置する接点の構成を示す図である。

【符号の説明】

１Ａ アライメントマーク １Ｂ アライメントマーク １０ 半導体装置 １１ 基台 １２ 原版 １３ 第１半導体基体 １４ 回路 １７ バンプ １８ 第２半導体基体 １９ 回路 ２２ 支持台 ２４ 接合層 ２６ 回路 ７０ 半導体装置 ７１ 基台 ７２ 原版 ７３ 第１半導体基体 ７４ 回路 ７７ バンプ ７８ 第２半導体基体 ８４ 接合層 ８６ 回路 ９１ 支持台

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 21/30 ５０２Ｍ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 両面（Ａ面側，Ｂ面側）に回路の形成さ
   れた第１半導体基体と、 少なくとも片面に回路の形成された第２半導体基体とを
   備え、 前記第１半導体基体と前記第２半導体基体とを積層状態
   に貼り合わせたことを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置を製造する
   方法であって、 アライメントマークの原版を形成した基台上に前記第１
   半導体基体を層形成し、前記第１半導体基体の表面側
   （Ａ面側）に、前記原版の形状を引き写したアライメン
   トマーク１Ａを得る工程と、 前記アライメントマーク１Ａを位置基準にして、前記第
   １半導体基体の前記Ａ面側に回路を形成する工程と、 前記アライメントマーク１Ａを位置基準にして、前記第
   １半導体基体を前記第２半導体基体に位置合わせする工
   程と、 両半導体基体の位置合わせの後、前記第１半導体基体の
   前記Ａ面側に、前記第２半導体基体を貼り合わせる工程
   と、 前記貼り合わせの後、前記基台を除去し、前記第１半導
   体基体の前記Ｂ面側に、前記原版の形状を反転転写した
   アライメントマーク１Ｂを露出させる工程と、 露出した前記アライメントマーク１Ｂを位置基準にし
   て、前記第１半導体基体の前記Ｂ面側に回路を形成する
   工程とを有することを特徴とする半導体装置の製造方
   法。
3. 【請求項３】 請求項１に記載の半導体装置を製造する
   方法であって、 アライメントマークの原版を形成した基台上に前記第１
   半導体基体を層形成し、前記第１半導体基体の表面側
   （Ａ面側）に、前記原版の形状を引き写したアライメン
   トマーク１Ａを得る工程と、 前記アライメントマーク１Ａを位置基準にして、前記第
   １半導体基体の前記Ａ面側に回路を形成する工程と、 前記基台を除去し、前記第１半導体基体の前記Ｂ面側
   に、前記原版の形状を反転転写したアライメントマーク
   １Ｂを露出させる工程と、 露出した前記アライメントマーク１Ｂを位置基準にし
   て、前記第１半導体基体の前記Ｂ面側に回路を形成する
   工程と、 前記アライメントマーク１Ｂを位置基準にして、前記第
   １半導体基体を前記第２半導体基体に位置合わせする工
   程と、 両半導体基体の位置合わせの後、前記第１半導体基体の
   前記Ｂ面側に、前記第２半導体基体を貼り合わせる工程
   とを有することを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項３に記載の製造方法であって、 前記基台を除去する前に、前記第１半導体基体の前記Ａ
   面側に支持台を貼り付ける工程を有することを特徴とす
   る半導体装置の製造方法。