JPH08225918A - マスク蒸着方法 - Google Patents

マスク蒸着方法

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JPH08225918A
JPH08225918A JP7035072A JP3507295A JPH08225918A JP H08225918 A JPH08225918 A JP H08225918A JP 7035072 A JP7035072 A JP 7035072A JP 3507295 A JP3507295 A JP 3507295A JP H08225918 A JPH08225918 A JP H08225918A
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JP
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mask
vapor deposition
wafer
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JP7035072A
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Teru Nakanishi
輝 中西
Kazuaki Karasawa
一明 柄沢
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Fujitsu Ltd
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Fujitsu Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • HELECTRICITY
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    • H01L2224/42Wire connectors; Manufacturing methods related thereto
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    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched

Abstract

(57)【要約】 【目的】蒸着によりマスクを介して被成膜基板上に選択
的に成膜するマスク蒸着方法に関し、マスクの位置合わ
せが容易で、かつ無駄な材料や余計な手間がかからない
マスク蒸着方法を提供する。 【構成】成膜部22と位置出し用の2つ以上の突起23
を有する被成膜基板21と、成膜部22に対応する位置
に第1の開口26aが形成され、突起23に対応する位置
に第2の開口26bが形成されたマスク26とを第2の開
口26bに突起23が挿入されるようにして重ね、蒸着に
より第1の開口26aを通して成膜部22に導電膜或いは
絶縁膜28を成膜する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はマスク蒸着方法に関し、
より詳しくは、蒸着によりメタルマスクを介して被成膜
基板上に選択的に導電膜や絶縁膜を成膜するマスク蒸着
方法に関する。マスク蒸着は半導体集積回路装置の製造
工程においてパターニングのための形成膜のエッチング
が難しい場合や工程の簡略化を図る場合等に幅広く用い
られているが、半導体装置の高密度化に伴い、マスク位
置合わせ精度の向上等が望まれている。
【0002】
【従来の技術】半導体装置は、高性能化により回路形成
密度や信号取り出し用の引出し電極の配置密度はますま
す高くなる傾向がある。しかしながら、従来のワイヤボ
ンディング法やTAB(Tape carrier Automated Bondi
ng)法では、図4(a),(b)に示すように、チップ
1上の引出し電極2から引出されるリード3a同士或い
はリード3b同士の交差や接触を避けるため、チップ1
の周辺部にしかその引出し電極2を形成することが出来
ない。従って、そのためのスペースが必要である。ま
た、中央部の回路と引出し電極2をつなぐ接続配線の形
成スペースも必要になる。このため、更なる高密度化に
適応しにくい。
【0003】これに対して、半田バンプを介してベアチ
ップ6を直接回路基板10上に載置する図4(c)に示
すフリップチップ法では、ワイヤボンディング法やTA
B法のようなリード同士の交差や接触の心配がないた
め、チップ6表面のどこにでも引出し電極7を形成する
ことが可能であり、中央部の回路と引出し電極7をつな
ぐ接続配線も必要ない。このため、半導体装置の更なる
高密度化に適応し易い。なお、他の符号9は回路基板1
0の引出し電極であり、ベアチップ6の引出し電極7と
回路基板10の引出し電極9とは半田バンプ8を介して
電気的に接続する。
【0004】ウエハ(チップ)上の引出し電極の上に半
田バンプを形成する一つの方法として、メタルマスクを
用いた蒸着によりウエハ上に直接、かつ選択的に半田バ
ンプを形成する方法がある。この場合、磁性材料からな
るメタルマスクをウエハの表面に重ねて引出し電極パタ
ーン等と位置合わせした後、ウエハ裏面に磁石を設置
し、磁力によりメタルマスクをウエハ表面に密着させ、
固定する。その後、それを蒸着装置にセットして導電膜
や絶縁膜を蒸着する。
【0005】
【発明が解決しようとする課題】しかし、この方法で
は、メタルマスクを位置合わせした後、磁石で固定する
までの間に大きな位置ずれが起こり易い。このため、パ
ターンの微細化にともない、引出し電極上に確実に半田
バンプを形成することが困難になってきている。この問
題を解決するため、マスク蒸着により形成された半田膜
を所望の引出し電極上に転写することにより半田バンプ
を形成する方法がある。この方法の特徴は、図5(a)
〜(d)に示すように、まずメタルマスク12や半田と
反応しにくいダミー基板11表面にメタルマスク12に
より選択的に半田膜14を形成した後、ダミー基板11
と、引出し電極16の形成されたウエハ15とを重ね合
わせた上でその半田膜14を溶融してダミー基板11か
らウエハ15に転写することにより、引出し電極16表
面に半田バンプ14aを形成するものである。この場合、
ウエハ15上に直接半田膜14を被着しないので、メタ
ルマスク12の位置合わせは必要でない。但し、複数の
引出し電極12上に半田膜14を正確に転写するために
は、メタルマスク12の複数の開口17間の相対位置の
精度を出す必要があるが、その精度はメタルマスク12
の製作精度で決まるため、比較的達成し易い。
【0006】しかしながら、上記の半田パンプの形成方
法では、ダミー基板11が必要であること、半田膜14
の転写作業が必要であること等、無駄な材料や余計な手
間が掛かる。本発明は、上記の従来例の問題点に鑑みて
創作されたものであり、マスクの位置合わせが容易で、
かつ無駄な材料や余計な手間がかからないマスク蒸着方
法を提供することを目的とするものである。
【0007】
【課題を解決するための手段】上記課題は、第1に、成
膜部と位置出し用の2つ以上の突起を有する被成膜基板
と、前記成膜部に対応する位置に第1の開口が形成さ
れ、前記突起に対応する位置に第2の開口が形成された
マスクとを前記突起が前記第2の開口に挿入されるよう
にして重ね、蒸着により前記第1の開口を通して前記成
膜部に成膜するマスク蒸着方法によって達成され、第2
に、前記マスクは少なくとも一部が磁性材料により形成
され、該マスクを前記被成膜基板裏面に設けられた磁石
の磁力により前記被成膜基板表面に密着させることを特
徴とする第1の発明に記載のマスク蒸着方法によって達
成され、第3に、前記被成膜基板は集積回路が形成され
たウエハであり、前記成膜部には前記集積回路の引出し
電極が露出していることを特徴とする第1又は第2の発
明に記載のマスク蒸着方法によって達成され、第4に、
前記蒸着により成膜する膜は半田膜であることを特徴と
する第1乃至第3の発明のいずれかに記載のマスク蒸着
方法によって達成され、第5に、前記引出し電極が形成
された側のウエハ表面には2つ以上のダミー電極が形成
され、該ダミー電極上に金属線をワイヤボンディングす
ることにより前記突起を形成することを特徴とする第3
又は第4の発明に記載のマスク蒸着方法によって達成さ
れ、第6に、前記ダミー電極はアルミニウム層又は金層
が表面に露出していることを特徴とする第5の発明に記
載のマスク蒸着方法によって達成され、第7に、前記金
属線は金線であることを特徴とする第5又は第6の発明
に記載のマスク蒸着方法によって達成され、第8に、前
記ワイヤボンディングすべき金属線はその先端が球状と
なっていることを特徴とする第5乃至第7の発明のいず
れかに記載のマスク蒸着方法によって達成され、第9
に、前記ダミー電極と対応する位置に開口を有するマス
クと前記ウエハを重ね、前記開口を介して前記ワイヤボ
ンディングを行うことを特徴とする第5乃至第8の発明
のいずれかに記載のマスク蒸着方法によって達成され
る。
【0008】
【作用】本発明のマスク蒸着方法においては、成膜部の
ほかに位置出し用の2つ以上の突起を有する被成膜基板
に、マスクの第2の開口に突起が挿入されるようにして
マスクを重ねている。従って、被成膜基板表面の突起に
より自己整合的にマスクと被成膜基板は位置合わせされ
るので、位置合わせが容易である。更に、一端突起によ
り固定されたマスクはその後に被成膜基板裏面に設置さ
れた磁石により被成膜基板表面に密着させる際やその他
の作業の際にも位置ずれしない。
【0009】また、被成膜基板にマスクを重ねて成膜部
に直接成膜しているので、転写法の場合のダミー基板等
無駄な材料を必要とせず、また転写作業等余計な手間が
かからない。更に、成膜部として引出し電極が形成され
た側のウエハ表面には2つ以上のダミー電極が形成さ
れ、ダミー電極上に金属線、例えば先端が球状になって
いる金属線をワイヤボンディングすることにより突起を
形成している。突起はある程度高さが必要であり、成膜
及びパターニングにより突起を形成するには多数の工程
を経ることになるが、直接ダミー電極上に金属線をワイ
ヤボンディングすることにより必要なところに簡単に突
起を形成することができる。
【0010】また、ダミー電極としてアルミニウム層又
は金層が表面に露出したものを用い、突起を形成する金
属線として金線を用いることにより、ダミー電極と突起
との密着性がよい。このため、ウエハ上の位置だし用の
突起へのマスク装着の際、突起の剥がれ等に注意する必
要がなく、作業性がよくなる。更に、ダミー電極の位置
に開口を有するマスクとウエハを重ね、開口を介してワ
イヤボンディングを行っているので、引出し電極上への
ボンディングの打ち損ねを低減することができる。
【0011】
【実施例】以下に、本発明の実施例に係るマスク蒸着に
より半田バンプを形成する方法について図1(a)〜
(e),図2を参照しながら説明する。図1(a)は、
半田バンプ及びスタッドバンプ(突起)形成前のウエハ
(被成膜基板)21を示す断面図である。図1(a)に
示すように、直径約10cmのウエハ21上に直径約1
00μmの円柱状の引出し電極(成膜部)23が250
μmピッチで並んでいる。ウエハ21にはシリコン基板
上にLSIの回路パターンがチップ毎に反復形成され、
各チップ毎に電源ライン等が形成されている。引出し電
極22はこれらの電源ライン等と接続されており、シリ
コン基板側から膜厚約100nmのTi層,膜厚約60
0nmのNi層及び膜厚約100nmのAu層の3層の
膜が積層されている。また、ウエハ21の周辺部4箇所
には引出し電極と同じ材料で、かつ同じ直径の円柱状の
ダミー電極23が形成されている。なお、ダミー電極2
3は引出し電極22と異なる大きさを有していてもよい
し、引出し電極22と異なる種類の金属層、例えばアル
ミニウム層等他の一層或いは多層の金属層を用いてもよ
い。
【0012】このような状態で、まず、図1(b)に示
すように、スタッドバンプ形成用のメタルマスク24を
ウエハ21と重ねる。なお、メタルマスク24はコバー
ルで形成されている。更に、メタルマスク24にはダミ
ー電極の位置に対応するように直径約200μmの4つ
の開口24aが形成されているので、開口24a内にダミー
電極23が露出するように位置合わせする。その後、ウ
エハ21裏面に不図示のフェライト磁石を設置し、メタ
ルマスク24をフェライト磁石の磁力によりウエハ21
表面に密着し、固定する。
【0013】次いで、図3に示すように、ボールボンデ
ィング装置を用いてウエハ21の周辺部4箇所のダミー
電極23上に直径25μmのAu線をワイヤボンディン
グする。ボールボンディング装置は、ワイヤボンディン
グした後に水素トーチによりワイヤを溶断するため、ボ
ールボンディング装置のキャピラリに保持されている、
次にボンディングすべきワイヤの先端は球状になる。従
って、ダミー電極23上には球状のワイヤの先端部がボ
ンディングされて残り、高さの高いAuのスタッドバン
プ(突起)25が形成される。スタッドバンプ25の高
さ、即ち、ワイヤの先端の球の直径は溶断条件により調
節される。実施例の場合、例えば約100μmとなって
いる。
【0014】スタッドバンプ25はある程度高さが必要
であり、成膜及びパターニングにより突起を形成するに
は手間がかかるが、ダミー電極23上にAu線をワイヤ
ボンディングすることにより必要なところに簡単に突起
を形成することができる。また、ダミー電極23として
Au層が表面に露出したものを用い、スタッドバンプ2
5を形成する金属線としてAu線を用いることにより、
ダミー電極23とスタッドバンプ25との密着性がよ
い。また、ダミー電極23の位置に開口24aを有するメ
タルマスク24とウエハ21を重ね、開口24aを介して
ワイヤボンディングを行っているので、ダミー電極23
上へのワイヤの打ち損ねを低減することができる。
【0015】次に、図1(c)に示すように、引出し電
極22の位置に直径100μmの第1の開口26aが形成
され、スタッドバンプ25の位置に直径200μmの第
2の開口26bが形成されたメタルマスク26とウエハ2
1とを、第2の開口26bにスタッドバンプ25が挿入さ
れるようにして重ねる。このとき、メタルマスク26は
スタッドバンプ25により自己整合的にウエハ21と位
置合わせされるので、メタルマスク26の位置合わせが
容易である。また、ダミー電極23とスタッドバンプ2
5との密着性がよいので、スタッドバンプ23へのメタ
ルマスク26装着の際、スタッドバンプ25の剥がれ等
に注意する必要がなく、作業性がよい。更に、メタルマ
スク26はスタッドバンプ25によりウエハ21に固定
されているため、以降の作業中も大きく位置ずれしな
い。なお、メタルマスク26は厚さ約100μmのコバ
ール板で作成されている。
【0016】次いで、図1(d)に示すように、ウエハ
21裏面にフェライト磁石27を設置する。メタルマス
ク26は磁性体でできているため、フェライト磁石27
の磁力によりウエハ21表面に密着し、固定される。こ
のときの密着力は、約2000gfであることが確認された。
次に、フェライト磁石27によりメタルマスクを表面に
密着させたウエハ21を真空蒸着装置に入れて減圧す
る。続いて、ルツボに入れたIn半田を溶融し、蒸着に
より第1の開口26aを通して引出し電極22上に膜厚5
0μmの半田膜28を形成する。
【0017】このようにして作成された、図1(e)に
示すような、半田膜28が被着されたウエハ21は、ス
クライバやダイサー等によりチップ29として切りださ
れる。このとき、スタンドバンプ25の形成部分は除去
される。その後、図2に示すように、このベアチップ2
9を回路基板30に載置し、回路基板30の引出し電極
31とチップ29の引出し電極22とを半田バンプ28a
を介して接続する。このとき、回路基板30の引出し電
極31と対応するチップ29の引出し電極22とを対面
させて接触させ、その後、回路基板30をおよそ220
℃に加熱して半田膜28を溶融させた後、冷却する。こ
れにより、回路基板30上にチップ29が固定されると
ともに、回路基板30の引出し電極31とチップ29の
引出し電極22とが半田バンプ28aを介して電気的に接
続する。これにより、フリップチップ接合が完成する。
【0018】なお、上記ではウエハ21の周辺部4箇所
にスタッドバンプ(突起)25を形成しているが、2箇
所以上間隔をおいて形成されていれば、メタルマスク2
6を位置合わせし、固定する目的を達成することができ
る。また、スタッドバンプ(突起)25をワイヤボンデ
ィングにより形成しているが、成膜及びパターニングに
より形成してもよい。
【0019】更に、蒸着すべき膜として、導電膜として
の半田膜28を用いているが、これに限られず他の導電
膜や絶縁膜を用いてもよい。また、成膜部には集積回路
の引出し電極22が露出しているが、他の電極や配線層
が露出していてもよいし、絶縁膜が露出していてもよ
い。更に、半導体装置のほかに、液晶デバイス等への適
用も可能である。
【0020】
【発明の効果】以上のように、本発明に係るマスク蒸着
方法によれば、成膜部と位置出し用の2つ以上の突起を
有する被成膜基板に、突起がマスクの第2の開口に挿入
されるようにしてマスクを重ねているので、マスクは突
起により自己整合的に被成膜基板と位置合わせされ、位
置合わせが容易になる。更に、突起により一端固定され
たマスクはその後に被成膜基板裏面に磁石を設置して被
成膜基板表面に密着させる際にも位置ずれしない。
【0021】また、被成膜基板にマスクを重ねて成膜部
に直接成膜しているので、転写のためのダミー基板等無
駄な材料や、転写作業等余計な手間がかからない。更
に、被成膜基板上にダミー電極を形成し、その上に金属
線をワイヤボンディングすることにより、必要なところ
に簡単に突起を形成することができる。また、ダミー電
極としてアルミニウム層又は金層が表面に露出したもの
を用い、突起を形成する金属線として金線を用いること
により、ダミー電極と突起との密着性がよく、このた
め、突起へのマスク装着の際の作業性がよくなる。
【0022】また、ダミー電極の位置に開口を有するマ
スクとウエハを重ね、開口を介してワイヤボンディング
を行っているので、引出し電極上へのボンディングの打
ち損ねを低減することができる。
【図面の簡単な説明】
【図1】本発明の実施例に係るマスク蒸着による半田バ
ンプの形成方法について示す断面図である。
【図2】本発明の実施例に係るベアチップと回路基板と
が接続されたフリップチップ接合について示す断面図で
ある。
【図3】本発明の実施例に係るマスク蒸着による半田バ
ンプの形成方法の途中工程について示す平面図である。
【図4】従来例に係るワイヤボンディング法,TAB法
及びフリップチップ法について示す断面図である。
【図5】従来例に係るマスク蒸着を用いた半田バンプの
形成方法について示す断面図である。
【符号の説明】
21 ウエハ(被成膜基板)、 22 引出し電極(成膜部)、 23 ダミー電極、 24,26 メタルマスク、 24a 開口、 25 スタッドバンプ(突起)、 26a 第1の開口、 26b 第2の開口、 27 磁石、 28 半田膜、 28a 半田バンプ、 29 ベアチップ、 30 回路基板、 31 引出し電極。

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 成膜部と位置出し用の2つ以上の突起を
    有する被成膜基板と、前記成膜部に対応する位置に第1
    の開口が形成され、前記突起に対応する位置に第2の開
    口が形成されたマスクとを前記突起が前記第2の開口に
    挿入されるようにして重ね、蒸着により前記第1の開口
    を通して前記成膜部に成膜するマスク蒸着方法。
  2. 【請求項2】 前記マスクは少なくとも一部が磁性材料
    により形成され、該マスクを前記被成膜基板裏面に設け
    られた磁石の磁力により前記被成膜基板表面に密着させ
    ることを特徴とする請求項1記載のマスク蒸着方法。
  3. 【請求項3】 前記被成膜基板は集積回路が形成された
    ウエハであり、前記成膜部には前記集積回路の引出し電
    極が露出していることを特徴とする請求項1又は請求項
    2記載のマスク蒸着方法。
  4. 【請求項4】 前記蒸着により成膜する膜は半田膜であ
    ることを特徴とする請求項1乃至請求項3のいずれかに
    記載のマスク蒸着方法。
  5. 【請求項5】 前記引出し電極が形成された側のウエハ
    表面には2つ以上のダミー電極が形成され、該ダミー電
    極上に金属線をワイヤボンディングすることにより前記
    突起を形成することを特徴とする請求項3又は請求項4
    に記載のマスク蒸着方法。
  6. 【請求項6】 前記ダミー電極はアルミニウム層又は金
    層が表面に露出していることを特徴とする請求項5記載
    のマスク蒸着方法。
  7. 【請求項7】 前記金属線は金線であることを特徴とす
    る請求項5又は請求項6のいずれかに記載のマスク蒸着
    方法。
  8. 【請求項8】 前記ワイヤボンディングすべき金属線は
    その先端が球状となっていることを特徴とする請求項5
    乃至請求項7のいずれかに記載のマスク蒸着方法。
  9. 【請求項9】 前記ダミー電極と対応する位置に開口を
    有するマスクと前記ウエハを重ね、前記開口を介して前
    記ワイヤボンディングを行うことを特徴とする請求項5
    乃至請求項8のいずれかに記載のマスク蒸着方法。
JP7035072A 1995-02-23 1995-02-23 マスク蒸着方法 Withdrawn JPH08225918A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6706621B2 (en) 1999-10-21 2004-03-16 International Business Machines Corporation Wafer integrated rigid support ring
JP2005517810A (ja) * 2002-02-14 2005-06-16 スリーエム イノベイティブ プロパティズ カンパニー 回路製造用のインライン堆積法
WO2019066087A1 (ja) * 2017-09-26 2019-04-04 株式会社ブイ・テクノロジー 蒸着装置、有機elパネルの製造装置、有機elパネルの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6706621B2 (en) 1999-10-21 2004-03-16 International Business Machines Corporation Wafer integrated rigid support ring
JP2005517810A (ja) * 2002-02-14 2005-06-16 スリーエム イノベイティブ プロパティズ カンパニー 回路製造用のインライン堆積法
WO2019066087A1 (ja) * 2017-09-26 2019-04-04 株式会社ブイ・テクノロジー 蒸着装置、有機elパネルの製造装置、有機elパネルの製造方法
JP2019059973A (ja) * 2017-09-26 2019-04-18 株式会社ブイ・テクノロジー 蒸着装置、有機elパネルの製造装置、有機elパネルの製造方法

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