JPH0855881A - マイクロエレクトロニクス素子の実装構造及びその製造方法 - Google Patents

マイクロエレクトロニクス素子の実装構造及びその製造方法

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JPH0855881A
JPH0855881A JP7172437A JP17243795A JPH0855881A JP H0855881 A JPH0855881 A JP H0855881A JP 7172437 A JP7172437 A JP 7172437A JP 17243795 A JP17243795 A JP 17243795A JP H0855881 A JPH0855881 A JP H0855881A
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トーマス・エイチ・ディステファーノ
John W Smith
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Abstract

(57)【要約】 【目的】 高性能のマイクロエレクトロニクス用の接続
部品を提供する。 【構成】 この接続部品は、面アレイを成すように配列
した複数のリード６０を設けた絶縁シート（第１要素）
３４を備えている。各リードは、絶縁シートに固定され
た端子側端部６６と、絶縁シートから分離可能な先端側
端部６８とを有する。リードの先端側端部は、別の絶縁
シートや半導体ウェーハ等（第２要素）に取付けられ
る。第１要素及び第２要素を相手に対して相対的に移動
させて、複数のリードを、垂直方向に高さを有する屈曲
形状に変形させる。この接続部品を用いて半導体チップ
・アセンブリを構成できる。アセンブリは、面アレイを
成すように配列したチップ上の複数の接点と、対応する
面アレイを成すように配列した絶縁シート上の複数の端
子と、それら複数の端子と複数の接点とを接続する複数
のＳ字形の金属製リボンとから成る。絶縁シートとチッ
プとの間に、リードを囲繞する変形容易な絶縁材料を設
けてもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップ等の
マイクロエレクトロニクス素子の搭載ないし接続に用い
る、搭載ないし接続のためのデバイス及び方法に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】最近の
半導体チップ等の、複雑な構造のマイクロエレクトロニ
クス・デバイスでは、他のエレクトロニクス部品に接続
せねばならない接続の数が非常に多い。例えば、複雑な
構造のマイクロプロセッサ・チップなどでは、外部のデ
バイスへ接続するための、必要な接続の数が数百にも及
ぶものがある。
【０００３】半導体チップを実装基板上の電気配線パタ
ーンに接続するための方法として、広く一般的に採用さ
れている方法には、次の３つの方法がある。それらは、
ワイヤ・ボンディング法、ＴＡＢ（tape automated bon
ding）法、それにフリップチップ・ボンディング法であ
る。ワイヤ・ボンディング法では、チップの底面即ち裏
面を基板に当接させ、接点装備面であるそのチップの正
面即ち上面を上方へ、即ち基板とは反対側へ向けて、そ
のチップを基板上に載置する。そして、チップ上の複数
の接点と基板上の複数のパッドとを、個々の金またはア
ルミニウムのボンディング・ワイヤで接続する。ＴＡＢ
法では、可撓性を有する絶縁体製のテープ上に複数のリ
ードから成るリード・アレイを予め形成しておき、その
テープをチップ及び基板の上にあてて、チップ上の複数
の接点と基板上の複数のパッドとに、個々のリードをボ
ンディングして行く。これらのワイヤ・ボンディング法
や従来のＴＡＢ法では、いずれも、チップが占有する領
域の周囲に基板上のパッドが配設され、多数のボンディ
ング・ワイヤまたはリードが、そのチップから周囲のそ
れら多数のパッドへ放射状に広がって延出することにな
る。こうして形成されるサブアセンブリの全体が占有す
る領域の面積は、チップ自体が占有する領域の面積より
もはるかに大きい。そのためこれらの方式を採用した場
合には、それによってアセンブリの全体がかなり大きな
ものになる。マイクロエレクトロニクスのアセンブリの
動作可能速度は、そのアセンブリの大きさに逆比例する
ため、このことは重大な短所に他ならない。更に、ワイ
ヤ・ボンディング法やＴＡＢ法を最も良好に適用し得る
のは、一般的に、複数の接点がチップの外周に沿って並
べられているチップに対してである。即ちこれらの方法
は、複数の接点が、いわゆる面アレイを成すように、即
ち格子状のパターンを成すように、チップの正面の全面
ないし大部分に亙って並べられているチップに適用する
のは困難である。
【０００４】フリップチップ搭載法では、チップの接点
装備面を、基板に対向させる。そして、そのチップの複
数の接点の各々を、はんだ付けによって、基板上の対応
するパッドに接続する。また、その接続のためには、例
えば、先ず、基板とチップとの一方にはんだボールを設
け、続いてチップを下向きにして基板に重ね合わせ、は
んだを瞬間溶融即ちリフローさせる。このフリップチッ
プ法によれば、コンパクトなアセンブリが得られる。そ
れは、基板上の占有される領域の面積が、チップ自体が
占有する領域の面積以上にならないからである。しかし
ながら、フリップチップ法を用いて構成したアセンブリ
には、熱応力という深刻な問題が存在している。チップ
の接点と基板とを接合しているはんだによる接合部は大
きな剛性を有する。使用中の熱膨張及び熱収縮によっ
て、チップと基板とは寸法変化を生じ、それによって、
剛性の大きなはんだ接合部に大きな応力が発生する。こ
の大きな応力のために、接合部が疲労破壊するおそれが
ある。更に、チップを基板に搭載する前にテストするこ
とが困難であり、そのため、特に多数のチップを含んで
いるアセンブリ等では、完成したアセンブリに要求され
る製品としての品質レベルを維持することが困難であ
る。
【０００５】以上の問題を解決するためにこれまでに様
々な試みが成されている。有用な幾つかの解決法が米国
特許第 5,148,265号及び米国特許第 5,148,266号に開示
されており、これら米国特許は本願の基礎米国出願の譲
受人に譲渡されている。これら米国特許に開示されてい
る好適実施例の構造は「インターポーザ」または「チッ
プ・キャリヤ」と呼ばれる、可撓性を有するシート状の
構造体を含んでいる。好適なチップ・キャリヤは、可撓
性を有するシート状の最上層に複数の端子を設けたもの
である。使用法について説明すると、インターポーザ
は、その複数の端子を設けた側を上向きに、即ちチップ
とは反対側に向けて、そのチップの正面即ち接点装備面
の上に載置する。続いて、インターポーザの複数の端子
をチップの複数の接点に接続する。この接続の方法とし
て最も好ましいのは、インターポーザに予め複数のリー
ドを形成しておき、それらリードに押当てるツールを使
用して、それらリードをチップの複数の接点にボンディ
ングするというものである。続いて、こうして完成した
アセンブリを基板に接続し、この接続は、チップ・キャ
リヤの端子を基板にボンディングすることによって行
う。チップ・キャリアに形成した複数のリードとチップ
・キャリヤを構成している絶縁層とは、共に可撓性を有
するため、チップ・キャリヤ上の複数の端子は、チップ
上の複数の接点に対して相対的に移動可能であり、その
移動によって、リードとチップとの間の接合部や、端子
と基板との間の接合部に、大きな応力が発生することは
ない。従ってこのアセンブリは熱の影響を緩和すること
ができる。更にこのアセンブリは、その最も好ましい構
成例においては、チップ・キャリヤの複数の端子とチッ
プそれ自体の表面との間に変形容易な層を備えており、
この層は、例えばエラストマー層であり、チップ・キャ
リヤに組込まれていて、チップ・キャリヤの絶縁体層と
チップとの間に介装されている。この変形容易な構造体
によって、個々の端子が個別に、チップに近付く方向へ
変位できるようにしている。これによって、サブアセン
ブリとテスト・フィクスチャとを、効果的に接触させる
ことができるようになっている。従って、多数の電気接
点を備えたテスト・フィクスチャを、端子どうしの間に
小さな高さのばらつきがあっても、そのサブアセンブリ
の全ての端子に接触させることができる。サブアセンブ
リは、基板にボンディングする前にテストすることがで
き、そのため、テストを通った、良品であることが確認
された部品を基板アセンブリ作業へまわすことができ
る。これによって更に、非常に大きな経済的及び品質的
利点が得られている。
【０００６】本願の基礎米国出願の同時係属出願である
米国特許出願第08/190,779号（以下「特許出願第'779
号」という）には更なる改善が記載されている。この特
許出願第'799号は、可撓性を有する絶縁シートである最
上層シートを使用しており、この最上層シートは上面と
底面とを有する。この最上層シートには複数の端子が取
付けられている。この最上層シートの下に支持層が配設
されており、この支持層は、最上層シートとは反対側の
面が下面となっている。最上層シートの複数の端子に
は、複数の導電性の細長いリードが接続されており、そ
れらリードは互いに略々並んで夫々の端子から下方へ、
支持層の中を貫通して延在している。どのリードも、そ
の下端が支持層の下面に達している。それらリードの下
端には、共晶合金形接合材料等の、導電性接合材料が備
えられている。支持層はリードを囲繞してリードを支持
している。
【０００７】以上の構成を有する部品を半導体チップや
ウェーハ等のマイクロエレクトロニクス部品に接続する
には、支持層の底面をチップの接点装備面に重ね合わせ
て、複数のリードの夫々の下端をそのチップの複数の接
点に接触させ、その後に、そのアセンブリに高温及び高
圧を作用させる。全てのリードの夫々の下端がチップの
夫々の接点に略々同時にボンディングされる。こうして
ボンディングされた複数のリードが、最上層シートの複
数の端子とチップの複数の接点とを接続する。支持層
は、比較的弾性係数の小さな変形容易な材料で形成する
か、或いは、そうでない材料で形成した場合にはリード
のボンディング・ステップの完了後に除去して、そのよ
うな変形容易な材料の層に交換することが望ましい。完
成したアセンブリは、その複数の端子がチップに対して
相対的に移動可能であるため、テストが可能であり、ま
た、熱の影響を緩和できるという、望ましいものとなっ
ている。また、それらばかりでなく、特許出願第'799号
の部品及び方法は、更に幾つもの利点を提供するもので
あり、それら利点のうちには、張合せプロセスに類似し
たプロセスを１回実行するだけで、チップ等の部材に対
する全ての接合を完了させることができるということも
含まれている。この特許出願第'799号の部品及び方法
は、複数の接点を備え、それら接点が面アレイを成すよ
うに配列されている、チップ等のマイクロエレクトロニ
クス素子に用いたときに特に有利なものである。
【０００８】しかしながら、これら従来例には、以上の
利点並びに更にその他の利点がある一方で、更に改善す
る必要も存在している。
【０００９】
【課題を解決するための手段】本発明の１つの局面は、
マイクロエレクトロニクス用のリード・アレイの製造方
法を提供するものである。本発明のこの局面にかかる方
法は第１要素を用意するステップを含んでおり、該第１
要素は複数の細長い可撓性リードを備えた第１面を有
し、それら複数のリードは該第１面に沿って延在してお
り、それら複数のリードの各々は、該第１要素に取付け
られた端子側端部と、該端子側端部から、第１面に平行
な所定の第１水平方向へオフセットした先端側端部とを
有する。この方法は更に、前記複数のリードの全てを同
時に成形するステップを含んでおり、このリード成形ス
テップでは、前記複数のリードの夫々の前記先端側端部
の全てを、それら複数のリードの夫々の前記端子側端部
に対して相対的に、従って前記第１要素に対して相対的
に移動させることによって、前記先端側端部を前記第１
要素から離れる方向へ屈曲させる。前記先端側端部は所
定変位をなすように移動され、それによって、前記複数
のリードの全てが同時に所定の変形態様で変形させられ
る。
【００１０】前記複数のリードの夫々の前記先端側端部
が、前記第１要素に分離可能に止着されており、前記複
数のリードの夫々の前記先端側端部が前記移動ステップ
の実行中に前記第１要素から引き離されるようにするこ
とが好ましい。前記複数のリードの全ての前記先端側端
部が第２要素に取付けられており、前記複数のリードの
夫々の前記先端側端部をそれらリードの夫々の前記端子
側端部に対して相対的に移動させる前記ステップが、前
記第２要素を前記第１要素に対して相対的に移動させる
ステップを含んでいることが望ましい。１つの好適構成
例においては、第２要素を第１要素に対して相対的に、
前記第１水平方向と逆向きの、即ち、前記リードの前記
端子側端部から前記先端部側への方向と逆向きの、第２
水平方向に移動するようにしている。前記第２要素は、
この水平方向の移動と同時に更に垂直方向下方へ、前記
第１要素から離れる方向へも移動させることが好まし
い。以上の移動の結果として得られる効果は、各リード
の先端側端部を、水平方向には当該リードの端子側端部
へ近付く方向へ、また、垂直方向にはその端子側端部か
ら離れる方向へ移動させるというものであり、これによ
って、前記複数のリードを夫々の成形位置へ変形させ、
それら成形位置では、それら複数のリードが前記第１要
素から離れる方向である略々垂直方向下方へ延在する。
別の好適構成例では、前記複数のリードが初期状態で前
記第１及び第２要素の表面に平行な水平方向に屈曲して
おり、前記第１及び第２要素を垂直方向へ、互いに離れ
る方向へ移動させる。この移動によって、水平方向の屈
曲が部分的に直線に近付けられ、それと共に、前記複数
のリードを垂直方向に延在する屈曲形態をとるように屈
曲させる。
【００１１】本発明のこの局面にかかる方法は更に、前
記リード成形ステップの完了後に前記複数のリードの周
囲に流動性で好ましくは変形容易な絶縁材料を注入し、
該流動性材料を硬化させて、前記複数のリードの周囲に
絶縁支持層を形成するステップを含むものとすることが
好ましい。最も好ましいのは、前記第１要素を、可撓性
を有する絶縁シートから成る最上層シートとし、前記複
数のリードの夫々の端子側端部に、この最上層シートを
貫通して延在する端子構造体を設けるというものであ
る。
【００１２】特に好適な構成例の１つは、前記第２要素
それ自体を半導体チップやウェーハ等のマイクロエレク
トロニクス素子としたものである。この構成例では、前
記複数のリードの夫々の先端側端部を前記第２要素に取
付ける取付ステップが、前記複数のリードの夫々の先端
側端部を前記チップ等のマイクロエレクトロニクス素子
の複数の接点にボンディングするステップを含む。この
ステップは、前記複数のリードがそれらの初期位置であ
る未変形位置にあるときに実行することが望ましい。こ
の場合、複数の先端側端部の全てが同時に、マイクロエ
レクトロニクス素子の複数の接点にボンディングされ
る。前記複数のリードは、複数の接点にボンディングさ
れるときには、それらリードの初期状態である未変形状
態にあるため、それら複数のリードの夫々の前記先端側
端部の位置は、この段階では良好に制御し得る。このこ
とによって、複数のリードの夫々の先端側端部と複数の
接点との間の位置揃えを容易に行えるようになってい
る。更に、ボンディング・プロセスそれ自体が、リード
の先端側端部と接点との間に、かなり大きな力を作用さ
せ得るものとなっている。
【００１３】前記第１要素が、複数の端子を備えた可撓
性を有する絶縁シートであり、前記第２要素が、チップ
ないしウェーハ等のマイクロエレクトロニクス素子であ
る場合には、前記移動ステップの完了後に該マイクロエ
レクトロニクス素子と該絶縁シートとの間の空間に変形
容易な絶縁支持層を導入するようにしてもよい。そうす
ることによって得られるアセンブリでは、前記複数の端
子が、可撓性を有する前記複数のリードによって前記マ
イクロエレクトロニクス素子に接続されているにもかか
わらず、該マイクロエレクトロニクス素子に対して相対
的に、該マイクロエレクトロニクス素子の表面に平行な
方向と、該マイクロエレクトロニクス素子へ近付く方向
とのいずれにも、容易に移動することができる。こうし
て得られるアセンブリは、テスト・プローブを接触させ
て行うテストを容易に実行できることに加えて、大形基
板への搭載も容易である。この端子の移動容易性によっ
てチップとそれを搭載した基板との間の熱膨張量ないし
熱収縮量の差の影響が緩和される。この方法の変更例で
は、前記第１要素が、チップないしウェーハ等のマイク
ロエレクトロニクス素子である。この場合、そのチップ
ないしウェーハは、初期状態では、前記複数のリードが
その表面に沿って延在しており、それら複数のリードの
夫々の前記端子側端部が、そのチップ等に設けられてい
る複数の接点に止着されていると共に、それら複数のリ
ードの夫々の前記先端側端部が、そのウェーハ等の表面
に分離可能に取付けられている。この変更例では、前記
第２要素は、複数の接点構造体を備えた可撓性を有する
絶縁シートであることが望ましい。前記複数のリードの
夫々の前記先端側端部は、前記絶縁シートと前記マイク
ロエレクトロニクス素子とが相手に対して相対的に移動
するようにする以前に、前記複数の接点構造体に取付け
ておく。
【００１４】特に好適な１つの構成例では、前記第１及
び第２要素のうちの一方の要素が、複数の接点を備えた
複数の半導体チップを包含しているウェーハ等のマルチ
チップ・ユニットであり、また、前記第１及び第２要素
のうちの他方の要素が、それら複数のチップの上を覆う
ように延展しているシートである。この場合、例えば前
記第１要素である前記シートが複数の領域を含んでお
り、それら領域の１つずつが、前記複数のチップの各々
に対応している。前記第２要素がウェーハである場合に
は、前記複数のリードの夫々の前記先端側端部を前記第
２要素に取付けるステップは、前記複数の領域のうちの
幾つかにおける、そして望ましくは前記複数の領域の全
てにおける複数のリードの夫々の先端側端部を、対応す
る複数のチップの複数の接点に同時にボンディングする
ことによって、それら領域の各々を前記複数のチップの
１つずつに接続するステップを含んでいることが好まし
い。この方法は更に、前記マルチチップ素子ないしウェ
ーハから複数のチップを切り出すと共に、前記シートか
ら複数の領域を切り出すことによって、各々が１つのチ
ップとそれに対応した前記シートの一部分とを含んでい
る複数の個別のユニットを形成する、切断ステップを含
んでいる。この方法は更に、前記リード・ボンディング
・ステップの完了後で前記切断ステップの実行前に、前
記ウェーハと前記シートとの間に流動性絶縁材料を注入
し、該絶縁材料を硬化させて変形容易な絶縁支持層を形
成するステップを含んでいることが好ましい。この場
合、前記切断ステップは、前記絶縁支持層を切断するこ
とによって、該切断ステップで形成される各々のユニッ
トが前記絶縁支持層の一部を含むようにするステップを
含むことになる。別法として、マルチチップ・ユニット
が、例えば共通の１つのヒート・シンク等の支持部材に
搭載した複数のチップから成るアセンブリ等として使用
するための所望の形態とした、複数のチップから成るア
センブリを含んでおり、前記第１要素である前記シート
が、それら複数のチップを相互接続するための回路を含
んでいるものとすることができる。この変更例では、そ
れら複数のチップは互いに切り離されることはない。
【００１５】前記複数のリードの夫々の前記先端側端部
を前記マイクロエレクトロニクス素子の前記複数の接点
にボンディングするステップは、前記最上層シートであ
る前記第１要素を、前記マイクロエレクトロニクス素子
に対して位置合せし、それによって、それら複数の先端
側端部が前記複数の接点と位置が揃うようにするステッ
プと、その位置が揃った状態を維持したままで、前記シ
ートを前記マイクロエレクトロニクス素子に押付けるス
テップとを含んでいることが最も好ましい。この場合、
前記シートが、前記ボンディング・ステップの実行中
に、補強構造体と係合することによって、位置揃えを補
助するようにすることができる。この補強用構造体は、
前記シートに貼着した、例えば金属箔等の、可撓性を有
するが実質的に耐伸張性を有する箔を含むものとするこ
とができる。別法として、或いはこれに付加するものと
して、前記補強構造体を、大きな剛性を持ち中央開口を
有するリングを含むものとし、前記シートを、その中央
開口に延展させて、該リングによって緊張状態に展張保
持するようにしてもよい。前記シートを前記接点装備面
に押付けるステップは、例えば空気圧等の流体圧を、前
記シートの上面に、直接に、或いは膜部材やバッグ等を
介して作用させて、前記シートの全面に亙って一様な圧
力を維持するステップを含むものとすることができる。
【００１６】本発明にかかる別実施例の方法では、成形
プロセスを実行することによって、完成後にマイクロエ
レクトロニクス素子に取付ける部品を製造するようにし
ている。このような部品を製造する製造プロセスにおい
ては、前記第２要素は、一時的要素、即ち除去可能な要
素とすることができ、例えば、溶解可能なポリマーのシ
ート等とすることができる。この一時的要素は、支持層
を形成した後には、例えば溶解可能なシートを溶解除去
すること等によって除去し、それによって前記複数のリ
ードの夫々の前記先端側端部を前記支持層の下面に露出
させるようにする。前記絶縁支持層を形成するステップ
の実行前または完了後に、前記複数のリードの夫々の前
記先端側端部に接合材料を付着させるようにしてもよ
い。こうして得られた部品を、チップ等のマイクロエレ
クトロニクス素子に取付けるには、前記支持層の露出面
をそのチップ等の素子の接点装備面に重ね合わせた上
で、前記複数のリードの夫々の前記先端側端部をそのチ
ップ等の素子の複数の接点にボンディングすればよい。
この部品をそのチップ等の素子に接続完了した後には、
可撓性を有する前記シートに備えられている複数の端子
が、そのチップの複数の接点に電気的に接続されていな
がら、しかも、それら複数の接点に対して相対的に、そ
のチップの表面に平行な方向とそのチップの表面に近付
く方向との両方において、移動可能な状態にある。
【００１７】以上の方法の１つの変更例においては、前
記第２要素が、恒久的な、可撓性を有する絶縁シートで
あり、この絶縁シートは、初期状態では前記第１シート
に隣接して位置している。前記複数のリードの各々の前
記先端側端部には、導電性の先端構造体が設けられ、こ
の先端構造体は例えば、前記第２絶縁シートを貫通して
延在している導電性のポストないしビア等である。前記
リード成形ステップにおいては、前記第２シートを前記
第１シートから離れる方向へ移動させ、それらシートの
間に流動性絶縁材料を注入する。前記先端構造体には、
導電性接合材料を備えておくようにしてもよく、そうす
ることによって得られる部品は、前記第２シートの表面
をマイクロエレクトロニクス素子の接点装備面に重ね合
わせることによって、そのマイクロエレクトロニクス素
子に接続することができる。
【００１８】本発明の別の１つの局面は、マイクロエレ
クトロニクスにおける接続のための部品を提供するもの
であり、この部品は、第１面である下面を有する絶縁性
の第１要素と、該第１要素の該第１面の上を延在してい
る複数の細長い可撓性リードとを備えている。前記複数
のリードの各々が、前記第１要素に止着された端子側端
部と、前記第１要素に分離可能に止着されて該第１要素
から離れる方向へ移動可能な先端側端部とを有する。前
記複数のリードの各々の前記先端側端部が、当該リード
の前記端子側端部から、前記第１面に平行な第１水平方
向へオフセットしているようにすることが好ましい。絶
縁性の前記第１要素は、前記第１面とは反対側の、上面
である第２面を有するシートであることが好ましく、前
記部品が更に、前記複数のリードの夫々の前記端子側端
部の位置において前記シートを貫通して延在している複
数の導電性の端子構造体を含んでいることが好ましい。
前記複数の各リードは前記先端側端部に導電性の接合材
料を有していることが好ましい。この場合、前記複数の
リードが金を含むものとし、また、前記接合材料が、例
えばスズ、ゲルマニウム、及びシリコンから成る部類中
から選択した金属等の、金との間で低融点共晶合金を形
成するように選択した金属を含むものとすることができ
る。前記複数のリードは、互いに隣接するリードの対応
する構成要素どうしの間の間隔が約 1.25mm 以下の、規
則的な格子状パターンをなすように配列することが望ま
しい。前記複数のリードの各々は、長さを約 200〜約 1
000 ミクロン、厚さを約 10 〜約 25 ミクロン、そして
幅を約 10 〜約 50 ミクロンとすることが望ましい。本
発明のこの局面にかかる部品は、先に説明した方法にお
いて使用し得るものである。
【００１９】本発明の更に別の１つの局面は、マイクロ
エレクトロニクス用のコネクタを提供するものであり、
このコネクタは、可撓性を有する絶縁シート等の、下面
を有するボディを備えており、また、面アレイを成すよ
うに配列され、前記ボディに取付けられて該ボディの前
記下面に露出した複数の端子構造体を備えている。本発
明のこの局面にかかるコネクタは、複数のリードを備え
ており、それらリードの各々は前記下面から離れる方向
へ延在しており、それらリードの各々は、前記複数の端
子構造体のうちの１つに接続された端子側端部と、当該
端子構造体から離れた先端側端部とを有している。本発
明のこの局面にかかるコネクタは更に、前記ボディの前
記下面に接している変形容易な絶縁材料の層を備えてお
り、該変形容易層は前記ボディとは反対側に下面を有す
る。該変形容易層は前記複数のリードを略々囲繞して支
持している。該複数のリードの夫々の前記先端側端部は
該変形容易層の前記下面から突出している。そのため、
マイクロエレクトロニクス素子の接点装備面と該変形容
易層の前記下面とを重ね合わせることで前記複数のリー
ドの夫々の前記先端側端部を前記マイクロエレクトロニ
クス素子の複数の接点と当接させることができる。前記
複数のリードの各々が、その前記先端側端部に、該先端
側端部を前記接点に接合するための導電性接合材料を備
えていることが望ましい。前記複数のリードは略々Ｓ字
形のものとすることができる。前記複数のリードの各々
を、互いに反対側を向いた主面を有する金属リボンで形
成し、該リボンが、その主面に垂直な方向に屈曲して、
Ｓ字形をはじめとする前記リードの屈曲形態を形成する
ようにすることができる。
【００２０】本発明の更に別の１つの局面は、マイクロ
エレクトロニクス・アセンブリを提供するものであり、
このマイクロエレクトロニクス・アセンブリは、面アレ
イを成すように配列した複数の接点を備えた正面を有す
るマイクロエレクトロニクス素子を備えている。このア
センブリは、前記マイクロエレクトロニクス素子の前記
正面との間に間隔を保ちつつ該正面に向かい合った下面
を備えたコネクタ・ボディを備えている。該コネクタ・
ボディは、前記下面に露出して面アレイを成すように配
列した複数の端子構造体を備え、前記マイクロエレクト
ロニクス素子の前記接点のアレイの上に延展している。
このアセンブリは、前記複数の端子構造体と前記複数の
接点との間に延在している、屈曲形状の可撓性を有する
複数のリードを備えている。ここでも、前記複数のリー
ドの各々を、互いに逆を向いた主面を有し、その主面に
垂直な方向へ屈曲されてＳ字形を形成している金属製リ
ボンで構成することができる。
【００２１】以上に述べた本発明の様々な局面のうちの
最後の２つの局面にかかるアセンブリとコネクタとは、
それらより先に説明した好適方法によって容易に製造し
得るものである。本発明のこれら局面にかかる好適なア
センブリとコネクタとは、半導体チップやその他の素子
のための、コンパクトで信頼性の高い接続構造を提供す
るものである。
【００２２】本発明の更に別の１つの局面は、チップな
いしウェーハのアセンブリを提供するものであり、この
アセンブリは、チップを備えるか、または、複数のチッ
プを包含したウェーハを備えるものであり、そのチップ
ないしウェーハは、複数の電気接点を設けた第１面を有
しており、このアセンブリは更に、複数の変形可能なリ
ードを備えており、それら複数のリードの各々が、前記
複数の接点のうちの１つに恒久的に接続された固定端部
と、前記ウェーハの前記第１面に分離可能に止着された
先端側端部とを有する。本発明のこの局面にかかるチッ
プないしウェーハのアセンブリは、先に説明した方法に
利用し得るものである。
【００２３】
【発明の実施の形態】以下に本発明の幾つかの好適実施
例について、図面を参照しつつ詳細に説明して行く。本
発明の一実施例にかかる部品を製造する方法において
は、先ず、製造開始材料として多層シート３０を用意す
る。多層シート３０は絶縁シート３４を含んでおり（図
２）、この絶縁シート３４は、例えばポリイミド・フィ
ルム等をはじめとする、半導体業界で使用されている既
知の寸法的に安定したポリマー・フィルムで形成するこ
とが好ましい。絶縁シート３４の厚さは 40 ミクロン以
下とすることが望ましく、約 20 〜約 30 ミクロンであ
れば更に好ましく、そして 25 ミクロンが最も好まし
い。絶縁シート３４の上面３５を、銅を電着して形成し
た最上層３６が覆っており、また、絶縁シート３４の反
対側の下面３７を、同様に形成した最下層３８が覆って
いる。それら銅層の厚さは、例えば約 5〜約 25 ミクロ
ンである。図１及び図２に示した製造開始時の状態で
は、以上の夫々の層は、多層シート３０の全体に亙って
連続しており実質的に一様である。この多層シート３０
を、ぴんと張った緊張状態にする。その緊張状態にした
ままで、この多層シート３０をリング状の略々円形の枠
体３２に貼着し、それによってこの多層シート３０を、
その枠体３２の中央開口の部分に展張する。多層シート
３０を枠体３２に貼着するには、例えばエポキシ樹脂フ
ィルム等の適当な耐熱性接着剤を使用し、その接着剤フ
ィルムの厚さは約 10 ミクロン程度であることが好まし
い。枠体３２を形成する材料は、大きな剛性を有し、ま
た、この多層シート３０と枠体３２とを貼着したものを
後の工程において適用する半導体部品の熱膨張係数と略
々等しい熱膨張係数を有する材料にする。多くの場合、
半導体部品を形成する材料はシリコンであるため、枠体
３２の材料には、その熱膨張係数がシリコンの熱膨張係
数と略々等しいものを使用する。モリブデンなどは、枠
体３２の材料として好適なものである。
【００２４】このプロセスの次の段階では、最下層３８
を下面レジスト５０で完全にマスキングする一方で、最
上層３６を、図３に示したようなパターンを成すように
選択的にマスキングする。この選択的なマスキングを行
うには、例えば、電気泳動レジストを塗布し、レジスタ
で覆われるべき領域を選択的に露光し、そしてレジスト
の熱硬化処理及び現像処理を施すことによって未硬化レ
ジスト材料を除去するという、一般的な技法を用いれば
よい。適当なレジストの一例を挙げるならば、米国、マ
サチューセッツ州、Wellesley に所在の Shippley 社
が、「Eagle Electrophoretic Resist」という商品名で
販売しているレジストがある。このレジストを現像する
ための現像剤も同社で併せて販売している。パターンは
非常に多くの端子形成領域４０を含んでおり、その数
は、一般的には、数万であったり、数十万であったりす
る。それら多数の端子形成領域４０は、略々規則的なパ
ターンを成すように配列されており、このパターンに
は、１つまたは複数の規則的な直交格子が含まれてお
り、その直交格子は、このシートの表面に沿った一方の
方向には一定のピッチＰX を持ち、他方の方向には一定
のピッチＰY を持つ。一般的には、ＰY はＰX に等し
い。後に詳細に説明するように、このシートの様々な部
分領域の１つ１つが最終的にウェーハ上の個々のチップ
の１つ１つに関連することになる。そのような部分領域
の各々の中の夫々の格子は、互いに連続していてもよ
く、或いは、格子パターンの中の空白部ないし不連続部
によって互いに分離されていてもよい。図１２に幾つも
の部分領域４１を模式的に示してあり、それら部分領域
は、目に見える境界線４３で互いに分離されている。た
だしこのような目に見える境界線が必ずしも常に存在し
ているわけではない。各々の端子形成領域４０は、リン
グ４４の外周を画成している円環状マスク領域４２と、
リング４４内の中央孔を画成している中央マスク領域４
６とを含んでいる。リング４４自体はマスクされていな
い。このシートの残りの部分もマスクされておらず、そ
れによって、実質的に連続した非マスク領域４８が形成
されており、この非マスク領域４８は、各々の端子形成
領域４０の周囲を囲繞していると共に、各端子形成領域
４０のリング４４から、その端子形成領域４０の円環状
マスク領域４２によって分離されている。この連続領域
４８は、このシートの全体または大部分に亙って存在し
ているようにすることが望ましい。アレイの中の所定の
位置では、端子形成領域を他と異なった形態（図示せ
ず）にしてあり、そこでは、円環状マスク領域４２の一
部を切り欠いて除去してあり、それによってリング４４
を連続領域４８に接続してある。後に更に詳細に説明す
るが、このように異なった形態とした端子形成領域は、
電位面端子を形成するものである。
【００２５】以上の選択的マスキングを完了したなら
ば、続いてこのアセンブリに耐エッチ材料を電気メッキ
する。耐エッチ材料は、例えばニッケル、金、それにパ
ラジウムから成る部類中から選択した金属材料等であ
り、最も好ましいのはニッケルである。メッキの厚さ
は、例えば約 1 〜 3 ミクロンであるが、最も好ましい
のは約 2ミクロンである。メッキした金属は各端子形成
領域４０のリング４４を覆うと共に連続領域４８も覆
う。続いて一般的なレジスト除去方法を用いてレジスト
を除去すると、円環状領域４２と中央孔領域４６とで
は、銅の最上層３６が露出する。続いてこのアセンブリ
に、例えば CuCl エッチ等の一般的な銅エッチング溶液
を用いてエッチングを施す。このエッチング処理の間、
先にメッキしたニッケル等の耐エッチ材料がレジスト即
ちエッチ・ストップとして働いて銅層３６を保護する。
一方、中央孔領域４６及び円環状領域４２では、耐エッ
チ材料が存在していないために銅層が除去され、図４に
示したパターンが残ることになり、即ち、連続領域４８
とリング領域４４とでは銅及びニッケルが残るが、中央
孔領域４６と円環状領域４２とではエッチングによっ
て、絶縁フィルム３４の上面３５が露出する。以上のエ
ッチング手順の間、最下層の銅層３８は底面レジスト５
０によって保護されている。
【００２６】このプロセスの次の段階では、絶縁フィル
ム３４の、各端子形成領域の中央孔領域４６の内部に相
当する箇所に孔５２を形成する。それら孔５２を形成す
るには、エキシマ・レーザのレーザ光等の放射エネルギ
を用いて融蝕によって形成するようにしており、この放
射エネルギの好ましい波長は 308nmである。夫々の端子
形成領域の中央孔４６に対応した複数の孔を有するマス
ク５４を、このマスク５４のそれら複数の孔が夫々の中
央孔４６の位置に重なるように位置合せしてアセンブリ
の上に載置し、このマスク５４のそれら複数の孔を通し
て放射エネルギを照射する。マスク５４は、モリブデン
等の耐熱性材料で形成する。放射エネルギの大部分はマ
スク５４によって吸収される。ただし、中央孔４６を囲
繞している銅及びニッケルのリング４４もまた、マスク
として機能して、絶縁シートの融蝕領域を中央孔４６の
内側の領域に限定する。
【００２７】このプロセスの次の段階では、無電解メッ
キ処理を実行して孔（即ちビア）５２に、銅のビア・ラ
イナ５６の層をライニングする。この無電解メッキ処理
は、例えば、パラジウム塩等の電着促進剤を用いたシー
ディング即ち前処理と、それに続く無電解メッキ溶液そ
のものに触れさせる処理とから成るものである。銅層５
６は、各々の孔５２の下端まで延展して最下層の銅層３
８に接続すると共に、各リング４４の上面、即ち上方を
向いている表面を覆うように形成される。従って、この
銅によって形成されるブラインド・ビア・ライナによっ
て、各リング４４が最下層の銅層３８に接続される。こ
の銅によって形成される層の好ましい厚さは、約 10 ミ
クロンである。この処理の間、下面レジスト５０は形成
されたままであり、そのため最下層の銅層３８の、シー
ト３４とは反対側の表面には銅が付着しない。このプロ
セスの、以上が完了した時点では、多層シート３０に
は、その上面３５に複数のリング形状の端子構造体４４
が形成されていると共に、絶縁シートを貫通して延在す
るブラインド・ビア・ライナ５６が、それらリング形状
の端子構造体の各々の中央に形成されている。また、実
質的に連続した銅の導電性の電位面４８がシートの上面
を覆って延展している。リング形状の端子構造体４４の
各々は、この連続層４８によって囲繞されているが、た
だし、実質的に導電材料が存在していない円環状領域４
２によって、この連続層４８から絶縁されている（図
３）。しかしながら、上述した他と異なる形態に形成し
た電位面端子（図示せず）では、そのリング形状の端子
構造体４４が連続層４８に電気的に接続している。続い
て、上面に形成されている銅でできた部分に、ニッケル
を、約 2ミクロンの厚さに電気メッキする。このメッキ
のためのメッキ電流は、最下層の銅層３８へ供給して、
ビア・ライナ５６を介して端子４４へ導かれるようにす
る。メッキ電流は電位面端子を介して電位面に流れる。
このニッケル層の上に更に、金層を電気メッキし、この
金層の好ましい厚さは、約 0.5ミクロンである。これら
ニッケル層及び金層は、銅の表面及び端縁部を覆う耐蝕
性の保護被覆を形成するものである。
【００２８】このプロセスの次の段階では、下面レジス
ト５０を除去して上面レジスト５８を塗布する。上面レ
ジスト５８は、絶縁シート３４の上面の全域を覆うよう
に、従って、リング構造体４４及び連続導電領域４８の
表面も全て覆うように塗布する。そして、これによって
露出した最下層の銅層３８の下面にパターン形成を施
し、それには、上で説明したのと同様に、レジストを塗
布し、露光を施し、硬化処理及び現像処理を施す。この
パターン形成は、各々が略々ダンベル形状でアレイを成
すように配列した複数のリード領域がレジストに覆われ
ずに残り、一方、最下層３８のその他の部分がレジスト
によって覆われるようにする。それら複数の領域の各々
に、個々にリード６０を形成するが、それには、最下層
の銅層３８の表面に、電気メッキによってニッケル層６
２を形成し（このニッケル層６２の厚さは一般的には約
5ミクロンである）、そのニッケル層の上に更に電気メ
ッキによって金層６４を形成する（この金層の厚さは一
般的には約 5〜約 25 ミクロンであり、約 20 ミクロン
とすることが好ましい）。続いて、リード６０を形成す
るために使用したレジストを除去する。
【００２９】各々のリード６０は、略々円形の、端子側
端部の膨出部６６（図８）と、それより幾分小さな、略
々円形の、先端側端部の膨出部６８と、それら膨出部の
間を延在している細長く比較的幅の狭い帯状部７０とを
含んでいる。リード６０は、規則的な直交格子状に配設
してあり、そのピッチ及び配列は、上面に形成されてい
る複数のリング形状の端子４４の格子のピッチ及び配列
と同一にしてある。そして、各々の円形膨出部６６は、
上面に形成されている複数の端子４４のうちの１つと、
即ちその端子に形成されているビア５６と、同心的に位
置している。このプロセスの次の段階では、リードの先
端側端部領域６８の露出した表面に、導電性接合材料を
スポット７２の形に付着させる。適当な接合材料の一例
は、スズ層７４（この層の好ましい厚さは約 10 ミクロ
ンである）と、このスズ層を覆う酸化防止用の金層７６
（この層の好ましい厚さは約 2ミクロンである）とから
成るものである。ここでも、先ず、リードの露出表面を
レジストで被覆する。続いて、写真法を用いてパターン
形成を施し、現像処理することによって、そのレジスト
の被覆層の、接合材料をスポット７２の形に付着させる
箇所に孔を形成する。そして、それら各スポット７２
に、電気メッキ法を用いて導電性接合材料を被着する。
後に更に詳細に説明するように、その他の接合材料を使
用することもでき、その他の被着法を採用することもで
きる。
【００３０】このプロセスの次の段階では、上面レジス
ト５８をそのままにして、最下層の銅層３８に CuCl エ
ッチ溶液を使用してサブエッチング処理を施す。金層６
４及びニッケル層６２は、このエッチ溶液によって実質
的に影響を受けず、従ってエッチング・マスクとして機
能する。最下層の銅層３８は、その露出した領域が腐蝕
溶解される共に、リード６０の側縁部、即ち金層及びニ
ッケル層の側縁部からも腐蝕溶解されて行く。このプロ
セスが進行するにつれて、銅層３８は、その露出した領
域が除去されると共に、リード６０の下側の部分も徐々
に除去されて行く。リード６０の各側縁部から内側へ除
去されて行く除去量、即ちアンダーカット量は時間と共
に増大して行く。このプロセスの処理時間を適切に選択
して、帯状部７０の両側の側縁部から進行していったア
ンダーカット領域が互いにつながり、それによって帯状
部７０が、絶縁シート３４から、間隙７８をもって離隔
するようにする。ただし、先端側端部の膨出部６８の直
径Ｄtip を帯状部７０の幅ＷS よりも大きくしてあるた
め、銅層３８のエッチ量、即ちアンダーカット量が先端
側端部の膨出部６８の中心にまで進行してしまうことは
ない。そして、その中心に達する前にエッチング処理を
終了させるため、先端側端部の膨出部６８から絶縁シー
ト３４の底面３７まで延在する銅製の小さなボタン部８
０が残る。このボタン部８０は、その直径が、先端側端
部の膨出部６８の直径よりも大幅に小さくなるようにす
ることが望ましい。また、このボタン部の直径を約 50
ミクロン以下にして、このボタン部が絶縁シート３４の
下面３７と接触する部分の表面積が非常に小さくなるよ
うにすることが望ましい。付着力は接触している部分の
表面積に正比例し、この付着力は、リードの先端側端部
が重力や通常の丁寧な取扱いにおける加速力によって、
絶縁シートの下面から引き離されてしまわない程度の強
さがあれば十分である。ボタン部８０と絶縁シートとの
間の付着は、以下に説明するプロセスの実行中に容易に
解消されるようにしてある。
【００３１】上述のエッチング処理によって端子側端部
の膨出部６６の側縁部からも内側へアンダーカットが進
行するため、その結果、各リードの端子側端部の膨出部
６６に対して同心的な略々円形の端子側端部ボタン部８
２が形成される。各々の端子側端部ボタン部８２は、そ
れに対応したビア５６に対しても同心的であり、そのビ
ア・ライナと金属接合によって接続している。端子側端
部ボタン部８２は更に、リードの端子側端部の膨出部６
６とも金属接合よって接続している。従って各リード
は、電気的に連続した、一体の、金属接合によって接続
した端子側端部構造体を備えており、この端子側端部構
造体は、端子側端部の膨出部６６と、ボタン部８２と、
ビア・ライナ５６と、リング形状の端子４４とから成
り、絶縁シートを貫通してリードの端子側端部６６から
絶縁シートの上面まで延在している。このような端子側
構造体の各々が、リードの端子側端部６６をその位置に
しっかりと保持している。以上の工程に続いて上面レジ
スト５８を除去し、そして、端子即ちリング４４と、ビ
ア・ライナ５６と、リード６０とを含めた全ての金属製
の部材を無電解メッキによって薄い金の被覆層で覆う。
この金の被覆層の望ましい厚さは約 1ミクロンである。
無電解メッキによって形成したこの金層は、最下層の銅
層３８をエッチングしたことによって露出した側縁部及
び表面をも含めた、露出している全ての金属の表面及び
側縁部を被覆するものである。
【００３２】図１２に模式的に示した、金属材料が存在
していない透明領域８３のような基準マークも、その他
の構成部分を形成するために実行する以上のメッキ及び
エッチングの工程によって同時に形成するようにしてい
る。
【００３３】この方法では、以上が完了した時点で部品
が完成する。このとき、絶縁シート３４は依然として枠
体３２（図１）に止着されたままであり、張りつめられ
た状態に維持されている。このとき、絶縁シート３４
は、絶縁性のコネクタ・ボディを構成している。この部
品をこの状態のままで、ハンドリングしたり、出荷した
り、保管したりすることもできるが、この部品に直ぐに
マイクロエレクトロニクス素子に取付けてもよい。この
部品の夫々の構成部分の実際の寸法は、この部品を使用
するマイクロエレクトロニクス素子によって異なる。た
だし、現在広く採用されている接点ピッチの設定寸法に
対しては、以下の、表 に示した寸法を用いることがで
きる（寸法の単位は全てミクロンである）。
【表１】 表 Ｉ ピッチ（ＰX, ＰY） 1000 500 300 200 リング形状の端子４４の内径（ｄi） 100 100 75 50 端子の外径（ｄo） 250 250 150 150 最上層の銅層３６の厚さ 10 10 5 5 端子側端部の膨出部６６の直径 150 150 125 100 最下層の銅層３８の厚さ 15 10 5 5 先端側端部の膨出部６８の直径（Ｄtip） 100 100 75 50 長さ（Ｌl）（端子側端部の膨出部６６の中心 から先端側端部の膨出部６８の中心まで） 1000 750 500 300 帯状部７０の幅（ＷS） 35 25 20 15
【００３４】本発明の更に別の実施例にかかる取付方法
は、上述のようにして製造して完成した部品８４を、即
ち、枠体３２と、複数のリード及び端子を備えた絶縁シ
ート即ちコネクタ・ボディ３４とから成るものを、半導
体ウェーハ８６（図１１）に取付ける方法である。ウェ
ーハ８６は、独立した多数のチップ領域８８を含んでお
り、それらチップ領域８８は、その各々が、１つの半導
体チップを構成する幾つもの素子を含んでいる。それら
個々のチップ領域８８の１つ１つが、部品８４の複数の
領域４１（図１２）の１つ１つに対応している。ウェー
ハ８６は更に、非常に多くの接点９０を備えており、そ
れら接点９０はチップの上面９２に装備されている（図
１３）。この部品８４を、その絶縁シート３４の下面３
７を下向きにして、即ちチップの上面に臨ませて、ウェ
ーハ８６の上面に載置する。チップに係合する、多数の
孔を備えた真空保持台９４が、ウェーハ８６の下に配置
されており、ウェーハ８６は、それら多数の孔９６を介
して供給される負圧によってこの保持台９４に固定され
る。
【００３５】部品８４も同様にして、上部保持台９８に
係合保持される。上部保持台９８は透明板１０２を含ん
でおり、この透明板１０２は石英製とすることが好まし
く、この透明板１０２には、その周囲に金属製リング１
０３を嵌装してある。接続部品８４は、上部保持台９８
に気密状態で係合保持されており、そうするために、こ
の接続部品８４の円形の枠体３２とリング１０３との間
に、Ｏリング（図示せず）を介装してある。負圧は供給
口１００を介して、この接続部品８４と透明板１０２と
の間の空間へ供給され、それによって、この接続部品８
４の可撓性を有するシートが透明板１０２にしっかりと
係合保持される。
【００３６】接続部品８４とウェーハ８６とを、上部保
持台と下部保持台とに係合保持した状態で、接続部品８
４をウェーハ８６に対して位置合せする。それには、上
部保持台９８と下部保持台９４との一方もしくは両方
を、水平方向即ちＸ−Ｙ方向へ移動させ、また一方の保
持台を垂直軸心を中心として回転させることによって、
接続部品８４とウェーハ８６とが、相手に対して相対的
に、図１１に矢印θで示した方角方向へ揺動するように
する。これらの移動は、マイクロメータ・スクリュー式
の調節機構（図示せず）によって制御することができ
る。このプロセスを実行する際には、部品８４上に形成
してある基準マーク８３を観察することによって部品８
４のチップに対する相対的な位置を修正することができ
る。部品８４の絶縁フィルム３４が透明であるため、チ
ップ８８の表面を、透明板１０２とこの絶縁フィルム３
４とを通して観察することができる。従って、部品８４
の基準マーク８３及び相対位置と、チップ８８とを、観
察者が、或いはマシン・ビジョン・システムによって、
検出することができる。
【００３７】接続部品８４をウェーハ（即ちチップ）に
精密に位置合せすることによって、各リード６０の先端
側端部６８をウェーハ上の対応する正しい接点９０に位
置合せする。この精密な位置合せは、その部品がウェー
ハの略々全域を覆う比較的大きな部品である場合でも、
その部品の全域に亙って達成することができる。例え
ば、ウェーハ及び部品の直径は、約 10 〜 30cm である
こともある。このような広い面積の場合でも、その全域
に亙って、複数のリードの夫々の先端側端部を、必要な
精度をもって、複数の接点に位置合せすることができ
る。このような精密位置合せに寄与している幾つかの要
因が存在している。先ず、絶縁フィルム３４が、リード
形成プロセス及び位置合せプロセスの両方の全期間を通
して同一の枠体３２によって連続して緊張状態に保持さ
れているため、リードが正しい位置からずれることがな
い。また、リードの先端側端部６８が、リードの形成が
完了したときから位置合せプロセスが完了するまでの
間、ボタン部８０（図１０）によって常時、絶縁フィル
ムに止着されている。そのため、リードの先端側端部６
８が絶縁フィルムに対して相対的にずれることがない。
更に、枠体３２の熱膨張係数をウェーハの熱膨張係数に
近いものにしてあるため、位置合せプロセスの実行中に
温度が変動しても、また、後に説明するそれ以後のステ
ップの実行中に温度が変動しても、それによって絶縁フ
ィルムの位置がウェーハに対してずれるということがな
い。更に、基準マーク８３を形成するのに、接続部品８
４のその他の構成要素を形成するために行うエッチング
及びメッキのプロセスにおいて同時に形成するようにし
ているため、基準マーク８３がリードに対して精密に位
置合せされている。
【００３８】接続部品８４とウェーハ（即ちチップ）と
を精密に位置合せしたまま、上下の保持台を互いに接近
する方向へ移動させて、接続部品８４とウェーハとを重
ね合わせる。続いて、上部保持台の透明板１０２と接続
部品８４との間へ圧縮ガスを導入して、図１３に矢印で
示したように、その圧縮ガスをシート３４の上面に作用
させる。これによってシート３４は下方へ、即ちウェー
ハに近付く方向へ付勢され、そのため各リードの先端側
端部に被着してある接合材料７２が、それに位置合せさ
れている接点９０に押付けられる。接続部品８４ないし
ウェーハが平坦度を維持していない場合でも、この加圧
ガスの働きにより、不都合なほど大きな局所的応力を一
切かけることなく、接続部品８４（より詳しくは複数の
リードの夫々の先端側端部の接合材料７２）と、複数の
接点とを、ウェーハの表面の全域に亙って密着させるこ
とができる。
【００３９】こうして組付けたアセンブリを、そのガス
の圧力を維持したままで、スポット７２の接合材料を活
性化させるのに十分な温度にまで加熱し、それによっ
て、リードの先端側端部とウェーハ８６の接点９０との
間に、金属接合によって接続したボンド部１０４（図１
４）が形成されるようにする。この加熱工程では、アセ
ンブリを約 240℃の温度に約 150秒間維持することが好
ましい。各スポット７２に存在するスズは、その周囲に
存在する、接点９０並びにリードそれ自体に含まれてい
る金との間で相互拡散を生じて、液体層を形成する。こ
の液体層が更に、接点パッド９０及びリードの先端側端
部６８から金を溶出させる。金の成分比が上昇するにつ
れて、この組成物の凝固点温度が上昇する。そして、つ
いにはそのボンド部が凝固する。このボンディング・プ
ロセスに続いてアニーリング・プロセスを実行する。ア
ニーリング・プロセスでは、金とスズとの間の相互拡散
を実質的に許容するのに十分な温度に維持し、一般的に
は約 180℃の温度に約 10 分間維持する。これによっ
て、ボンド部の金の含有量を更に高め、ボンド部を更に
強化する。このプロセスの全期間を通して、リードの先
端側端部６８はボタン部８０を介して絶縁シート３４の
下面３７に接続した状態に維持されている。そのため、
リードの先端側端部６８が、このボンディング・プロセ
スの実行中に本来の位置からずれてしまうということが
ない。
【００４０】このボンディング・プロセスの実行中にウ
ェーハ８６及び接続部品８４が加熱される際に、絶縁シ
ート３４及び電位面層４８は、ウェーハの膨張率よりも
大きな膨張率で膨張しようとする。しかしながらそれら
絶縁シート及び電位面層は、枠体３２によって張力を加
えられた状態に維持されているため、それら絶縁シート
及び電位面層の熱膨張は、結局、その張力による引張応
力を緩和するにとどまる。それら絶縁シート３４及び電
位面層４８上に形成されている構成要素の実際の移動量
は、枠体３２の熱膨張量に略々等しい。しかも枠体３２
はウェーハ８６の熱膨張係数と略々等しい熱膨張係数を
持つようにしてある。そのため接続部品８４の構成要素
は、加熱プロセスの実行中も、ウェーハの構成要素に対
して位置合せされた状態に維持されている。
【００４１】このプロセスの、以上が完了した段階で
は、図１４に示した状態になり、このとき各リード６０
は、その先端側端部６６が、端子構造体６６、８２、５
６及び４４によって、このアセンブリの第１要素である
絶縁シート３４にしっかりと接合されている。各リード
は更に、その第２端である先端側端部６８が、このアセ
ンブリの第２要素であるウェーハ８６にしっかりと接合
されている。各リードの先端側端部６８は、そのリード
の端子側端部６６から、シート３４の下面３７に平行な
第１水平方向に、即ち図１４に示した左側から右側への
方向Ｄ1 にオフセットしている。これと同じ方向をリー
ドの底面図（図８）にも図示した。Ｄ1 はこの接続部品
の全域において同一の方向である。即ち、どのリードの
先端側端部も、そのリードの端子側端部から同一方向へ
オフセットしている。
【００４２】このプロセスの続く次の段階では、保持台
９８を除去してその代わりに金属製の真空保持台１０５
を装着し、この保持台１０５には幾つもの孔１０７が貫
通形成されている。ここでも、保持台１０５と保持台９
４とに負圧を供給して、絶縁シート３４を備えた接続部
品８４と、ウェーハ８６とを、それら保持台にしっかり
と保持する。続いて、それら保持台の一方もしくは両方
を移動させることによって、それら保持台が相手に対し
て相対的に移動するようにし、それによって、保持台９
４を、従ってチップ（第２要素）８６を、垂直方向に、
保持台１０５から、従って、絶縁シート（第１要素）３
４から、離れる方向へ移動させ、即ち、矢印Ｖ1 で示し
た方向へ移動させる。このとき同時に、保持台９４及び
ウェーハ（第２要素）８６を、保持台１０５及び絶縁シ
ート（第１要素）３４に対して相対的に水平方向Ｄ2
へ、即ち図１５における左側へ移動させる。別の言い方
をするならば、第２要素（ウェーハ）８６、接点９０、
及び接点９０に接合されたリードの先端側端部６８の移
動の水平方向成分が、第１方向（最初のオフセット方
向）Ｄ1 とは逆向きの第２方向Ｄ2 になるようにする。
従って、第２要素８６及びリードの先端側端部６８が、
第１要素（絶縁シート）３４に対して相対的に、またリ
ードの端子側端部６６に対して相対的に、円弧形経路Ａ
2 を描くようにするのである。垂直方向の移動量は、一
般的には約 100〜 500ミクロンとし、水平方向の移動量
は、垂直方向の移動量と略々等しくする。
【００４３】これと同じ移動を、第２要素（ウェーハ）
８６及びリードの先端側端部６８に対する第１要素（絶
縁シート）３４及びリードの端子側端部６６の相対的な
移動を記述する形に言い換えることも可能である。その
ように基準の枠組みを変更した場合には、第１要素を第
２要素に対して相対的に、水平方向には最初のオフセッ
ト方向Ｄ1 へ移動させ、またそれと同時に、垂直方向に
は第２要素から離れる方向へ移動させ、それによって第
１要素が第２要素に対して相対的に円弧形経路Ａ1 を描
くようにすればよい。ただし、どのような言い方をする
にせよ、２つの要素の相対移動による最終的な効果とし
て、各リードの先端側端部６８が、水平方向にはそのリ
ードの端子側端部６６へ近付く方向へ移動し、且つ、垂
直方向にはそのリードの端子側端部６６から離れる方向
へ移動することになり、これによって各リードが、図１
５に示したように、垂直方向に高さを有する、略々Ｓ字
形に屈曲した構造体に成形される。
【００４４】このＳ字形のリードは、最初にリード６０
を構成していたときのリボン部即ち帯状部７０の上面及
び下面に対して垂直な方向に屈曲されている。換言すれ
ば、帯状部（リボン部）７０の屈曲は、このリボン部の
主面に対して、即ち、このリボン部の当初の上面及び下
面に対して垂直な方向になっている。更に、図１５に示
すように各々のＳ字形構造体は、そのリードの端子側端
部６６に近接した位置に、従って第１要素、即ちコネク
タ・ボディ３４に近接した位置に、第１屈曲部１１１を
有し、そのリードの先端側端部６８に近接した位置に、
従って、接点９０及び第２要素（ウェーハ）８６に近接
した位置に、第２屈曲部１１３を有する。屈曲部１１３
は、屈曲部１１１とは逆向きに屈曲している。リードの
うちの、先端側端部６６を構成している部分と、端子側
端部６８を構成している部分とは、略々、それらの当初
の延在方向を維持しており、そのため、リードの当初の
上面及び下面、即ち主面は、それらの部分の領域では、
夫々上方と下方とを向いたままである。図１５には１本
のリードだけしか示していないが、このリード成形プロ
セスにおいては、全てのリードが同時に成形される。従
って、全てのリードが同じＳ字形の屈曲を呈し、しか
も、全てのＳ字リードが、互いに平行に、同一の向きに
延在する。
【００４５】このリード形成プロセスの実行中に、リー
ドの先端側端部６８は絶縁シートの底面３７から引き離
される。銅製のボタン部８０は容易に分離する。全ての
リードを変形させるために必要な力は、絶縁シート３４
の下面３７とウェーハ８６の上面９２との間に存在する
大気圧から加わる力である。各リードを屈曲させるため
に必要な力は、リードの実際の寸法によって異なるが、
必要な力の推定値の合理的な値は、リード１本につき約
2g である。大気圧から得られる力は、単に、標準大気
圧と、ウェーハないし接続部品の面積との積で与えられ
る。大気圧から得られる力が不充分であるときには、ワ
ックス等の一時的な接着剤を用いてウェーハ８６及び絶
縁シート３４を夫々の保持台に一時的に接着すればよ
い。或いは別法として、保持台の外周をガスケットで密
封可能にし、大気圧を超えるガス等の流体の圧力を絶縁
シート３４とウェーハ８６との間に導入して、それら要
素を夫々の保持台に係合させる力を増大させ、それによ
ってリードを屈曲させるために利用できる力を増大させ
るという方法もある。
【００４６】リード成形ステップに続いて、絶縁シート
３４とウェーハ８６とが夫々の移動後の位置にある状態
で、しかもそれらが依然として保持台１０５と保持台９
４とに係合保持されている状態で、流動性及び硬化性を
有する絶縁材料１０８を絶縁シート３４とウェーハ８６
との間に注入する。コネクタ・ボディである絶縁シート
３４の下面３７は、ビア・ライナ５６等の端子構造体に
よって塞がれている孔以外には実質的に孔を持たない。
そのため、この流動性絶縁材料は、コネクタ・ボディで
ある絶縁シート３４とウェーハ８６との間に閉じ込めら
れ、絶縁シート３４の上面に設けられている端子の構成
要素４４を覆ってしまうことはない。この流動性絶縁材
料には、未硬化状態においては粘性が非常に小さくしか
も絶縁シートの材料及びウェーハの材料に対する良好な
濡れ性を有するものを用いることが好ましく、そうすれ
ば、この流動性絶縁材料が、絶縁シートとウェーハとの
間の全ての空間を効果的に充填して、容易に全てのリー
ド６０の間に入り込む。絶縁材料１０８としては、硬化
後にエラストマー等の変形容易な材料を形成するものを
選択する。適当な流動性絶縁材料の例は、米国、ミシガ
ン州、Midland に所在の Dow Corning社が、「DOW 577
SILICONE」という商品名で販売している硬化性シリコー
ンや、Shin-Etsu Silicones of America社が出している
その他の硬化性シリコーンである。この流動性絶縁材料
を充填するには、外から圧力を加えて注入するという方
法を用いてもよく、或いは、外から圧力を加えずに毛管
現象のみによって空間が充填されるのを待つという方法
もある。流動性絶縁材料を注入したならば、それをそこ
で硬化させる。流動性絶縁材料の組成によって、室温で
自然に硬化するものもあれば、加熱を必要とするものも
あり、また放射エネルギの照射を必要とするものもあ
る。上に例示したシリコーン材料の典型的な硬化サイク
ルは、約 160℃で、約 20 分を必要とするというもので
ある。
【００４７】硬化したならば、その時点でこのアセンブ
リは、最上層の絶縁シート３４と、変形容易な絶縁層１
０８と、ウェーハ８６とを含み、更に、リード６０によ
って接点９０に接続した端子４４を備えたものとなって
おり、このアセンブリを保持台から取外す。続いて、絶
縁シート３４の上面に形成された連続層である電位面層
４８を、複数の端子４４のところだけに夫々に開口を残
して、その他の部分をはんだを遮るための一般的なはん
だマスク層１１０で覆う。続いて、一般的なフリップチ
ップ・ボンディング法に採用されているのと同様のはん
だボール付着法を用いて、端子４４にはんだボール１１
６を付着させる。はんだボール１１６の各々は、好まし
くは銅または銅合金で形成した球形のコア１１２と、鉛
−スズはんだ等のはんだの被覆層１１４とから成るもの
である。例えば、それらはんだボールは、直径 200ミク
ロンの球形のコア１１２に、63％鉛−37％スズのはんだ
の層１１４を 50 ミクロンの厚さに被覆したものとする
ことができる。複数の端子４４の配列パターンに対応し
たパターンで配列した複数の孔を有するモリブデン・シ
ート（図示せず）を、それら複数の端子４４に位置合せ
して載置し、このモリブデン・シートの夫々の孔の中に
はんだボールを入れる。これによって各々のはんだボー
ルが１つずつの端子４４に位置合せされ、この後に、適
当なフラックスを塗布する。このアセンブリの全体を、
はんだを溶融させるのに十分な温度である例えば約 200
℃にまで加熱し、その温度に約 40 秒間維持する。はん
だが流動して、図１７に示したように端子４４に接合す
る。この後、はんだ付けに使用したフラックスをアセン
ブリからきれいに除去する。
【００４８】このはんだ付け工程に続いて、カットソー
を使用して、絶縁シート３４の様々な領域の間の境界線
４３（図１２）に沿って、ウェーハ８６と、絶縁シート
３４と、可撓性絶縁層１０８とを同時に切断する。境界
線４３は、ウェーハ８６を構成している複数のチップ８
８どうしを区画する線と位置が揃っている。そのためこ
の切断工程によって、図１８に示したような個別のユニ
ットが得られ、それらユニットの各々は、絶縁シート３
４の１つの領域４１と、絶縁層１０８の一部分と、ウェ
ーハ８６のうちの１個のチップ８８とを含んでいる。各
々の領域の複数のはんだボール付の端子４４、１１６
は、格子状に配列しており、その格子のピッチはチップ
上の複数の接点のピッチと実質的に等しい。この１個の
ユニット全体の、水平面内における表面積は、１個のチ
ップの水平面内における表面積と同じ広さでしかない。
この後、各ユニットを個別にテストすることができ、そ
れには、例えば、テスト・フィクスチャと１個のユニッ
トとを互いに押付けることによって、その１個のユニッ
ト全体の、複数のはんだボール付の端子を、そのテスト
・フィクスチャの複数の一時的接点即ちプローブに同時
に接触させるようにすればよい。絶縁材料１０８の変形
容易性と絶縁シート３４の可撓性とによって、テスト・
フィクスチャへの同時接触が高い信頼性で行えるように
なっている。一般に「バーン・イン」と呼ばれている長
期テスト操作にも同じ手順を採用することができる。
【００４９】ユニットのテストを終了した後に、また必
要とあらば更にバーン・インを行った後に、そのユニッ
トを、回路板やチップ・パッケージ等の基板上に恒久的
に搭載することができ、それには、はんだボールを基板
上の接点パッドに接触させ、アセンブリを加熱してはん
だをリフローさせればよい。このはんだ付けの方法それ
自体は、フリップチップ法や表面搭載法を用いた搭載工
程におけるはんだ付け方法と同様のものでよい。例え
ば、表面搭載法において広く行われているようにユニッ
ト上のはんだボールの各々を、フラックス中にはんだ粒
子を分散させたはんだペーストで形成したパッドの上に
載置するという方法などがある。このユニットは、もと
のチップと同程度の大きさしかないコンパクトなもので
あるため、他のチップに非常に近接させて搭載すること
ができ、そのため、非常にコンパクトな回路アセンブリ
を形成することができる。搭載した後にも、このユニッ
トは動作に関する大きな利点を提供する。即ち、可撓性
を有するリード６０と、可撓性を有する絶縁シート３４
と、可撓性を有し変形容易な絶縁材料１０８とを使用し
ているため、各々の端子４４とその端子に付着したはん
だボール１１６とが、チップ上の対応した接点９０に対
して相対的に移動することができる。この可撓性のため
に、チップと、そのチップを搭載した回路板ないし基板
との間の、熱膨張量ないし熱収縮量の差を許容すること
ができ、はんだ接合部に大きな応力を作用させずに済
む。
【００５０】本発明の更に別の実施例にかかる接続部品
として、以上に説明したものと類似した構成を有する
が、ただし、補強シート５７（図１９）を備えたものが
あり、この補強シート５７は絶縁シート３４の上面を覆
っており、従って、この絶縁シート３４の上面に備えら
れている端子４４’及び電位面層４８’を覆っている。
この補強層５７は、絶縁シート３４の上面の全域に亙っ
て延展している。絶縁シート３４と補強層５７とは、そ
れら両方を、図１を参照して先に説明したリング形状の
枠体３２と同様のリング形状の枠体（図示せず）に止着
するようにすることが望ましい。補強層５７の装着は、
端子４４や、電位面層４８’や、それらに付随するビア
及びビア・ライナ等の上面に備える構成要素を形成した
後に行うことが望ましい。補強層５７を装着するには、
例えば、剥離可能な粘着剤を用いて、絶縁シート、及び
絶縁シート上のその他の構造体に貼着すればよい。絶縁
シートの下面３７’に設けるリード６０’、及びそれに
付属する構成要素に関しては、それらを形成する前に補
強層を装着するようにしてもよい。補強層は、ウェーハ
の熱膨張係数と等しい熱膨張係数を有するものとするこ
とが好ましい。ウェーハがシリコン製であれば、モリブ
デンが、この補強シートの好ましい材料の１つとなる。
補強層は、比較的薄いシート即ち箔の形態のものとする
ことが望ましく、その厚さは、約 25 ミクロンと約 250
ミクロンとの間とすることが好ましい。接続部品をウェ
ーハに取付ける取付工程の実行中は、この補強層に流体
圧を作用させおき、それによって、この補強層を介して
絶縁シート３４’に流体圧が作用した状態を維持してお
く。この補強層は、絶縁シートの伸張及び変形に抵抗
し、それによって、リードの先端側端部とウェーハ上の
接点とが精密に位置合わせされた状態を維持するのを助
ける。この補強層には更に、絶縁シートに基準マークを
形成してある位置に対応した位置に開口（図示せず）を
形成し、その開口を通して基準マークを観察できるよう
にしておいてもよい。ウェーハへの取付が完了した後に
はこの補強層を除去する。それには、不活性化加熱処理
を施して、粘着剤を不活性化させるようにする。この方
法の変更例として、この補強層を、絶縁層の内部に埋め
込んだ恒久層として装備するという方法もある。そのよ
うな恒久層とする場合には、その恒久層の、複数の端子
に対応した位置に、夫々に開口を形成して、それら開口
を通してビアが貫通延在するようにしておく。
【００５１】本発明の更に別の変更例として、接続部材
を、より少ない数の領域を備えたものとして製作し、ウ
ェーハの一部分のみに適用するということも可能であ
る。更に、接続部材とボンディングする前にウェーハを
切断して個々のチップに切り分けておくという方法もあ
る。この場合には、リードの先端側端部をボンディング
する工程をチップ１個ずつに対して実行することにな
る。このような構成では、接続部品を製作する際に、各
々がチップ１個分の大きさの領域の絶縁シートを有し、
また各々がチップ１個に対する接続を行うのに必要なリ
ードを備えた、個別のユニットとして製作すればよい。
このような個別の接続部品は、互いに完全に切り離して
もよく、或いは、半ば連続したテープまたはシートの形
で提供して、複数の個別のチップに対して連続して次々
とボンディングするのに適するようにしてもよい。この
種の構成を採用する場合には、ボンディングの完了後
に、個別のチップと絶縁フィルムの個別の部分とを、先
に説明したのと同様に、相手に対して相対的に移動させ
てリードの成形を行う。ウェーハの全体を同時に処理す
る場合には、それによって、処理の経済性と簡明度とが
非常に優れたものとなる。例えば、一度の切断で、絶縁
シートとウェーハとを共に切断してユニットを形成する
ことができる。これに対して、チップ１個分の大きさの
ユニットを対象とした処理や、少数のチップしか含まな
いユニットを対象とした処理では、リードの先端側端部
とチップ上の接点との位置揃えが容易であり、また、プ
ロセスの実行中に障害が発生したときのロスを大幅に低
減することができる。
【００５２】本発明にかかる更に別の変更例は、半導体
ウェーハないしチップ以外のその他のマイクロエレクト
ロニクス部品を接続部品に取付けられるようにし、それ
を利用して、リード成形プロセスを実行できるようにし
たものである。例えば、接点を備えた回路板またはモジ
ュールを、上で説明したウェーハやチップの場合と実質
的に同じ方法で接続部品に取付けることができる。
【００５３】更に別の変更例にかかる接続部品を図２０
に示した。この変更例にかかる構造は絶縁シート１３４
を含んでおり、この絶縁シート１３４の上面１３５に複
数の端子１４４を備えている。リード１６０は、細長い
帯状構造部１７０を含んでおり、この帯状構造部１７０
は絶縁シートの下面１３７の下側を延在している。各リ
ードは、端子側端部構造体を備えた端子側端部１６６を
備えており、この端子側端部構造体は、絶縁シート１３
４を貫通して、その下面から上面まで延在しており、対
応する端子１４４に連なっている。以上の要素は、図１
〜図１９を参照して上で説明したものと同様のものとす
ることができる。例えば、各々のリードの帯状部１７０
は、絶縁シートとの間に間隙を保ち、端子側端部構造体
と、リードの先端側端部１６８の点状接触部とでだけ、
絶縁シートに接続しているようにすることができる。
【００５４】図２０の接続部品は更に位置決めシート１
８０を含んでおり、この位置決めシートはスチレンの重
合体や共重合体等の溶解性のシート状の材料で形成され
ている。各々のリードは先端構造体１８１を備えてお
り、この先端構造体１８１は、ブラインド・ビア等であ
り、位置決めシート１８０を貫通して延在しており、そ
の先端が外側へ広がった頭部を形成している。この先端
の頭部は位置決めシート１８０の下面１８２の側に存在
しており、換言すれば、位置決めシート１８０の、リー
ドが存在する側とは反対側、即ち絶縁シートである最上
層シート１３４が存在する側とは反対側に存在してい
る。この場合も、図２０に示した変形前の初期状態で
は、各リードの先端側端部１６８は当該リードの端子側
端部１６１から、第１水平方向Ｄ1 へオフセットしてい
る。
【００５５】成形プロセスにおいては、絶縁シート１３
４と位置決めシート１８０とを、夫々保持台１９８と保
持台１９９とに係合させる。それら保持台を、それらが
相手に対して相対的に移動するように移動させ、それに
よって保持台１９９及び位置決めシート１８０を（従っ
てリードの先端側端部１６８を）、絶縁シート１３４及
びリードの端子側端部１６６に対して相対的に円弧形に
移動させて、図２１に示した位置まで移動させる。位置
決めシート１８０を（従ってリードの先端側端部を１６
８を）、リードの端子側端部に対して相対的に、第１方
向Ｄ1 とは逆向きの第２水平方向へ移動させると共に、
絶縁シート１３４及び端子側端部１６６から離れる方向
である垂直下方へも移動させる。ここでも、各々のリー
ドの先端側端部は、水平方向にはそのリードの端子側端
部へ近付く方向へ移動させるが、垂直方向にはそのリー
ドの端子側端部から離れる方向へ移動させるようにし、
これによって、リードが変形されて、垂直方向に高さを
持つＳ字形に屈曲した状態になる。ここでも、全てのＳ
字形リードは、そのリードを構成しているリボンの主面
に対して垂直な方向に屈曲されている。更に、それらＳ
字形リードは、互いに平行に延在している。
【００５６】この工程に続いて、流動性及び硬化性を有
する絶縁材料１１８を、絶縁シート１３４と位置決めシ
ート１８０との間へ導入し、先に説明したものと実質的
に同様にして硬化させ、硬化が完了したならば、この接
続部品を保持台から取外す。続いて、図２２に示したよ
うに、位置決めシート１８０を除去して（溶剤を作用さ
せて除去することが好ましい）絶縁支持層１１８の下面
１１９を露出させる。この状態においては、絶縁支持層
１１８が、複数のリード１６０を囲繞して支持してい
る。各々のリードの先端構造体１８１は、絶縁支持層の
下面に露出している。先端構造体１８１に導電性接合材
料１７０を付着させ、絶縁支持層１１８の下面１１９の
全面に絶縁性接着剤１７３を塗布する。この絶縁性接着
剤には、例えば、いわゆる瞬間硬化接着剤で、その活性
化温度が、室温よりは高いが、このアセンブリのその他
の構成要素を損傷させるおそれのある温度よりは低いも
のを用いる。適当な無溶剤形の瞬間硬化接着剤の一例を
挙げるなら、米国、カリフォルニア州、 Rancho Doming
uez に所在の Ablestick Electronics Materials andAd
hesives 社が 「ABLEBOND 967-3」という商品名で販売
しているものがある。導電性接合材料１７０には、先に
説明した共晶合金形接合材料を用いることができ、また
更に、酸化を防止するために薄い金の層を形成するよう
にしてもよい。以上が完了した時点で、この接続部品は
使用可能な状態になる。
【００５７】使用法について説明すると、絶縁支持層の
下面１１９を、半導体チップ、ウェーハ、或いはその他
のマイクロエレクトロニクス素子２０２の接点装備面２
００に重ね合わせて、複数のリードの夫々の先端側端部
１６８を（従って先端構造体１８１及び導電性接合材料
１７０を）、複数の接点２０４に位置合わせし、続い
て、そのように組合せたアセンブリを加熱及び加圧し、
その加圧によって絶縁支持層１１８の下面１１９を接点
装備面２００に接触させて、複数のリードの夫々の先端
側端部を複数の接点に接触させる。この状態の下で、接
着剤１７３が、絶縁支持層１１８とマイクロエレクトロ
ニクス素子２０２との間の無空隙の境界面を形成し、ま
た複数のリードとマイクロエレクトロニクス素子の複数
の接点との間に、導電性接合材料が金属接合によって接
続したボンド部を形成して、それらを電気的接続を形成
し、これによって、複数の端子１４４が複数の接点に接
続される。こうして出来上がったアセンブリは、回路板
やその他の基板の上に、先に説明したアセンブリと同様
にして搭載することができ、それによって同様の利点が
得られる。ここでも、この接続部品を大きな部品として
製作し、１枚のウェーハの全てのチップに同時に取付け
た後に、そのウェーハからチップを切り出すと共に絶縁
シートの夫々の部分を互いに切り離すことによって、個
々のユニットを形成することができる。また別法とし
て、この接続部品をチップ１個の大きさに製作し、ウェ
ーハからチップを切り出した後に、チップ１個ずつにそ
の接続部品を取付けるようにすることも可能である。
【００５８】更に別の変更例として、位置決めシート１
８０を最終的に完成した接続部品の一部としてそのまま
残すようにしてもよい。この場合には位置決めシート１
８０を、最上層シート１３４に使用する材料と同様の可
撓性を有する絶縁材料で形成することが好ましい。位置
決めシート１８０には、その下面に接着剤の被覆層を形
成して、位置決めシートとチップ等のマイクロエレクト
ロニクス素子との間の無空隙の境界面の形成を助けるよ
うにしてもよい。更に別の変更例として、リードの端子
側端部を担持している第１要素それ自体を、剛性を有す
る厚い基板で形成し、リードの端子側端部に内部導体を
接続するようにしてもよい。この種の構成においては、
マイクロエレクトロニクス素子であるチップを直接、リ
ードを介して基板に接続し、リードフレーミング成形工
程では、そのマイクロエレクトロニクス素子をその基板
に対して相対的に移動させるようにする。以上に説明し
た構成及び方法においては、絶縁シートであるコネクタ
・ボディと、チップないしマイクロエレクトロニクス素
子との間に、変形可能層を形成するために使用していた
流動性の絶縁材料を省略することができる。これによっ
て、絶縁シートであるコネクタ・ボディが、チップない
しマイクロエレクトロニクス素子の上方に、リード自体
によって弾性支持されるようになる。
【００５９】更に別の変更例として、リードの先端側端
部を移動させるための第２要素を、一時的にリードの先
端側端部に係合ないし接合するようにした、保持台に類
似した構造のツールとすることも可能である。リード移
動（成形）工程が終了したならば、そのツールをリード
の先端側端部から取外せばよい。
【００６０】この接続部品に備えられている端子を基板
に接続する方法は、必ずしもはんだ付け法に限られるも
のではない。その他の方法を用いることも可能であり、
例えば、共晶合金形接合法、拡散形接合法、或いは物理
的に端子を接点に接触した状態に維持する方法や、ソケ
ット部材等を用いる方法も可能である。端子の形態は、
それら方法に適合する形態に変更すればよい。共晶合金
形接合材料としては、好適な材料である金−スズの組成
物以外にも、様々な材料を用いることができる。例えば
金は、ゲルマニウム、シリコン、スズ、或いはそれらを
組合せた組成物との間で共晶合金組成物を形成すること
ができる。リードの先端側端部をウェーハないしその他
のマイクロエレクトロニクス部品の接点に取付けるため
に採用することのできる方法には、共晶合金形接合法以
外にも、例えば、液相の形成を伴わない拡散形接合法
や、はんだ付けによる方法、或いは金属を分散させたポ
リマー組成物を使用する方法等がある。接合材料を付着
させるために採用することのできる方法には、メッキ法
以外にも、例えば、リードの先端側端部を浸漬する浸漬
法、シルクスクリーンを使用した印刷法、それに、ペー
ストを塗布する方法等がある。導電性接合材料を付着さ
せる箇所を、リードの先端側端部ではなく、マイクロエ
レクトロニクス素子の接点にするということも可能であ
る。別法として、特に接合材料を必要としないボンディ
ング法を採用することもできる。その種のボンディング
法の具体例としては、リードの先端側端部を接点へ加熱
音波接合または加熱圧着接合する方法がある。リードの
材料としては、金以外にも、銀、銅、真鍮等を使用する
ことができる。端子、導電層、及びビア・ライナの材料
としては、銅及びニッケル以外にも様々な金属材料を使
用することができる。
【００６１】図２３に示したように、各リード２６０
を、その端子側端部２６６が、絶縁シートであるコネク
タ・ボディ（図示せず）から上方へ突出した端子構造体
２５６に接続しており、また、その先端側端部２６８
に、この先端側端部を接点に接合するための接合材料２
７２またはその他の適当な備えを施したものとすること
も可能である。これら構成要素は、先に説明した構造に
おける対応した構成要素と類似のものとすることができ
る。図２３の構造は、リードの先端側端部２６８と端子
側端部２６６とを接続している屈曲した帯状部２７０を
含んでいる。初期状態である、図２３に実線で描いたリ
ードの未変形状態においては、先端側端部、端子側端
部、及び帯状部２７０の全てが実質的に同一平面上にあ
って、コネクタ・ボディの下面に接触して或いは近接し
て位置している。この状態から、先端側端部２６８を、
ウェーハやチップ等のマイクロエレクトロニクス素子に
備えられている接点にボンディングし、それには、図１
３〜図１５を参照して説明したのと同様の接続プロセス
を実行すればよい。
【００６２】ボンディングが完了したならば、続いて、
そのマイクロエレクトロニクス素子を、コネクタ・ボデ
ィである絶縁シートに対して相対的に（従ってリードの
端子側端部２６６に対して相対的に）垂直方向下方へ直
線的に移動させる。これによって、端子側端部２６８
は、垂直下方へ、即ち第１要素（絶縁シート）から離れ
る方向へ同様の一方向性の移動をすることになる。この
相対移動の方向を図２３には矢印Ｖ1'で示した。リード
の先端側端部のこの下方への移動によって、初期状態で
は屈曲していた帯状部２７０が、破線２７０’で模式的
に示したように、直線に近付けられる。従って、この移
動の完了後には、リードは、先に説明したＳ字形リード
よりも直線に近くなっている。ただし、この移動プロセ
スの実行中に、リードが完全には真っ直ぐにならないよ
うにすることが、従って、リードが先端側端部及び端子
側端部を絶縁シート及びマイクロエレクトロニクス素子
から引っ張ることがないようにすることが好ましい。初
期状態で屈曲している帯状部を備えたリードを用いる方
法には、更に、図１５を参照して先に説明した、複合移
動を組込むこともできる。そうした場合には、その相対
的移動が、第２要素及び先端側端部２６８を端子側端部
２６６へ近付ける水平方向Ｄ2'への移動を含んでいるな
らば、予め屈曲した帯状部２７０を備えているために、
その屈曲した帯状部２７０を屈曲形状２７０”にするこ
とができる。
【００６３】このように初期状態で屈曲した複数のリー
ドを、コネクタ・ボディである絶縁シート上に配列する
際の配列の仕方は、様々なものとすることができる。例
えば各々の屈曲リードを、その端子側端部３６６と先端
側端部３６８との間の帯状部３７０が、その初期状態で
ある未変形の状態において、既にＳ字形をなして、コネ
クタ・ボディである絶縁シートの下面３３７（図２４）
に沿って延在しているものとすることができる。また複
数のＳ字形リード構造体の並べ方は、図２４に示したよ
うに、それらリードの端子側端部３６６を１本の列に沿
わせて配列し、それらリードの先端側端部３６８を同様
に、ただし端子側端部の列からオフセットした別の１本
の列に沿わせて配列して、それらリードを半ば重なり合
った形に並べるという方法がある。別法として、屈曲リ
ードを、そのリードの端子側端部３８２と先端側端部３
８４との間に屈曲部を１箇所だけ備えた略々Ｕ字形の構
造体３８０とする方法もある。更に、幾つもの屈曲部を
備えた構造体とすることも可能である。
【００６４】図２６の接続部品では、各リードの先端側
端部４６８をその位置に保持するために、例えばボタン
部のような、この先端側端部の下側に備えた接続構造体
を使用してはいない。その代わりに各リードの先端側端
部４６８が、それに隣接しているリードの端子側端部４
６６に、破断容易要素４７１を介して接続している。こ
の破断容易要素４７１によって、各々の先端側端部４６
８をコネクタ・ボディである絶縁シートの下面４３７に
隣接した位置に保持しているのである。破断容易要素４
７１は、リードそれ自体を構成している帯状部４７０に
連続した部分として形成することができ、即ち、この帯
状部４７０の両側からこの帯状部に切り込んだ一対のＶ
字形切欠部４７３で形成することができる。取付プロセ
スにおいては、リードの先端側端部４６８を、チップ等
のマイクロエレクトロニクス素子の接点にボンディング
し、このボンディングは先に説明したのと同様の方法で
行えばよく、例えば、先端側端部４６８に付着させた導
電性接合材料４７２を活性化させる等の方法を用いるこ
とができる。ボンディングが完了したならば、先に説明
したのと同様の方法で、マイクロエレクトロニクス素子
をコネクタ・ボディである絶縁シートに対して相対的に
移動させて、各リードの先端側端部４６８が垂直方向に
はコネクタ・ボディから離れる方向へ、即ち、そのリー
ドの端子側端部４６６から離れる方向へ移動し、また、
水平方向にはそのリードの端子側端部４６６へ近付く方
向へ移動するようにする。この移動の動作によって、破
断容易要素４７１が破断して、各リードの先端側端部が
それに隣接しているリードの端子側端部との結合から解
放される。破断容易リードの幾つかの形態が、例えば、
1994年2月3日発行のＰＣＴ公報第 WO9403036号（出願第
US93/06930号）に開示されている。尚、このＰＣＴ公報
の開示のうち、リードの破断容易構造を記載している部
分を、この言及をもって本開示に組込むものとする。
【００６５】図２７の接続部品では、各リードの先端側
端部５６８には膨出部を設けておらず、この先端側端部
５６８は、そのリードを形成している帯状部５７０の連
続した一部を構成している。ここでも、各リードの先端
側端部５６８はそれに隣接しているリードの端子側端部
５６６に、破断容易部５７１を介して接続している。こ
の接続部品では、絶縁シートであるコネクタ・ボディ５
３４が、リードの端子側端部５６８に位置合せされた孔
５６９を備えている。図２８に示したように、この接続
部品に関して実行するボンディング手順においては、ボ
ンディング・ツール５９３が使用される。絶縁シートで
あるコネクタ・ボディ５３４と、それに設けられている
複数のリードとを、マイクロエレクトロニクス素子であ
るチップ５８６の複数の接点５９４に位置合せした後
に、ボンディング・ツール５９３を孔５６９の中へ降ろ
して各リードの先端側端部５６８に次々と押付けて行
き、それら先端側端部を夫々の接点にボンディングして
行く。このボンディングが完了したならば、マイクロエ
レクトロニクス素子であるチップ５８６を、絶縁シート
であるコネクタ・ボディ５３４に対して相対的に、先に
説明したのと同様に移動させる。ここでも、この移動に
よって、各リードの先端側端部５６８とそれに隣接して
いるリードの端子側端部５６６との間の破断容易部５７
１が破断して、先端側端部５６８が解放され、それによ
ってリードを、絶縁シートであるコネクタ・ボディ５３
４から離れる方向へ先に説明したのと同様にして屈曲さ
せることができるようになる。この移動工程の実行前ま
たは完了後に孔５６９を塞ぐようにしてもよく、それに
は、例えば、絶縁層の上面に更に別のフィルムないしシ
ートを貼着すればよい。
【００６６】図２９に示したように、ウェーハやチップ
等のマイクロエレクトロニクス素子６８６それ自体に、
そのチップないしウェーハ等の接点装備面６９２に沿っ
て延在する、或いはその上方に延在する複数のリード６
６０を装備するということも可能である。ある。この場
合、各リードの固定端部である端子側端部６６６を、そ
のチップないしウェーハ等の接点６９４に、従って、そ
のチップないしウェーハ等の内部回路（参照番号６９５
で模式的に示した）に、恒久的に接続してもよい。各リ
ードの先端側端部６６８は、そのチップないしウェーハ
等の上面に、例えば先に説明したのと同様に弱い力で粘
着する小さなボタン部６８０を介して、容易に取り外せ
る状態で止着しておくようにすればよい。先端側端部に
接合材料６７２を付着させておくようにすることも任意
である。これらの構造は、先に説明したリード構造体と
実質的に同様の方法で製作することができる。チップの
接点装備面６９２には、リード成形工程の実行中にチッ
プ自体を保護するための、ポリイミド等の絶縁材料の被
覆層６９３をコートしておくのもよい。この被覆層６９
３は、完成したアセンブリにそのまま残っていても構わ
ない。図２９の複数のリードを装備したチップないしウ
ェーハは、下面６３７に複数の端子６４４を装備したコ
ネクタ・ボディ６３４に取付けることができる。それら
端子６４４の各々は内部回路の素子ないし導体６４５に
接続している。更にそれら端子６４４の各々が、コネク
タ・ボディの上面に備えられている構造体６４６に接続
されている構成とすることもできる。構造体６４６は、
例えば先に説明したようなはんだボール・プロセスによ
って、外部の基板に接続できるようにしたものである。
ボンディング・プロセスは先に説明したものと実質的に
同一である。ここでも、ボンディングの完了後には、２
つの要素を垂直方向には相手から離れる方向へ移動さ
せ、それと共に水平方向にも移動させて、望ましい形に
屈曲させたリード構造体を形成するようにする。
【００６７】図３０に示したように、本発明の更に別の
実施例にかかるアセンブリとして、複数のチップ７０
１、７０２、７０３のような、複数のマイクロエレクト
ロニクス素子を含むことのできるアセンブリがある。こ
れら複数の素子を、例えば共通支持部材であるヒート・
シンク７０４に物理的に取付け、その際に、夫々の接点
装備面７０５、７０６、７０７が互いに略々同一平面上
にくるようにする。それらチップの厚さが互いに異なる
場合には、ヒート・シンク７０４に、互いに高さの異な
る複数のチップ搭載面を設けておけばよい。それらマイ
クロエレクトロニクス素子を、それらの間の相対的な水
平方向位置が、所定の相対的位置となるように配置す
る。これは即ち、それらチップの接点アレイどうしの間
の相対的な位置が、所定の相対的位置となるように配置
するということに他ならない。それら素子に適用するコ
ネクタ・ボディ７３４は、多数の端子７４４を装備して
いる。それら端子７４４は、夫々のチップ（マイクロエ
レクトロニクス素子）に設けられている夫々の接点のア
レイに対応したアレイを成すように配列しておくことが
望まれる。端子７４４は更に、外部の基板（図示せず）
に接続できるようにしてある。それら端子７４４と、複
数のチップの複数の接点との間を接続する、非常に多く
のＳ字形リード７６６を、先に説明したのと同様の成形
工程によって成形する。その場合に、コネクタ・ボディ
７３４を、チップ７０１、７０２、７０３を組合せたア
センブリに重ね合わせて、コネクタ・ボディ７３４に装
備した複数のリードの先端側端部を、複数のチップの複
数の接点に同時にボンディングすればよく、このボンデ
ィングが完了したならば、それらチップのアセンブリを
コネクタ・ボディ７３４に対して相対的に移動させる。
別法として、図２９を参照して先に説明したようにし
て、複数のチップ７０１、７０２、７０３の方にリード
を装備し、それらリードの先端側端部を、コネクタ・ボ
ディの複数の端子７４４にボンディングするという方法
を用いてもよい。ここでも、変形容易な絶縁材料（図示
せず）を、コネクタ・ボディとチップのアセンブリとの
間の空間に注入して、屈曲したリードを実質的に囲繞す
ることが望ましい。この構成では、コネクタ・ボディ７
３４は、相互接続用の複数の導体７４５を備えており、
それら導体は、異なった端子７４４どうしを相互接続
し、従って、異なったチップ（マイクロエレクトロニク
ス素子）どうしを相互接続して、マルチチップ・モジュ
ールを形成する。図３０に示したそれら導体７４５は、
あくまでも模式的に示したものである。実際に利用する
際には、それら導体は、例えば多層配線した何本もの導
体を含むものであったり、コネクタ・ボディ７３４自体
の上面と下面とに形成された何本もの導体を含むもので
あったりする。別法の工程として、複数のチップ７０
１、７０２、７０３の各々を、個別にコネクタ・ボディ
７３４に位置合せして、夫々のリード７６０の先端側端
部７６８にボンディングした後に、それらチップに支持
部材ないしヒート・シンク７０４を接合するという方法
もある。
【００６８】本発明にかかる構造及び方法によって接続
するマイクロエレクトロニクス素子は、チップそのもの
を含んでいる必要はない。例えば、マイクロエレクトロ
ニクス素子自体は、剛性プリント配線板、セラミック・
モジュール、或いは金属コア配線層等の、回路板ないし
相互接続モジュールであってもよい。この種の素子に接
続するために使用するリードは、一般的に、チップない
しウェーハに接続するために使用するリードよりも大型
である。従って、回路板に直接接続するために使用する
リードは、厚さが約 10 ミクロン〜約 35 ミクロンで、
長さが約 500ミクロン〜約 2500 ミクロンの、リボン形
状の構造体として形成することが望ましい。この用途に
用いるリボンは、金よりも銅合金で形成することが望ま
しい。
【００６９】以上に説明した多くの特徴の、様々な変更
態様、並びに種々の組合せを、請求項に記載した発明か
ら逸脱することなく実施することができる。従って、以
上の好適実施例の説明はあくまでも具体例を例示したも
のであって、本発明はそれら好適実施例に限定されるも
のではない。
【図面の簡単な説明】
【図１】本発明の一実施例にかかる部品の製造に用いる
要素の平面図である。
【図２】図１に示した要素のうちの１つの要素の一部分
を拡大して模式的に示した部分断面部である。
【図３】図２に示した要素の部分を示した部分上面図で
あるが、ただし製造過程における図２よりも後の段階を
示した図である。
【図４】図２と同様の模式的な部分断面図であるが、た
だし製造過程における図２よりも後の段階を示した図で
ある。
【図５】図２と同様の模式的な部分断面図であるが、た
だし製造過程における図３よりも後の段階を示した図で
ある。
【図６】図２と同様の模式的な部分断面図であるが、た
だし製造過程における図４よりも後の段階を示した図で
ある。
【図７】図２と同様の模式的な部分断面図であるが、た
だし製造過程における図５よりも後の段階を示した図で
ある。
【図８】図１〜図７に示した要素の部分を示した部分底
面図である。
【図９】図２と同様の図であるが、ただし製造過程にお
ける更に後の段階での要素を示した図である。
【図１０】図２と同様の図であるが、ただし製造過程に
おける更に後の段階での要素を示した図である。
【図１１】図１〜図１０の部品を、本発明の別実施例に
かかる取付工程に用いられる更なる部品及び装置と共に
示した示した模式的な分解図であるが、
【図１２】図１１の工程の実行後の部分的に完成したア
センブリを示した上面図である。
【図１３】図１０と同様の部分断面図であるが、ただし
取付工程における図１０よりも後の段階にある前記部品
を半導体チップと共に示した図である。
【図１４】図１０と同様の部分断面図であるが、ただし
取付工程における図１３よりも後の段階にある前記部品
を半導体チップと共に示した図である。
【図１５】図１０と同様の部分断面図であるが、ただし
取付工程における図１４よりも後の段階にある前記部品
を半導体チップと共に示した図である。
【図１６】図１０と同様の部分断面図であるが、ただし
取付工程における図１５よりも後の段階にある前記部品
を半導体チップと共に示した図である。
【図１７】図１０と同様の部分断面図であるが、ただし
取付工程における図１６よりも後の段階にある前記部品
を半導体チップと共に示した図である。
【図１８】完成したアセンブリを示した斜視図である。
【図１９】図１０と同様の部分断面図であるが、ただし
本発明の別実施例にかかる部品を示した図である。
【図２０】本発明の更なる別実施例にかかる部品及び工
程を示した部分断面図である。
【図２１】図２０と同様の部分断面図であるが、ただし
図２０よりも後の段階にある前記部品を示した図であ
る。
【図２２】図２０と同様の部分断面図であるが、ただし
図２１よりも後の段階にある前記部品を示した図であ
る。
【図２３】本発明の更なる別実施例にかかる部品の作用
を説明した模式的部分斜視図である。
【図２４】本発明の更なる別実施例にかかる部品を示し
た模式的な部分平面図である。
【図２５】本発明の更なる別実施例にかかる部品を示し
た模式的な部分平面図である。
【図２６】本発明の更なる別実施例にかかる部品を示し
た模式的な部分平面図である。
【図２７】本発明の更なる別実施例にかかる部品を示し
た模式的な部分平面図である。
【図２８】図２７の部品に用いる取付工程の一部を示し
た模式的な部分断面図である。
【図２９】本発明の更なる別実施例にかかる部品を示し
た模式的な部分断面図である。
【図３０】本発明の更なる別実施例にかかるアセンブリ
の模式的な部分側面図である。
【符号の説明】
３４ 絶縁シート（コネクタ・ボディ） ４４ 端子 ６０ リード ６６ リードの端子側端部 ６８ リードの先端側端部 ８４ 接続部品 ８６ ウェーハ ９０ 接点 ９４ １１８ 絶縁支持層 １３４ 絶縁シート（最上層シート） １６０ リード ２０２ マイクロエレクトロニクス素子 ２０４ 接点 ３６６、４６６、５６６、６６６ リードの端子側端部 ３６８、４６８、５８８、６６８ リードの先端側端部 ５３４、６３４、７３４ 絶縁シート（コネクタ・ボデ
ィ） ６６０、７６０ リード ７０１、７０２、７０３ チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・エイチ・ディステファーノ アメリカ合衆国カリフォルニア州95030, モンテ・セレノ，ロビン・アン・レーン 15363 (72)発明者 ジョン・ダブリュー・スミス アメリカ合衆国カリフォルニア州94303, パロ・アルト，サン・アントニオ・ロード 777，ナンバー140

Claims (67)

    【特許請求の範囲】
  1. 【請求項１】 マイクロエレクトロニクス用のリード・
    アレイの製造方法において、 (a) 第１要素(84)を用意するステップであって、該第１
    要素は複数の細長い可撓性リード(60)を備えた第１面(3
    7)を有し、それら複数のリードは該第１面に沿って延在
    しており、それら複数のリードの各々は、該第１要素に
    取付けられた端子側端部(66)と、該端子側端部からオフ
    セットした先端側端部(68)とを有する、第１要素用意ス
    テップと、 (b) 前記複数のリードを成形するステップであって、前
    記複数のリードの夫々の前記先端側端部の全てを同時
    に、前記第１要素に対して相対的に所定変位をなすよう
    に変位させて前記先端側端部を前記第１要素から離れる
    方向へ屈曲させ、それによって該成形ステップの完了後
    には前記複数の細長い可撓性リードが前記第１面から離
    れる方向へ延在しているようにすることで前記複数のリ
    ードを成形する、リード成形ステップと、を含んでいる
    ことを特徴とする方法。
  2. 【請求項２】 前記複数のリードの夫々の前記先端側端
    部(68)が初期状態では前記第１要素に止着されており、
    前記複数のリードの夫々の前記先端側端部が前記リード
    成形ステップの実行中に前記第１要素から引き離される
    ことを特徴とする請求項１記載の方法。
  3. 【請求項３】 前記複数のリードの夫々の前記先端側端
    部を第２要素(86)に取付ける取付ステップを更に含んで
    おり、前記リード成形ステップが、前記第２要素を前記
    第１要素に対して相対的に前記所定変位をなすように移
    動させる移動ステップを含んでいることを特徴とする請
    求項１または２記載の方法。
  4. 【請求項４】 前記複数のリードの各々の前記先端側端
    部が、初期状態では当該リードの前記端子側端部から前
    記第１要素の前記第１面に平行な第１水平方向(Ｄ1) へ
    オフセットしており、前記要素を移動させる前記移動ス
    テップが、前記第２要素を前記第１方向と逆向きの第２
    水平方向(Ｄ1) へ移動させると共に、該第２要素を前記
    第１要素から離れる方向である垂直方向下方へ移動させ
    るステップを含んでいることを特徴とする請求項３記載
    の方法。
  5. 【請求項５】 前記水平方向及び垂直方向の移動によっ
    て前記複数のリードの各々が成形位置へ移動され、該成
    形位置では当該リードが前記第１面から離れる略々垂直
    方向へ延在することを特徴とする請求項４記載の方法。
  6. 【請求項６】 前記リード成形ステップの完了後に前記
    複数のリードの周囲に流動性絶縁材料(108) を注入して
    該流動性絶縁材料を硬化させ、それによって前記複数の
    リードの周囲に絶縁支持層を形成するステップを含んで
    いることを特徴とする請求項３記載の方法。
  7. 【請求項７】 流動性絶縁材料を注入する前記ステップ
    が、前記第２要素と前記第１要素との間に前記流動性絶
    縁材料を注入するステップを含んでいることを特徴とす
    る請求項６記載の方法。
  8. 【請求項８】 前記絶縁支持層の形成完了後に前記第２
    要素(180) を除去するステップを含んでいることを特徴
    とする請求項６記載の方法。
  9. 【請求項９】 前記支持層の前記第１層とは反対側の第
    １面に接着剤(173)を塗布するステップを含んでいるこ
    とを特徴とする請求項８記載の方法。
  10. 【請求項１０】 前記第２要素を前記第１要素に対して
    相対的に移動させる前記移動ステップが、前記２要素を
    ツール(94)に、該ツールが該第２要素の前記第１要素と
    は反対側の第１面に当接するようにして係合させるステ
    ップと、前記第１要素をフィクスチャ(105) に、該フィ
    クスチャが該第１要素の前記第２要素とは反対側の第２
    面に当接するようにして係合させるステップと、前記ツ
    ールと前記フィクスチャとが互いに相手に対して相対的
    に移動するようにするステップとを含んでいることを特
    徴とする請求項３記載の方法。
  11. 【請求項１１】 前記第２要素を前記ツールに係合させ
    前記第１要素を前記フィクスチャに係合させる夫々の前
    記ステップが、前記ツールと前記フィクスチャとの夫々
    を介して負圧を供給することによって、大気圧が前記第
    ２及び第１要素を前記ツール及びフィクスチャに押圧す
    るようにするステップを含んでいることを特徴とする請
    求項１０記載の方法。
  12. 【請求項１２】 前記第１要素が、可撓性を有する絶縁
    シートである上面と下面とを有する最上層シート(34)を
    含んでおり、前記複数のリードが前記最上層シートの前
    記下面(37)に沿って延在しており、前記複数のリードを
    提供する前記ステップが、前記複数のリードの各々の前
    記端子側端部に、前記最上層シートに形成した孔の中に
    突出する端子構造体(44, 56)を設けるステップを含んで
    いることを特徴とする請求項３記載の方法。
  13. 【請求項１３】 前記第２要素が、可撓性を有する絶縁
    シートである第２シート(180) を含んでおり、前記移動
    ステップの完了後に前記最上層シートと前記第２シート
    との間に流動性絶縁材料を注入し、該流動性絶縁材料を
    硬化させ、それによって、前記最上層シートと前記第２
    シートとの間に絶縁支持層(118) を形成するステップを
    含んでいることを特徴とする請求項１２記載の方法。
  14. 【請求項１４】 前記複数のリードの夫々の前記先端側
    端部を前記第２要素に取付ける前記取付ステップが、前
    記先端側端部の各々に、前記第２シートに形成した孔の
    中に突出する先端構造体(181) を設けるステップを含ん
    でおり、前記端子構造体を設ける前記ステップが、前記
    端子構造体(144) が前記最上層シートの前記リードとは
    反対側の前記上面において外方へ膨出するように実行さ
    れ、前記先端構造体を設ける前記ステップが、前記先端
    構造体が前記第２シートの前記リードとは反対側の下面
    において外方へ膨出するように前記先端構造体を形成す
    るステップを含んでおり、それによって、前記構造体の
    前記外方膨出部分が、前記移動ステップの実行中に前記
    両方のシートへ前記リードの両方の端部を止着するのを
    助けるようにしたことを特徴とする請求項１３記載の方
    法。
  15. 【請求項１５】 前記第２要素(86)が、複数の接点(90)
    をその上に装備した接点装備面を有する少なくとも１つ
    の能動マイクロエレクトロニクス・デバイスを含んでお
    り、前記複数のリードの夫々の前記先端側端部を前記第
    ２要素に取付ける前記取付ステップが、前記移動ステッ
    プの実行前に前記リードの前記先端側端部を前記接点に
    ボンディングするボンディング・ステップを含んでいる
    ことを特徴とする請求項３記載の方法。
  16. 【請求項１６】 前記第１要素が、可撓性を有する絶縁
    シートである上面と下面とを有する最上層シート(34)を
    含んでおり、前記複数のリードが前記下面に沿って延在
    しており、前記複数のリードの各々が、その前記端子側
    端部に端子構造体(44, 56)を備えており、該端子構造体
    が前記最上層シートを貫通して前記上面まで延在してお
    り、それによって、前記リードの前記先端側端部を前記
    接点にボンディングする前記ボンディング・ステップが
    前記端子構造体を前記接点に接続するようにしたことを
    特徴とする請求項１５記載の方法。
  17. 【請求項１７】 前記先端側端部を前記接点にボンディ
    ングする前記ボンディング・ステップが、前記最上層シ
    ートを前記第２要素に位置合せして、前記先端側端部が
    前記接点と位置が揃うようにするステップと、前記最上
    層シートを、前記少なくとも１つのマイクロエレクトロ
    ニクス素子の前記接点装備面へ押圧する押圧ステップと
    を含んでいることを特徴とする請求項１６記載の方法。
  18. 【請求項１８】 前記押圧ステップが、前記最上層シー
    トの前記上面へ流体圧を加えるステップを含んでいるこ
    とを特徴とする請求項１７記載の方法。
  19. 【請求項１９】 前記ボンディング・ステップが、前記
    複数のリードと前記複数の接点とを加熱して、多数のリ
    ード及び接点との境界面における導電性接合材料(74)を
    同時に活性化するステップを含んでいることを特徴とす
    る請求項１７記載の方法。
  20. 【請求項２０】 前記最上層シートが前記ボンディング
    ・ステップの実行中に補強構造体(48, 32)に当接してい
    るようにすることを特徴とする請求項１７記載の方法。
  21. 【請求項２１】 前記補強構造体が、前記最上層シート
    に貼着した可撓性を有するが実質的に耐伸張性を有する
    金属箔(48)を含んでいることを特徴とする請求項２０記
    載の方法。
  22. 【請求項２２】 前記補強構造体が、中央に開口を有す
    る実質的に剛体のリング(32)を含んでおり、前記最上層
    シートが、前記開口を横断して延展していると共に該リ
    ングによって緊張状態に維持されていることを特徴とす
    る請求項２０記載の方法。
  23. 【請求項２３】 前記第２要素が、複数の接点(90)を備
    えた多数の半導体チップ(88)を含んでいるウェーハ(80)
    であり、前記最上層シートが、それら多数のチップのう
    ちの複数のチップの上に延展しており、前記ボンディン
    グ・ステップが、前記最上層シートの複数の領域の中の
    複数のリードの夫々の先端側端部を、前記チップのうち
    の複数のチップに備えられている複数の接点へ同時にボ
    ンディングすることによって、前記最上層シートの前記
    領域の各々が前記チップのうちの１個のチップに接続さ
    れるようにするステップを含んでおり、該方法が更に、
    前記ウェーハから前記チップを切り出し前記最上層シー
    トから前記領域を切り出すことによって、各々が１個の
    チップ(88)と前記シートのそのチップに対応した１つの
    領域とを含んでいる個々のユニットを形成する切断ステ
    ップを含んでいることを特徴とする請求項１６記載の方
    法。
  24. 【請求項２４】 前記ボンディング・ステップの完了後
    で前記切断ステップの実行前に前記ウェーハと前記最上
    層シートとの間に流動性絶縁材料(108) を注入し、該絶
    縁材料を硬化させることによって、変形容易な絶縁支持
    層を形成するステップを含んでおり、前記切断ステップ
    が、前記絶縁支持層を切断することによって前記ユニッ
    トの各々が前記絶縁支持層の一部分を含むようにするス
    テップを含んでいることを特徴とする請求項２３記載の
    方法。
  25. 【請求項２５】 前記最上層シートが、前記ウェーハ上
    の全てのチップの上に延展しており、前記ボンディング
    ・ステップが、前記複数のリードを前記ウェーハ上の全
    てのチップの接点に１回の動作でボンディングするステ
    ップを含んでいることを特徴とする請求項２３記載の方
    法。
  26. 【請求項２６】 前記第２要素が、複数のマイクロエレ
    クトロニクス素子(701, 702, 703) を含んでおり、前記
    複数のリードの夫々の先端側端部をそれら複数のマイク
    ロエレクトロニクス素子に接続することを特徴とする請
    求項３記載の方法。
  27. 【請求項２７】 前記第１要素が、前記複数のリードの
    夫々の端子側端部のうちの少なくとも幾つかの間の相互
    接続部(745) を含んでおり、それによって、前記複数の
    マイクロエレクトロニクス素子が前記第１要素を介して
    相互接続されるようにすることを特徴とする請求項２６
    記載の方法。
  28. 【請求項２８】 前記移動ステップを、前記複数のリー
    ド(60)を屈曲形状に成形するように実行することを特徴
    とする請求項３記載の方法。
  29. 【請求項２９】 前記複数のリード(60)が、初期状態で
    は、厚さが約 25 ミクロン以下の略々平坦なリボンの形
    状をしていることを特徴とする請求項２８記載の方法。
  30. 【請求項３０】 前記複数のリード(260, 370)が、初期
    状態では屈曲しており、前記移動ステップの実行中にそ
    れら複数のリードが少なくとも部分的に直線に近付けら
    れることを特徴とする請求項３記載の方法。
  31. 【請求項３１】 マイクロエレクトロニクスにおける接
    続のための部品において、 (a) 第１面(37)を有する絶縁性の第１要素(34)と、 (b) 前記第１要素の前記第１面の上を延在している複数
    の細長い可撓性リード(60)であって、それら複数のリー
    ドの各々が、前記第１要素に固定状態で止着された端子
    側端部(66)と、前記第１要素に分離可能に止着された先
    端側端部(68)とを有し、それら複数のリードの各々の前
    記先端側端部が、当該リードの前記端子側端部から、前
    記第１面に平行な水平方向へオフセットしている、複数
    のリードと、を備えたことを特徴とする部品。
  32. 【請求項３２】 前記先端側端部の全てが、前記端子側
    端部から同一の水平方向へオフセットしていることを特
    徴とする請求項３１記載の部品。
  33. 【請求項３３】 絶縁性の前記第１要素が、前記第１面
    とは反対側の第２面(35)を有する絶縁性の第１シート(3
    4)であり、前記部品が更に、前記リードの前記端子側端
    部の位置において前記シートを貫通して延在している導
    電性の端子構造体(44, 56)を備えていることを特徴とす
    る請求項３１記載の部品。
  34. 【請求項３４】 絶縁性の前記第１シートが、可撓性を
    有することを特徴とする請求項３３記載の部品。
  35. 【請求項３５】 前記複数のリードの各々が、その前記
    先端側端部に導電性接合材料(74)を備えていることを特
    徴とする請求項３１記載の部品。
  36. 【請求項３６】 前記複数のリードが金を含んでおり、
    前記接合材料が、スズ、ゲルマニウム、及びシリコンか
    ら成る部類中から選択した少なくとも１つの金属を含ん
    でいることを特徴とする請求項３５記載の部品。
  37. 【請求項３７】 前記複数のリード及び前記複数の端子
    構造体が、格子間隔が約 1.25mm 以下の、規則的な格子
    状パターンを成すように配列されていることを特徴とす
    る請求項３１記載の部品。
  38. 【請求項３８】 前記複数のリードは、長さが約 200〜
    約 1000 ミクロン、厚さが約 5 〜約 25 ミクロン、そ
    して幅が約 10〜約 50 ミクロンであることを特徴とす
    る請求項３７記載の部品。
  39. 【請求項３９】 マイクロエレクトロニクス・アセンブ
    リにおいて、 (a) 面アレイを成すように配列した複数の接点(90)を備
    えた正面を有するマイクロエレクトロニクス素子(86, 8
    8)と、 (b) 前記素子の前記正面との間に間隔を保ちつつ該素子
    の該正面に向かい合った下面(37)を備えた可撓性を有す
    るコネクタ・ボディ(34)であって、前記下面に露出して
    面アレイを成すように配列した複数の端子構造体(44, 5
    6)を備え、前記素子の前記接点のアレイの上に延展して
    いる、コネクタ・ボディと、 (c) 前記複数の端子構造体と前記複数の接点との間に延
    在している、屈曲形状の可撓性を有する複数のリード(6
    0)であって、それら複数のリードの各々が、前記複数の
    端子構造体のうちの１つに取付けられた端子側端部と、
    前記複数の接点のうちの１つに取付けられた先端側端部
    とを有する、複数のリードと、を備えたことを特徴とす
    るアセンブリ。
  40. 【請求項４０】 可撓性を有する前記複数のリードが、
    略々Ｓ字形であり、互いに逆を向いた主面を有する金属
    リボンによって構成されており、該リボンはその主面に
    垂直な方向へ屈曲されてＳ字形を形成していることを特
    徴とする請求項３９記載のアセンブリ。
  41. 【請求項４１】 前記リボンが、前記端子構造体と一体
    に形成されていることを特徴とする請求項４０記載のア
    センブリ。
  42. 【請求項４２】 前記複数のＳ字形リードの全てが互い
    に略々並行であることを特徴とする請求項４０記載のア
    センブリ。
  43. 【請求項４３】 前記複数の接点が、前記アレイにおい
    て、約 1.25mm 以下の接点ピッチで互いに離隔している
    ことを特徴とする請求項３９記載のアセンブリ。
  44. 【請求項４４】 可撓性を有する前記複数のリードは、
    厚さが約 30 ミクロン以下であることを特徴とする請求
    項４３記載のアセンブリ。
  45. 【請求項４５】 前記マイクロエレクトロニクス素子の
    前記正面と前記コネクタ・ボディの前記下面との間の空
    間を実質的に充填している変形容易な絶縁材料(108) を
    備えたことを特徴とする請求項４４記載のアセンブリ。
  46. 【請求項４６】 可撓性を有する前記コネクタ・ボディ
    が、前記マイクロエレクトロニクス素子とは反対側を向
    いた上面(35)を有する可撓性を有するシート状要素(34)
    を備えており、前記端子構造体(44, 56)が前記シート状
    要素を貫通して前記上面まで延在していることを特徴と
    する請求項４５記載のアセンブリ。
  47. 【請求項４７】 前記コネクタ・ボディの前記下面(37)
    が、前記端子構造体の位置以外には実質的に孔を持たな
    いことを特徴とする請求項４６記載のアセンブリ。
  48. 【請求項４８】 マイクロエレクトロニクス用のコネク
    タにおいて、 (a) 下面(137) を有するボディ(134) と、 (b) 面アレイを成すように配列され、前記ボディに取付
    けられて前記下面に露出した複数の端子構造体(140)
    と、 (c) 複数の略々Ｓ字形のリード(160) であって、それら
    Ｓ字形リードの各々は前記下面から離れる方向へ延在し
    ており、それらＳ字形リードの各々は、前記複数の端子
    構造体のうちの１つに接続された端子側端部と、当該端
    子構造体から離れた先端側端部とを有している、複数の
    Ｓ字形リードと、 (d) 前記ボディの前記下面に接している変形容易な絶縁
    材料の層(118) であって、該変形容易層は前記ボディと
    は反対側に下面(119) を有し、該変形容易層は前記複数
    のＳ字形リードを略々囲繞して支持しており、前記複数
    のＳ字形リードの夫々の前記先端側端部は該変形容易層
    の前記下面から突出しており、それによって、マイクロ
    エレクトロニクス素子の接点装備面と該変形容易層の前
    記下面とを重ね合わせることで前記複数のＳ字形リード
    の夫々の前記先端側端部を前記マイクロエレクトロニク
    ス素子の複数の接点(204) と当接させることができるよ
    うにしてある、変形容易層と、を備えたことを特徴とす
    るコネクタ。
  49. 【請求項４９】 前記複数のリードの各々が、その前記
    先端側端部に、該先端側端部を前記接点に接合するため
    の導電性接合材料(170) を備えていることを特徴とする
    請求項４８記載のコネクタ。
  50. 【請求項５０】 前記複数のリードの各々が、互いに反
    対側を向いた主面を有する金属リボンで形成されてお
    り、該リボンが、その主面に垂直な方向に屈曲してＳ字
    形を形成していることを特徴とする請求項４９記載のコ
    ネクタ。
  51. 【請求項５１】 マイクロエレクトロニクス用のコネク
    タにおいて、 (a) 下面(137) を有するボディ(134) と、 (b) 面アレイを成すように配列され、前記ボディに取付
    けられて前記下面に露出した複数の端子構造体(140)
    と、 (c) 複数の屈曲した可撓性リード(160) であって、それ
    ら複数のリードの各々は前記下面から離れる方向へ延在
    しており、それら複数のリードの各々は、互いに反対側
    を向いた上面及び下面を有する金属リボンで形成されて
    おり、該リボンは、その上面及び下面に垂直な方向に屈
    曲しており、それら複数のリードの各々は、前記複数の
    端子構造体のうちの１つに接続された端子側端部と、前
    記端子構造体から離れた先端側端部とを有する、複数の
    リードと、 (d) 前記ボディの前記下面に接している変形容易な絶縁
    材料の層(118) であって、該変形容易層は前記ボディと
    は反対側に下面を有し、該変形容易層は前記リードを略
    々囲繞して支持しており、前記リードの前記先端側端部
    は該変形容易層の前記下面から突出しており、それによ
    って、マイクロエレクトロニクス素子の接点装備面と該
    変形容易層の前記下面とを重ね合わせることで前記複数
    のリードの夫々の前記先端側端部を前記マイクロエレク
    トロニクス素子の複数の接点と当接させることができる
    ようにしてある、変形容易層と、を備えたことを特徴と
    するコネクタ。
  52. 【請求項５２】 複数の半導体チップ・アセンブリを製
    造する製造方法において、 (a) 複数の半導体チップを包含しているウェーハ(686)
    を用意するステップであって、該ウェーハは複数の細長
    い可撓性リードを備えた第１面(692) を有し、それら複
    数のリードは該第１面に沿って延在しており、それら複
    数のリードの各々は、該ウェーハに取付けた端子側端部
    と、該端子側端部からオフセットした先端側端部とを有
    する、ウェーハ用意ステップと、 (b) 前記複数のリードの夫々の前記先端側端部を第２要
    素(634) に取付ける取付ステップと、 (c) 前記複数のリードを成形するステップであって、前
    記第２要素を、前記ウェーハに対して相対的に所定移動
    をなすように移動させて、前記複数のリードの夫々の前
    記先端側端部の全てを同時に前記ウェーハから離れる方
    向へ変位させることで前記複数のリードを成形する、リ
    ード成形ステップと、を含んでいることを特徴とする方
    法。
  53. 【請求項５３】 前記複数のリードの夫々の前記先端側
    端部(668) が初期状態では前記ウェーハに止着されてお
    り、前記複数のリードの夫々の前記先端側端部が前記リ
    ード成形ステップの実行中に前記ウェーハから引き離さ
    れることを特徴とする請求項５２記載の方法。
  54. 【請求項５４】 前記複数のリードの各々の前記先端側
    端部が、初期状態では当該リードの前記端子側端部から
    前記ウェーハの前記第１面に平行な第１水平方向(Ｄ1)
    へオフセットしており、前記第２要素を移動させる前記
    移動ステップが、前記第２要素を前記第１方向と逆向き
    の第２水平方向(Ｄ1) へ移動させると共に、該第２要素
    を前記ウェーハから離れる方向である垂直方向下方へ移
    動させるステップを含んでいることを特徴とする請求項
    ５２記載の方法。
  55. 【請求項５５】 前記第２要素が、可撓性を有する絶縁
    シートである最上層シート(634) を含んでおり、該最上
    層シートは、前記ウェーハとは反対側を向いた上面と、
    前記ウェーハの方を向いた下面(634) と、前記上面から
    前記下面へ延在している複数の接点構造体(644, 646)と
    を有し、前記複数のリードの夫々の前記先端側端部を前
    記第２要素に取付ける前記取付ステップが、前記移動ス
    テップに先立って前記複数のリードの夫々の前記先端側
    端部を前記複数の接点構造体に電気的に接続する接続ス
    テップを含んでいることを特徴とする請求項５２記載の
    方法。
  56. 【請求項５６】 前記最上層シートが前記ウェーハ上の
    前記複数のチップの全ての上に延展しており、前記接続
    ステップが、前記ウェーハ上の前記複数のチップの全て
    に対応した前記複数のリードを前記最上層シートの前記
    複数の接点構造体に１回の動作で接続するステップを含
    んでいることを特徴とする請求項５５記載の方法。
  57. 【請求項５７】 前記ウェーハと絶縁性の前記最上層シ
    ートとの間の前記複数のリードの周囲に流動性絶縁材料
    (108) を注入するステップを更に含んでいることを特徴
    とする請求項５５記載の方法。
  58. 【請求項５８】 前記移動ステップの完了後に前記ウェ
    ーハと絶縁性の前記最上層シートとを切断して、各々が
    前記複数のチップのうちの１つまたは幾つかと絶縁性の
    前記最上層シートのうちの一部とを含んでいる複数のユ
    ニットを形成するステップを更に含んでいることを特徴
    とする請求項５２から５７までのいずれか記載の方法。
  59. 【請求項５９】 前記第２要素を前記ウェーハに対して
    相対的に移動させる前記移動ステップが、前記ウェーハ
    をボタン形保持台(94)に、該ボタン形保持台が該ウェー
    ハの前記最上層シートとは反対側の第２面に当接するよ
    うにして係合させるステップと、前記最上層シートを上
    部保持台(105) に、該上部保持台が該最上層シートの前
    記ウェーハとは反対側の上面に当接するようにして係合
    させるステップと、それら保持台が互いに相手に対して
    相対的に移動するようにするステップとを含んでいるこ
    とを特徴とする請求項５５から５７までのいずれか記載
    の方法。
  60. 【請求項６０】 前記複数のリードを前記第１面上に備
    えたウェーハを用意する前記ウェーハ用意ステップが、
    前記ウェーハの前記第１面に絶縁材料の被覆層(693) を
    被着し、続いて、その被覆層を被着した面の上で前記リ
    ードの成形を実行するステップを含んでいることを特徴
    とする請求項５２から５７までのいずれか記載の方法。
  61. 【請求項６１】 ウェーハ・アセンブリにおいて、 (a) 複数の半導体チップを包含しており、第１面を有す
    るウェーハであって、該ウェーハのそれら複数のチップ
    が、前記第１面に設けた複数の接点を有する、ウェーハ
    と、 (b) 複数の変形可能なリード(660) であって、それら複
    数のリードの各々が、前記複数の接点のうちの１つに恒
    久的に接続された固定端部と、前記ウェーハの前記第１
    面に分離可能に止着された先端側端部とを有する、複数
    のリードと、を備えたことを特徴とするウェーハ・アセ
    ンブリ。
  62. 【請求項６２】 前記ウェーハの前記第１面上に絶縁被
    覆層(693) を備えたことを特徴とする請求項６１記載の
    ウェーハ・アセンブリ。
  63. 【請求項６３】 チップ・アセンブリにおいて、 (a) 第１面と、該第１面に設けた複数の接点とを有する
    チップ(686) と、 (b) 複数の変形可能なリード(660) であって、それら複
    数のリードの各々が、前記複数の接点のうちの１つに恒
    久的に接続された固定端部と、前記チップの前記第１面
    に分離可能に止着された先端側端部とを有する、複数の
    リードと、を備えたことを特徴とするチップ・アセンブ
    リ。
  64. 【請求項６４】 前記ウェーハの前記第１面上に絶縁被
    覆層(693) を備えたことを特徴とする請求項６３記載の
    チップ・アセンブリ。
  65. 【請求項６５】 前記第１及び第２要素のうちの一方の
    要素が可撓性を有する絶縁シート(34)を含んでおり、前
    記第１及び第２要素のうちの他方の要素が１つまたは複
    数の半導体チップを含んでおり、前記移動ステップの完
    了後に前記複数のリードが前記１つまたは複数の半導体
    チップと可撓性を有する前記絶縁シートとの間に位置す
    るようにすることを特徴とする請求項３記載の方法。
  66. 【請求項６６】 前記第１及び第２要素のうちの前記他
    方の要素が、単一の半導体チップ(88)であることを特徴
    とする請求項６５記載の方法。
  67. 【請求項６７】 前記第１及び第２要素のうちの前記他
    方の要素(86)が、複数の半導体チップ(88)を含んでお
    り、前記方法が更に、前記移動ステップの完了後に前記
    第１及び第２要素を切断して、各々が１個のチップを含
    んでいる複数の個別のユニットを形成するステップを含
    んでいることを特徴とする請求項６５記載の方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6661247B2 (en) 1997-09-19 2003-12-09 Fujitsu Limited Semiconductor testing device
JP2008544554A (ja) * 2005-06-24 2008-12-04 カーディアック・ペースメーカーズ・インコーポレーテッド 薄型可撓性基板を使用するフリップチップダイ組立体
US7807502B2 (en) 2007-05-17 2010-10-05 Micron Technology, Inc. Method for fabricating semiconductor packages with discrete components
JP2014165319A (ja) * 2013-02-25 2014-09-08 Shinko Electric Ind Co Ltd 半導体装置
WO2014181638A1 (ja) * 2013-05-07 2014-11-13 住友電気工業株式会社 半導体装置の製造方法

Families Citing this family (416)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5829128A (en) 1993-11-16 1998-11-03 Formfactor, Inc. Method of mounting resilient contact structures to semiconductor devices
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US5476211A (en) 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
US7198969B1 (en) * 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US20010030370A1 (en) * 1990-09-24 2001-10-18 Khandros Igor Y. Microelectronic assembly having encapsulated wire bonding leads
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US7073254B2 (en) 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US6442831B1 (en) * 1993-11-16 2002-09-03 Formfactor, Inc. Method for shaping spring elements
US6836962B2 (en) 1993-11-16 2005-01-04 Formfactor, Inc. Method and apparatus for shaping spring elements
US6482013B2 (en) 1993-11-16 2002-11-19 Formfactor, Inc. Microelectronic spring contact element and electronic component having a plurality of spring contact elements
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US7200930B2 (en) * 1994-11-15 2007-04-10 Formfactor, Inc. Probe for semiconductor devices
US6835898B2 (en) * 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US20070228110A1 (en) * 1993-11-16 2007-10-04 Formfactor, Inc. Method Of Wirebonding That Utilizes A Gas Flow Within A Capillary From Which A Wire Is Played Out
US5455390A (en) * 1994-02-01 1995-10-03 Tessera, Inc. Microelectronics unit mounting with multiple lead bonding
US5620906A (en) 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
US6232152B1 (en) 1994-05-19 2001-05-15 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
US6359335B1 (en) 1994-05-19 2002-03-19 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
US6361959B1 (en) * 1994-07-07 2002-03-26 Tessera, Inc. Microelectronic unit forming methods and materials
US6690186B2 (en) 1994-07-07 2004-02-10 Tessera, Inc. Methods and structures for electronic probing arrays
US6429112B1 (en) * 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
US5989936A (en) * 1994-07-07 1999-11-23 Tessera, Inc. Microelectronic assembly fabrication with terminal formation from a conductive layer
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US6228685B1 (en) 1994-07-07 2001-05-08 Tessera, Inc. Framed sheet processing
US5798286A (en) * 1995-09-22 1998-08-25 Tessera, Inc. Connecting multiple microelectronic elements with lead deformation
US6499216B1 (en) 1994-07-07 2002-12-31 Tessera, Inc. Methods and structures for electronic probing arrays
US6828668B2 (en) * 1994-07-07 2004-12-07 Tessera, Inc. Flexible lead structures and methods of making same
US6848173B2 (en) * 1994-07-07 2005-02-01 Tessera, Inc. Microelectric packages having deformed bonded leads and methods therefor
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US6191368B1 (en) 1995-09-12 2001-02-20 Tessera, Inc. Flexible, releasable strip leads
US6228686B1 (en) 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
US5830782A (en) * 1994-07-07 1998-11-03 Tessera, Inc. Microelectronic element bonding with deformation of leads in rows
US5706174A (en) 1994-07-07 1998-01-06 Tessera, Inc. Compliant microelectrionic mounting device
US6117694A (en) * 1994-07-07 2000-09-12 Tessera, Inc. Flexible lead structures and methods of making same
US6541852B2 (en) 1994-07-07 2003-04-01 Tessera, Inc. Framed sheets
US20020009827A1 (en) * 1997-08-26 2002-01-24 Masud Beroz Microelectronic unit forming methods and materials
US6727579B1 (en) 1994-11-16 2004-04-27 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US6046076A (en) * 1994-12-29 2000-04-04 Tessera, Inc. Vacuum dispense method for dispensing an encapsulant and machine therefor
US6826827B1 (en) * 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
US20100065963A1 (en) * 1995-05-26 2010-03-18 Formfactor, Inc. Method of wirebonding that utilizes a gas flow within a capillary from which a wire is played out
US5613861A (en) * 1995-06-07 1997-03-25 Xerox Corporation Photolithographically patterned spring contact
US5874780A (en) * 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
EP0956745A1 (en) 1995-09-18 1999-11-17 Tessera, Inc. Microelectronic lead structures with dielectric layers
US6239384B1 (en) 1995-09-18 2001-05-29 Tessera, Inc. Microelectric lead structures with plural conductors
US5763941A (en) * 1995-10-24 1998-06-09 Tessera, Inc. Connection component with releasable leads
US6261863B1 (en) 1995-10-24 2001-07-17 Tessera, Inc. Components with releasable leads and methods of making releasable leads
US5665648A (en) * 1995-12-21 1997-09-09 Hughes Electronics Integrated circuit spring contact fabrication methods
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
US6460245B1 (en) * 1996-03-07 2002-10-08 Tessera, Inc. Method of fabricating semiconductor chip assemblies
US5907791A (en) * 1996-04-25 1999-05-25 Lucent Technologies Inc. Method of making semiconductor devices by patterning a wafer having a non-planar surface
US5808874A (en) 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
US5965933A (en) * 1996-05-28 1999-10-12 Young; William R. Semiconductor packaging apparatus
KR100231276B1 (ko) * 1996-06-21 1999-11-15 황인길 반도체패키지의 구조 및 제조방법
US6020220A (en) 1996-07-09 2000-02-01 Tessera, Inc. Compliant semiconductor chip assemblies and methods of making same
SG60102A1 (en) * 1996-08-13 1999-02-22 Sony Corp Lead frame semiconductor package having the same and method for manufacturing the same
US5859472A (en) * 1996-09-12 1999-01-12 Tessera, Inc. Curved lead configurations
EP0834919B1 (en) * 1996-10-01 2007-04-18 Matsushita Electric Industrial Co., Ltd. Semiconductor element having a bump electrode
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
US6075289A (en) * 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
SE516207C2 (sv) * 1996-11-26 2001-12-03 Ericsson Telefon Ab L M Förfarande och anordning för att ytmontera en komponent stående på en bärare
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
US5977624A (en) * 1996-12-11 1999-11-02 Anam Semiconductor, Inc. Semiconductor package and assembly for fabricating the same
US6266872B1 (en) * 1996-12-12 2001-07-31 Tessera, Inc. Method for making a connection component for a semiconductor chip package
US6417029B1 (en) 1996-12-12 2002-07-09 Tessera, Inc. Compliant package with conductive elastomeric posts
US6635514B1 (en) * 1996-12-12 2003-10-21 Tessera, Inc. Compliant package with conductive elastomeric posts
US5976913A (en) 1996-12-12 1999-11-02 Tessera, Inc. Microelectronic mounting with multiple lead deformation using restraining straps
AU6237498A (en) * 1996-12-13 1998-07-17 Tessera, Inc. Microelectronic assembly fabrication with terminal formation from a conductive layer
US6133072A (en) * 1996-12-13 2000-10-17 Tessera, Inc. Microelectronic connector with planar elastomer sockets
US6083837A (en) * 1996-12-13 2000-07-04 Tessera, Inc. Fabrication of components by coining
US6054337A (en) * 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
US6520778B1 (en) 1997-02-18 2003-02-18 Formfactor, Inc. Microelectronic contact structures, and methods of making same
US7063541B2 (en) 1997-03-17 2006-06-20 Formfactor, Inc. Composite microelectronic spring structure and method for making same
US6204065B1 (en) * 1997-03-27 2001-03-20 Ngk Insulators, Ltd. Conduction assist member and manufacturing method of the same
US6687842B1 (en) 1997-04-02 2004-02-03 Tessera, Inc. Off-chip signal routing between multiply-connected on-chip electronic elements via external multiconductor transmission line on a dielectric element
WO1998044564A1 (en) 1997-04-02 1998-10-08 Tessera, Inc. Chip with internal signal routing in external element
US7714235B1 (en) 1997-05-06 2010-05-11 Formfactor, Inc. Lithographically defined microelectronic contact structures
US6115910A (en) * 1997-05-08 2000-09-12 Lsi Logic Corporation Misregistration fidutial
US5950070A (en) * 1997-05-15 1999-09-07 Kulicke & Soffa Investments Method of forming a chip scale package, and a tool used in forming the chip scale package
AU7491598A (en) * 1997-05-15 1998-12-08 Formfactor, Inc. Lithographically defined microelectronic contact structures
US6114763A (en) 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
US6389688B1 (en) 1997-06-18 2002-05-21 Micro Robotics Systems, Inc. Method and apparatus for chip placement
DE19735760A1 (de) * 1997-08-18 1999-02-25 Zeiss Carl Fa Lötverfahren für optische Materialien an Metallfassungen und gefaßte Baugruppen
US5998891A (en) 1997-08-19 1999-12-07 Unit Parts Company Alternator with an improved battery terminal assembly
US6335222B1 (en) 1997-09-18 2002-01-01 Tessera, Inc. Microelectronic packages with solder interconnections
US6080605A (en) 1998-10-06 2000-06-27 Tessera, Inc. Methods of encapsulating a semiconductor chip using a settable encapsulant
US6217972B1 (en) * 1997-10-17 2001-04-17 Tessera, Inc. Enhancements in framed sheet processing
US6255723B1 (en) 1997-10-27 2001-07-03 Tessera, Inc. Layered lead structures
WO1999023696A1 (fr) * 1997-10-30 1999-05-14 Hitachi, Ltd. Dispositif a semi-conducteur et son procede de fabrication
JPH11142433A (ja) * 1997-11-10 1999-05-28 Mitsubishi Electric Corp 垂直針型プローブカード用のプローブ針とその製造方法
US6357112B1 (en) * 1997-11-25 2002-03-19 Tessera, Inc. Method of making connection component
US6002168A (en) * 1997-11-25 1999-12-14 Tessera, Inc. Microelectronic component with rigid interposer
US6573609B2 (en) 1997-11-25 2003-06-03 Tessera, Inc. Microelectronic component with rigid interposer
JPH11163022A (ja) * 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
US5973391A (en) * 1997-12-11 1999-10-26 Read-Rite Corporation Interposer with embedded circuitry and method for using the same to package microelectronic units
KR100247463B1 (ko) * 1998-01-08 2000-03-15 윤종용 탄성중합체를 포함하는 반도체 집적회로 소자의 제조 방법
JP3588801B2 (ja) * 1998-01-12 2004-11-17 セイコーエプソン株式会社 半導体装置の製造方法
US6468830B1 (en) * 1998-01-26 2002-10-22 Tessera, Inc. Compliant semiconductor package with anisotropic conductive material interconnects and methods therefor
US6303408B1 (en) 1998-02-03 2001-10-16 Tessera, Inc. Microelectronic assemblies with composite conductive elements
US6518160B1 (en) 1998-02-05 2003-02-11 Tessera, Inc. Method of manufacturing connection components using a plasma patterned mask
US6309915B1 (en) 1998-02-05 2001-10-30 Tessera, Inc. Semiconductor chip package with expander ring and method of making same
WO1999040761A1 (en) * 1998-02-09 1999-08-12 Tessera, Inc. Components with releasable leads
US6557253B1 (en) 1998-02-09 2003-05-06 Tessera, Inc. Method of making components with releasable leads
US6495462B1 (en) * 1998-02-09 2002-12-17 Tessera, Inc. Components with releasable leads
US6807734B2 (en) 1998-02-13 2004-10-26 Formfactor, Inc. Microelectronic contact structures, and methods of making same
JP3028799B2 (ja) * 1998-02-19 2000-04-04 日本電気株式会社 半導体装置の製造方法
US6465744B2 (en) 1998-03-27 2002-10-15 Tessera, Inc. Graded metallic leads for connection to microelectronic elements
US6196042B1 (en) 1998-04-03 2001-03-06 Tessera, Inc. Coining tool and process of manufacturing same for making connection components
US6329224B1 (en) 1998-04-28 2001-12-11 Tessera, Inc. Encapsulation of microelectronic assemblies
US6218213B1 (en) 1998-06-03 2001-04-17 Tessera, Inc. Microelectronic components with frangible lead sections
US6492201B1 (en) * 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
US6248656B1 (en) 1998-08-13 2001-06-19 Tessera, Inc. Metal-jacketed lead manufacturing process using resist layers
JP2000138104A (ja) * 1998-08-26 2000-05-16 Yazaki Corp 回路保護素子の検査構造
US6306752B1 (en) 1998-09-15 2001-10-23 Tessera, Inc. Connection component and method of making same
US6221750B1 (en) 1998-10-28 2001-04-24 Tessera, Inc. Fabrication of deformable leads of microelectronic elements
US6063648A (en) 1998-10-29 2000-05-16 Tessera, Inc. Lead formation usings grids
US6394819B1 (en) 1998-10-29 2002-05-28 The Whitaker Corporation Dielectric member for absorbing thermal expansion and contraction at electrical interfaces
US6121141A (en) * 1998-11-24 2000-09-19 Advanced Micro Devices, Inc. Method of forming a void free copper interconnects
JP3502776B2 (ja) 1998-11-26 2004-03-02 新光電気工業株式会社 バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
US6672875B1 (en) 1998-12-02 2004-01-06 Formfactor, Inc. Spring interconnect structures
US6268015B1 (en) 1998-12-02 2001-07-31 Formfactor Method of making and using lithographic contact springs
JP2002531915A (ja) 1998-12-02 2002-09-24 フォームファクター，インコーポレイテッド リソグラフィ接触要素
US6491968B1 (en) 1998-12-02 2002-12-10 Formfactor, Inc. Methods for making spring interconnect structures
US6255126B1 (en) * 1998-12-02 2001-07-03 Formfactor, Inc. Lithographic contact elements
US6627483B2 (en) * 1998-12-04 2003-09-30 Formfactor, Inc. Method for mounting an electronic component
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6378758B1 (en) 1999-01-19 2002-04-30 Tessera, Inc. Conductive leads with non-wettable surfaces
US6348742B1 (en) * 1999-01-25 2002-02-19 Clear Logic, Inc. Sacrificial bond pads for laser configured integrated circuits
US6297069B1 (en) 1999-01-28 2001-10-02 Honeywell Inc. Method for supporting during fabrication mechanical members of semi-conductive dies, wafers, and devices and an associated intermediate device assembly
US6334942B1 (en) 1999-02-09 2002-01-01 Tessera, Inc. Selective removal of dielectric materials and plating process using same
US6214640B1 (en) 1999-02-10 2001-04-10 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
US6492251B1 (en) 1999-03-10 2002-12-10 Tessera, Inc. Microelectronic joining processes with bonding material application
JP3423897B2 (ja) * 1999-04-01 2003-07-07 宮崎沖電気株式会社 半導体装置の製造方法
US6500528B1 (en) 1999-04-27 2002-12-31 Tessera, Inc. Enhancements in sheet processing and lead formation
JP3314757B2 (ja) * 1999-05-07 2002-08-12 日本電気株式会社 半導体回路装置の製造方法
US6627478B2 (en) * 1999-05-24 2003-09-30 Tessera, Inc. Method of making a microelectronic assembly with multiple lead deformation using differential thermal expansion/contraction
US6333207B1 (en) 1999-05-24 2001-12-25 Tessera, Inc. Peelable lead structure and method of manufacture
US6812718B1 (en) 1999-05-27 2004-11-02 Nanonexus, Inc. Massively parallel interface for electronic circuits
US7382142B2 (en) 2000-05-23 2008-06-03 Nanonexus, Inc. High density interconnect system having rapid fabrication cycle
US7247035B2 (en) * 2000-06-20 2007-07-24 Nanonexus, Inc. Enhanced stress metal spring contactor
US6559388B1 (en) * 1999-06-08 2003-05-06 International Business Machines Corporation Strain relief for substrates having a low coefficient of thermal expansion
US6713374B2 (en) * 1999-07-30 2004-03-30 Formfactor, Inc. Interconnect assemblies and methods
US7435108B1 (en) * 1999-07-30 2008-10-14 Formfactor, Inc. Variable width resilient conductive contact structures
US6675469B1 (en) 1999-08-11 2004-01-13 Tessera, Inc. Vapor phase connection techniques
JP2001085361A (ja) * 1999-09-10 2001-03-30 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6465852B1 (en) * 1999-10-20 2002-10-15 Advanced Micro Devices, Inc. Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer
DE19950885A1 (de) * 1999-10-22 2001-04-26 Wuerth Elektronik Gmbh Nachgiebige Kontakte zum anorganischen Substratträger mit dünner Metallisierung und Verfahren zu deren Herstellung
US6392428B1 (en) * 1999-11-16 2002-05-21 Eaglestone Partners I, Llc Wafer level interposer
US6602740B1 (en) 1999-11-24 2003-08-05 Tessera, Inc. Encapsulation of microelectronic assemblies
US6434817B1 (en) 1999-12-03 2002-08-20 Delphi Technologies, Inc. Method for joining an integrated circuit
JP3784597B2 (ja) * 1999-12-27 2006-06-14 沖電気工業株式会社 封止樹脂及び樹脂封止型半導体装置
US6461892B2 (en) 2000-01-26 2002-10-08 Tessera, Inc. Methods of making a connection component using a removable layer
JP3551114B2 (ja) * 2000-02-25 2004-08-04 日本電気株式会社 半導体装置の実装構造およびその方法
US6380060B1 (en) * 2000-03-08 2002-04-30 Tessera, Inc. Off-center solder ball attach and methods therefor
US6586955B2 (en) 2000-03-13 2003-07-01 Tessera, Inc. Methods and structures for electronic probing arrays
US6794202B2 (en) 2000-03-15 2004-09-21 Tessera, Inc. Assemblies for temporarily connecting microelectronic elements for testing and methods therefor
US6716671B2 (en) * 2000-03-17 2004-04-06 Tessera, Inc. Methods of making microelectronic assemblies using compressed resilient layer
US7262611B2 (en) 2000-03-17 2007-08-28 Formfactor, Inc. Apparatuses and methods for planarizing a semiconductor contactor
US6468833B2 (en) * 2000-03-31 2002-10-22 American Air Liquide, Inc. Systems and methods for application of substantially dry atmospheric plasma surface treatment to various electronic component packaging and assembly methods
US20030039106A1 (en) * 2000-04-14 2003-02-27 Tatsunori Koyanagi Double-sided wiring board and its manufacture method
US6833984B1 (en) * 2000-05-03 2004-12-21 Rambus, Inc. Semiconductor module with serial bus connection to multiple dies
US7122889B2 (en) * 2000-05-03 2006-10-17 Rambus, Inc. Semiconductor module
US6664621B2 (en) 2000-05-08 2003-12-16 Tessera, Inc. Semiconductor chip package with interconnect structure
US6572781B2 (en) 2000-05-16 2003-06-03 Tessera, Inc. Microelectronic packaging methods and components
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US7952373B2 (en) 2000-05-23 2011-05-31 Verigy (Singapore) Pte. Ltd. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
EP1292834B1 (en) 2000-06-20 2005-11-30 Nanonexus, Inc. Systems for testing integrated circuits
KR100600092B1 (ko) * 2000-06-28 2006-07-13 닛폰 하츠죠 가부시키가이샤 도전성 접촉자
US6822469B1 (en) 2000-07-31 2004-11-23 Eaglestone Partners I, Llc Method for testing multiple semiconductor wafers
US6812048B1 (en) 2000-07-31 2004-11-02 Eaglestone Partners I, Llc Method for manufacturing a wafer-interposer assembly
US6537831B1 (en) * 2000-07-31 2003-03-25 Eaglestone Partners I, Llc Method for selecting components for a matched set using a multi wafer interposer
JP2002050717A (ja) * 2000-08-03 2002-02-15 Nec Corp 半導体装置およびその製造方法
US6678952B2 (en) * 2000-08-03 2004-01-20 Tessera, Inc. Method of making a microelectronic package including a component having conductive elements on a top side and a bottom side thereof
US6632575B1 (en) 2000-08-31 2003-10-14 Micron Technology, Inc. Precision fiducial
US6900532B1 (en) 2000-09-01 2005-05-31 National Semiconductor Corporation Wafer level chip scale package
GB0021750D0 (en) * 2000-09-04 2000-10-18 Cambridge Consultants Connection method
US6657286B2 (en) 2000-09-21 2003-12-02 Tessera, Inc. Microelectronic assembly formation with lead displacement
US6589819B2 (en) * 2000-09-29 2003-07-08 Tessera, Inc. Microelectronic packages having an array of resilient leads and methods therefor
US6707149B2 (en) 2000-09-29 2004-03-16 Tessera, Inc. Low cost and compliant microelectronic packages for high i/o and fine pitch
US6959489B2 (en) * 2000-09-29 2005-11-01 Tessera, Inc. Methods of making microelectronic packages
US6815712B1 (en) 2000-10-02 2004-11-09 Eaglestone Partners I, Llc Method for selecting components for a matched set from a wafer-interposer assembly
US6686657B1 (en) 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
US6690081B2 (en) 2000-11-18 2004-02-10 Georgia Tech Research Corporation Compliant wafer-level packaging devices and methods of fabrication
US20020078401A1 (en) * 2000-12-15 2002-06-20 Fry Michael Andrew Test coverage analysis system
US6529022B2 (en) * 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US20020076854A1 (en) * 2000-12-15 2002-06-20 Pierce John L. System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates
US6750396B2 (en) 2000-12-15 2004-06-15 Di/Dt, Inc. I-channel surface-mount connector
US6735387B1 (en) 2001-01-10 2004-05-11 Tim Schnell Motion detector camera
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US6808958B2 (en) 2001-03-07 2004-10-26 Tessera, Inc. Methods of bonding microelectronic elements
US6632733B2 (en) 2001-03-14 2003-10-14 Tessera, Inc. Components and methods with nested leads
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US7087510B2 (en) 2001-05-04 2006-08-08 Tessera, Inc. Method of making bondable leads using positive photoresist and structures made therefrom
US6825552B2 (en) 2001-05-09 2004-11-30 Tessera, Inc. Connection components with anisotropic conductive material interconnection
US6545226B2 (en) * 2001-05-31 2003-04-08 International Business Machines Corporation Printed wiring board interposer sub-assembly
US6729019B2 (en) 2001-07-11 2004-05-04 Formfactor, Inc. Method of manufacturing a probe card
US6696910B2 (en) * 2001-07-12 2004-02-24 Custom One Design, Inc. Planar inductors and method of manufacturing thereof
US6838750B2 (en) * 2001-07-12 2005-01-04 Custom One Design, Inc. Interconnect circuitry, multichip module, and methods of manufacturing thereof
US20030048624A1 (en) * 2001-08-22 2003-03-13 Tessera, Inc. Low-height multi-component assemblies
US7605479B2 (en) * 2001-08-22 2009-10-20 Tessera, Inc. Stacked chip assembly with encapsulant layer
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
US6939735B2 (en) * 2001-09-13 2005-09-06 Tessera Inc. Microelectronic assembly formation with releasable leads
US6752634B2 (en) * 2001-09-21 2004-06-22 Intel Corporation Contact array for semiconductor package
US6664630B2 (en) 2001-10-16 2003-12-16 Hitachi Maxell, Ltd. Semiconductor device
US6977345B2 (en) * 2002-01-08 2005-12-20 International Business Machines Corporation Vents with signal image for signal return path
JP2003215161A (ja) * 2002-01-22 2003-07-30 Tokyo Electron Ltd プローブ、プローブの製造方法、プローブの取付方法、プローブの取付装置及びプローブカード
US6721189B1 (en) * 2002-03-13 2004-04-13 Rambus, Inc. Memory module
US7011530B2 (en) * 2002-05-24 2006-03-14 Sitaraman Suresh K Multi-axis compliance spring
US20040089930A1 (en) * 2002-06-25 2004-05-13 Tessera, Inc. Simplified stacked chip assemblies
US20040000428A1 (en) * 2002-06-26 2004-01-01 Mirng-Ji Lii Socketless package to circuit board assemblies and methods of using same
US6867065B2 (en) * 2002-07-03 2005-03-15 Tessera, Inc. Method of making a microelectronic assembly
US20040105244A1 (en) * 2002-08-06 2004-06-03 Ilyas Mohammed Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US7265045B2 (en) * 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US7098074B2 (en) * 2002-11-13 2006-08-29 Tessera, Inc. Microelectronic assemblies having low profile connections
US7754537B2 (en) * 2003-02-25 2010-07-13 Tessera, Inc. Manufacture of mountable capped chips
US6759277B1 (en) * 2003-02-27 2004-07-06 Sharp Laboratories Of America, Inc. Crystalline silicon die array and method for assembling crystalline silicon sheets onto substrates
KR100443999B1 (ko) * 2003-02-28 2004-08-21 주식회사 파이컴 인쇄회로기판용 상호 접속체, 이의 제조방법 및 이를구비한 상호 접속 조립체
US7230339B2 (en) * 2003-03-28 2007-06-12 Intel Corporation Copper ring solder mask defined ball grid array pad
US7239024B2 (en) * 2003-04-04 2007-07-03 Thomas Joel Massingill Semiconductor package with recess for die
US6916181B2 (en) 2003-06-11 2005-07-12 Neoconix, Inc. Remountable connector for land grid array packages
US8584353B2 (en) 2003-04-11 2013-11-19 Neoconix, Inc. Method for fabricating a contact grid array
US6869290B2 (en) 2003-06-11 2005-03-22 Neoconix, Inc. Circuitized connector for land grid array
US7070419B2 (en) 2003-06-11 2006-07-04 Neoconix Inc. Land grid array connector including heterogeneous contact elements
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
KR101078621B1 (ko) * 2003-07-03 2011-11-01 테쎄라 테크놀로지스 아일랜드 리미티드 집적회로 디바이스를 패키징하기 위한 방법 및 장치
US6790759B1 (en) * 2003-07-31 2004-09-14 Freescale Semiconductor, Inc. Semiconductor device with strain relieving bump design
US20050023682A1 (en) * 2003-07-31 2005-02-03 Morio Nakao High reliability chip scale package
US20050095835A1 (en) * 2003-09-26 2005-05-05 Tessera, Inc. Structure and method of making capped chips having vertical interconnects
US20050067681A1 (en) * 2003-09-26 2005-03-31 Tessera, Inc. Package having integral lens and wafer-scale fabrication method therefor
US7462936B2 (en) 2003-10-06 2008-12-09 Tessera, Inc. Formation of circuitry with modification of feature height
US7495179B2 (en) * 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US8641913B2 (en) * 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
TWI231578B (en) * 2003-12-01 2005-04-21 Advanced Semiconductor Eng Anti-warpage package and method for making the same
US7160121B2 (en) * 2003-12-15 2007-01-09 Palo Alto Research Center Incorporated Stressed metal contact with enhanced lateral compliance
US7087465B2 (en) * 2003-12-15 2006-08-08 Philips Lumileds Lighting Company, Llc Method of packaging a semiconductor light emitting device
US20050139984A1 (en) * 2003-12-19 2005-06-30 Tessera, Inc. Package element and packaged chip having severable electrically conductive ties
WO2005065207A2 (en) * 2003-12-30 2005-07-21 Tessera, Inc. Microelectronic packages and methods therefor
US8207604B2 (en) * 2003-12-30 2012-06-26 Tessera, Inc. Microelectronic package comprising offset conductive posts on compliant layer
US7709968B2 (en) * 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
DE102004003275B4 (de) * 2004-01-21 2007-04-19 Infineon Technologies Ag Halbleiterbauteil mit Verbindungselementen auf Halbleiterchips und Verfahren zur Herstellung derselben
US20050189635A1 (en) * 2004-03-01 2005-09-01 Tessera, Inc. Packaged acoustic and electromagnetic transducer chips
DE102004018250A1 (de) * 2004-04-15 2005-11-03 Infineon Technologies Ag Wafer-Stabilisierungsvorrichtung und Verfahren zu dessen Herstellung
US7241680B2 (en) * 2004-04-30 2007-07-10 Intel Corporation Electronic packaging using conductive interposer connector
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US20060027899A1 (en) * 2004-06-25 2006-02-09 Tessera, Inc. Structure with spherical contact pins
US20060006526A1 (en) * 2004-07-06 2006-01-12 Coronati John M Thermal interposer for cooled electrical packages
US20060013680A1 (en) * 2004-07-16 2006-01-19 Tessera, Inc. Chip handling methods and apparatus
US7176703B2 (en) * 2004-08-31 2007-02-13 Hitachi Global Storage Technologies Netherlands B.V. Test probe with thermally activated grip and release
TWI297393B (en) * 2004-09-07 2008-06-01 Via Tech Inc Test socket and upper cover therefor
US20060081983A1 (en) * 2004-10-14 2006-04-20 Giles Humpston Wafer level microelectronic packaging with double isolation
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US7262079B2 (en) * 2005-02-10 2007-08-28 Altera Corporation Consolidated flip chip BGA assembly process and apparatus
US7456046B2 (en) 2005-02-23 2008-11-25 International Business Machines Corporation Method to create flexible connections for integrated circuits
US7999379B2 (en) * 2005-02-25 2011-08-16 Tessera, Inc. Microelectronic assemblies having compliancy
US7939934B2 (en) * 2005-03-16 2011-05-10 Tessera, Inc. Microelectronic packages and methods therefor
US8143095B2 (en) 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
KR100722096B1 (ko) * 2005-11-23 2007-05-25 삼성에스디아이 주식회사 휴대용 표시장치
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
US8058101B2 (en) * 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7982290B2 (en) * 2006-01-12 2011-07-19 Palo Alto Research Center, Inc. Contact spring application to semiconductor devices
US7936062B2 (en) * 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
FR2896914B1 (fr) * 2006-01-30 2008-07-04 Valeo Electronique Sys Liaison Module electronique et procede d'assemblage d'un tel module
US20080029879A1 (en) * 2006-03-01 2008-02-07 Tessera, Inc. Structure and method of making lidded chips
ITMI20060478A1 (it) 2006-03-16 2007-09-17 Eles Semiconductor Equipment Spa Sistema per contattare dispositivim elettronici e relativo metodo di produzione basato su filo conduttore annegato in materiale isolante
US7544304B2 (en) * 2006-07-11 2009-06-09 Electro Scientific Industries, Inc. Process and system for quality management and analysis of via drilling
US7503767B2 (en) * 2006-08-01 2009-03-17 General Dynamics Advanced Information Systems, Inc. Method and apparatus for compliantly connecting stack of high-density electronic modules in harsh environments
US7545029B2 (en) * 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies
US7582966B2 (en) 2006-09-06 2009-09-01 Megica Corporation Semiconductor chip and method for fabricating the same
US7749886B2 (en) * 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US20080150101A1 (en) * 2006-12-20 2008-06-26 Tessera, Inc. Microelectronic packages having improved input/output connections and methods therefor
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
TWI357647B (en) * 2007-02-01 2012-02-01 Siliconware Precision Industries Co Ltd Semiconductor substrate structure
US8735183B2 (en) * 2007-04-12 2014-05-27 Micron Technology, Inc. System in package (SIP) with dual laminate interposers
US7886437B2 (en) * 2007-05-25 2011-02-15 Electro Scientific Industries, Inc. Process for forming an isolated electrically conductive contact through a metal package
CN105140134A (zh) 2007-09-28 2015-12-09 泰塞拉公司 利用成对凸柱进行倒装芯片互连
JP4966156B2 (ja) * 2007-10-23 2012-07-04 ソニーケミカル＆インフォメーションデバイス株式会社 配線基板の受台及びこれを用いた配線基板の接続装置、接続方法
US7982316B1 (en) * 2008-02-04 2011-07-19 Amkor Technology, Inc. Semiconductor package having a land to absorb thermal and mechanical stress and fabricating method thereof
US8025530B2 (en) * 2008-07-14 2011-09-27 Savi Technology, Inc. Method and apparatus involving a housing with a sealed electrical connector
US7943862B2 (en) * 2008-08-20 2011-05-17 Electro Scientific Industries, Inc. Method and apparatus for optically transparent via filling
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
US8618676B2 (en) * 2008-10-30 2013-12-31 Stmicroelectronics (Malta) Ltd. Method of assembly of a semiconductor package for the improvement of the electrical testing yield on the packages so obtained
DE102008058490B3 (de) 2008-11-21 2010-04-29 Continental Automotive Gmbh Schaltungsplatte und Verfahren zur Herstellung einer Schaltungsplatte
US8183677B2 (en) * 2008-11-26 2012-05-22 Infineon Technologies Ag Device including a semiconductor chip
US8039938B2 (en) * 2009-05-22 2011-10-18 Palo Alto Research Center Incorporated Airgap micro-spring interconnect with bonded underfill seal
WO2011139619A1 (en) 2010-04-26 2011-11-10 Hsio Technologies, Llc Semiconductor device package adapter
US8955215B2 (en) 2009-05-28 2015-02-17 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2014011232A1 (en) 2012-07-12 2014-01-16 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
US9276336B2 (en) 2009-05-28 2016-03-01 Hsio Technologies, Llc Metalized pad to electrical contact interface
US8525346B2 (en) 2009-06-02 2013-09-03 Hsio Technologies, Llc Compliant conductive nano-particle electrical interconnect
US9232654B2 (en) 2009-06-02 2016-01-05 Hsio Technologies, Llc High performance electrical circuit structure
WO2010147934A1 (en) 2009-06-16 2010-12-23 Hsio Technologies, Llc Semiconductor die terminal
WO2010141313A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit socket diagnostic tool
US8988093B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Bumped semiconductor wafer or die level electrical interconnect
US9414500B2 (en) 2009-06-02 2016-08-09 Hsio Technologies, Llc Compliant printed flexible circuit
WO2012074963A1 (en) 2010-12-01 2012-06-07 Hsio Technologies, Llc High performance surface mount electrical interconnect
US9613841B2 (en) 2009-06-02 2017-04-04 Hsio Technologies, Llc Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection
US9196980B2 (en) 2009-06-02 2015-11-24 Hsio Technologies, Llc High performance surface mount electrical interconnect with external biased normal force loading
US9320133B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Electrical interconnect IC device socket
WO2013036565A1 (en) 2011-09-08 2013-03-14 Hsio Technologies, Llc Direct metalization of electrical circuit structures
US8955216B2 (en) 2009-06-02 2015-02-17 Hsio Technologies, Llc Method of making a compliant printed circuit peripheral lead semiconductor package
US9277654B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Composite polymer-metal electrical contacts
US9930775B2 (en) 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
WO2010141297A1 (en) * 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
US9184527B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Electrical connector insulator housing
US9276339B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Electrical interconnect IC device socket
US8610265B2 (en) 2009-06-02 2013-12-17 Hsio Technologies, Llc Compliant core peripheral lead semiconductor test socket
US8987886B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
US8912812B2 (en) 2009-06-02 2014-12-16 Hsio Technologies, Llc Compliant printed circuit wafer probe diagnostic tool
WO2010141303A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Resilient conductive electrical interconnect
US9318862B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Method of making an electronic interconnect
US8618649B2 (en) 2009-06-02 2013-12-31 Hsio Technologies, Llc Compliant printed circuit semiconductor package
WO2014011226A1 (en) 2012-07-10 2014-01-16 Hsio Technologies, Llc Hybrid printed circuit assembly with low density main core and embedded high density circuit regions
WO2010141318A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit peripheral lead semiconductor test socket
WO2010141311A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package
US8803539B2 (en) 2009-06-03 2014-08-12 Hsio Technologies, Llc Compliant wafer level probe assembly
WO2010147782A1 (en) 2009-06-16 2010-12-23 Hsio Technologies, Llc Simulated wirebond semiconductor package
US9320144B2 (en) 2009-06-17 2016-04-19 Hsio Technologies, Llc Method of forming a semiconductor socket
US8981809B2 (en) 2009-06-29 2015-03-17 Hsio Technologies, Llc Compliant printed circuit semiconductor tester interface
US8984748B2 (en) 2009-06-29 2015-03-24 Hsio Technologies, Llc Singulated semiconductor device separable electrical interconnect
US8227918B2 (en) * 2009-09-16 2012-07-24 International Business Machines Corporation Robust FBEOL and UBM structure of C4 interconnects
US8679591B2 (en) * 2009-11-17 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing voids in a copper-tin interface and structure formed thereby
US8278748B2 (en) * 2010-02-17 2012-10-02 Maxim Integrated Products, Inc. Wafer-level packaged device having self-assembled resilient leads
US8637778B2 (en) 2010-04-08 2014-01-28 Intel Corporation Debond interconnect structures
US10159154B2 (en) 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
US9689897B2 (en) 2010-06-03 2017-06-27 Hsio Technologies, Llc Performance enhanced semiconductor socket
US8758067B2 (en) 2010-06-03 2014-06-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US9350093B2 (en) 2010-06-03 2016-05-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8198739B2 (en) 2010-08-13 2012-06-12 Endicott Interconnect Technologies, Inc. Semi-conductor chip with compressible contact structure and electronic package utilizing same
US8624342B2 (en) 2010-11-05 2014-01-07 Invensas Corporation Rear-face illuminated solid state image sensors
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
DE102010062887B4 (de) * 2010-12-13 2014-01-30 Robert Bosch Gmbh Mikrofonpackage und Verfahren zu dessen Herstellung
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9117811B2 (en) 2011-06-13 2015-08-25 Tessera, Inc. Flip chip assembly and process with sintering material on metal bumps
JP2013030748A (ja) * 2011-06-21 2013-02-07 Shinko Electric Ind Co Ltd 電子部品
US8872318B2 (en) 2011-08-24 2014-10-28 Tessera, Inc. Through interposer wire bond using low CTE interposer with coarse slot apertures
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8641428B2 (en) 2011-12-02 2014-02-04 Neoconix, Inc. Electrical connector and method of making it
US8623711B2 (en) 2011-12-15 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8629567B2 (en) 2011-12-15 2014-01-14 Stats Chippac Ltd. Integrated circuit packaging system with contacts and method of manufacture thereof
US9219029B2 (en) * 2011-12-15 2015-12-22 Stats Chippac Ltd. Integrated circuit packaging system with terminals and method of manufacture thereof
EP2803083A4 (en) 2012-01-10 2014-12-31 Hzo Inc MASKS FOR APPLYING PROTECTIVE COATINGS TO ELECTRONIC ASSEMBLIES, MASKED ELECTRONIC ASSEMBLIES, AND ASSOCIATED METHODS
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
JP2014522543A (ja) 2012-06-18 2014-09-04 エイチズィーオー・インコーポレーテッド 完全に組み立てられている電子デバイスの内部表面へ保護被覆を塗工するためのシステム及び方法
US9761520B2 (en) 2012-07-10 2017-09-12 Hsio Technologies, Llc Method of making an electrical connector having electrodeposited terminals
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
JP2014120657A (ja) * 2012-12-18 2014-06-30 Toshiba Corp 半導体装置
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
EP2780935A4 (en) 2013-01-08 2015-11-11 Hzo Inc REMOVAL OF SELECTED PARTS FROM SUBSTRATE PROTECTIVE COATINGS
US9894776B2 (en) 2013-01-08 2018-02-13 Hzo, Inc. System for refurbishing or remanufacturing an electronic device
US10449568B2 (en) 2013-01-08 2019-10-22 Hzo, Inc. Masking substrates for application of protective coatings
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9680273B2 (en) 2013-03-15 2017-06-13 Neoconix, Inc Electrical connector with electrical contacts protected by a layer of compressible material and method of making it
US9269642B2 (en) * 2013-06-12 2016-02-23 Globalfoundries Inc. Methods for testing integrated circuits of wafer and testing structures for integrated circuits
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
CN113437054A (zh) * 2014-06-18 2021-09-24 艾克斯展示公司技术有限公司 微组装led显示器
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9559447B2 (en) 2015-03-18 2017-01-31 Hsio Technologies, Llc Mechanical contact retention within an electrical connector
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10438907B2 (en) * 2016-12-11 2019-10-08 Cyntec Co., Ltd. Wireless package with antenna connector and fabrication method thereof
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
JP7077650B2 (ja) * 2018-02-16 2022-05-31 トヨタ自動車株式会社 ボンディング装置、及びボンディング方法
JP7060989B2 (ja) * 2018-03-22 2022-04-27 セイコーインスツル株式会社 電子部品の接続構造、電子機器、電子機器の製造方法
CN113130432B (zh) * 2019-12-30 2022-12-27 华为机器有限公司 一种电子模块及电子设备
KR20230066590A (ko) * 2020-09-17 2023-05-16 린텍 오브 아메리카, 인크. 나노섬유 필름 인장 제어
KR102698967B1 (ko) * 2021-10-25 2024-08-23 엘지전자 주식회사 반려동물용 음식물 공급장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63177434A (ja) * 1987-01-19 1988-07-21 Hitachi Ltd 電子部品の接続構造とその製造方法
JPH01155633A (ja) * 1987-12-14 1989-06-19 Hitachi Ltd 半導体装置
JPH03108734A (ja) * 1989-03-14 1991-05-08 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US35119A (en) * 1862-04-29 Improvement in corn-sh ellers
US3342189A (en) 1964-06-04 1967-09-19 Loretta M Houston Elevated wig for forming an enlarged hairdo
US3373481A (en) * 1965-06-22 1968-03-19 Sperry Rand Corp Method of electrically interconnecting conductors
DE2119567C2 (de) * 1970-05-05 1983-07-14 International Computers Ltd., London Elektrische Verbindungsvorrichtung und Verfahren zu ihrer Herstellung
CA954635A (en) * 1972-06-06 1974-09-10 Microsystems International Limited Mounting leads and method of fabrication
US3811186A (en) * 1972-12-11 1974-05-21 Ibm Method of aligning and attaching circuit devices on a substrate
US3842189A (en) * 1973-01-08 1974-10-15 Rca Corp Contact array and method of making the same
US3952404A (en) * 1973-07-30 1976-04-27 Sharp Kabushiki Kaisha Beam lead formation method
DE2608250C3 (de) * 1976-02-28 1985-06-05 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zum Thermokompressions-Verbinden von auf Halbleiterkörpern befindlichen Metall-Anschlußkontakten mit zugeordneten Gehäuseanschlußteilen und Vorrichtung zur Durchführung des Verfahrens
US4067104A (en) * 1977-02-24 1978-01-10 Rockwell International Corporation Method of fabricating an array of flexible metallic interconnects for coupling microelectronics components
US4326663A (en) * 1978-07-20 1982-04-27 Eltec Instruments, Inc. Pyroelectric detector
JPS6038809B2 (ja) * 1979-11-20 1985-09-03 信越ポリマ−株式会社 異方導電性を有するエラスチツク構造体の製造方法
US4472876A (en) * 1981-08-13 1984-09-25 Minnesota Mining And Manufacturing Company Area-bonding tape
US4447857A (en) * 1981-12-09 1984-05-08 International Business Machines Corporation Substrate with multiple type connections
US4705205A (en) * 1983-06-30 1987-11-10 Raychem Corporation Chip carrier mounting device
US4751199A (en) * 1983-12-06 1988-06-14 Fairchild Semiconductor Corporation Process of forming a compliant lead frame for array-type semiconductor packages
GB2151529B (en) * 1983-12-19 1987-09-30 American Telephone & Telegraph Method for making electrical contact to semiconductor devices
GB8407847D0 (en) * 1984-03-27 1984-05-02 Emi Ltd Sensing apparatus
US4667219A (en) * 1984-04-27 1987-05-19 Trilogy Computer Development Partners, Ltd. Semiconductor chip interface
US4785137A (en) * 1984-04-30 1988-11-15 Allied Corporation Novel nickel/indium/other metal alloy for use in the manufacture of electrical contact areas of electrical devices
JPS61111561A (ja) * 1984-10-05 1986-05-29 Fujitsu Ltd 半導体装置
JPS6191939A (ja) * 1984-10-12 1986-05-10 Toshiba Corp 半導体ワイヤボンデイング用ト−チ
US4661192A (en) * 1985-08-22 1987-04-28 Motorola, Inc. Low cost integrated circuit bonding process
US4793814A (en) * 1986-07-21 1988-12-27 Rogers Corporation Electrical circuit board interconnect
US4955523A (en) * 1986-12-17 1990-09-11 Raychem Corporation Interconnection of electronic components
US5086337A (en) * 1987-01-19 1992-02-04 Hitachi, Ltd. Connecting structure of electronic part and electronic device using the structure
US4812191A (en) * 1987-06-01 1989-03-14 Digital Equipment Corporation Method of forming a multilevel interconnection device
JP2641869B2 (ja) * 1987-07-24 1997-08-20 三菱電機株式会社 半導体装置の製造方法
US5230931A (en) * 1987-08-10 1993-07-27 Semiconductor Energy Laboratory Co., Ltd. Plasma-assisted cvd of carbonaceous films by using a bias voltage
JPS6455633A (en) * 1987-08-26 1989-03-02 Nippon Denki Home Electronics Picture input signal generator
HU197469B (en) * 1987-10-23 1989-03-28 Laszlo Holakovszky Spectacle like, wearable on head stereoscopic reproductor of the image
US4926241A (en) * 1988-02-19 1990-05-15 Microelectronics And Computer Technology Corporation Flip substrate for chip mount
US5197892A (en) * 1988-05-31 1993-03-30 Canon Kabushiki Kaisha Electric circuit device having an electric connecting member and electric circuit components
JPH01313969A (ja) * 1988-06-13 1989-12-19 Hitachi Ltd 半導体装置
US4937653A (en) * 1988-07-21 1990-06-26 American Telephone And Telegraph Company Semiconductor integrated circuit chip-to-chip interconnection scheme
JPH02168662A (ja) * 1988-09-07 1990-06-28 Hitachi Ltd チップキャリア
ATE115335T1 (de) * 1988-09-30 1994-12-15 Raychem Ltd Verbindungsartikel für hybrid-mikrochip.
FR2639763B1 (fr) * 1988-11-29 1992-12-24 Schlumberger Ind Sa Procede de realisation d'un module electronique et module electronique tel qu'obtenu par ce procede
US5184207A (en) * 1988-12-07 1993-02-02 Tribotech Semiconductor die packages having lead support frame
US5192716A (en) * 1989-01-25 1993-03-09 Polylithics, Inc. Method of making a extended integration semiconductor structure
US5055907A (en) * 1989-01-25 1991-10-08 Mosaic, Inc. Extended integration semiconductor structure with wiring layers
EP0433997A2 (en) * 1989-12-19 1991-06-26 Rogers Corporation Improved connector arrangement system and interconnect element
US5049085A (en) * 1989-12-22 1991-09-17 Minnesota Mining And Manufacturing Company Anisotropically conductive polymeric matrix
JP2782874B2 (ja) * 1989-12-27 1998-08-06 松下電器産業株式会社 魚釣り用電動リール
US5471151A (en) * 1990-02-14 1995-11-28 Particle Interconnect, Inc. Electrical interconnect using particle enhanced joining of metal surfaces
US5047830A (en) * 1990-05-22 1991-09-10 Amp Incorporated Field emitter array integrated circuit chip interconnection
JPH04330744A (ja) * 1990-09-14 1992-11-18 Mitsubishi Electric Corp 半導体装置の製造方法
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5865365A (en) * 1991-02-19 1999-02-02 Hitachi, Ltd. Method of fabricating an electronic circuit device
US5173055A (en) * 1991-08-08 1992-12-22 Amp Incorporated Area array connector
US5131852A (en) * 1991-08-23 1992-07-21 Amp Incorporated Electrical socket
US5152695A (en) * 1991-10-10 1992-10-06 Amp Incorporated Surface mount electrical connector
US5210939A (en) * 1992-04-17 1993-05-18 Intel Corporation Lead grid array integrated circuit
JP3151219B2 (ja) * 1992-07-24 2001-04-03 テツセラ，インコーポレイテッド 取り外し自在のリード支持体を備えた半導体接続構成体およびその製造方法
DE59301882D1 (de) 1992-10-16 1996-04-18 Solvay Interox Gmbh Durch Beschichtung stabilisierte Natriumpercarbonate
US5741296A (en) * 1993-11-02 1998-04-21 Karl Storz Gmbh & Co. Instrument for the application of prostheses inside the body
US5455390A (en) * 1994-02-01 1995-10-03 Tessera, Inc. Microelectronics unit mounting with multiple lead bonding
US5518964A (en) * 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5528083A (en) * 1994-10-04 1996-06-18 Sun Microsystems, Inc. Thin film chip capacitor for electrical noise reduction in integrated circuits
JP3108734B2 (ja) 1996-05-23 2000-11-13 五洋建設株式会社 仮設屋根の解体工法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63177434A (ja) * 1987-01-19 1988-07-21 Hitachi Ltd 電子部品の接続構造とその製造方法
JPH01155633A (ja) * 1987-12-14 1989-06-19 Hitachi Ltd 半導体装置
JPH03108734A (ja) * 1989-03-14 1991-05-08 Toshiba Corp 半導体装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6661247B2 (en) 1997-09-19 2003-12-09 Fujitsu Limited Semiconductor testing device
US7161370B2 (en) 1997-09-19 2007-01-09 Fujitsu Limited Semiconductor testing device
JP2008544554A (ja) * 2005-06-24 2008-12-04 カーディアック・ペースメーカーズ・インコーポレーテッド 薄型可撓性基板を使用するフリップチップダイ組立体
US7807502B2 (en) 2007-05-17 2010-10-05 Micron Technology, Inc. Method for fabricating semiconductor packages with discrete components
US7964946B2 (en) 2007-05-17 2011-06-21 Micron Technology, Inc. Semiconductor package having discrete components and system containing the package
US8174105B2 (en) 2007-05-17 2012-05-08 Micron Technology, Inc. Stacked semiconductor package having discrete components
JP2014165319A (ja) * 2013-02-25 2014-09-08 Shinko Electric Ind Co Ltd 半導体装置
WO2014181638A1 (ja) * 2013-05-07 2014-11-13 住友電気工業株式会社 半導体装置の製造方法
JP2014220329A (ja) * 2013-05-07 2014-11-20 住友電気工業株式会社 半導体装置の製造方法

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