JP3028799B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、基板厚が薄く、裏
面に放熱用金属膜（ＰＨＳ：プレーテッド・ヒートシン
ク）、さらにバイアホールを有する半導体装置の製造方
法に関する。
面に放熱用金属膜（ＰＨＳ：プレーテッド・ヒートシン
ク）、さらにバイアホールを有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】半導体装置は図１４の平面図に示す様
に、半導体基板１の表面（一主表面）に複数個のペレッ
ト部５とこのペレット部を分割分離するペレット分割領
域６を形成した後、このペレット分割領域６を切断ある
いは溶解して多数のペレットに分割して半導体装置を製
造する。
に、半導体基板１の表面（一主表面）に複数個のペレッ
ト部５とこのペレット部を分割分離するペレット分割領
域６を形成した後、このペレット分割領域６を切断ある
いは溶解して多数のペレットに分割して半導体装置を製
造する。
【０００３】近年、半導体装置の高性能化が進むに従っ
て、半導体装置の基板厚を薄くして半導体素子の発熱に
よる温度上昇を防ぐ必要が高まってきた。さらに、基板
の裏面に放熱用の金属膜を形成したＰＨＳ（プレーテッ
ド・ヒートシンク）構造がとられるようになってきた。
て、半導体装置の基板厚を薄くして半導体素子の発熱に
よる温度上昇を防ぐ必要が高まってきた。さらに、基板
の裏面に放熱用の金属膜を形成したＰＨＳ（プレーテッ
ド・ヒートシンク）構造がとられるようになってきた。
【０００４】また、半導体素子の接地インダクタンスを
小さくするために、半導体装置の基板厚を薄くしてこの
基板に表面から裏面に貫通する孔をあけること等の必要
が生じてきた。例えば、高出力を要求されるＧａＡｓ高
出力ＦＥＴでは、基板厚を３０〜５０μｍまで薄くして
いる。
小さくするために、半導体装置の基板厚を薄くしてこの
基板に表面から裏面に貫通する孔をあけること等の必要
が生じてきた。例えば、高出力を要求されるＧａＡｓ高
出力ＦＥＴでは、基板厚を３０〜５０μｍまで薄くして
いる。
【０００５】このような構造は、従来次のように製造さ
れていた。まず、図１５に示すように、表面に半導体素
子を形成した半導体基板４１の表面側をガラス板等の支
持板４２に、貼り付け材４３を用いて貼り付けた後に、
半導体基板の裏面全体を研磨すること等により基板厚を
薄層化する。
れていた。まず、図１５に示すように、表面に半導体素
子を形成した半導体基板４１の表面側をガラス板等の支
持板４２に、貼り付け材４３を用いて貼り付けた後に、
半導体基板の裏面全体を研磨すること等により基板厚を
薄層化する。
【０００６】次に図１６に示すように、フォトレジスト
４４を用いて基板を貫通して、バイアホール４５と、ペ
レット分割領域にエッチカット部４６を形成する。
４４を用いて基板を貫通して、バイアホール４５と、ペ
レット分割領域にエッチカット部４６を形成する。
【０００７】次に図１７に示すように、裏面全面にメッ
キパスメタル４８を形成した後、エッチカット部にフォ
トレジスト膜４９を形成し、全面にＰＨＳ金属膜５０を
成膜する。
キパスメタル４８を形成した後、エッチカット部にフォ
トレジスト膜４９を形成し、全面にＰＨＳ金属膜５０を
成膜する。
【０００８】最後にエッチカット部４６からダイシング
等によりペレット分割し、有機溶剤等を用いて貼り付け
材を溶解して支持板を剥がし、半導体装置を得る。
等によりペレット分割し、有機溶剤等を用いて貼り付け
材を溶解して支持板を剥がし、半導体装置を得る。
【０００９】しかし、この方法では、支持板に貼り付け
て処理するため、貼り付け材（ワックス等）の残りによ
る汚れが生じたり、貼り付けや剥がし工程の際に、ペレ
ットクラックが生じたり、こすれてキズ等が発生したり
するために、歩留まりが低い問題があった。
て処理するため、貼り付け材（ワックス等）の残りによ
る汚れが生じたり、貼り付けや剥がし工程の際に、ペレ
ットクラックが生じたり、こすれてキズ等が発生したり
するために、歩留まりが低い問題があった。
【００１０】また、貼り付けや剥がし工程が付加される
ために裏面処理工程が長く、生産性が必ずしも満足でき
るものではなかった。
ために裏面処理工程が長く、生産性が必ずしも満足でき
るものではなかった。
【００１１】さらに、反ったウェーハを支持板に貼り付
けるためクラックが生じやすく、大型ウェーハほど反り
が大きいのでウェーハの大型化が困難であった。
けるためクラックが生じやすく、大型ウェーハほど反り
が大きいのでウェーハの大型化が困難であった。
【００１２】さらに、裏面から両面目合わせ露光でＰＲ
マスクを形成するため目合わせ精度が悪く、微細なバイ
アホールの形成が困難である。
マスクを形成するため目合わせ精度が悪く、微細なバイ
アホールの形成が困難である。
【００１３】
【発明が解決しようとする課題】本発明は、これらの問
題点に鑑みてなされたものであり、半導体素子が汚染さ
れることなく、ペレットクラックや、キズ等の発生がな
く歩留まりが高く、さらに生産性が高く、ウェーハの大
型化にも対応が可能な半導体装置の製造方法を提供する
ことを目的とする。
題点に鑑みてなされたものであり、半導体素子が汚染さ
れることなく、ペレットクラックや、キズ等の発生がな
く歩留まりが高く、さらに生産性が高く、ウェーハの大
型化にも対応が可能な半導体装置の製造方法を提供する
ことを目的とする。
【００１４】さらに、本発明は位置精度に優れ、微細な
バイアホールの形成が可能な半導体装置の製造方法を提
供することを目的とする。
バイアホールの形成が可能な半導体装置の製造方法を提
供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、半導体基板の
表面に半導体素子を形成した複数のペレット部と、ペレ
ット部を分割するペレット分割領域を形成する工程と、
前記半導体基板の裏面に放熱用金属膜を形成する工程
と、前記ペレット分割領域から複数のペレットに分割す
る工程とを有する半導体装置の製造方法において、前記
半導体基板の表面に半導体素子を形成する工程と、前記
ペレット部と前記ペレット分割領域の中心部を所定の厚
さまで薄層化し、前記半導体基板の周辺部と前記ペレッ
ト分割領域の両側の２条の格子領域を壁状に残す工程と
を有することを特徴とする半導体装置の製造方法に関す
る。
表面に半導体素子を形成した複数のペレット部と、ペレ
ット部を分割するペレット分割領域を形成する工程と、
前記半導体基板の裏面に放熱用金属膜を形成する工程
と、前記ペレット分割領域から複数のペレットに分割す
る工程とを有する半導体装置の製造方法において、前記
半導体基板の表面に半導体素子を形成する工程と、前記
ペレット部と前記ペレット分割領域の中心部を所定の厚
さまで薄層化し、前記半導体基板の周辺部と前記ペレッ
ト分割領域の両側の２条の格子領域を壁状に残す工程と
を有することを特徴とする半導体装置の製造方法に関す
る。
【００１６】本発明はまた、この製造方法において、前
記の薄層化した半導体基板の裏面全体に金属膜を蒸着す
る工程と、蒸着した金属膜上に電解メッキにより放熱用
金属膜を形成する工程とをさらに有することを特徴とす
る。
記の薄層化した半導体基板の裏面全体に金属膜を蒸着す
る工程と、蒸着した金属膜上に電解メッキにより放熱用
金属膜を形成する工程とをさらに有することを特徴とす
る。
【００１７】
【発明の実施の形態】本発明の製造方法では、半導体基
板を裏面から薄層化する際に、ペレット部と前記ペレッ
ト分割領域の中心部のみを薄層化する。図３は、裏面か
ら見た全体図であり、図４は、部分拡大図である。図４
に示すように、半導体基板周辺部７とペレット分割領域
６の両側が２条の格子状の壁状に残る。
板を裏面から薄層化する際に、ペレット部と前記ペレッ
ト分割領域の中心部のみを薄層化する。図３は、裏面か
ら見た全体図であり、図４は、部分拡大図である。図４
に示すように、半導体基板周辺部７とペレット分割領域
６の両側が２条の格子状の壁状に残る。
【００１８】このようにすると、ペレット部が薄層化さ
れても、厚い周辺部と２条の格子状の壁により十分に重
量を支えることができるので、従来のように支持板に貼
り付ける必要がないため、支持板に貼り付けることによ
って発生していた前述の種々の問題を解決することがで
きる。
れても、厚い周辺部と２条の格子状の壁により十分に重
量を支えることができるので、従来のように支持板に貼
り付ける必要がないため、支持板に貼り付けることによ
って発生していた前述の種々の問題を解決することがで
きる。
【００１９】ここで、基板の周辺部は、基板重量を支え
ることができる程度の強度がでるように、基板大きさお
よび材質等と、ペレット収量を考慮して適宜その幅を決
めることができるが、例えば基板の直径の７〜１２％程
度、好ましくは１０〜１２％を周辺部の幅として割り当
てる。
ることができる程度の強度がでるように、基板大きさお
よび材質等と、ペレット収量を考慮して適宜その幅を決
めることができるが、例えば基板の直径の７〜１２％程
度、好ましくは１０〜１２％を周辺部の幅として割り当
てる。
【００２０】壁状の２条の格子状領域は、ペレット分割
領域内であっても、ペレット分割領域に隣接するペレッ
ト部内に入り込んでいてもどちらでも良い。
領域内であっても、ペレット分割領域に隣接するペレッ
ト部内に入り込んでいてもどちらでも良い。
【００２１】２条の格子状領域の幅は、通常２０〜６０
μｍ、好ましくは４０〜６０μｍ程度である。
μｍ、好ましくは４０〜６０μｍ程度である。
【００２２】また、本発明に用いられる半導体基板とし
ては、シリコン基板の他、ＧａＡｓ、ＩｎＰ、およびこ
れらの混晶等の化合物半導体基板を用いることができ
る。また本発明は、半導体素子として熱発生源となるよ
うなデバイスが形成された半導体装置に適用することが
好ましい。
ては、シリコン基板の他、ＧａＡｓ、ＩｎＰ、およびこ
れらの混晶等の化合物半導体基板を用いることができ
る。また本発明は、半導体素子として熱発生源となるよ
うなデバイスが形成された半導体装置に適用することが
好ましい。
【００２３】尚、本発明において、基板の「表面」とは
半導体素子が形成された一主面をいい、「裏面」とはそ
の反対側の面をいうものとする。
半導体素子が形成された一主面をいい、「裏面」とはそ
の反対側の面をいうものとする。
【００２４】以下、図面を参照しながら本発明の実施形
態を説明する。
態を説明する。
【００２５】［実施形態１］図１〜図６を参照しながら
実施形態１を説明する。図１（ａ）に示すように、表面
に半導体素子を形成した半導体基板１（材質：ＧａＡ
ｓ、大きさ：４インチ、厚さ：６００μｍ程度）の表面
側１Ａ（半導体素子形成面）に所定位置にバイアホール
形成のための孔２を形成する。このときの深さは、ペレ
ットとしたときの所望の基板厚相当（３０μｍ程度）以
上の深さである。その後、孔２の底面および側面から基
板表面につながるバイアホールの表面電極３ａと、表面
電極３ａをすべて接続する接続電極３ｂを金属膜で同時
に形成する。この接続電極３ｂは、ペレット分割領域に
形成される。
実施形態１を説明する。図１（ａ）に示すように、表面
に半導体素子を形成した半導体基板１（材質：ＧａＡ
ｓ、大きさ：４インチ、厚さ：６００μｍ程度）の表面
側１Ａ（半導体素子形成面）に所定位置にバイアホール
形成のための孔２を形成する。このときの深さは、ペレ
ットとしたときの所望の基板厚相当（３０μｍ程度）以
上の深さである。その後、孔２の底面および側面から基
板表面につながるバイアホールの表面電極３ａと、表面
電極３ａをすべて接続する接続電極３ｂを金属膜で同時
に形成する。この接続電極３ｂは、ペレット分割領域に
形成される。
【００２６】次に、図２（（ａ）断面図、（ｂ）平面
図）に示すように、半導体基板の裏面側１Ｂ（半導体素
子を形成した面と反対側の面）に、基板周辺部（５ｍｍ
程度以上）とペレット分割領域の両側（各５０μｍ程度
の幅）にフォトレジスト膜４を形成する。図３は、基板
裏側から見た全体図であり、図２は図３の点線の円内を
拡大した図に相当する。
図）に示すように、半導体基板の裏面側１Ｂ（半導体素
子を形成した面と反対側の面）に、基板周辺部（５ｍｍ
程度以上）とペレット分割領域の両側（各５０μｍ程度
の幅）にフォトレジスト膜４を形成する。図３は、基板
裏側から見た全体図であり、図２は図３の点線の円内を
拡大した図に相当する。
【００２７】図４（（ａ）断面図、（ｂ）平面図）に示
すように、このフォトレジスト膜をマスクとして、半導
体基板１のペレット部５、およびペレット分割領域６
（５０μｍ程度の幅）を基板裏面側１Ｂからドライエッ
チングして薄層化し、基板表面側１Ａから形成したバイ
アホールの表面電極３ａを露出させる。この結果、基板
の周辺部が厚いままで残り壁１０ｂが形成され、同時に
ペレット分割領域の両側に壁１０ａが形成される。
すように、このフォトレジスト膜をマスクとして、半導
体基板１のペレット部５、およびペレット分割領域６
（５０μｍ程度の幅）を基板裏面側１Ｂからドライエッ
チングして薄層化し、基板表面側１Ａから形成したバイ
アホールの表面電極３ａを露出させる。この結果、基板
の周辺部が厚いままで残り壁１０ｂが形成され、同時に
ペレット分割領域の両側に壁１０ａが形成される。
【００２８】次に図５に示すように、基板の裏面全体に
蒸着により、蒸着金属膜８を形成する。このとき、蒸着
金属膜８は、バイアホールの表面電極３ａと接触し、電
気的接続がとれる。ドライエッチングで形成されたペレ
ット分割領域６の両側の壁１０ａは、ドライエッチング
により頂上部分がエッチングされ、基板周囲の壁１０ｂ
より低い場合もあるが、２００μｍ程度の高さはあるの
で、壁１０ａの側壁には通常金属膜が蒸着されることは
ないが、垂直方向からなるべく異方性の高い蒸着法を用
いることが好ましい。従って、基板裏面側１Ｂでは、ペ
レット部とペレット分割領域とは電気的に分離されてい
る。尚、蒸着に先立って、フォトレジストを除去しても
除去しなくともどちらでも良い。
蒸着により、蒸着金属膜８を形成する。このとき、蒸着
金属膜８は、バイアホールの表面電極３ａと接触し、電
気的接続がとれる。ドライエッチングで形成されたペレ
ット分割領域６の両側の壁１０ａは、ドライエッチング
により頂上部分がエッチングされ、基板周囲の壁１０ｂ
より低い場合もあるが、２００μｍ程度の高さはあるの
で、壁１０ａの側壁には通常金属膜が蒸着されることは
ないが、垂直方向からなるべく異方性の高い蒸着法を用
いることが好ましい。従って、基板裏面側１Ｂでは、ペ
レット部とペレット分割領域とは電気的に分離されてい
る。尚、蒸着に先立って、フォトレジストを除去しても
除去しなくともどちらでも良い。
【００２９】次に、基板表面側１Ａで、基板周辺の一部
の接続電極３ｂを給電電極として表面に露出させたまま
残し、その他の基板表面側全体をフォトレジストでマス
クする。基板裏面側１Ｂは露出したままである。
の接続電極３ｂを給電電極として表面に露出させたまま
残し、その他の基板表面側全体をフォトレジストでマス
クする。基板裏面側１Ｂは露出したままである。
【００３０】次に、図６に示すように、基板表面側の接
続電極から給電し、バイアホールで電気的接続された蒸
着金属膜８上に、電解メッキによりＰＨＳ金属膜１１を
形成する。
続電極から給電し、バイアホールで電気的接続された蒸
着金属膜８上に、電解メッキによりＰＨＳ金属膜１１を
形成する。
【００３１】その後、半導体基板裏面の厚い周辺部から
ペレット分割領域にかけてスクライブし、ブレーキング
によりペレットに分割し、目的の半導体装置を得る。
ペレット分割領域にかけてスクライブし、ブレーキング
によりペレットに分割し、目的の半導体装置を得る。
【００３２】特にこの実施形態によれば、表面側からバ
イアホールの位置を決めるので、位置精度に優れ、微細
なバイアホールの形成が可能である。
イアホールの位置を決めるので、位置精度に優れ、微細
なバイアホールの形成が可能である。
【００３３】［実施形態２］図７〜図１３を参照しなが
ら実施形態２を説明する。
ら実施形態２を説明する。
【００３４】表面に半導体素子を形成した後、図７
（（ａ）断面図、（ｂ）平面図）に示すように、半導体
基板１の基板表面側１Ａに、後の工程でバイアホールが
形成される部分に表面電極２３ａとそれらのすべて接続
する接続電極２３ｂをペレット分割領域に形成する。そ
の後、裏面研磨により半導体基板１の厚さを３００μｍ
程度に薄くした。
（（ａ）断面図、（ｂ）平面図）に示すように、半導体
基板１の基板表面側１Ａに、後の工程でバイアホールが
形成される部分に表面電極２３ａとそれらのすべて接続
する接続電極２３ｂをペレット分割領域に形成する。そ
の後、裏面研磨により半導体基板１の厚さを３００μｍ
程度に薄くした。
【００３５】次に図８（（ａ）断面図、（ｂ）平面図）
に示すように、半導体基板の裏面側１Ｂ（半導体素子を
形成した面と反対側の面）に、基板周辺部（５ｍｍ程度
以上）とペレット分割領域の両側（各５０μｍ程度の
幅）にフォトレジスト膜２４を形成する。基板裏側から
見た全体図は図３と同様であり、図８は図３の点線の円
内を拡大した図に相当する。
に示すように、半導体基板の裏面側１Ｂ（半導体素子を
形成した面と反対側の面）に、基板周辺部（５ｍｍ程度
以上）とペレット分割領域の両側（各５０μｍ程度の
幅）にフォトレジスト膜２４を形成する。基板裏側から
見た全体図は図３と同様であり、図８は図３の点線の円
内を拡大した図に相当する。
【００３６】次に、図９（（ａ）断面図、（ｂ）平面
図）に示すように、このフォトレジスト膜をマスクとし
て、半導体基板１のペレット部５、およびペレット分割
領域６（５０μｍ程度の幅）を基板裏面側１Ｂからドラ
イエッチングして薄層化する。
図）に示すように、このフォトレジスト膜をマスクとし
て、半導体基板１のペレット部５、およびペレット分割
領域６（５０μｍ程度の幅）を基板裏面側１Ｂからドラ
イエッチングして薄層化する。
【００３７】次に図１０（（ａ）断面図、（ｂ）平面
図）に示すように、バイアホール形成部分に設けた開口
２６ａと、交差部を除いたペレット分割領域の中心部に
設けた開口２６ｂを有するフォトレジスト２５を形成す
る。
図）に示すように、バイアホール形成部分に設けた開口
２６ａと、交差部を除いたペレット分割領域の中心部に
設けた開口２６ｂを有するフォトレジスト２５を形成す
る。
【００３８】次に、図１１に示すように、このフォトレ
ジスト２５を用いて、半導体基板を基板裏面側１Ｂから
エッチングして、基板表面側１Ａに形成した表面電極２
３ａに達するバイアホール２２と、接続電極２３ｂに達
する貫通孔２７を形成する。尚、接続電極は基板表面側
で貫通孔２７をまたぐように、ペレット分割領域６の幅
より少し大きく形成されている。
ジスト２５を用いて、半導体基板を基板裏面側１Ｂから
エッチングして、基板表面側１Ａに形成した表面電極２
３ａに達するバイアホール２２と、接続電極２３ｂに達
する貫通孔２７を形成する。尚、接続電極は基板表面側
で貫通孔２７をまたぐように、ペレット分割領域６の幅
より少し大きく形成されている。
【００３９】フォトレジストを剥離した後、図１２に示
すように、基板の裏面全体に蒸着により蒸着金属膜２８
を成膜する。このとき、バイアホール２２のエッチング
の際に、壁面がやや斜めになるように形成しておくと、
バイアホール２２の壁面にも導通がとれる厚さの蒸着膜
を形成することが可能である。ドライエッチングで形成
されたペレット分割領域６の両側の壁３０ａおよび基板
周囲の壁３０ｂの側面には、蒸着膜は形成されない。
すように、基板の裏面全体に蒸着により蒸着金属膜２８
を成膜する。このとき、バイアホール２２のエッチング
の際に、壁面がやや斜めになるように形成しておくと、
バイアホール２２の壁面にも導通がとれる厚さの蒸着膜
を形成することが可能である。ドライエッチングで形成
されたペレット分割領域６の両側の壁３０ａおよび基板
周囲の壁３０ｂの側面には、蒸着膜は形成されない。
【００４０】次に、実施形態１と同様にして、基板表面
側１Ａの接続電極から給電して、図１３に示すように、
バイアホールで電気的接続された蒸着金属膜２８上に、
電解メッキによりＰＨＳ金属膜３１を形成する。
側１Ａの接続電極から給電して、図１３に示すように、
バイアホールで電気的接続された蒸着金属膜２８上に、
電解メッキによりＰＨＳ金属膜３１を形成する。
【００４１】その後実施形態１と同様に、半導体基板裏
面の厚い周辺部からペレット分割領域にかけてスクライ
ブし、ブレーキングによりペレットに分割し、目的の半
導体素子を得る。
面の厚い周辺部からペレット分割領域にかけてスクライ
ブし、ブレーキングによりペレットに分割し、目的の半
導体素子を得る。
【００４２】
【発明の効果】本発明によれば、半導体素子が汚染され
ることなく、ペレットクラックや、キズ等の発生のなく
歩留まりが高く、さらに生産性が高く、ウェーハの大型
化にも対応が可能な半導体装置の製造方法を提供するこ
とができる。
ることなく、ペレットクラックや、キズ等の発生のなく
歩留まりが高く、さらに生産性が高く、ウェーハの大型
化にも対応が可能な半導体装置の製造方法を提供するこ
とができる。
【００４３】さらに、本発明によれば、位置精度に優
れ、微細なバイアホールの形成が可能な半導体装置の製
造方法を提供することができる。
れ、微細なバイアホールの形成が可能な半導体装置の製
造方法を提供することができる。
【図１】本発明の実施形態１の製造方法の一工程を示す
図である。
図である。
【図２】本発明の実施形態１の製造方法の一工程を示す
図である。
図である。
【図３】本発明の製造方法において、半導体基板を裏面
より見た図である。
より見た図である。
【図４】本発明の実施形態１の製造方法の一工程を示す
図である。
図である。
【図５】本発明の実施形態１の製造方法の一工程を示す
図である。
図である。
【図６】本発明の実施形態１の製造方法の一工程を示す
図である。
図である。
【図７】本発明の実施形態２の製造方法の一工程を示す
図である。
図である。
【図８】本発明の実施形態２の製造方法の一工程を示す
図である。
図である。
【図９】本発明の実施形態２の製造方法の一工程を示す
図である。
図である。
【図１０】本発明の実施形態２の製造方法の一工程を示
す図である。
す図である。
【図１１】本発明の実施形態２の製造方法の一工程を示
す図である。
す図である。
【図１２】本発明の実施形態２の製造方法の一工程を示
す図である。
す図である。
【図１３】本発明の実施形態２の製造方法の一工程を示
す図である。
す図である。
【図１４】従来からの半導体装置の製造方法を説明する
ための図である。
ための図である。
【図１５】従来の半導体装置の製造方法を説明するため
の図である。
の図である。
【図１６】従来の半導体装置の製造方法を説明するため
の図である。
の図である。
【図１７】従来の半導体装置の製造方法を説明するため
の図である。
の図である。
１ 半導体基板 １Ａ 基板表面 １Ｂ 基板裏面 ２ 孔 ３ａ バイアホールの表面電極 ３ｂ 接続電極 ４ フォトレジスト膜 ５ ペレット部 ６ ペレット分割領域 ７ 基板周辺部 ８ 蒸着金属膜 １０ａ 壁（ペレット分割領域の両側） １０ｂ 壁（基板周囲） １１ ＰＨＳ金属膜 ２２ バイアホール ２３ａ 表面電極 ２３ｂ 接続電極 ２４ フォトレジスト膜 ２６ａ 開口（バイアホール形成部に設けた開口） ２６ｂ 開口（交差部を除いたペレット分割領域の中心
部に設けた開口） ２５ フォトレジスト ２７ 貫通孔 ２８ 蒸着金属膜 ３０ａ 壁（ペレット分割領域の両側） ３０ｂ 壁（基板周囲） ３１ ＰＨＳ金属膜
部に設けた開口） ２５ フォトレジスト ２７ 貫通孔 ２８ 蒸着金属膜 ３０ａ 壁（ペレット分割領域の両側） ３０ｂ 壁（基板周囲） ３１ ＰＨＳ金属膜
Claims (8)
- 【請求項１】 半導体基板の表面に半導体素子を形成し
た複数のペレット部と、ペレット部を分割するペレット
分割領域を形成する工程と、前記半導体基板の裏面に放
熱用金属膜を形成する工程と、前記ペレット分割領域か
ら複数のペレットに分割する工程とを有する半導体装置
の製造方法において、 前記半導体基板の表面に半導体素子を形成する工程と、 前記ペレット部と前記ペレット分割領域の中心部を所定
の厚さまで薄層化し、前記半導体基板の周辺部と前記ペ
レット分割領域の両側の２条の格子領域を壁状に残す工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記の薄層化した半導体基板の裏面全体
に金属膜を蒸着する工程と、 蒸着した金属膜上に電解メッキにより放熱用金属膜を形
成する工程とをさらに有することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記半導体装置はさらにバイアホールを
備え、このバイアホールを通じて表面側から給電して、
前記蒸着金属膜上に電解メッキにより放熱用金属膜を形
成することを特徴とする請求項２記載の半導体装置の製
造方法。 - 【請求項４】 前記バイアホールは、前記半導体基板を
薄層化する前に、表面から所定の深さに孔を設け、この
孔の側面および底面に金属膜を形成し、前記の半導体基
板の薄層化の際に、この孔に設けられた金属膜が露出す
るまで薄層化することを特徴とする請求項３記載の半導
体装置の製造方法。 - 【請求項５】 前記バイアホールは、前記半導体基板を
薄層化した後に、裏面から表面側に達する孔を設けるこ
とで形成することを特徴とする請求項３記載の半導体装
置の製造方法。 - 【請求項６】 前記バイアホールの形成の際に同時に、
交差部を除く前記ペレット分割領域の中心部を裏面側か
ら表面側まで貫通させることを特徴とする請求項５記載
の半導体装置の製造方法。 - 【請求項７】 表面に半導体素子を形成した半導体基板
の表面側の所定位置にバイアホール形成のための孔を形
成する工程と、 この孔の底面および側面から基板表面につながるバイア
ホールの表面電極と、ペレット分割領域にこの表面電極
のすべてを接続する接続電極とを金属膜で同時に形成す
る工程と、 半導体基板の裏面側に、基板周辺部とペレット分割領域
の両側にフォトレジスト膜を形成する工程と、 このフォトレジスト膜をマスクとして、半導体基板のペ
レット部、およびペレット分割領域の中心部を基板裏面
側からドライエッチングして薄層化し、基板表面側から
形成した前記バイアホールの表面電極を露出させる工程
と、 基板の裏面全体に蒸着により、蒸着金属膜を形成し前記
バイアホールの表面電極と電気的接続をとる工程と、 基板表面側で、基板周辺の一部の接続電極を給電電極と
して表面に露出させたまま残し、その他の基板表面全体
をフォトレジストでマスクする工程と、 基板表面側の接続電極から給電し、バイアホールで電気
的に接続された裏面側前記蒸着金属膜上に、電解メッキ
により放熱用金属膜を形成する工程と、 その後、半導体基板裏面の厚い周辺部からペレット分割
領域にかけてスクライブし、ブレーキングによりペレッ
トに分割する工程とを有する半導体装置の製造方法。 - 【請求項８】 表面に半導体素子を形成した半導体基板
の基板表面側に、後の工程でバイアホールが形成される
部分に表面電極と、ペレット分割領域にこの表面電極の
すべてを接続する接続電極とを金属膜で同時に形成する
工程と、 裏面研磨により前記半導体基板を所定の厚さまで薄くす
る工程と、 半導体基板の裏面側に、基板周辺部とペレット分割領域
の両側にフォトレジスト膜を形成する工程と、 このフォトレジスト膜をマスクとして、半導体基板のペ
レット部、およびペレット分割領域の中心部を基板裏面
側からドライエッチングして薄層化する工程と、 バイアホール形成部分と、交差部を除くペレット分割領
域の中心に開口を有するフォトレジスト膜を形成する工
程と、 このフォトレジスト膜を用いて、薄層化した半導体基板
を基板裏面側からエッチングして、基板表面側に形成し
た前記表面電極に達するバイアホールと、接続電極に達
する貫通孔を形成する工程と、 フォトレジストを剥離した後、基板の裏面全体に蒸着に
より蒸着金属膜を成膜する工程と、 基板表面側で、基板周辺の一部の接続電極を給電電極と
して表面に露出させたまま残し、その他の基板表面側全
体をフォトレジストでマスクする工程と、 基板表面側の前記接続電極から給電して、バイアホール
で電気的に接続された裏面側蒸着金属膜上に、電解メッ
キにより放熱用金属膜を形成する工程と、 その後、半導体基板裏面の厚い周辺部からペレット分割
領域にかけてスクライブし、ブレーキングによりペレッ
トに分割する工程とを有する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037224A JP3028799B2 (ja) | 1998-02-19 | 1998-02-19 | 半導体装置の製造方法 |
| US09/252,978 US6074948A (en) | 1998-02-19 | 1999-02-19 | Method for manufacturing thin semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037224A JP3028799B2 (ja) | 1998-02-19 | 1998-02-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238825A JPH11238825A (ja) | 1999-08-31 |
| JP3028799B2 true JP3028799B2 (ja) | 2000-04-04 |
Family
ID=12491635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10037224A Expired - Fee Related JP3028799B2 (ja) | 1998-02-19 | 1998-02-19 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6074948A (ja) |
| JP (1) | JP3028799B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20150372096A1 (en) * | 2014-06-20 | 2015-12-24 | Ishiang Shih | High Electron Mobility Transistors and Integrated Circuits with Improved Feature Uniformity and Reduced defects for Microwave and Millimetre Wave Applications |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3914050A (en) * | 1973-05-24 | 1975-10-21 | Gen Motors Corp | Positive selective nickel alignment system |
| US5041896A (en) * | 1989-07-06 | 1991-08-20 | General Electric Company | Symmetrical blocking high voltage semiconductor device and method of fabrication |
| US5518964A (en) * | 1994-07-07 | 1996-05-21 | Tessera, Inc. | Microelectronic mounting with multiple lead deformation and bonding |
| JP2713200B2 (ja) * | 1995-01-17 | 1998-02-16 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3123638B2 (ja) * | 1995-09-25 | 2001-01-15 | 株式会社三井ハイテック | 半導体装置 |
-
1998
- 1998-02-19 JP JP10037224A patent/JP3028799B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-19 US US09/252,978 patent/US6074948A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11238825A (ja) | 1999-08-31 |
| US6074948A (en) | 2000-06-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |