JP2003007706A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】 【課題】半導体ヴィアホール加工工程において、ドライ
エッチング耐性良好、かつ低温において形成可能なマス
ク材料を使用することにより、ヴィアホール微細化や高
歩留まり化を達成させ、高性能な超高周波半導体装置が
実現できる半導体装置の製造方法を提供する。 【解決手段】感光性ポリイミド樹脂をエッチング加工用
マスクとして用いる。この感光性ポリイミドは，レジス
トと同様露光装置によるマスクプロセスが可能であり，
１０〜４０μｍの厚膜形成も容易に行うことができる。
エッチング耐性も良好で，２００〜２５０℃の比較的低
温の硬化処理によりガラス化してやることによりその選
択比を２０程度まで向上できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に高周波特性の向上や温度上昇を抑制す
る目的でヴィアホール(基板貫通孔)を採用する化合物半
導体装置の製造方法に関する。
【０００２】
【従来の技術】ミリ波帯域用途集積回路（以下、ＭＭＩ
Ｃと称す：Monolithic Microwave Integrated Circuit
の略）等超高周波半導体装置においては，高周波特性の
改善や動作中の発熱を放散する目的で基板貫通孔を経て
基板裏面側から接地を行う、所謂ヴィアホール形成技術
が重要となっている。
【０００３】ヴィアホール形成は、例えば、Proc. IEEE
GaAs IC Symposium，pp．２６７−２７０（１９９２）
にあるように、主面に半導体素子を形成した半導体基板
をバックグラインドやバックラップ、ポリッシングによ
り薄層化した後、この半導体基板を裏返しして、例えば
ガラス基板等の支持基板に高軟化点ワックス等により貼
付け、半導体素子が形成されていない基板裏面側からド
ライエッチングやウエットエッチングによりヴィアホー
ル加工を行うのが一般的であった。
【０００４】しかしながら、この方法では基板薄層化後
にワックスによる固定を行うため、ヴィアホール加工時
においては、ワックスが軟化するので高温処理により被
着するＳｉＯ２膜やメタルマスクのような高選択ドライ
エッチングマスク材料の使用は困難である。
【０００５】従って、自ずと厚膜ネガ型フォトレジスト
のようなマスク材料に限定されるが、図１（ａ）の断面
図に模式的に示すように、これでは半導体材料１に対す
る選択性が小さく、マスク後退（符号３で表示）等によ
り寸法制御が困難であり、微細なヴィアホール１４の形
成は不可能である。
【０００６】また、ドライエッチングの際に後退するレ
ジストマスク３の影響で符号４に示すように加工面であ
る側壁に荒れが形成され、後の金属メッキ工程において
被着率の低下などの問題が起ることも懸念され、低温で
形成可能で、且つ図１（ｂ）に示されるように側壁が平
滑で異方性の高いエッチンッグにより良好な断面形状を
達成できる高選択マスク材料が望まれていた。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、上記従来の問題点を解消することにあり、半導
体ヴィアホール加工工程において、ドライエッチング耐
性良好、かつ低温において形成可能なマスク材料を使用
することにより、ヴィアホール微細化や高歩留まり化を
達成させ、高性能な超高周波半導体装置が実現できる半
導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明では、上記目的を
達成するため、ドライエッチングによりヴィアホールを
形成する際に、エッチング用マスクとして感光性ポリイ
ミド樹脂を用いる点に特徴がある。このポリイミド樹脂
は、硬化するとガラスに近い性状を示し、安定なためド
ライエッチングに対する耐性も良好であり、通常のフォ
トレジストと同様にスピン塗布による均一な膜厚制御も
可能である。
【０００９】粘度にもよるがＳｉＯ２とは異なり、一度
に１０〜４０μｍ程度の厚い膜形成が可能であること、
また、フォトレジストと同様に露光装置によるパターン
形成が可能であり、プロセスの簡素化が行えることも有
利な点である。
【００１０】例えば、表面よりＧａＡｓ基板にヴィアホ
ールを形成する場合、マスクとしては従来の常圧ＣＶＤ
やプラズマＣＶＤなどで成膜するエッチング耐性良好な
例えばＳｉＯ2マスクを考えることができるが、８０μ
ｍ前後の深い孔を形成するためには選択比にもよるが最
低でも５μｍ以上のマスク厚が必要であり、このような
膜厚の厚いマスクを工業的に量産ベースで得ようとする
と、現実的に従来のＣＶＤによる方法では形成不可能で
ある。
【００１１】また、HEMT（High Electron Mobility Tra
nsistorの略称）やHBT（Hetero-junction Bipolar Tran
sistorの略称）、MESFET（Metal Semiconductor Field
Emission Transistorの略称）など素子とその回路を化
合物半導体基板の一主面に形成した後に、ヴィアホール
を形成する場合には、３００℃以上の高温やプラズマダ
メージに晒されることになり現実的とは言えない。
【００１２】そこで本発明の感光性ポリイミド樹脂をマ
スクに用いると、従来のＣＶＤによる方法ではレジスト
マスクを用いてドライエッチング処理を経て漸く得てい
たエッチングマスクを、ホト工程１回でマスク形成まで
可能になる他、一度に１０〜４０μｍ厚の厚膜マスク形
成が可能となり、スループットの面でも格段に有効であ
る。
【００１３】このようにして得られた感光性ポリイミド
マスクは、露光、現像処理後に２００〜２５０℃程度の
比較的低温のキュア処理により硬化でき、硬化後のポリ
イミド樹脂はドライエッチング処理に対しても２０以上
の高選択性を示すため、従来周知の厚膜レジスト等（選
択性３〜５）に比べても極めて良好なヴィアホール形状
を得ることが可能である。
【００１４】従来のレジストマスクによるヴィアホール
の形成方法では、４０μｍ□の設計寸法が深さ８０μｍ
の加工を行う間にマスクが後退し、最終的な開口寸法が
８０μｍ□程度まで拡大していた。しかし、本発明の高
選択ポリイミドマスクを利用することにより、開口寸法
の拡大はほとんど起らず、ほぼ設計寸法どおりのヴィア
ホールが形成できるようになった。
【００１５】このことは、半導体基板表面からヴィアホ
ールを形成する技術と合わせ、従来方法では形成不可能
であった0.5〜１μｍ□程度の微細ヴィアホールを実現
させることを意味するものである。
【００１６】また、上記方法により形成したヴィアホー
ルの少なくとも内壁にメッキ技術等により金属を被着す
るが、本発明の感光性ポリイミド樹脂では選択性が十分
得られているため、他の選択性の低い周知のマスク材料
を使用した場合に発生する側壁の荒れが抑制され極めて
滑らかな端面となり、次工程の金属メッキ工程などにお
いて金属の被着が容易で十分な金属膜厚が確保され信頼
性向上にも寄与することができる。
【００１７】更に、この金属被着工程及び配線形成のた
めのパターニング工程（エッチングによる）までを行っ
たヴィアホールを本発明の感光性ポリイミド樹脂により
必要な場所だけを埋め込み、封止することにより更に信
頼性が向上する。その際、本ポリイミド樹脂は誘電率が
１ｋＨｚの周波数において３．２と十分に小さな値のた
め、高周波性能に与える影響もほとんど無い。
【００１８】次に、一方の主表面に半導体素子を形成し
たＧａＡｓ基板を裏返して、例えば、ガラス基板などの
支持基板にワックス等により接着した後、半導体素子が
形成されていない基板裏面をエッチングや研磨により薄
層化し、先に基板中に形成したヴィアホールの底面（金
属膜が形成されている）を露出する場合、従来は高温に
おいて軟化するワックスを使用しているためＳｉＯ２な
どの高温処理により形成するマスクは使用できず、選択
性の小さな厚膜レジストしか対応不可能であったが、本
発明の感光性ポリイミド樹脂を硬化処理（キュア）せず
に１１０℃で数分程度のポストベーク処理のみで利用す
ることにより厚膜レジストに比べ高選択加工が可能とな
る。
【００１９】硬化処理した場合には２０程度ある選択性
も硬化処理なしでは１０程度まで低下するが、選択比３
〜５の通常のフォトレジストに比較すると十分良好なヴ
ィアホール形状を確保できる。
【００２０】断面形状も、フォトレジストの際には側壁
に分厚いポリマーが形成されトラブルを引き起こしてい
たが、本発明の感光性ポリイミド樹脂の場合にはこの様
なトラブルも発生せず、平滑でアスペクト比の高いヴィ
アホール形成が可能である。
【００２１】
【発明の実施の形態】以下に本発明の代表的な構成上の
特徴点を具体的に列挙する． （１）本発明の第１の発明は、半導体基板の一主表面に
少なくとも能動素子を形成する工程と、前記半導体基板
をエッチングすることにより前記能動素子の形成領域に
隣接してヴィアホールを形成する工程と、前記ヴィアホ
ール内壁を含み基板表面の能動素子の電極に延在するメ
ッキ配線を形成する工程とを含む半導体装置の製造方法
であって、前記ヴィアホールを形成する工程においては、
エッチングマスクとして感光性ポリイミド樹脂を用いる
ことを特徴とする。 （２）本発明の第２の発明は、上記（１）記載の半導体
装置の製造方法において、前記ヴィアホールを形成する
工程においては、前記能動素子が形成されている半導体
基板表面側からエッチング加工する工程を含むことを特
徴とする。 （３）本発明の第３の発明は、上記（１）記載の半導体
装置の製造方法において、前記ヴィアホールを形成する
工程においては、前記能動素子が形成されている半導体
基板裏面側からエッチング加工する工程を含むことを特
徴とする。 （４）本発明の第４の発明は、半導体基板の一主表面に
少なくとも能動素子を形成する工程と、前記能動素子が
形成された基板の表面側からエッチングマスクとして感
光性ポリイミド樹脂を用いて前記基板をエッチングする
ことにより前記能動素子が形成された領域に隣接してヴ
ィアホールを形成する工程と、前記ヴィアホール内壁を
含み基板表面の能動素子の電極に延在するメッキ配線を
形成する工程と、前記基板を反転し支持基板上に接着剤
で仮固定する工程と、前記支持基板上に仮固定された半
導体基板の裏面を研磨もしくはポリッシングにより薄層
化する工程と、前記基板の薄層化工程に引き続きウエッ
トエッチングにより前記ヴィアホール内底部のメッキ配
線を露出させる工程と、前記支持基板から前記ヴィアホ
ールの形成された半導体基板を分離する工程とを含むこ
とを特徴とする。 （５）本発明の第５の発明は、上記（１）乃至（４）の
いずれか一つに記載の記載の半導体装置の製造方法にお
いて、前記半導体基板をＩＩＩ−Ｖ族化合物半導体の多
層構造膜を含む基板で構成したことを特徴とする。 （６）本発明の第６の発明は、半導体基板の一主表面に
少なくとも能動素子を形成する工程と、前記能動素子が
形成された基板の表面側からエッチングマスクとして感
光性ポリイミド樹脂を用いて前記基板をエッチングする
ことにより前記能動素子が形成された領域に隣接してヴ
ィアホールを形成する工程と、前記ヴィアホール内壁を
含み基板表面の能動素子の電極に延在するメッキ配線を
形成する工程と、前記基板を反転し支持基板上に接着剤
で仮固定する工程と、前記支持基板上に仮固定された半
導体基板の裏面を研磨もしくはポリッシングにより薄層
化する工程と、前記薄層化工程に引き続きヴィアホール
となるべき領域と基板表面の能動素子直下に当たる領域
とを、感光性ポリイミド樹脂をエッチングマスクとして
前記基板の裏面からエッチングすることにより前記ヴィ
アホール内底部のメッキ配線を露出させてヴィアホール
構造とヒートシンク構造とを同一工程で形成する工程
と、前記基板裏面の全域に金属メッキ層を形成する工程
と、前記支持基板から前記ヴィアホールの形成された半
導体基板を分離する工程とを含むことを特徴とする。 （７）本発明の第７の発明は、極めて高い選択性を有す
るシリコン酸化膜、メタルマスクなどを用いてヴィアホ
ールとなるべき領域を表面から０．０１〜数μｍの精度
で深さ数μｍ〜１０μｍのパイロット孔を表面から形成
した後、基板を反転して最終的な基板厚となるように薄
層化を行い，更に上記（２）記載の方法を用いて裏面か
らエッチングすることにより上記パイロット孔より大き
な開口寸法となる溝構造形成を行い両者を接続させるこ
とによりヴィアホール形成を行うことを特徴とする。 （８）本発明の第７の発明は、上記（１）〜（５）記載
のヴィアホール等形成後、蒸着技術や金属メッキ技術等
により孔内に金属被着または埋め込みを行い、更にこの
ヴィアホール等を感光性ポリイミド樹脂を用いて全面も
しくは必要な領域のみを封止することを特徴とする。 （９）本発明の第８の発明は、上記（１）〜（７）記載
の半導体装置の製造方法を用いて形成する電界効果型ト
ランジスタとそれを用いた半導体高周波回路において、
くし型電極に隣接する位置にソース電極を設け、更に当
該ソース電極の直下および近接する位置に半導体基板裏
面側から接地コンタクトを得るために幅１〜２０μｍの
ヴィアホールをくし型電極毎に配置することを特徴とす
る。 （１０）本発明の第９の発明は、上記（１）〜（７）記
載の半導体装置の製造方法を用いて形成するバイポーラ
トランジスタおよびヘテロ接合バイポーラトランジスタ
とそれらを用いた半導体高周波回路において、当該トラ
ンジスタのアイソレーション境界外側にエミッタ電極毎
に幅１〜２０μｍのヴィアホールを配置することを特徴
とする。
【００２２】
【実施例】以下、図面にしたがって、本発明の代表的な
実施例を具体的に説明する。 ＜実施例１＞図２は、本発明の製造工程の一例を示した
断面図であり、予め半導体素子が形成されている半絶縁
性ＧａＡｓ基板の表面よりヴィアホール１３を形成する
方法を歪緩和構造ＨＥＭＴ素子を基本構造とするＭＭＩ
Ｃ作製に応用した一例である。
【００２３】図２（ａ）に示すように、まず、ＭＭＩＣ
の主要部分１１をＧａＡｓ基板１０表面に複数個形成し
た後、これらを絶縁膜やポリイミド樹脂を用いてカバー
し、周知のパターン形成工程によりヴィアホール１３形
成領域のみ開口したマスクパターンを形成する。このマ
スクパターン形成工程の際、本発明では、感光性ポリイ
ミド樹脂１２を用いることで、ヴィアホール１３形成の
ためのエッチングマスク形成とＭＭＩＣ回路部分の保護
膜形成とを同時に行えるため、工程数が大幅に削減でき
る。なお、ここで使用したポリイミド樹脂１２はネガ
型、粘度８±0.5Pa・s（25℃）のものである。
【００２４】なお、本実施例では素子部分１１を先に形
成しているが、別段ヴィアホール１４を先に形成しても
問題なく形成可能であり、素子形成の時期を制限するも
のではない。
【００２５】更に、この感光性ポリイミドマスク１２
は、１工程でおよそ１０〜２０μｍという厚膜形成が可
能となっており、２００〜２５０℃のキュア（硬化処
理）後は約半分の６〜１２μｍとなるが、ドライエッチ
ングにより、ＧａＡｓ基板に８０μｍ以上のヴィアホー
ルを形成する加工には十分耐えうるマスクとなる。
【００２６】図２（b）に示すように、この感光性ポリ
イミドマスク１２を用いてヴィアホール１３をドライエ
ッチングにより形成する。ドライエッチングは、マイク
ロ波パワー：４００Ｗ、１３．５６ＭＨｚのＲＦパワー
密度：０．３ｋＷ／ｍ２、エッチングガス：ＳｉＣ
ｌ４、エッチング圧力：２．０ｍＴｏｒｒのエッチング
条件を用いたＥＣＲ（電子サイクロトロン共鳴）エッチ
ングにおいて、本発明で用いる感光性ポリイミドマスク
は、ＧａＡｓに対する選択比が２０という良好な値が得
られた。
【００２７】従来のアクリル樹脂系厚膜ネガレジストの
選択性が３〜５であったため、本発明で用いる感光性ポ
リイミドマスクは、その４〜７倍の高選択性が確保され
たことになる。このように、従来のネガレジストをマス
クとするヴィアホールの形成方法では、レジストの後退
に伴って発生するヴィアホール側壁の荒れが避けられな
かったが、感光性ポリイミドをマスクとする本発明で
は、それが抑制され、平滑、かつ、異方的な加工が可能
となった。これにより口径5μｍ×５０μｍ□、深さ８
０μｍのヴィアホール１３が形成された。従来方法で
は、このヴィアホール側壁の荒れにより、図２（c）に
示す次工程の金メッキ工程における金被着膜厚１４の低
下が問題となるため、ウエットエッチングによる平滑化
処理を併用することを必要としていたが、本発明により
これらの処理は不要となり、大幅な工程短縮が実現され
た。
【００２８】図２（ｂ）に示すように、先ず、感光性ポ
リイミドマスク１２を次の方法で除去した後、ドライエ
ッチングにより加工されたヴィアホール１３は、洗浄処
理後、蒸着法による種金属被着（この例ではＭｏ／Ａｕ
蒸着薄膜を２０nm／８００nm形成）を行い、金メッキ工
程により、ヴィアホール１３内から基板表面のＭＭＩＣ
素子近傍に延在する金配線１４を被着する。
【００２９】なお、ヴィアホール１３をエッチングで形
成した後の感光性ポリイミドマスク１２の除去は、約１
wt%濃度のアンモニア水で約３分程度処理し、剥離する
方法で行った。本発明によりヴィアホール１４の側壁に
対して平滑な加工表面が達成され、最も薄い底面付近の
側壁においても５μｍ以上という十分な金メッキ膜厚を
安定して得ることが可能となった。その結果、歩留まり
として従来のレジストを利用した場合に比較して、５０
％以上の改善が行われた。
【００３０】金メッキ工程後、本発明の感光性ポリイミ
ド樹脂１２´によりヴィアホール内を埋め込むと共に基
板表面をカバーする。
【００３１】次いで、図２（ｃ）に示すように、ヴィア
ホール内部及び配線上を感光性ポリイミド樹脂１２´に
より保護する。
【００３２】次いで、図２（d）に示すように、ガラス、
サファイアなどの支持基板１５上に、この基板１０（ウ
エハ）を反転して素子１１が形成されている面を高軟化
点ワックス１６（プルーフワックス、軟化点１５０℃）
により貼付ける。
【００３３】図２（e）に示すように、基板１０の裏面
より５０〜１００μｍの薄層化処理を行う。この基板裏
面の薄層化処理は、次のようにして行った。すなわち、
ダイヤモンド液による機械研磨及びポリッシング、更に
最後に硫酸系エッチング液（Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ
２Ｏ＝１：８：８）による歪み取り、約１０μmのウエ
ットエッチング処理である。つまり基板１０の裏面から
の薄層化はヴィアホールが完全に露出（貫通）する厚さ
（深さ）まで行っても良いし、直前まで薄層化した後、
マスクを設けて残りの厚さ分をエッチング処理により除
去して貫通させても良い。いずれの場合でも、基板の薄
層化処理の直前にヴィアホール１３内をポリイミド樹脂
１２´により埋め込むことによりエッチング処理や薄層
化処理中における異常加工が抑制され、信頼性が向上し
た。
【００３４】次いで、図２（f）に示すように、裏面全面
に種金属被着（Ｈｏ／Ａｕ蒸着薄膜）と金メッキ処理１
４´を施し、ヴィアホールとのコンタクトを取りＭＭＩ
Ｃが完成となる。最後に図２（g）に示すように、支持
基板１５からＭＭＩＣの形成された基板１０´を切り離
して目的とする歪緩和構造ＨＥＭＴ素子を基本構造とす
るＭＭＩＣを得た。
【００３５】本発明により、従来の厚膜ネガレジストを
利用した場合に比較して、歩留まりが５０％以上向上し
た他、高いマスク選択性と表面工程によりレイアウト裕
度が格段に向上、従来方法に比較してチップ面積を５０
％以上縮小できた。
【００３６】また、本発明によりヴィアホール１３の径
を従来の４０〜６０μｍ□から５μｍ×５０μｍ以下に
縮小可能となり、これらの微細ヴィアホールを効果的に
配置することにより、高周波特性の改善が期待できる。
【００３７】実際に設計寸法5μｍ×５０μｍ□のヴィ
アホール１３を４〜８素子毎に配置したモジュールを製
作したところ、７７ＧＨｚにおいて高周波利得を３ｄＢ
ｍ以上向上させることができた。なお、当然ながら同様
の効果は本実施例と同じ半絶縁性ＧａＡｓ基板を用いる
ＧａＡｓ系ＨＥＭＴ、ＭＥＳＦＥＴ等を基本構造とする
ＭＭＩＣについても得ることが可能である。 ＜実施例２＞また、図３の工程図に示すように、本実施
例において表面工程を従来技術、例えば約１μｍ厚のＳ
ｉＯ２マスク１８をホトリソグラフィとドライエッチン
グ技術によりレジストマスク１７を用いて形成し、本実
施例記載のドライエッチング方法により深さ数μｍ〜２
０μｍ、幅０．１〜２０μｍ程度のパイロット孔を合わ
せ精度±０．０１μｍ以内の高精度に形成する。
【００３８】その後、種金属被着とメッキによる配線形
成を行い、基板を反転して支持基板となるサファイア、
ガラス基板等に高融点ワックスを用いて接着、３０〜８
０μｍ程度まで半導体基板を薄層化する。
【００３９】この半導体基板を裏面側から上記パイロッ
ト孔よりも大きな寸法のヴィアホールを本発明の感光性
ポリイミド樹脂をマスクとして同ドライエッチング技術
により基板厚からパイロット孔深さを差し引いた分だけ
エッチングを行う。これによりこれまで形成不可能であ
った極めて微細なヴィアホール、例えば設計寸法１μｍ
×５０μｍ以下を高精度に形成可能となった。
【００４０】これによりくし型電極毎にヴィアホール形
成を行うことが可能となり、従来の配線引回しに伴うイ
ンダクタンス増加を大幅に低減でき、７７ＧＨｚにおい
て更に３ｄＢｍ以上の高周波利得向上が見られた。 ＜実施例３＞図４は、本発明の製造工程の他の一例を示
した断面図であり、半絶縁性ＧａＡｓ基板１０の裏面よ
りヴィアホール１４を形成する方法を歪緩和構造ＨＥＭ
Ｔ素子を基本構造とするＭＭＩＣの製造に応用したもの
である。
【００４１】図４（a）に示すように、予めＧａＡｓ基板
１０表面にＨＥＭＴ素子およびその回路形成を終え、ヴ
ィアホールへのコンタクトを得る配線を形成し、全体を
絶縁膜やポリイミド樹脂を用いてカバーする。なお、図
中の１１はＭＭＩＣの主要部分、１２′はポリイミド樹
脂膜を示す。その後、この基板１０を反転し、ガラスや
サファイアなどの支持基板１５に実施例１とは異なる軟
化点のワックス１６を用いて貼り付ける。
【００４２】図４（ｂ）に示すように、基板１０の裏面
を５０〜１００μｍ厚になるまで実施例１と同様の方法
で薄層化する。次いで薄層化された基板１０上に、実施
例１の工程（a）と同様にして感光性ポリイミド樹脂膜
を形成してマスクパターン１２を設ける。
【００４３】次いで図４（ｃ）に示すように、ドライエ
ッチングによりＧａＡｓ基板が貫通するまでヴィアホー
ル１３を形成する。実施例１とは異なり、本実施例では
軟化点１５０℃の貼付けワックス１６を利用しているた
め、ポリイミド樹脂マスク１２のキュア処理はできない
が、１０〜２０μｍという十分な膜厚が与えられている
ため実用上は問題ない。
【００４４】ドライエッチングによるヴィアホール１３
の形成は、マイクロ波パワー：４００Ｗ，１３．５６Ｍ
ＨｚのＲＦパワー密度：０．３ｋＷ／ｍ２，エッチング
ガス：ＳｉＣｌ４，エッチング圧力：１．０ｍＴｏｒｒ
のエッチング条件を用いたＥＣＲエッチングにより行っ
たが、ＧａＡｓ基板１０に対する選択比が約１０という
高い値が得られた。この選択比は従来の厚膜ネガレジス
トの３〜５に比較すると２〜３倍の数値である。これに
より端面の荒れの少ない平滑性良好なヴィアホール形状
を確保することが可能となり、図４（d）に示す種金属
被着（Ｍｏ／Ａｕ蒸着膜）、金メッキ工程でも５〜１０
μｍ厚の良好な金メッキ膜１４形成が行われるようにな
った。この後、実施例１と同様に、ヴィアホール内を感光
性ポリイミド樹脂１２′で埋めるが、場合によっては埋
めるのを省略してもよい。
【００４５】最後に図４（e）に示すように、支持基板
１５からＭＭＩＣの形成された基板１０を切り離して目
的とする歪緩和構造ＨＥＭＴ素子を基本構造とするＭＭ
ＩＣを得た。
【００４６】従来の厚膜ネガレジストを用いた方法で
は、レジストの後退やドライエッチング時に形成される
側壁ポリマーの影響により側壁に荒れが形成され、金メ
ッキ被着厚の低下が起り、歩留まりや信頼性を低下させ
ていたが、本発明を応用することにより歩留まり、信頼
性とも従来方法に比較して２０〜３０％向上した。これ
により生産コストにして約２０％のコストダウンが実現
された。
【００４７】本実施例ではヴィアホール開口寸法４０μ
ｍ□を標準としているが、マスク選択性の向上に伴いよ
りアスペクト比の大きなヴィアホール形成が可能であ
り、従来方法よりもレイアウト裕度が向上し、マスク設
計の面でも非常に大きな効果を得ることができる。な
お、当然ながら同様の効果は本実施例と同じ半絶縁性Ｇ
ａＡｓ基板を用いるＧａＡｓ系ＨＥＭＴ、ＭＥＳＦＥＴ
等を基本構造とするＭＭＩＣについても同様に得ること
ができる。 ＜実施例４＞図５は、ＩｎＰ系ＨＥＭＴ素子を基本構造
とするＭＭＩＣの製作に本発明を適用した一例であり、
製造工程の断面図を示している。基板の材質が異なるだ
けで基本的には、実施例１の図１の工程図に類似してい
る。
【００４８】図５（a）に示すように、まず、ＩｎＰ基板
３１表面に素子とその回路を形成し、表面を絶縁膜でカ
バーする。なお、図中の１１はＭＭＩＣの主要部分を示
す。この工程で絶縁膜として感光性ポリイミド樹脂１２
を用い、露光装置を用いて露光し、さらに現像すれば、
このカバー層をヴィアホール形成用マスクとして利用で
きる。感光性ポリイミド樹脂をガラス化するため２００
℃のキュア処理を行うが、比較的低温で処理できること
から不純物とその拡散に敏感なＡｌＡｓチャネルに対し
てもダメージを与えること無く、エッチング耐性に優れ
たマスク形成が可能である。
【００４９】その後、この感光性ポリイミド樹脂マスク
を用いてドライエッチングにより深さ５０μｍのヴィア
ホール１３を形成するが、ＩＣＰ(Inductively Coupled
Plasma)方式のドライエッチング装置を用い、アンテナ
出力４００Ｗ、ＲＦバイアス１００Ｗ、Ｃｌ２／Ｎ２混
合ガス、エッチング圧力１．０ｍＴｏｒｒの条件で加工
したところ、ＩｎＰに対して約１０という高い選択性が
得られた。
【００５０】従来の厚膜レジストの選択性は１〜２であ
ったため、微細加工には不適であったが、本発明の方法
では開口寸法５μｍ□以上のパタンであれば問題なく形
成できる。また、ドライエッチ加工後の側壁の荒れも少
なく、ほぼ平滑に加工できることから後の金メッキ層１
４形成の際に被着厚不足等の問題もなく、歩留まり・信
頼性とも十分に確保できる。
【００５１】このようにして作製した金メッキ層１４が
内壁に設けられたヴィアホール１３は、図５（ｂ）に示
すように、再度本発明の感光性ポリイミド樹脂１２′に
より埋め込まれ、固定した後、図５（ｃ）に示すよう
に、ウエハを反転してガラス、サファイア等の支持基板
１５に高軟化点ワックス１６を用いて接着する。
【００５２】この後、図５（d）に示すように、基板３１
の裏面より薄層化処理行い、基板の厚さを約５０μｍと
する。更に裏面から感光性ポリイミドやレジストにより
マスクを形成、ドライ及びウエットエッチングによりＩ
ｎＰを加工し、表面より先に形成したヴィアホール１３
に貫通させる。
【００５３】その後、図５（e）に示すように、全面を金
メッキ処理して金メッキ膜１４を形成する。なお、この
工程においては、裏面よりエッチングにより貫通させな
くても、ヴィアホール形成時に正確に５０μｍの深さに
制御できており、且つ均一性良好であれば、薄層化によ
り５０μｍ直前で停止させ、その後にウエットエッチン
グによりＩｎＰ基板の裏面全面をウエットエッチングす
ることにより同様のヴィアホール形成が可能である。
【００５４】この例では、後者によるプロセス手順を説
明したが、この後、裏面全面に金メッキ層１４を形成す
ることにより概ねチップ形成が完了する。
【００５５】最後に図５（f）に示すように、支持基板
１５からＭＭＩＣの形成された基板３１を切り離して目
的とする歪緩和構造ＨＥＭＴ素子を基本構造とするＭＭ
ＩＣを得た。
【００５６】ＩｎＰ系ＨＥＭＴでは発熱量が多く、素子
信頼性の意味でもヴィアホール形成が重要課題であった
が、ＩｎＰのエッチング速度が小さいため良好なマスク
材料がなかった。今回高選択且つパターン形成の容易な
感光性ポリイミド樹脂をマスクとして用いることにより
飛躍的にプロセススループットが向上した。また、図４
中の金メッキ層１４はヒートシンクとして利用できるた
め、熱放散性が良好で実用十分な信頼性が確保できた。 ＜実施例５＞図６は、ＨＢＴ(Heterojunction Bipolar
Transistor)を基本構造とするＭＭＩＣモジュールにお
けるヴィアホールの形成工程に本発明を応用した一例で
あり、製造工程の断面図を示している。図６（a）に示
すように、GaAs基板１０の表面に予めＭＭＩＣの形成領
域４１にＨＢＴ素子および回路を形成後、実施例１の図
１（ａ）及び（b）工程と同様にして、表面から本発明の
感光性ポリイミドマスクパターン１２（厚さ１〜２μ
m）を形成し、これを用いてとしてヴィアホール１３の形
成を行う。これにより、表面より形成することと高選択
マスクであるため、深さ１０μｍ、開口寸法１０μｍ□
のヴィアホール１３を位置精度よく形成できる。
【００５７】その後、図６（b）に示すように、金メッキ
工程によりヴィアホール１４内に金配線１３を被着した
後、信頼性向上のためヴィアホール領域を感光性ポリイ
ミド樹脂１２′により封止する。
【００５８】ＨＢＴ素子の場合、温度の上昇と伴にエミ
ッタ電流が増加し，これが更に温度上昇を引き起こす所
謂熱暴走を起こしやすく、ヴィアホールのみならず、デ
バイス直下の基板厚を可能な限り薄くし、その部分に金
属を被着して熱の放散を行うヒートシンク構造とし、対
策を行うことが多い。以降はヴィアホールとヒートシン
ク構造を形成する方法を説明するものである。
【００５９】このウエハを反転し、図６（c）に示すよ
うに、支持基板１５となるガラスやサファイア基板に高
軟化点ワックス１６を用いて水平に貼り付け、研磨やポ
リッシングにより基板厚が３０〜５０μｍとなるように
薄層化１０′する。次に裏面から両面コンタクトアライ
ナを用いて本発明の感光性ポリイミド樹脂マスク１２を
形成する。
【００６０】これをマスクとして図６（ｄ）に示すよう
に、ドライエッチングまたはウエットエッチングにより
ヴィアホール領域１３aとＨＢＴ素子領域１３a′をエッ
チングする。ヴィアホール１３が貫通し金配線１４が露
出した状態でエッチングを終了する。
【００６１】この後、図６（ｅ）に示すように、マスク
１２を除去して裏面全面を金メッキ処理することによ
り、金メッキされたヴィアホール領域５１とヒートシン
ク領域５２とを同時に形成する。本実施例の場合には基
板厚５０μｍ、ヒートシンク領域５２の基板厚を１０μ
ｍとしたが、この場合、裏面からの加工深さが４０μｍ
以上となるため、本発明の高選択感光性ポリイミドマス
ク１２により初めて形成可能となった。
【００６２】最後に図６（f）に示すように、支持基板
１５からＭＭＩＣの形成された基板１０′を切り離して
目的とする歪緩和構造ＨＥＭＴ素子を基本構造とするＭ
ＭＩＣを得た。
【００６３】本発明によりヴィアホール構造４２とヒー
トシンク構造４３の形成が極めて簡便にできることから
高スループット化も可能となった。また、デバイス自体
の高周波特性改善のみならず、動作温度上昇を抑制でき
るためＨＢＴ素子の課題である熱暴走特性が大幅に改善
され、デバイス寿命も従来のヴィアホールのみの構造の
場合の１０００時間と比較して１００００時間以上（加
速試験による）と飛躍的に向上した。
【００６４】図７は、コレクタトップ型ＨＢＴ素子の断
面図を示したもので、裏面金メッキ層６１下の半絶縁性
ＧａＡｓ基板５１を、ｎ＋−ＧａＡｓエミッタコンタク
ト層５２との境界面まで貫通させ、エミッタ電極６０を
設け、裏面金メッキ層６１と接続する構造とすること
で、より熱暴走特性に優れる信頼性良好なデバイス形成
が可能となる。図中の５３はｎ＋−Ａｌ０．３Ｇａ
０．７Ａｓ／ｎ−Ｉｎ０．５Ｇａ０．５Ｐエミッタ層、
５４はｐ＋−ＧａＡｓ０．５Ｐ０．５ベース層、５５は
ｎ＋−ＧａＡｓ／ｎ−ＧａＡｓコレクタ層、５６はｎ＋
−Ｉｎ０．５Ｇａ０．５Ａｓコレクタコンタクト層、５
７はＳｉＯ２側壁、５８はコレクタ電極、５９はベース
電極を、それぞれ示している．なお、本実施例はＧａＡ
ｓ系ＨＢＴを基本構造としたＭＭＩＣモジュールについ
て述べたが、ＩｎＰ系ＨＢＴを用いたＭＭＩＣについて
も全く同様の効果が得られる。 ＜実施例６＞図８は、素子のレイアウトを模式的に示し
た平面図であり、ＭＥＳＦＥＴやＨＥＭＴなどの化合物
半導体電界効果トランジスタを基本構造とする高周波半
導体モジュールに本発明のヴィアホール形成を利用した
一例を示したものである。
【００６５】半絶縁性ＧａＡｓ半導体基板７１の表面上
に、くし型電極（ゲート電極）７３構造の増幅回路を形
成するもので、信号線となる配線７２を配置し、半導体
基板表面８１から裏面に貫通する接地ヴィアホール７４
を形成する。なお、７６は、くし型電極構造のドレイン
電極であり、信号線となる配線７２に接続されている。
【００６６】従来の能動回路外部に単独ヴィアホールを
配置し、基板表面側を層間絶縁膜等で覆い、多層配線技
術などにより接続していた方法に比べ、ソース電極７５
部分に接地ヴィアホール７４を形成し、基板裏面側へ直
接接地接続することと、くし型電極（ゲート電極）７３
毎にヴィアホール７４を配置することで配線引回しに起
因するインダクタンス増加を抑制でき、高周波特性の大
幅な改善が可能となる。
【００６７】しかしながら、基板裏面からヴィアホール
を形成する従来方法では、コンタクトアライナの位置合
わせ精度が良好な場合でも±１μｍ程度、更にヴィアホ
ール加工におけるパターン転写精度が選択性の劣る従来
レジストマスクを利用した場合には±３０μｍ程度とヴ
ィアホール形成位置精度が極端に悪く、最低±０．５μ
ｍの位置精度が要求される本モジュールへの応用は不可
能であった。
【００６８】そこで、本発明の表面よりヴィアホール７
４を形成する方法を応用し、ＥＢ描画やｉ線ステッパに
よるホトリソグラフィ技術を用い、各電極、配線形成を
行った後、ｉ線リソグラフィとドライエッチングにより
形成した約１μｍ厚のＳｉＯ ２マスクを利用し表面側か
らヴィアホール加工を約１０μｍの深さまで行う。この
時、高選択のＳｉＯ２マスクと高精度なｉ線リソグラフ
ィ技術を用いているため、ヴィアホールの位置精度は±
０．１μｍ以内に制御できる。
【００６９】その後、ヴィアホール内部をＭｏ／Ａｕ蒸
着膜等の種金属被着と金メッキ処理による配線処理を行
い、基板７１を反転、約８０μｍの厚さに薄層化後、本
発明の感光性ポリイミド樹脂マスクを用いてドライエッ
チングにより約７０μｍの加工を行いヴィアホールを貫
通させる。
【００７０】更に裏面より種金属被着と金メッキ処理を
施し、接地のための配線形成を行い完成となるが、裏面
から加工を行うヴィアホール径は接続する目的であるた
め、合わせ精度等を考慮し表面のヴィアホール径よりも
十分大きなもので構わない。
【００７１】実際に表面設計寸法２μｍ×５０μｍ（裏
面寸法３μｍ×５５μｍ）のヴィアホール７４を、くし
型電極毎に配置したモジュールを形成したところ、従来
の回路外に単独のヴィアホール（設計寸法４０μｍ×４
０μｍ）を形成する方法に比べ、７７ＧＨｚにおける高
周波利得が５ｄＢｍ以上向上することが分かった。
【００７２】なお、当然のことながら本発明を利用する
ことで、設計寸法１μｍ×２０μｍ以下の極めて微細な
ヴィアホールも形成可能である。
【００７３】また、ＨＢＴ素子およびこれらを基本構造
とするモジュールでも同様の効果が期待できる。図９
は、本発明を適用したモジュールのレイアウトを模式的
に示した平面図である。
【００７４】従来は、これらのモジュールを形成する場
合、回路外に設計寸法５０×５０μｍ□の単独接地ヴィ
アホールを配置し、ＨＢＴ素子４〜１０個分を一括して
エミッタ電極に接続する方法を採用していたが、図９に
示したように本発明を応用し、ＨＢＴ素子毎に設計寸法
２μｍ×１０μｍの接地ヴィアホールを形成すること
で、配線引回しによるインダクタンスの大幅な低減と熱
放散能力向上が達成され、２．５ＧＨｚの周波数におい
て５ｄＢｍ以上の出力電力の向上が見られた。更に信頼
性も従来の１０００時間から２００００時間以上（加速
試験による）と格段に向上した。なお、同図中の８１は
接地ヴィアホール、８２はエミッタ電極配線、８３はエ
ミッタ電極、８４はコレクタ電極、８５は素子アイソレ
ーション境界、８６はベース電極、８７はベース電極配
線、８８はコレクタ電極配線を、それぞれ示している。
【００７５】
【発明の効果】以上詳述したように、本発明により、半
導体ヴィアホール加工工程において、ドライエッチング
耐性良好、かつ低温において形成可能なマスク材料を使
用することにより、ヴィアホール微細化や高歩留まり化
を達成させ、高性能な超高周波半導体装置が実現できる
半導体装置の製造方法を提供すると言う所期の目的を達
成することができた。
【図面の簡単な説明】
【図１】マスク選択性と断面形状の関係を説明する断面
図。
【図２】本発明の実施例となる歪緩和ＨＥＭＴ素子を基
本構造とするＭＭＩＣの表面ヴィアホール形成工程を説
明する断面図。
【図３】本発明の実施例となる歪緩和ＨＥＭＴ素子を基
本構造とするＭＭＩＣの表面ヴィアホール形成工程を説
明する断面図。
【図４】本発明の実施例となる歪緩和ＨＥＭＴ素子を基
本構造とするＭＭＩＣの裏面ヴィアホール形成工程を説
明する断面図。
【図５】本発明の実施例となるＩｎＰ系ＨＥＭＴ素子を
基本構造とするＭＭＩＣのヴィアホール形成工程を説明
する断面図。
【図６】本発明の実施例となるＧａＡｓ系ＨＢＴを基本
構造とするＭＭＩＣのヴィアホールおよびヒートシンク
形成工程を説明する断面図。
【図７】本発明の実施例となるコレクタトップ構造ＨＢ
Ｔ素子の断面構造を説明する断面図。
【図８】本発明の実施例となる、くし型電極構造高周波
回路と微細ヴィアホールレイアウトを説明する平面図。
【図９】本発明の実施例となるＨＢＴ素子と微細ヴィア
ホールレイアウトを説明する平面図。
【符号の説明】
１…半導体基板、 ２…エッチングマスク、 ３…マスク後退した部分、 ４…マスク後退による側壁荒れ、 １０…半絶縁性ＧａＡｓ基板、 １０′…薄層化されたＧａＡｓ基板、 １１…歪緩和ＨＥＭＴ素子を基本構造とするＭＭＩＣ領
域、 １２…感光性ポリイミドによるエッチングマスク、 １２′…感光性ポリイミドによる回路・ヴィアホール保
護層、 １３…ヴィアホール、 １４…ヴィアホール内金メッキ配線層、 １４′…金メッキ配線層、 １５…ガラスまたはサファイア支持基板、 １６…高軟化点ワックス、 １７…レジストマスク、 １８…ＳｉＯ２マスク、 ３１…ＩｎＰ基板、 ３１′…薄層化されたＩｎＰ基板、 ３２…ＩｎＰ系ＨＥＭＴ素子を基本構造とするＭＭＩＣ
領域、 ４１…ＨＢＴ素子を基本構造とするＭＭＩＣ領域、 ４２…ヴィアホール領域、 ４３…ヒートシンク領域、 ５１…半絶縁性ＧａＡｓ基板、 ５２…エミッタコンタクト層、 ５３…エミッタ層、 ５４…ベース層、 ５５…コレクタ層、 ５６…コレクタコンタクト層、 ５７…ＳｉＯ２側壁、 ５８…コレクタ電極、 ５９…ベース電極、 ６０…エミッタ電極、 ６１…裏面金メッキ層、 ７１…半絶縁性ＧａＡｓ基板表面、 ７２…信号線配線、 ７３…くし型電極（ゲート電極）、 ７４…接地ヴィアホール、 ７５…ソース電極、 ７６…ドレイン電極、 ８１…接地ヴィアホール、 ８２…エミッタ電極配線、 ８３…エミッタ電極、 ８４…コレクタ電極、 ８５…素子アイソレーション境界、 ８６…ベース電極、 ８７…ベース電極配線、 ８８…コレクタ電極配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/288 Ｈ０１Ｌ 21/88 Ｊ ５Ｆ１０２ 21/331 21/90 Ａ 21/768 Ｃ 27/095 29/80 Ｅ 29/737 29/72 Ｈ Ｆターム(参考） 2H025 AB16 AD01 BC69 FA03 FA14 FA41 2H096 AA25 BA06 BA20 HA23 JA04 4M104 AA04 AA05 BB04 BB16 CC01 DD04 DD07 DD08 DD20 DD34 DD52 DD53 EE08 EE18 FF02 FF13 FF17 FF22 FF26 GG11 GG12 HH14 HH20 5F003 BA29 BA92 BB04 BE02 BE04 BE08 BF06 BH05 BH18 BM02 BM03 BP12 BP94 BZ03 5F033 GG02 HH07 HH13 HH20 JJ01 JJ07 JJ13 JJ20 KK01 KK07 KK13 KK20 MM05 MM13 NN06 NN07 PP19 PP27 PP28 PP33 QQ07 QQ09 QQ11 QQ12 QQ28 QQ37 QQ46 QQ47 QQ74 QQ92 RR04 RR22 RR27 TT07 VV00 XX00 XX03 XX04 XX22 XX34 5F102 GA12 GA16 GB01 GB02 GC01 GD01 GJ04 GL04 GQ01 HC15

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の一主表面に少なくとも能動素
    子を形成する工程と、前記半導体基板をエッチングする
    ことにより前記能動素子の形成領域に隣接してヴィアホ
    ールを形成する工程と、前記ヴィアホール内壁を含み基
    板表面の能動素子の電極に延在するメッキ配線を形成す
    る工程とを含む半導体装置の製造方法であって、前記ヴ
    ィアホールを形成する工程においては、エッチングマス
    クとして感光性ポリイミド樹脂を用いることを特徴とす
    る半導体装置の製造方法。
  2. 【請求項２】前記ヴィアホールを形成する工程において
    は、前記能動素子が形成されている半導体基板表面側か
    らエッチング加工する工程を含むことを特徴とする請求
    項１記載の半導体装置の製造方法。
  3. 【請求項３】前記ヴィアホールを形成する工程において
    は、前記能動素子が形成されている半導体基板裏面側か
    らエッチング加工する工程を含むことを特徴とする請求
    項１記載の半導体装置の製造方法。
  4. 【請求項４】半導体基板の一主表面に少なくとも能動素
    子を形成する工程と、前記能動素子が形成された基板の
    表面側からエッチングマスクとして感光性ポリイミド樹
    脂を用いて前記基板をエッチングすることにより前記能
    動素子が形成された領域に隣接してヴィアホールを形成
    する工程と、前記ヴィアホール内壁を含み基板表面の能
    動素子の電極に延在するメッキ配線を形成する工程と、
    前記基板を反転し支持基板上に接着剤で仮固定する工程
    と、前記支持基板上に仮固定された半導体基板の裏面を
    研磨もしくはポリッシングにより薄層化する工程と、前
    記基板の薄層化工程に引き続きウエットエッチングによ
    り前記ヴィアホール内底部のメッキ配線を露出させる工
    程と、前記支持基板から前記ヴィアホールの形成された
    半導体基板を分離する工程とを含むことを特徴とする半
    導体装置の製造方法。
  5. 【請求項５】前記半導体基板をＩＩＩ−Ｖ族化合物半導
    体の多層構造膜を含む基板で構成したことを特徴とする
    請求項１乃至４のいずれか一つに記載の半導体装置の製
    造方法。
  6. 【請求項６】半導体基板の一主表面に少なくとも能動素
    子を形成する工程と、前記能動素子が形成された基板の
    表面側からエッチングマスクとして感光性ポリイミド樹
    脂を用いて前記基板をエッチングすることにより前記能
    動素子が形成された領域に隣接してヴィアホールを形成
    する工程と、前記ヴィアホール内壁を含み基板表面の能
    動素子の電極に延在するメッキ配線を形成する工程と、
    前記基板を反転し支持基板上に接着剤で仮固定する工程
    と、前記支持基板上に仮固定された半導体基板の裏面を
    研磨もしくはポリッシングにより薄層化する工程と、前
    記薄層化工程に引き続きヴィアホールとなるべき領域と
    基板表面の能動素子直下に当たる領域とを、感光性ポリ
    イミド樹脂をエッチングマスクとして前記基板の裏面か
    らエッチングすることにより前記ヴィアホール内底部の
    メッキ配線を露出させてヴィアホール構造とヒートシン
    ク構造とを同一工程で形成する工程と、前記基板裏面の
    全域に金属メッキ層を形成する工程と、前記支持基板か
    ら前記ヴィアホールの形成された半導体基板を分離する
    工程とを含むことを特徴とする半導体装置の製造方法。
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