JPH0215652A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0215652A
JPH0215652A JP63165752A JP16575288A JPH0215652A JP H0215652 A JPH0215652 A JP H0215652A JP 63165752 A JP63165752 A JP 63165752A JP 16575288 A JP16575288 A JP 16575288A JP H0215652 A JPH0215652 A JP H0215652A
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gaas substrate
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小引　通博
Masahiro Yoshida
昌弘 吉田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置及びその製造方法に関し、特にバ
イアホール電極を有する半導体チップの構造及びその製
造方法に関するものである。
〔従来の技術〕
第３図は従来の高出力用ＦＥＴチップの構造を示し、図
において、ｌはＦＥＴチップ、２は該チップ１のＧａＡ
ｓ基板、３は該ＧａＡｓ基板２にの表面領域に形成され
た動作層、４，５は該ＧａＡｓ基板２上に配置されたド
レイン電極及びゲート電極である。また６は上記ゲート
電極５に対しドレイン電極４と反対側に配置されたソー
ス電極、９は該ソース電極６に近接して形成され、上記
ＧａＡｓ基板２を貫通するバイアホール電極形成用の開
孔部、１０は該開孔部内に形成されたバイアホール電極
、７は上記基板２の裏面に形成された裏面電極で、該バ
イアホール電極１０を介して上記ソース電極６と接続さ
れている。さらに８は該裏面ｔＦｊ７をメッキ電極とし
て電解メッキにより形成された放熱電極（Ｐ　ＨＳ　：
　Ｐｌａｔｅｄ　Ｈｅａｔ　５ｉｎｋ）であり、上記Ｆ
ＥＴチップ１はこれらの要素２〜１０から構成されてい
る。
また第４図はＦＥＴをチップ分割する前のウェハを、第
５図（ａｌ〜（ｅ）は第３図のＶ−Ｖ線断面の構造を示
しており、図中第３図と同一符号は同一または相当部分
を示し、１００はＦＥＴ及びバイアホール用開孔部９が
形成されたウェハである。
次にこのようなＦＥＴチップの製造方法を第５図（ａ）
〜（ｅ）を用いて説明する。
まず、ＧａＡｓ基板（厚さ６００μｍ）２の表面にイオ
ン注入法により選択的にＳｉを３Ｘ１０”個／ｃ艷程度
打ち込み、ｎ形の動作層（深さ０．４μｍ）３を形成す
る。その移譲動作層３上にドレイン電極４．及びソース
電極６を形成し、さらにゲート電極５を形成する（第５
図（ａ））。
ここでドレイン電極４．ソース電極６にはｎ形動作層３
に対してＡｕＧｅ系オーミック金属が用いられ、ゲート
電極５にはＡｊ！、Ｔｉ、Ｐｔ系ゲート金属が用いられ
ている。
次にバイアホール電橋用の開孔部９（深さ３０μｍ、開
口幅３０μｍ）を、レジスト（図示せず）をマスクとし
てソース電極６近傍にエツチングにより形成し、該開孔
部９の内壁及び開孔部周辺部に選択的に金を３ｍμ程度
の厚さに蒸着して、上記ソース電極６につながったバイ
アホール電極１０を形成する（第５図（ｂ））。
その後上記ＧａＡｓ基板２の表面側をワックス等２１で
ガラス板２２上に貼り付け、上記基板２の裏面をラフピ
ング（研磨）して６０ｍμ程度まで薄くする。そしてさ
らにメカニカル・ケミカルポリッシングにより、つまり
エツチング液を垂らしながら布で基板裏面を擦ることに
より、上記バイアホールｔｔｉｌＯが露出するまで基板
を薄くする（２５μｍ程度）（第５図（Ｃ））。
この後、上記基板裏面全面に蒸着によりチタン金−チタ
ンの３層構造の裏面電極７を形成し、この裏面電極７上
のチップ間の分離部に選択的にレジスト１１を形成する
。そして表面のチタン層を除去した後このレジスト１１
をマスクとして電解メッキを行って（メッキ厚さ６０μ
ｍ程度）、上記基板２の裏面にＰＨ３（放熱電極）８を
選択的に形成する（第５図（ｄ））。
その後該ＰＨ３８をマスクとして上記レジストマスク１
１．裏面電極７．及びＧａＡｓ基板２を順次エツチング
除去してウェハ基板２を分割してＦＥＴチップ１を得る
（第５図（ｅ））。
〔発明が解決しようとする課題〕
ところが、このようなＦＥＴチップでは、ＰＨ３電極８
上のＧａＡｓ基板の側面が露出しているため、チップを
取り扱う際、ビンセット等がＧａＡｓｇ板に接触して基
板にクラックが入るといった問題、また半導体チップの
輸送中に上記ＧａＡｓ基板の露出部に直接衝撃を受は破
損するという問題があった。さらに自動機によるダイボ
ンドでは、チップを吸着保持するコレットとＧａＡｓ基
板とが直接接触して基板が破損するといったことも考え
られる。
また従来の製造方法は以上のように構成されているので
、レジストマスク１１の形成を精度よく行い、しかもそ
の除去を完全にしなければならなず、歩留まりよ＜ＦＥ
Ｔチップを形成することが困難であった。
（１，１すなわちレジストマスク１１のパターンニング
の際、基板表面側のパターンとの位置ずれが生ずるとＰ
Ｈ３８が基板表面の素子領域に対して偏った位置に形成
されることとなり、素子の特性上大きな問題となる。ま
た第８図に示すようにレジストマスク１１に欠陥部Ａが
生じた場合、第６図に示すようなメッキ形状不良による
イレギュラ一部ＣがＰＨ３８，ｍ面電極７．及びＧａＡ
ｓ基板２に生ずることとなり、このような形状のチップ
では、寸法制御されたキャリアへの装着ができないとい
う問題があった。
（２）またＰＨ３８の外形寸法及び公差はＡｕ電解メッ
キ層の主としてメッキ厚さ及びメッキ側壁の平坦度によ
って決定され、またＧａＡｓ基板は上記ＰＨ３８をマス
クとしてエツチングにより形成されるため、該基板の寸
法精度をよくするには上記メッキ層の形状制御とともに
、レジストマスク１１及び裏面電極７のエツチングむら
や残渣がないことが要求される。ところが、レジストマ
スク１１を完全にエツチング除去することは極めて困難
で、裏面電極のエツチング端面を滑らかにすることは筒
車ではなかった。
このレジストマスク１１のエツチングについて、第７図
（ａ）　、　（ｂ）を用いて詳しく説明する。第７図（
ａ）。
（ｂ）は第５図（ｄ）のＤ部の拡大図であり、通常上述
のようにレジストマスク１１をマスクとしてメッキＮ８
を６０μｍ程度成長させた場合、メッキ層８はレジスト
マスク１１上に回り込むんでくる（第７図（ａ））。こ
のときレジストマスク１１の端部からの回り込み距離は
４５μｍ程度になる。このように奥行きが深く狭い部分
に入り込んだレジスト１１をエツチングにより完全に除
去することは極めて困難であり、第７図（ｂ）に示すよ
うにエツチングされずに残る場合がある。この状態で裏
面金属及びＧａＡｓ基板のエツチングを行った場合レジ
ストの残渣部１１ａ上の部分はエツチングされず、これ
が基板の外形寸法のばらつきや、基板側面の凸凹の原因
となる（第５図のエツチング除去によるイレギュラ一部
Ｂ参照）。
本願発明は以上のような問題点を解決するためになされ
たもので、ハンドリングが容易な半導体装置を得ること
を目的とし、またチップ外形の寸法制御を容易に行うこ
とができ、精度の高い外形寸法を有する半導体装置を歩
留まり良く製造することができる半導体装置の製造方法
を得ることを目的とする。
〔課題を解決するための手段〕
本発明に係る半導体装置はその半導体基板の側面を金属
保護膜により被覆したものである。
本発明に係る半導体装置の製造方法は、半導体ウェハ基
板表面に複数の機能素子及び該素子の電極を形成した後
、該基板表面にパイ７ホール電極形成用ホール及び素子
分割用溝をそれぞれ上記基板の所定の領域に形成する第
１の工程と、上記バイアホール電極形成用ホール及び素
子分割用溝の内面に選択的に金属層を形成する第２の工
程と、上記半導体ウェハ基板をその裏面側を上記ホール
及び溝の底面の金属層が露出するまで削って薄くする第
３の工程と、上記半導体ウェハ基板の裏面側全面をメッ
キして放熱電極を形成する第４の工程と、上記放熱電極
を素子分離用溝内で機械的切断手段により切断してチッ
プ分離する第５の工程とを含むものである。
〔作用〕
本発明に係る半導体装置においては、その半導体基板の
側面を金属保護膜により被覆したから、脆い半導体基板
を外部からの機械的な衝撃から保護することができ、こ
れによりその取扱時における作業性の向上及び歩留りの
向上を図ることができる。
本発明に係る半導体装置の製造方法においては、放熱金
属電極を有する半導体チップのチップ分割を、ウェハ状
態の半導体基板の表面側から素子分離用溝を形成して半
導体基板を分離し、放熱金属電極を素子分離用溝内で機
械的切断手段により切断分離して行うようにしたから、
ＧａＡｓ基板の分離およびＰＨ３の分離はともに主面上
のパターンに対して実施されることとなり、高い寸法精
度で半導体チップを分離することができる。
〔実施例〕
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による電力用ＦＥＴチップの
構造を示す斜視図、第２図（ａ）〜（８）は上記ＦＥＴ
チップの製造方法を説明するための図で、第１図のｎ−
ｎ線での断面構造を主要工程段階別に示している。図に
おいて、７ａはＧａＡｓ基板２の側面を覆う金保護層、
７ｂはＧａＡｓ基板表面に形成され、該金保護層７ａを
介して裏面電極７に接続された特性測定用の電極である
。またその他の構成は第３図に示すＦＥＴチップと同一
であり、チップ１０１はＧａＡｓ基板２の主面上の動作
層３．ドレイン電極４．ゲート電橋５．ソース電極６．
裏面電極７．金保護層７ａ、特性測定用電極７ｂおよび
ＰＨ３８から構成されている。
ここで上記ホール電極１０は基板２の開孔部９内面上に
形成されており、上記裏面電極７はＧａＡｓ基板２の裏
面に形成されかつバイアホール電極１０を介してソース
電極６と接続されている。
次に製造方法について説明する。
まず、第２図（ａ）に示すように、ＧａＡｓ基Ｆｉ２の
主面上に動作層３．ドレイン電極４．ゲート電極５およ
びソース電極６を従来と同様に形成する。
その後ホール部９をエツチング方式で３０μｍの深さに
形成するとともに、この時、同時にＧａＡｓ基板２をチ
ップ分割するための分離溝１３を形成する。通常のエツ
チングにおいては、エツチング開口の大きい方が深くエ
ツチングされるため、ここでは開口の大きい分離溝１３
の深さはそれが小さいホール部９の深さより深くなって
いる。そして、ホール部９および分割溝１３内面にホー
ル電極１０を例えばメッキにより厚さ３μｍ程度形成す
る（第２図（ト）））。
次に従来法と同様にＧａＡｓ基板２をワックス等２１に
よりガラス板２２に貼りっけＧａＡｓ基板２の裏面をホ
ール電極ＩＯの底部が露出するまでおよそ基板厚２５μ
ｍ程度まで薄くする（第２図（Ｃ））。その後裏面全面
に裏面電極７として蒸着又は無電解メッキでＴｉ／Ａｕ
又はＮｉ／Ａｕ等を形成し、さらに該裏面電極７の全面
に電解メッキ等によりＡｕＰＨ３を６０μｍ形成する（
第２図（ｄ））。
その後ウェハをガラス板２２から取り外し、分割溝１３
よりダイサー等によりＰＨ８８を切断して分離すること
によりＦＥＴチップ１０１を得る（第２図（ｅ））。
このような本実施例のＦＥＴチップでは、ＧａＡ３基板
２の側面を金保護膜７ａにより被覆したので、脆いＧａ
Ａｓ基板２を外部からの機械的な衝撃から保護すること
ができ、これによりその取扱時ピンセット等でこれを挟
んだ時にもピンセットが直接ＧａＡｓ基板に触れること
はなく、その取扱いが極めて容易となる。また基板２の
上面には特性測定用電極７ｂが形成されているため、製
造中に素子の高周波特性を測定することができる。
また上記本実施例の製造方法では、ＦＥＴチップ１０１
のチップ分割を、ウェハ状態のＧａＡｓ基板２の表面側
から素子分離用溝１３をエツチングにより形成して基板
２を分離し、ＰＨ３８を素子分離用溝１３内でダイサー
等により切断分離して行うようにしたので、ＧａＡｓ基
板２の分離およびＰＨ３８の分離はともに主面上のパタ
ーンに対して実施されることとなり、高い寸法精度で半
導体チップを分離することができる。
またホール部９と分離溝１３とを同時に形成しているの
で、パターンニングによるこれらのずれをなくすことが
できる。さらに分離溝１３の深さがホール部９の深さよ
り深いため、分離溝１３をＧａＡｓ基板２の研磨の終点
検出の目標として用いることができる。つまりこの分離
′ａ１３の底を検知した時に研磨を一端中止し、その後
は時間を設定して再度研磨を行いホール部９の底面を検
出した時に研磨を終了する。この場合研磨をしながら基
板厚を測る必要はない。
なお、上記実施例では分離溝１３をホール部９と同時に
エツチングにより形成したが、これは半導体用のダイサ
ーを用いて、あるいはエツチングによりホール部９の形
成とは別工程で形成してもよい。この場合ホール部９と
分離溝１３の深さを揃えることができる。また、ホール
電極１ｏと分割溝１３のメタライズを別々に形成しても
よい。
また上記実施例ではバイアホール電極構造を有するＦＥ
Ｔについて述べたが、これに限ることはなく、バイアホ
ール電極構造を有するＩＣであっても同様の効果を奏す
る。
〔発明の効果〕
以上のように本発明に係る半導体装置によれば、チップ
の半導体基板の側面を金属保護膜により被覆したので、
脆い半導体基板を外部からの機械的な衝撃から保護する
ことができ、これによりその取扱時における作業性の向
上及び歩留りの向上を図ることができる効果がある。
また本発明に係る半導体装置の製造方法によれば、放熱
金属電極を有する半導体チップのチップ分割を、ウェハ
状態の半導体基板の表面側から素子分離用溝を形成して
半導体基板を分離し、放熱金属電極を素子分離用溝内で
機械的切断手段により切断分離して行うようにしたので
、チップの外形寸法のばらつきを抑えることができ、こ
れにより半導体装置の製造歩留まりを向上できる効果が
ある。
【図面の簡単な説明】
第１図は本発明の一実施例によるＦＥＴチップの構造を
示す斜視図、第２図は該ＦＥＴチップの製造方法を工程
順に説明するための断面図、第３図は従来のＦＥＴチッ
プの構造を示す斜視図、第４図はウェハ状態での該ＦＥ
Ｔチップを示す図、第５図は従来のＦＥＴチップの製造
フローを説明するための断面工程図、第６図は従来チッ
プにおける問題点を説明するための第３図の部分拡大図
、第７図は従来方法におけるレジストマスクを除去する
工程を説明するための図、第８図は従来法におけるレジ
ストマスクの欠陥状態を示す図である。 １０１・ＦＥＴチップ、２−　Ｇ　ａ　Ａ　ｓ基板、３
・・・動作層、４・・・ドレイン電極、５川ゲート電極
、６・・・ソース電極、７・・・裏面電極、８・・・Ｐ
Ｈ３，９・・・ホール部、１０・・・ホール電極、１１
・・・選択ＰＨ３用レジスト、１３・・・分離溝。 なお、図中同一符号は同−又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体ウェハ基板の表面領域に複数の機能素子を
    形成し、該基板を複数の半導体チップに分割してなる半
    導体装置において、 上記半導体チップは、 その半導体基板側面を金属保護膜により被覆したもので
    あることを特徴とする半導体装置。
  2. （２）半導体ウェハ基板の表面領域に機能素子とともに
    該素子の電極を基板裏面側へ引き出すためのバイアホー
    ル電極を形成し、該基板の裏面側に放熱電極を形成し、
    その後該ウェハ基板をチップ分割して半導体チップを製
    造する半導体装置の製造方法において、 上記半導体ウェハ基板表面に複数の機能素子及び該素子
    の電極を形成した後、該基板表面の所定の領域に上記バ
    イアホール電極形成用ホール及び素子分割用溝をそれぞ
    れ形成する第１の工程と、上記バイアホール電極形成用
    ホール及び素子分割用溝の内面に選択的に金属層を形成
    する第２の工程と、 上記半導体ウェハ基板の裏面側を上記ホール及び溝の底
    面の金属層が露出するまで削って該基板を薄くする第３
    の工程と、 上記半導体ウェハ基板の裏面側全面をメッキして放熱電
    極を形成する第４の工程と、 上記放熱電極を素子分離用溝内で機械的切断手段により
    切断してチップ分離する第５の工程とを含むことを特徴
    とする半導体装置の製造方法。
JP63165752A 1988-07-01 1988-07-01 半導体装置及びその製造方法 Pending JPH0215652A (ja)

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US08/224,882 US5434094A (en) 1988-07-01 1994-04-08 Method of producing a field effect transistor

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