KR101153616B1 - 반도체 칩의 제조 방법 및 반도체 칩 - Google Patents

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Abstract

분할 영역 내에 절연막(絶緣膜)이 배치된 제1면과, 상기 제1면의 반대측에 위치하고 또한 상기 분할 영역을 확정하는 마스크가 배치된 제2면을 구비한 반도체 웨이퍼의 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 에칭 저부(底部)로부터 절연막을 노출하고, 이후, 상기 절연막의 노출된 표면이 플라즈마 중의 이온으로 인하여 전하(電荷)에 의해서 대전(帶電)된 상태에서 계속해서 플라즈마 에칭을 실시함으로써, 소자 형성 영역 내의 절연막과 접촉되어 있는 각부(角部)를 제거하는 제조 방법에 있어서, 어느 타이밍에 상기 반도체 웨이퍼에 대하여 등방성(等方性) 에칭을 실시한다.

Description

반도체 칩의 제조 방법 및 반도체 칩{MANUFACTURING METHOD FOR SEMICONDUCTOR CHIPS, AND SEMICONDUCTOR CHIP}
본 발명은, 분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치되는 반도체 소자를 반도체 웨이퍼의 제1면에 형성하고, 상기 반도체 웨이퍼의 상기 각각의 소자 형성 영역을 상기 분할 영역을 따라서 개별로 분할함으로써, 개별화된 상기 반도체 소자를 포함하는 반도체 칩을 제조하는 반도체 칩의 제조 방법, 및 반도체 칩에 관한 것이다.
종래부터, 이러한 반도체 칩의 제조 방법을 이용하여 반도체 웨이퍼를 개별 반도체 칩으로 분할하는 방법으로서, 여러 가지 방법이 공지되어 있다. 예로서, 다이서 블레이드(dicer blade)라고 하는 원반형 블레이드, 즉 기계적인 다이싱(dicing)에 의해서, 웨이퍼를 기계적으로 절단함으로써 반도체 웨이퍼를 분할하는 방법이 공지되어 있다.
그러나, 최근, 반도체 웨이퍼가 더욱더 얇아지고, 또한 외력에 민감한 반도체 웨이퍼에 대하여 상기의 기계적인 다이싱 처리를 실행할 때에는, 절단시에 반도체 웨이퍼가 손상되는 경우가 많다. 이로 인하여 가공 수율의 감소를 피할 수 없는 문제가 발생한다. 이러한 손상으로서, 예로서, 예리하게 절단된 형상으로 인하여 반도체 칩의 각부(角部)(edge)가 조각으로 잘라 내어지는 치핑(chipping)의 발생이 있다.
최근에는, 상기한 바와 같은 종래의 기계적인 다이싱 대신에 플라즈마 에칭을 이용한 플라즈마 다이싱이 주목을 받고 있다(예로서, 일본국 특허 공개 공보 제2004-172365A호를 참조하여야 한다). 여기서, 도 27A 내지 27C, 및 도 28A와 도 28B에 나타내는 개략 설명도를 참조하여 종래의 플라즈마 다이싱을 이용하여 반도체 웨이퍼를 개별 반도체 칩으로 분할하는 방법을 설명한다.
우선, 도 27A에 나타내는 바와 같이, 반도체 웨이퍼(501)는, 그 회로 형성면(501a) 상에 분할 영역 R2에 의해서 확정된 각각의 소자 형성 영역 R1에 반도체 소자(502)가 형성된 상태로 되어 있다. 각각의 반도체 소자(502)는, 반도체 웨이퍼(501)(Semiconductor)와, 회로 형성면(501a) 상에 직접 형성된 산화실리콘(551)(Oxide)과, 이 산화실리콘(551) 상에 형성된 금속막(Metal)으로 구성되는 MOS(Metal-Oxide-Semiconductor) 구조 트랜지스터 등의 소자들을 포함하고 있다. 또한, 반도체 소자(502)는, 소자들을 외부의 전자 장치에 전기적으로 접속하기 위한 접속 단자(552)(또한, 본딩 패드(bonding pad)라고도 한다)도 구비하고 있다. 또한, 각각의 반도체 소자(502)의 표면에는 표면 보호막(553)이 형성되어서, 반도체 소자(502)의 표면이 보호되어 있다. 접속 단자(552)는 표면 보호막(553)으로 피복되어 있지 않고 외부에 노출되어 있다. 또한, 회로 형성면(501a)의 분할 영역 R2에 해당하는 부분에는 산화실리콘(551)도 표면 보호막(553)도 형성되어 있지 않다.
이어서, 도 27B에 나타내는 바와 같이, 반도체 웨이퍼(501)의 회로 형성 면(501a)이 손상되지 않도록, 회로 형성면(501a)에 보호 시트(sheet)(504)를 접착제로써 박리(剝離) 가능하게 부착한다. 이후, 상기 분할 영역 R2에 해당하는 부분이 노출되도록, 피처리면(501b)(즉, 처리 대상면), 또는 상기 회로 형성면(501a)과는 반대인 면에 마스크(마스크 패턴)(505)를 배치한다.
이어서, 이와 같이 마스크(505)가 형성된 상기 반도체 웨이퍼(501)에 플라즈마 에칭을 실시함으로써, 상기 피처리면(501b)의 마스크(505)가 피복되지 않은 노출된 면을 에칭하여, 상기 분할 영역 R2에 해당하는 부분을 제거한다. 이 처리에 의해서, 도 27C에 나타내는 바와 같이, 상기 각각의 소자 형성 영역 R1은 개별로 분할되어서, 반도체 소자(502)를 포함하는 개별화된 각각의 반도체 칩(510)을 형성한다. 결과적으로, 상기 반도체 웨이퍼(501)는, 분할 영역 R2를 따라서, 각각의 반도체 소자(502)를 포함하는 개별화된 각각의 반도체 칩(510)으로 분할된다.
이후, 도 28A에 나타내는 바와 같이, 분할된 각각의 반도체 칩(510)의 피처리면(501b) 상에 잔류하는 마스크(505b)를, 예로서, 애싱(ashing) 처리를 실시하여 제거한다. 이어서, 도 28B에 나타내는 바와 같이, 반도체 웨이퍼(501)의 피처리면(501b)에 접착 시트(다이싱 시트)(506)를 부착하고, 반도체 웨이퍼(501)의 회로 형성면(501a)을 보호하는 보호 시트(4)를 박리(剝離)한다. 결과적으로, 각각의 반도체 칩(510)은 개별 소자로 분리된 상태로 접착 시트(506)에 배치된다.
상기와 같은 종래의 플라즈마 다이싱을 이용하여 반도체 웨이퍼(501)를 분할함으로써, 상기의 기계적인 다이싱에 비하여, 제조되는 반도체 칩(510)에 부여되는 손상을 감소시킬 수 있다.
그러나, 상기한 바와 같은 종래의 플라즈마 다이싱에 의해서 개별 소자로 분할되는 반도체 칩(510)이라도, 도 27C, 28A 및 28B에 나타내는 바와 같이 분할에 의해서 예리한 각부(角部)(554)(edge)가 형성된다. 상기한 바와 같이 반도체 칩(510)에 예리한 각부(554)가 형성되어 있는 경우 치핑(chipping)의 발생을 피할 수 없는 문제가 있다.
특히, 상기한 바와 같은 종래의 플라즈마 다이싱은, 플라즈마 중의 이온이 에칭 저부(底部)에 도달함에 있어서 저부에 가까워질수록 어려움이 증가하는 특성이 있다. 따라서, 예로서 도 29에 도시한 에칭된 분할 영역 R2의 부분 확대 개략도에 나타내는 바와 같이, 분할된 반도체 칩(510)의 하단부에 돌출한 예리한 각부(554)가 형성되는 경우가 있다. 이러한 경우, 각부(554)가 더욱 용이하게 잘라 내어지고 또한 반도체 칩의 횡파단(橫破斷) 강도가 저하되는 문제가 있다.
또한, 반도체 칩(510)에는, 도 29에 나타내는 바와 같이, 회로 형성면(501a)에 이러한 예리한 각부(554)가 형성될 뿐만 아니라, 피처리면(501b)에도 예리한 각부(555)가 형성되고, 이로 인하여 반도체 칩(510)의 횡파단 강도의 저하가 더욱 현저하게 되는 문제가 있다.
따라서, 본 발명의 목적은, 상기 문제를 해결하는 것으로서, 반도체 칩이 반도체 칩에 손상을 주지 않는 높은 횡파단 강도를 갖게 하도록, 반도체 웨이퍼를 분할함으로써 개별화된 반도체 칩을 형성하는 반도체 칩의 제조 방법, 및 이러한 높은 횡파단 강도를 갖는 반도체 칩을 제공하는 것이다.
이러한 목적을 달성하기 위하여 본 발명은 이하와 같이 구성되어 있다.
본 발명의 제1형태에 의하면, 분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치되는 반도체 소자와 상기 분할 영역 내에 배치되는 절연막(絶緣膜)이 형성된 제1면과, 상기 분할 영역을 확정하는 마스크가 배치되고, 또한 상기 제1면의 반대측에 위치하는 제2면을 구비한 반도체 웨이퍼의 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 에칭 저부(底部)로부터 절연막을 노출하는 단계와,
상기 절연막의 노출된 표면이 플라즈마 중의 이온으로 인하여 전하(電荷)에 의해서 대전(帶電)된 상태에서 플라즈마 에칭을 실시하여, 각각의 소자 형성 영역 내의 절연막과 접촉되어 있는, 제1면 측의 각부(角部)를 제거하는 단계와,
이후, 상기 노출된 절연막을 제거하여, 상기 각각의 소자 형성 영역을 개별 반도체 칩으로 분할함으로써, 개별화된 반도체 소자를 포함하는 각각의 반도체 칩을 형성하는 단계를 포함하고, 또한
상기 절연막의 노출, 상기 각부의 제거, 또는 상기 절연막의 제거의 전후의 어느 타이밍에, 상기 마스크가 배치된 상태의 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩에 대하여, 제2면으로부터 등방성(等方性) 플라즈마 에칭을 추가로 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제2형태에 의하면, 제1형태에 있어서, 상기 등방성 플라즈마 에칭을 실시함으로써, 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩의 상기 각각의 소자 형성 영역에서, 상기 제2면 측에 배치된 상기 마스크에 접촉되어 있는 각부를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제3형태에 의하면, 제1형태에 있어서,
상기 반도체 웨이퍼에 대하여, 이방성(異方性) 플라즈마 에칭을 실시함으로써, 상기 절연막의 노출을 실행하고,
이 이방성 에칭을 계속해서 실행함으로써, 상기 각부(角部)를 제거하고,
상기 이방성 에칭으로부터 상기 등방성 에칭으로 절환하여, 이 등방성 에칭을 실시함으로써 상기 마스크에 접촉되어 있는 각부를 제거하고, 이어서,
상기 절연막을 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제4형태에 의하면, 제3형태에 있어서, 상기 이방성 에칭과 상기 등방성 에칭과의 절환은, 플라즈마 발생용 가스의 압력, 가스 조성, 고주파 출력, 또는 방전 주파수 중의 1개의 파라미터 또는 복수의 파라미터의 조합에 의해서 결정되는 상기 이방성 에칭용의 플라즈마 조건과 상기 등방성 에칭용의 플라즈마 조건을 절환함으로써 실행되는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제5형태에 의하면, 제1형태에 있어서, 상기 제2면으로부터의 플라즈마 에칭 단계에서, 상기 반도체 웨이퍼의 상기 제1면에 산화실리콘(SiO2)으로 형성된 상기 절연막이 에칭 저부로부터 노출되는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제6형태에 의하면, 제1형태에 있어서, 상기 제2면으로부터의 플라즈마 에칭 단계에서, 상기 반도체 웨이퍼의 상기 제1면에 형성된 각각의 반도체 소자의 표면을 보호하기 위한 폴리이미드(PI; polyimide)로 형성된 표면 보호막이 상기 절연막으로서 에칭 저부로부터 노출되는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제7형태에 의하면, 제1형태에 있어서, 상기 절연막의 제거 후에, 이 반도체 웨이퍼의 상기 제2면에 대하여 애싱(ashing) 처리를 실시함으로써, 상기 마스크를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제8형태에 의하면, 제1형태 내지 제7형태 중의 어느 한 형태에 있어서, 상기 각각의 소자 형성 영역은 대략 구형상(矩形狀)의 영역을 갖고, 이 각각의 소자 형성 영역의 각각의 각부(角部)에 해당하는 부분에 대략 볼록 형상의 만곡부가 형성된 상기 마스크가 배치되는 상기 반도체 웨이퍼의 상기 제2면으로부터 플라즈마 에칭을 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제9형태에 의하면,
분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치되는 반도체 소자와 상기 분할 영역 내에 배치되는 절연막이 형성된 제1면과, 상기 분할 영역을 확정하는 마스크가 배치되고, 또한 상기 제1면의 반대측에 위치하는 제2면을 구비한 반도체 웨이퍼의 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 에칭 저부로부터 절연막을 노출하는 단계와,
상기 절연막의 노출된 표면이 플라즈마 중의 이온으로 인하여 전하에 의해서 대전된 상태에서 플라즈마 에칭을 실시하여, 각각의 소자 형성 영역 내의 절연막과 접촉되어 있는, 제1면 측의 각부(角部)를 제거하는 동시에 상기 노출된 절연막을 제거함으로써, 상기 각각의 소자 형성 영역을 개별 반도체 칩으로 분할하여, 결과적으로 개별화된 반도체 소자를 포함하는 각각의 반도체 칩을 형성하는 단계를 포함하고, 또한
상기 절연막의 노출, 상기 각부의 제거, 또는 상기 절연막의 제거의 전후의 어느 타이밍에, 상기 마스크가 배치된 상태의 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩에 대하여, 제2면으로부터 등방성(等方性) 플라즈마 에칭을 추가로 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제10형태에 의하면, 제9형태에 있어서, 상기 등방성 플라즈마 에칭을 실시함으로써, 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩의 상기 각각의 소자 형성 영역에서, 상기 제2면 측에 배치된 상기 마스크에 접촉되어 있는 각부를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제11형태에 의하면, 제9형태에 있어서,
상기 반도체 웨이퍼에 대하여, 이방성 플라즈마 에칭을 실시함으로써, 상기 절연막의 노출을 실행하고,
이 이방성 에칭을 계속해서 실행함으로써, 상기 각부(角部)를 제거하고, 이어서,
상기 이방성 에칭으로부터 상기 등방성 에칭으로 절환하여, 이 등방성 에칭을 실시함으로써 상기 마스크에 접촉되어 있는 각부를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제12형태에 의하면, 제11형태에 있어서, 상기 이방성 에칭과 상기 등방성 에칭과의 절환은, 플라즈마 발생용 가스의 압력, 가스 조성, 고주파 출력, 또는 방전 주파수 중의 1개의 파라미터 또는 복수의 파라미터의 조합에 의해서 결정되는 상기 이방성 에칭용의 플라즈마 조건과 상기 등방성 에칭용의 플라즈마 조건을 절환함으로써 실행되는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제13형태에 의하면, 제9형태에 있어서, 상기 제2면으로부터의 플라즈마 에칭 단계에서, 상기 반도체 웨이퍼의 상기 제1면에 형성된 상기 각각의 반도체 소자의 표면을 보호하도록 질화(窒化)실리콘(Si3N4)으로 형성된 표면 보호막이 절연막으로서 에칭 저부로부터 노출되는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제14형태에 의하면, 제9형태에 있어서, 등방성 에칭을 실시하여, 상기 마스크에 접촉되어 있는 각부(角部)를 제거한 후에, 상기 반도체 웨이퍼의 상기 제2면에 대하여 애싱 처리를 실시함으로써 상기 마스크를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제15형태에 의하면, 제9형태 내지 제14형태 중의 어느 한 형태에 있어서, 상기 각각의 소자 형성 영역은 대략 구형상(矩形狀)의 영역을 갖고, 이 각각의 소자 형성 영역의 각각의 각부(角部)에 해당하는 부분에 대략 볼록 형상의 만곡부가 형성된 상기 마스크가 배치되는 상기 반도체 웨이퍼의 상기 제2면으로부터 플라즈마 에칭을 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제16형태에 의하면,
분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치되는 반도체 소자가 형성되고 또한 그 위에 절연성이 있는 보호 시트가 부착되는 제1면과, 상기 분할 영역을 확정하는 마스크가 배치되고, 또한 상기 제1면의 반대측에 위치하는 제2면을 구비한 반도체 웨이퍼의 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 에칭 저부로부터 상기 절연 보호 시트를 노출한 후, 상기 각각의 소자 형성 영역을 개별 반도체 칩으로 분할하는 단계와,
상기 절연막의 노출된 표면이 플라즈마 중의 이온으로 인하여 전하에 의해서 대전된 상태에서 플라즈마 에칭을 실시하여, 각각의 반도체 칩에서의 상기 절연 보호 시트와 접촉되어 있는 각부(角部)를 제거함으로써, 결과적으로 개별화된 반도체 소자를 포함하는 각각의 반도체 칩을 형성하는 단계를 포함하고, 또한
상기 보호 시트의 노출 또는 상기 각부의 제거의 전후의 어느 타이밍에, 상기 마스크가 배치된 상태의 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩에 대하여, 제2면으로부터 등방성 플라즈마 에칭을 추가로 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제17형태에 의하면, 제16형태에 있어서, 상기 등방성 플라즈마 에칭을 실시함으로써, 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩의 상기 각각의 소자 형성 영역에서, 상기 제2면 측에 배치된 상기 마스크에 접촉되어 있는 각부를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제18형태에 의하면, 제16형태에 있어서,
상기 반도체 웨이퍼에 대하여, 이방성 플라즈마 에칭을 실시함으로써, 상기 보호 시트의 노출을 실행하고,
이 이방성 에칭을 계속해서 실행함으로써, 상기 각부(角部)의 제거 처리를 실행하고, 이어서,
상기 이방성 에칭으로부터 상기 등방성 에칭으로 절환하여, 이 등방성 에칭을 실시함으로써 상기 마스크에 접촉되어 있는 각부를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제19형태에 의하면, 제16형태에 있어서, 상기 이방성 에칭과 상기 등방성 에칭과의 절환은, 플라즈마 발생용 가스의 압력, 가스 조성, 고주파 출력, 또는 방전 주파수 중의 1개의 파라미터 또는 복수의 파라미터의 조합에 의해서 결정되는 상기 이방성 에칭용의 플라즈마 조건과 상기 등방성 에칭용의 플라즈마 조건을 절환함으로써 실행되는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제20형태에 의하면, 제16형태에 있어서, 상기 등방성 에칭을 실시함으로써 상기 마스크에 접촉되어 있는 각부를 제거한 후에, 상기 반도체 웨이퍼의 상기 제1면으로부터 상기 절연 보호 시트를 박리하여 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제21형태에 의하면, 제16형태 내지 제20형태 중의 어느 한 형태에 있어서, 상기 각각의 소자 형성 영역은 대략 구형상(矩形狀)의 영역을 갖고, 이 각각의 소자 형성 영역의 각각의 각부(角部)에 해당하는 부분에 대략 볼록 형상의 만곡부가 형성된 상기 마스크가 배치되는 상기 반도체 웨이퍼의 상기 제2면으로부터 플라즈마 에칭을 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제22형태에 의하면, 복수의 반도체 소자가 형성된 반도체 웨이퍼를 개별 반도체 소자로 분할함으로써 취득된 대략 구형상(矩形狀)의 반도체 칩으로서, 이 구형상의 칩은 그 능선(稜線; ridgeline)이 둥글게 형성된 것을 특징으로 하는 반도체 칩이 제공된다.
본 발명의 제23형태에 의하면, 제22형태에 있어서, 상기 구형상의 상기 둥글게 된 능선에 해당하는 각각의 부분에 만곡 볼록면부가 형성된 것을 특징으로 하는 반도체 칩이 제공된다.
본 발명의 제24형태에 의하면,
반도체 소자가 형성된 제1면과,
이 제1면과 평행으로 그 반대측에 배치된 제2면과,
상기 제1면 및 상기 제2면의 주위에 배치되어서, 이 제1면의 외측 단부(端部)와 제2면의 외측 단부를 접속하는 접속면을 구비하고, 또한,
상기 접속면은, 상기 제1면 및 상기 제2면의 상기 각각의 외측 단부에 능선이 형성되지 않도록, 만곡 볼록면부를 갖는 것을 특징으로 하는 반도체 칩이 제공된다.
본 발명의 제25형태에 의하면, 제24형태에 있어서, 상기 접속면은 상기 만곡 볼록면부로 구성되는 것을 특징으로 하는 반도체 칩이 제공된다.
본 발명에 의하면, 상기 제1면의 상기 분할 영역에 해당하는 부분에 상기 절연막이 배치되어 있는 반도체 웨이퍼를 상기 반도체 웨이퍼로서 사용하고, 상기 제2면에 플라즈마 에칭 처리를 실시하여 형성된 반도체 칩의 상기 각부(角部)를 제거함으로써, 예로서, 상기 제거된 각부(角部)에, R부(R-portion)(둥근 부분 또는 만곡 볼록면부)를 형성하고 또한 횡파단 강도를 향상시킬 수 있는 반도체 칩의 제조 방법을 실현할 수 있다.
구체적으로는, 상기 반도체 웨이퍼에 대하여 플라즈마 에칭 처리를 실시하여 상기 분할 영역에 해당하는 부분을 제거함으로써, 상기 절연막이 에칭 저부로부터 노출된다. 이어서, 플라즈마 에칭 처리를 계속함으로써, 상기 노출된 절연막이 플라즈마 중의 이온에 의한 정전하에 의해서 대전된다. 상기 전하에 의해서 인가된 이온의 궤적을 굴곡시킴으로써, 상기 절연막과 접촉되어 있는 상기 반도체 칩의 상기 예리한 각부(角部) 또는 능선을 제거할 수 있다.
상기 반도체 칩의 예리한 각부를 제거함으로써, 상기 제조된 반도체 칩에서의 치핑의 발생을 억제할 수 있고 또한 그 횡파단 강도가 향상된 반도체 칩을 제조할 수 있다.
또한, 절연막 노출 공정, 각부 제거 공정, 또는 절연막 제거 공정의 실시 전후의 어느 타이밍에, 상기 마스크가 배치된 상태에서 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩에 대하여 등방성 플라즈마 에칭을 실시함으로써, 상기 반도체 웨이퍼의 표면을 따르는 방향으로, 즉, 상기 분할 영역의 폭 방향으로 에칭을 실행할 수 있다. 이와 같이 등방성 에칭을 실행함으로써, 상기 각각의 소자 형성 영역에서, 상기 제2면 측에 배치된 상기 마스크에 접촉되어 있는 각부가 제거되어서, 상기 형성되는 반도체 칩의 구조적인 강도를 향상시킬 수 있다.
따라서, 상기 형성되는 반도체 칩으로부터 모든 능선을 제거할 수 있고, 이 능선에 해당하는 위치에, 만곡 볼록면부를 형성할 수 있다. 또한, 이러한 만곡 볼록면부의 형성은, 절삭이나 연마 등의 기계적인 가공뿐만 아니라, 플라즈마 에칭 공정에 의해서도 형성할 수 있으므로, 잔류 응력 및 손상층의 발생을 방지할 수 있다. 따라서, 그 형상의 구조적인 강도가 향상되고, 또한 횡파단 강도가 향상된 반도체 칩을 제공할 수 있다.
또한, 상기 노출된 절연막을 산화실리콘 또는 폴리이미드로 형성하면, 플라즈마 에칭을, 예로서, 가스의 종류를 변경하여 실시함으로써 상기 절연막을 확실하게 에칭할 수 있어서, 제거가 확실하게 실행될 수 있다.
또한, 상기 노출된 절연막을 질화실리콘으로 형성하면, 상기 각부(角部)의 제거를 위하여 실행하는 에칭과 동시에 상기 노출된 절연막을 에칭할 수 있다.
또한, 상기 반도체 웨이퍼의 상기 제1면을 보호하기 위하여 부착되는 보호 시트로서, 절연 보호 시트를 사용하고, 상기 절연 보호 시트에서의 노출을 위한 분할 영역에 해당하는 부분을 제거한 후, 상기 노출된 절연 보호 시트가 전기적으로 대전된 상태에서 플라즈마 에칭을 계속함으로써, 상기 각각의 반도체 칩의 상기 각부를 제거할 수 있어서, 상기의 효과와 마찬가지의 효과를 얻을 수 있게 한다.
본 발명의 이러한 형태 및 기타 특징은 첨부 도면을 참조로 하여 바람직한 실시형태와 함께 이하의 설명으로부터 명백하게 될 것이다.
도 1은 본 발명의 제1실시형태에 의한 플라즈마 처리 장치의 구성을 나타내는 개략 구성도.
도 2는 도 1의 플라즈마 처리 장치의 하부 전극의 부분 확대 단면도.
도 3A 및 3B는 도 1의 플라즈마 처리 장치의 개략 구성도로서, 도 3A는 정전(靜電) 흡착용 전원 유닛을 구동함으로써 하부 전극면이 음전하에 의해서 대전(帶電)된 상태를 나타내는 개략 구성도이고, 도 3B는 고주파 전원 유닛을 구동함으로써 처리실 내에 플라즈마가 발생되어 있는 상태를 나타내는 개략 구성도.
도 4는 도 1의 플라즈마 발생 장치의 제어 시스템의 구성을 나타내는 제어 블록도.
도 5는 제1실시형태에서 사용하는 플라즈마 다이싱 처리 방법의 원리를 설명하기 위한, 절연막이 에칭 저부로부터 노출되어 있지 않은 상태를 나타내는 개략 설명도.
도 6은 제1실시형태에서 사용하는 플라즈마 다이싱 처리 방법의 원리를 설명하기 위한, 에칭 저부로부터 노출된 절연막으로써 노치(notch) 형성이 실행된 상태를 나타내는 개략 설명도.
도 7은 제1실시형태에 의한 반도체 웨이퍼 분할 방법의 공정을 나타내는 플로차트.
도 8A 내지 8C는 제1실시형태에 의한 반도체 칩 제조 방법의 공정을 나타내 는 반도체 웨이퍼의 개략 설명도로서, 도 8A는 처리 개시 전의 상태의 도면이고, 도 8B는 보호 시트가 부착된 상태의 도면이고, 도 8C는 레지스트(resist) 막이 형성된 상태의 도면.
도 9A 내지 9C는 도 8C에 이어서 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 9A는 분할 영역을 확정하는 마스크 패턴이 형성된 상태의 도면이고, 도 9B는 산화실리콘을 노출하는 플라즈마 다이싱 공정이 실행된 상태의 도면이고, 도 9C는 노치 형성을 위한 플라즈마 다이싱 공정이 실행된 상태의 도면.
도 10A 내지 10C는 도 9C에 이어서 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 10A는 등방성 에칭에 의해서 둥근 부분이 형성되어 있는 상태의 도면이고, 도 10B는 산화실리콘 제거 공정이 실행된 상태의 도면이고, 도 10C는 애싱(ashing) 공정이 실행된 상태의 도면.
도 11A 및 11B는 도 10C에 이어서 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 11A는 각각의 반도체 칩의 마스크 배치면에 접착 시트가 부착된 상태의 도면이고, 도 11B는 회로 형성면으로부터 보호 시트가 박리(剝離)된 상태의 도면.
도 12는 반도체 웨이퍼의 플라즈마 다이싱 처리에 이용되는 플라즈마 처리 조건을 나타내는 데이터 테이블.
도 13은 반도체 웨이퍼가 장착된 상태의 플라즈마 처리 장치의 개략 단면도.
도 14는 플라즈마 다이싱 공정이 실행되는 상태의 플라즈마 처리 장치의 개 략 단면도.
도 15는 플라즈마 애싱 공정이 실행되는 상태의 플라즈마 처리 장치의 개략 단면도.
도 16A 내지 16C는 본 발명의 제2실시형태에 의한 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 16A는 처리 개시 전의 상태의 도면이고, 도 16B는 보호 시트가 부착된 상태의 도면이고, 도 16C는 레지스트(resist) 막이 형성된 상태의 도면.
도 17A 내지 17C는 도 16C에 이어서 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 17A는 분할 영역을 확정하는 마스크 패턴이 형성된 상태의 도면이고, 도 17B는 폴리이미드 막을 노출하는 플라즈마 다이싱 공정이 실행된 상태의 도면이고, 도 17C는 노치 형성을 위한 플라즈마 다이싱 공정이 실행된 상태의 도면.
도 18A 내지 18C는 도 17C에 이어서 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 18A는 등방성 에칭에 의해서 둥근 부분이 형성된 상태의 도면이고, 도 18B는 폴리이미드 막 제거 공정이 실행된 상태의 도면이고, 도 18C는 애싱(ashing) 공정이 실행된 상태의 도면.
도 19A 및 19B는 도 18C에 이어서 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 19A는 각각의 반도체 칩의 마스크 배치면에 접착 시트가 부착된 상태의 도면이고, 도 19B는 회로 형성면으로부터 보호 시트가 박리된 상태의 도면.
도 20은 상기 제2실시형태의 변형예에 의한 반도체 웨이퍼의 분할 방법의 순서를 나타내는 플로차트.
도 21은 상기 제2실시형태의 변형예에 의한 반도체 칩 제조 방법을 나타내는 반도체 웨이퍼의 개략 단면도.
도 22는 본 발명의 제3실시형태에 의한 반도체 웨이퍼의 분할 방법의 순서를 나타내는 플로차트.
도 23A 내지 23C는 상기 제3실시형태에 의한 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 23A는 처리 개시 전의 상태의 도면이고, 도 23B는 보호 시트가 부착된 상태의 도면이고, 도 23C는 레지스트(resist) 막이 형성된 상태의 도면.
도 24A 내지 24C는 도 23C에 이어서 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 24A는 분할 영역을 확정하는 마스크 패턴이 형성된 상태의 도면이고, 도 24B는 절연 보호 시트를 노출하는 플라즈마 다이싱 공정이 실행된 상태의 도면이고, 도 24C는 노치 형성을 위한 플라즈마 다이싱 공정이 실행된 상태의 도면.
도 25A 및 25B는 도 24C에 이어서 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 25A는 등방성 에칭에 의해서 둥근 부분이 형성된 상태의 도면이고, 도 25B는 애싱 공정이 실행된 상태의 도면.
도 26A 및 26B는 도 25B에 이어서 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 26A는 각각의 반도체 칩의 마스크 배치면에 접착 시트가 부착된 상태의 도면이고, 도 26B는 회로 형성면으로부터 절연 보호 시트가 박리된 상태의 도면.
도 27A 내지 27C는 종래의 반도체 칩 제조 방법을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 27A는 처리 개시 전의 상태의 도면이고, 도 27B는 분할 영역을 확정하는 마스크 패턴이 형성된 상태의 도면이고, 도 27C는 플라즈마 다이싱 공정이 실행된 상태의 도면.
도 28A 및 28B는 도 27C에 이어서 반도체 칩 제조 방법의 공정을 나타내는 반도체 웨이퍼의 개략 설명도로서, 도 28A는 애싱 공정이 실행된 상태의 도면이고, 도 28B는 회로 형성면으로부터 절연 보호 시트가 박리된 상태의 도면.
도 29는 종래의 반도체 웨이퍼의 플라즈마 다이싱 공정이 실행된 상태의 반도체 웨이퍼의 분할 영역의 부근의 부분 확대 개략도.
도 30은 상기 제1실시형태의 반도체 칩 제조 방법에 의해서 형성된 반도체 칩의 외관을 나타내는(부분적인 제거 단면을 포함하는) 개략 사시도.
도 31은 상기 제1실시형태의 반도체 칩의 제조 방법에 의해서, 각각의 각부(角部)에 둥근 부분이 형성된 상태의 레지스트 막의 배치를 나타내는 개략 평면도.
본 발명의 설명을 진행하기 전에 첨부 도면에 걸쳐서 동일한 부분은 동일한 참조 번호를 붙인 것을 유념해야 한다.
이하, 본 발명의 하나의 실시형태를 첨부 도면을 참조하여 상세히 설명한다.
(제1실시형태)
플라즈마 처리 장치의 구성
도 1은 본 발명의 제1실시형태의 반도체 칩의 제조 방법으로써 반도체 웨이퍼를 분할하는 데에 사용하는 플라즈마 처리 장치(101)의 구성을 개략적으로 나타내는 개략 구성도이다. 또한, 도 1은 플라즈마 처리 장치(101)의 종단면도(縱斷面圖)를 나타내는 개략 구성도인 것을 유념해야 한다. 플라즈마 처리 장치(101)는, 회로 형성면(제1면)에 복수의 반도체 소자가 형성된 반도체 웨이퍼를, 각각의 반도체 소자를 포함하는 개별 반도체 칩 소자로 분할함으로써 반도체 칩을 제조하는 장치이다.
상기한 바와 같은 반도체 칩의 일련의 제조 공정에서, 대략 격자상(格子狀)으로 배치된 분할 영역에 의해서 확정되는 소자 형성 영역에 반도체 소자가 형성된 반도체 웨이퍼의 회로 형성면(즉, 각각의 소자가 형성된 표면)에, 예로서, 반도체 웨이퍼의 주재료인 실리콘에 비하여 에칭되기 어려운 재료로 된 보호 시트가 부착되고, 또한 상기 회로 형성면과는 반대측의 면인 마스크 배치면(제2면)에, 반도체 웨이퍼로부터 각각의 소자 형성 영역을 개별 소자로 분할하기 위한 분할 영역을 확정하는 마스크가 형성된다. 이어서, 이 상태에서 대상 반도체 웨이퍼에 대하여 이 플라즈마 처리 장치(101)에 의해서 플라즈마 다이싱 등의 플라즈마 에칭 공정(플라즈마 처리)이 실행된다.
이 플라즈마 처리 장치(101)의 구성에 대하여 도 1을 참조하여 구체적으로 설명한다.
도 1의 플라즈마 처리 장치(101)에 있어서, 진공 용기(1)의 내부는, 대상 반 도체 웨이퍼의 가공을 실행하는 처리실(2)로서의 기능을 하고 또한 감압(減壓) 상태에서 플라즈마를 발생하는 밀폐된 공간을 형성할 수 있다. 이 처리실(2) 내부의 하측에는, 하부 전극(제1전극)(3)이 배치되고, 이 하부 전극(3)의 상방에는 하부 전극(3)과 대향하여 상부 전극(제2전극)(4)이 배치되어 있다. 하부 전극(3)과 상부 전극(4)은 대략 원통(圓筒) 형상으로 되어 있고, 처리실(2) 내에 동심(同心)으로 배치되어 있다.
이 하부 전극(3)은, 그 외주(外周)가, 처리실(2)의 저부(底部)를 채우도록 장착된 2층의 절연 부재(5A 및 5B)로 둘러싸이고, 또한 처리 대상물을 지지하는 그 상면이, 처리실(2)의 저부의 중앙부에 노출되어 고정되어 있는 상태로 배치되어 있다. 또한, 하부 전극(3)은, 알루미늄 등의 도체로 되어 있고, 처리 대상물을 지지하는 원반 형상의 전극부(3a), 및 이 전극부(3a)의 하면으로부터 하측으로 돌출되고 그 일단이 일체화된 상태로 진공 용기(1)의 외부에 노출되어서 형성된 주상(柱狀; columnar) 지지부(3b)를 포함하고 있다. 또한, 상기 지지부(3b)는 절연 부재(5C)를 사이에 두고 진공 용기(1)에 의해서 지지되고, 하부 전극(3)은 이와 같이 지지되어서 전기적으로 절연된 상태로 진공 용기(1)에 부착되어 있다.
상부 전극(4)은, 하부 전극(3)과 마찬가지로 알루미늄 등의 도체로 되어 있고, 원반 형상의 전극부(4a), 및 이 전극부(4a)의 상면으로부터 상측으로 돌출되고 그 일단이 일체화된 상태로 진공 용기(1)의 외부에 노출되어서 형성된 주상 지지부(4b)를 포함하고 있다. 또한, 상기 지지부(4b)는 진공 용기(1)에 전기적으로 연결되어 있고, 전극 승강(乘降) 유닛(24)에 의해서 승강 가능하게 되어 있다(도 13 참조). 상기 전극 승강 유닛(24)에 의해서, 상기 상부 전극(4)은, 승강의 상단 위치이고 또한 상기 상부 전극(4)과 상기 하부 전극(3)과의 사이에 반도체 웨이퍼를 장착하고 제거하기 위한 큰 공간이 형성되는 웨이퍼 장착/제거 위치와, 승강의 하단 위치이고 또한 상기 상부 전극(4)과 상기 하부 전극(3)과의 사이에 플라즈마 처리를 위한 플라즈마 방전을 발생하기 위한 방전 공간이 형성되는 방전 공간 형성 위치의 사이를 승강할 수 있게 되어 있다. 또한, 상기 전극 승강 유닛(24)은, 전극간 거리 변경 수단으로서 기능하여, 상기 상부 전극(4)을 상하로 이동함으로써 하부 전극(3)과 상부 전극(4)과의 사이의 전극간 거리 D(도 2 참조)를 변경할 수 있다.
이어서, 하부 전극(3)과, 처리 대상물인 반도체 웨이퍼의 상세한 구조를 설명한다. 도 1에 나타내는 바와 같이, 상기 하부 전극(3)의 전극부(3a)의 상면은, 반도체 웨이퍼(6)가 장착되는 평면상의 장착면(장착부의 일례)이고, 이 장착면의 외측 단부(端部)의 외주 전체에는 절연 피복층(3f)이 설치되어 있다. 상기 절연 피복층(3f)은 알루미나 등의 세라믹으로 형성되어 있고, 이 절연 피복층(3f)의 외측 단부는, 상기 하부 전극(3)이 진공 용기(1)의 내부에 장착된 상태에서, 도 1에 나타내는 바와 같이 절연 부재(5A)로써 부분적으로 피복되어 있다. 이러한 구조에 의해서 상기 하부 전극(3)의 외측 단부는 방전 공간 내에 발생된 플라즈마로부터 절연되어 있어서, 비정상적인 전기 방전이 발생하는 것을 방지할 수 있다.
도 2는 플라즈마 다이싱 개시 전에 상기 하부 전극(3)에 반도체 웨이퍼(6)가 장착된 상태를 나타내는 부분 개략 단면도이다. 반도체 웨이퍼(6)는 주재료인, 예 로서 실리콘으로 제조된 반도체 기판이고, 상기 반도체 웨이퍼(6)의 표면(도 2에서 하면측)의 회로 형성면(6a)(제1면)에는 보호 시트(30)가 부착되어 있다. 상기 하부 전극(3)의 상면인 전극부(3a)의 장착면(3g)에 반도체 웨이퍼(6)가 장착된 상태에서, 보호 시트(30)는 상기 장착면(3g)에 밀착된다.
상기 보호 시트(30)는, 폴리이미드 등의 절연막을 약 100 ㎛의 두께의 막으로 형성함으로써 취득한 절연층을 포함하는 구성으로 되어 있고, 또한 반도체 웨이퍼(6)의 회로 형성면(6a)에 접착성 재료로써 박리 가능하게 부착된다. 보호 시트(30)가 부착된 반도체 웨이퍼(30)를 하부 전극(3)에 장착하는 경우, 상기 절연층은, 이후에 설명하는 바와 같이, 전극부(3a)의 장착면(3g)으로써 반도체 웨이퍼(6)를 정전 흡착하는 데에 유전체로서 기능을 한다.
또한, 상기 보호 시트(30)의 재료에 대해서는, 이후에 설명하는 플라즈마 다이싱시에 반도체 웨이퍼(6)의 주재료인 실리콘에 비하여 에칭되기 어려운 재료를 선택하는 것이 바람직하다.
또한, 회로 형성면(6a)의 반대측(도 2에서 상측)에는, 이후에 설명하는 플라즈마 다이싱 공정에서 분할 영역(분할선)을 확정하기 위한 마스크가 배치되는 마스크 배치면(6b)(제2면)이 형성되어 있다. 상기 마스크는, 마스크 배치면(6b) 측의 표면을, 예로서, 이후에 설명하는 바와 같이 기계 가공으로써 연마한 후, 레지스트(resist) 막(31a)으로써 상기 표면에 패턴을 형성함으로써 형성되고, 이에 따라서, 플라즈마 에칭 처리되는 분할 영역에 해당하는 부분을 제외한 영역이 레지스트 막(31a)으로써 피복된다. 즉, 반도체 웨이퍼(6)의 마스크 배치면(6b)의 소자 형성 영역에 해당하는 부분이 레지스트 막(31a)으로써 피복되어서, 분할 영역에 해당하는 부분에 마스크 슬릿(slit)부(31b)가 배치된다.
또한, 도 2에 나타내는 바와 같이, 상기 하부 전극(3)은 상기 장착면(3g) 상에 개구(開口)된 복수의 흡착 구멍(3e)을 구비하고, 상기 흡착 구멍(3e)은 상기 하부 전극(3)에 형성된 흡인 구멍(3c)과 연통한다. 도 1에 나타내는 바와 같이, 상기 흡인 구멍(3c)은 가스 라인 절환 밸브(11)를 통하여 진공 흡착 펌프(12)에 접속되고, 또한 가스 라인 절환 밸브(11)는 N2 가스를 공급하는 N2 가스 공급 유닛(13)에 접속된다. 상기 가스 라인 절환 밸브(11)를 절환함으로써, 상기 흡인 구멍(3c)은 상기 진공 흡착 펌프(12) 또는 상기 N2 가스 공급 유닛(13)에 선택적으로 접속될 수 있다.
구체적으로는, 상기 가스 라인 절환 밸브(11)로써 진공 흡착 펌프(12)를 선택하고, 또한 상기 흡인 구멍(3c)이 상기 진공 흡착 펌프(12)와 연통하는 상태에서, 상기 진공 흡착 펌프(12)를 구동함으로써, 흡착 구멍(3e)을 통하여 진공 흡착을 실행하여 상기 하부 전극(3)에 장착된 반도체 웨이퍼(6)를 진공 흡착에 의해서 지지할 수 있다. 따라서, 상기 흡착 구멍(3e), 상기 흡인 구멍(3c), 및 상기 진공 흡착 펌프(12)는, 상기 하부 전극(3)의 장착면(3g)에 개구되어 있는 흡착 구멍(3e)을 통하여 흡착을 실행함으로써 상기 보호 시트(30)가 상기 전극부(3a)의 장착면(3g)에 밀착되어 있는 상태에서 진공 흡착으로써 반도체 웨이퍼(6)를 장착하는 진공 흡착 수단으로서의 기능을 한다.
또한, 상기 가스 라인 절환 밸브(11)로써 상기 N2 가스 공급 유닛(13)을 선택하여, 상기 흡인 구멍(3c)을 상기 N2 가스 공급 유닛(13)에 접속함으로써, 보호 시트(30)의 하면에 대하여 흡착 구멍(3e)을 통하여 N2 가스를 분출할 수 있다. N2 가스는 이후에 설명하는 바와 같이 보호 시트(30)를 장착면(3g)으로부터 강제적으로 분리하려고 하는 분출 목적의 가스이다.
또한, 도 1에 나타내는 바와 같이, 하부 전극(3)에는 냉각용의 냉매(冷媒) 통로(3d)가 형성되어 있고, 이 냉매 통로(3d)는 냉각 유닛(10)에 연결되어 있다. 이 냉각 유닛(10)을 구동함으로써, 냉수 등의 냉매가 상기 냉매 통로(3d)를 순환하여, 상기 반도체 웨이퍼(6)는 플라즈마 처리시에 생성된 열에 의해서 온도가 상승한 상기 하부 전극(3)과 상기 하부 전극(3) 상의 보호 시트(30)를 거쳐서 냉각된다. 이 냉매 통로(3d) 및 냉각 유닛(10)은 하부 전극(3)을 냉각시키는 냉각 수단으로서의 역할을 하는 것을 염두에 두어야 한다.
또한, 도 1의 플라즈마 처리 장치(101)에 있어서, 처리실(2)과 연통하도록 형성된 배기 포트(port)(1a)에는 진공 펌프(8)가 배기 절환 밸브(7)를 통하여 연결되어 있다. 상기 배기 절환 밸브(7)를 배기측으로 절환하여 진공 펌프(8)를 구동함으로써, 진공 용기(1)의 처리실(1)의 내부가 배기되어서, 처리실(2)의 내부 압력이 감소한다. 또한, 상기 처리실(2)은 압력 센서(28)(도 1에 도시되어 있지 않음, 도 4 참조)를 구비하고, 이 압력 센서(28)의 압력 측정 결과에 따라서 이후에 설명하는 제어 유닛(33)(도 4 참조)으로써 진공 펌프(8)를 제어함으로써, 처리실(2)의 내 부 압력을 원하는 압력으로 감압할 수 있다. 원하는 압력으로 감압하기 위한 진공 펌프(8)는, 예로서, 진공 펌프(8)로서 가변 용량 타입을 사용하거나, 또는 배기 통로에 개구 조절 밸브(버터플라이(butterfly) 밸브)를 설치하여 진공 펌프(8) 그 자체의 배기 능력을 직접적으로 제어함으로써, 또한 개구를 조절하여 배기 능력을 간접적으로 제어함으로써 제어할 수 있다. 상기 진공 펌프(8) 및 상기 배기 절환 밸브(7)는, 처리실(2)의 내부 압력을 원하는 압력으로 감압하는 배기 유닛(감압 수단)으로서의 역할을 한다. 또한, 상기 배기 절환 밸브(7)를 대기 개방 측으로 절환함으로써, 배기 포트(1a)를 통하여 처리실(2)에 대기가 유입되어서, 처리실(2)의 내부 압력이 대기압으로 복귀된다.
이어서, 상부 전극(4)의 상세한 구조를 설명한다. 이 상부 전극(4)은, 중앙 전극부(4a)와, 이 중앙 전극부(4a)를 둘러싸도록 상기 전극의 외주부에 고정되어 설치된, 절연막으로 구성된 환상(環狀)의 부재(4f)를 구비하고 있다. 이 환상의 부재(4f)는, 그 내경이 상기 상부 전극(4)의 상기 중앙 전극부(4a)의 외경과 대략 동일하고, 또한 상기 하부 전극(3)의 외주면의 외측 방향으로 연장되는 형상으로 동심적으로 배치되어 있다. 이 환상 부재(4f)는 상기 상부 전극(4)의 하측 중심부에 설치된 원반(圓盤) 형상의 가스 분사부(4e)를 지지하는 역할을 한다.
이 가스 분사부(4e)는 상기 상부 전극(14)과 하부 전극(13)과의 사이에 형성된 방전 공간 내에 플라즈마 방전을 발생하기 위한 플라즈마 발생용 가스를 공급한다. 또한, 이 가스 분사부(4e)는, 내부에 많은 미세한 구멍을 갖고 있는 다공질(多孔質) 재료를 원반 형상으로 가공하여 취득된 부재이고, 상기 상부 전극(4)의 전극 부(4a)의 하면과, 이 가스 분사부(4e)의 상면과, 상기 환상 부재(4f)의 내주면으로 둘러싸인 가스 보유 공간(4g) 내에 공급된 플라즈마 발생용 가스를, 상기 미세한 구멍을 통하여 방전 공간 내에 균일하게 분사함으로써, 상기 플라즈마 발생용 가스를 균일한 상태로 공급할 수 있다.
상기 지지부(4b)에는, 상기 가스 보유 공간(4g)과 연통하는 가스 공급 구멍(4c)이 형성되어 있고, 이 가스 공급 구멍(4c)은 상기 진공 용기(1)의 외부에 설치된 플라즈마 발생용 가스 공급 유닛에 접속되어 있다. 상기 플라즈마 발생 장치는, 상이한 종류의 가스를 개별적으로 공급하는 복수의 가스 공급 유닛으로서, 제1가스 공급 유닛(20A), 제2가스 공급 유닛(20B), 제3가스 공급 유닛(20C) 및 제4가스 공급 유닛(20D)과, 이들 가스 공급 유닛(20A, 20B, 20C 및 20D)으로부터 공급된 가스를 혼합하여 가스 조성(組成)을 균일한 상태로 하는 가스 혼합부(배관의 접합점)(19)와, 상기 가스 혼합부(19)와 상기 가스 공급 유닛(20A, 20B, 20C 및 20D)과의 사이에 설치되어서 상기 가스 혼합부(19)에 공급되는 가스의 공급 유량을 개별적으로 조절하는 가스 유량 조절부(21)를 구비하고 있다.
이 가스 유량 조절부(21)는 제1가스 공급 유닛(20A)으로부터 공급된 가스의 유량을 독립적으로 조절하는 제1유량 조절 밸브(23A)와, 가스 공급을 차단할 수 있는 제1온/오프 밸브(22A)와, 제2가스 공급 유닛(20B)으로부터 공급된 가스의 유량을 독립적으로 조절하는 제2유량 조절 밸브(23B)와, 가스 공급을 차단할 수 있는 제2온/오프 밸브(22B)와, 제3가스 공급 유닛(20C)으로부터 공급된 가스의 유량을 독립적으로 조절하는 제3유량 조절 밸브(23C)와, 가스 공급을 차단할 수 있는 제3 온/오프 밸브(22C)와, 제4가스 공급 유닛(20D)으로부터 공급된 가스의 유량을 독립적으로 조절하는 제4유량 조절 밸브(23D)와, 가스 공급을 차단할 수 있는 제4온/오프 밸브(22D)를 포함하고 있다. 이러한 밸브의 개구(開口) 제어 및 온/오프 제어는 이후에 설명하는 제어부(33)에 의해서 실행된다.
본 제1실시형태의 플라즈마 처리 장치(101)는, 예로서, 제1가스 공급 유닛(20A)으로부터 6불화황 가스(SF6), 제2가스 공급 유닛(20B)으로부터 헬륨(He), 제3가스 공급 유닛(20C)으로부터 산소(O2), 제4가스 공급 유닛(20D)으로부터 3불화메탄(CHF3)을 공급할 수 있게 되어 있다. 상기와 같이 구성된 플라즈마 발생용 가스 공급 유닛으로 인하여, 상기 가스 공급 유닛(20A, 20B, 20C 및 20D) 중에서 선택된 하나 또는 복수의 가스 공급 유닛으로부터 공급되는 가스(들)의 유량을 상기 유량 조절부(21)로써 개별적으로 조절하여, 필요로 하는 가스 조성의 혼합 가스(또는, 단일 가스)를 공급할 수 있고, 또한 가스 혼합부(19)에서 혼합된 가스(혼합 가스)를 가스 공급 구멍(4c), 가스 보유 공간(4g) 및 가스 분사부(4e)를 통하여 방전 공간 내에 공급할 수 있다.
또한, 가스의 조성을 변경하지 않고, 공급 유량만을 변경함으로써, 즉, 각각의 가스의 유량을 개별적으로 조절할 수 있는 상기 가스 유량 조절부(21)의 기능을 이용하여 가스 공급비만을 변경함으로써, 처리실(2)의 내부 압력을 조절할 수 있다. 구체적으로는, 미리 설정된 압력 조건과, 압력 센서(28)에 의해서 검출된 처리실(2)의 내부 압력에 따라서 제어부(33)에 의해서 상기 가스 유량 조절부(21)를 제 어함으로써, 처리실(2)의 내부 압력을 압력 조건에 일치하도록 조절할 수 있다. 따라서, 상기 가스 유량 조절부(21)는, 처리실(2) 내에 공급된 가스의 조성을 조절하는 기능과, 처리실(2)의 내부 압력을 조절하는 기능을 동시에 구비하고 있다.
또한, 도 1에 나타내는 바와 같이, 상기 하부 전극(3)은 정합(整合) 회로(17)를 통하여 고주파 전원 유닛(17)에 전기적으로 접속되어 있다. 이 고주파 전원 유닛(17)을 구동함으로써, 접지부(9)에 접지된 진공 용기(1)에 전기적으로 접속되어 있는 상기 상부 전극(4)과, 상기 하부 전극(3)과의 사이에 고주파 전압이 인가된다. 따라서, 처리실(2) 내의 상부 전극(4)과 하부 전극(4)과의 사이의 방전 공간에 플라즈마 방전이 발생하고, 처리실(2) 내에 공급된 플라즈마 발생용 가스가 플라즈마 상태로 전이된다. 또한, 정합 회로(16)는 플라즈마 발생시에 처리실(2)의 플라즈마 방전 회로와 고주파 전원 유닛(17)의 임피던스를 정합시키는 기능이 있다. 본 실시형태에서는, 고주파 전원 유닛(17)과 정합 회로(16)는 고주파 전력 인가 장치의 일례로서 동작한다.
또한, 하부 전극(3)에는 정전 흡착용 DC 전원 유닛(18)이 RF 필터(15)를 통하여 접속되어 있다. 상기 정전 흡착용 DC 전원 유닛(18)을 구동함으로써, 상기 하부 전극(3)의 표면은, 도 3A의 플라즈마 처리 장치(101)의 개략도에 나타내는 바와 같이, 음전하(도면에서 "-"로 표시됨)로 대전(帶電)된다. 도 3B의 플라즈마 처리 장치(101)의 개략도에 나타내는 바와 같이, 이 상태에서 고주파 전원 유닛(17)을 구동함으로써 처리실(2) 내에 플라즈마(34)(도면에서 점 부분으로 표시됨)가 발생되면, 처리실(2) 내의 플라즈마(34)를 통하여, 보호 시트(30)를 사이에 두고 장착 면(3g)에 장착된 반도체 웨이퍼(6)를 접지부(9)에 접속하는 직류 인가 회로(32)가 형성된다. 결과적으로, 하부 전극(3), RF 필터(15), 정전 흡착용 DC 전원 유닛(18), 접지부(9), 플라즈마(34), 및 반도체 웨이퍼(6)를 순차적으로 접속하는 폐회로가 형성되어서, 반도체 웨이퍼(6)는 양전하(도면에서 "+"로 표시됨)로 대전된다.
이어서, 도체로 형성된 하부 전극(3)의 장착면(3g)의 음전하 "-"와, 유전체로서 절연층을 포함하는 보호 시트(30)를 사이에 둔 반도체 웨이퍼(6)의 양전하 "+"의 사이에 쿨롬의 힘(Coulomb force)이 작용하고, 이 쿨롬의 힘에 의해서 상기 하부 전극(3)에 반도체 웨이퍼(6)가 장착된다. 이때, RF 필터(15)는 고주파 전원 유닛(17)의 고주파 전압이 정전 흡착용 DC 전원 유닛(18)에 직접 인가되는 것을 방지한다. 여기서, 정전 흡착용 DC 전원 유닛(18)의 극성(極性)은 반전될 수도 있는 것을 염두에 두어야 한다. 상기한 바와 같이, 플라즈마 처리 장치(101)에 있어서, 플라즈마의 발생에 실질적으로 기여하는 구성 부분을 플라즈마 발생 장치라고도 한다.
또한, 상기 구성에서, 상기 정전 흡착용 DC 전원 유닛(18)은, 상기 하부 전극(3)에 DC 전압을 인가함으로써, 반도체 웨이퍼(6)와, 보호 시트(30)에 의해서 간격을 두고 있는 하부 전극(3)의 장착면(3g)과의 사이에 작용하는 쿨롬의 힘을 이용하여 상기 반도체 웨이퍼(6)를 정전 흡착하는 정전 흡착 수단으로서 동작한다. 즉, 하부 전극(3) 상에 반도체 웨이퍼(6)를 장착하는 장착 수단에 대하여, 장착면(3g)에 개구되어 있는 복수의 흡착 구멍(3e)을 통하여 보호 시트(30)를 진공 흡착하는 진공 흡착 수단과 상기 정전 흡착 수단의 2가지 타입을 적절하게 사용할 수 있다.
또한, 상부 전극(4)에는 하부 전극(3)에서와 같이 냉각용 냉매 통로(4d)가 형성되어 있고, 이 냉매 통로(4d)는 냉각 유닛(10)에 접속되어 있다. 이 냉각 유닛(10)을 구동함으로써, 냉수 등의 냉매가 상기 냉매 통로(3d)를 순환하여, 플라즈마 처리시에 생성된 열에 의해서 온도가 상승한 상기 상부 전극(4)을 냉각시킬 수 있다.
또한, 처리실(2)의 측면에는 처리 대상물인 반도체 웨이퍼(6)를 장착하고 제거하기 위한 개구(1b)가 형성되어 있다(도 13 참조). 개구(1b)의 외측에는 도어 개폐 유닛(26)에 의해서 상하로 이동하는 도어(25)가 설치되어 있고, 이 도어(25)를 상하로 이동함으로써 상기 개구(1b)가 개방되고 폐쇄된다. 도 7은 상기 도어 개폐 유닛(26)으로써 상기 도어(25)를 하측으로 이동함으로써 개구(1b)가 개방되고 반도체 웨이퍼(6)가 장착되고 제거되는 상태를 나타낸다.
또한, 도 13에 나타내는 바와 같이, 반도체 웨이퍼(6)의 장착 및 제거시에 전극 승강 유닛(24)으로써 상기 상부 전극(4)을 상측으로 이동하여 전극을 웨이퍼 장착/제거 위치에 위치시킴으로써 상기 상부 전극(4)과 상기 하부 전극(3)과의 사이에 운반용 공간이 형성된다. 이 상태에서, 암(arm)(27a)을 동작시킴으로써, 반도체 웨이퍼(6)를 흡착 지지하는 흡착 헤드(27)가 개구(1b)를 통하여 처리실(2)에 진입하게 된다. 이 동작에 의해서, 반도체 웨이퍼(6)의 상기 하부 전극(3)에의 장착과 처리된 반도체 웨이퍼(6)(반도체 소자)의 제거가 실행된다.
제어 시스템의 구성
이어서, 도 4에 나타내는 제어 시스템의 블록도를 참조로 하여 상기 구성의 플라즈마 처리 장치(101)의 제어 시스템의 구성을 설명한다.
도 4에 나타내는 바와 같이, 제어 유닛(33)은 각종 데이터 및 처리 프로그램을 저장하는 기억부(92), 및 이들 데이터와 처리 프로그램에 따라서 플라즈마 처리 장치(101)의 구성 부분의 동작 제어를 실행함으로써 플라즈마 처리의 제어를 실행하는 프로세스 제어부(91)를 구비하고 있다. 상기 기억부(92)는 플라즈마 처리 조건(81)(플라즈마 조건 또는 동작 조건으로 인정되는) 및 플라즈마 처리의 동작 프로그램(82)을 저장하고, 상기 프로세스 제어부(91)는 상기 동작 프로그램(82) 및 상기 플라즈마 처리 조건(81)에 따라서 플라즈마 처리의 제어를 실행한다. 조작/입력부(94)는 키보드 등의 입력 수단으로서, 플라즈마 처리 조건 등의 데이터 입력 및 동작 명령의 입력을 실행한다. 표시부(93)는 조작 입력시에 안내 스크린 등을 표시하는 표시 장치이다. 도시하지 않았지만, 상기 제어 유닛(33)은 외부 입력/출력 인터페이스를 구비하고 장치의 외부와 정보의 교환을 실행하는 경우라도 좋다.
이 경우에, 본 제1실시형태의 플라즈마 처리 장치(101)에서 이용하는 플라즈마 처리 조건을 이하에 설명한다. 본 제1실시형태에서 실행하는 플라즈마 처리 공정은, 이후에 설명하는 바와 같이, 플라즈마 다이싱 공정(또는 플라즈마 에칭 공정), 절연막 제거 공정, 및 마스크 제거 공정의 대체로 3개의 공정을 포함한다. 또한, 상기 플라즈마 다이싱 공정에서는, 이후에 설명하는 바와 같이, 플라즈마 에칭을 실시함으로써 절연막 노출 공정, 각부 제거 공정, 및 등방성 에칭 공정의 3개의 플라즈마 처리 공정이 실행되고, 또한 상기 처리 공정을 실행하기 위한 플라즈마 처리 조건(81)은 미리 개별적으로 결정되어 있다. 구체적으로는, 상기 플라즈마 처리 조건(81)은, 예로서, 플라즈마 발생용 가스의 가스 조성, 처리실(2)의 내부 압력, 및 상부 전극(4)과 하부 전극(3)과의 사이에 인가된 고주파의 주파수(방전 주파수)의 결합적인 조건에 의해서 결정된다.
또한, 본 제1실시형태의 플라즈마 처리 장치(101)에서는, 상기 플라즈마 에칭으로서, 반도체 웨이퍼(6)의 표면을 따르는 방향보다도 두께 방향으로 더욱 강한 에칭 특성(즉, 두께 방향으로 주로 실행되는 에칭 특성)을 갖는 이방성 에칭과, 이 표면을 따르는 방향과 두께 방향으로 대략 동일한 에칭 특성을 갖는 등방성 에칭의, 그 에칭 특성이 서로 상이한 2 종류의 에칭이 사용된다. 구체적으로는, 상기 플라즈마 다이싱 공정에 있어서, 상기 절연막 노출 공정 및 상기 각부 제거 공정은, 동일한 플라즈마 처리 조건에서 이방성 에칭을 실시함으로써 실행되고, 상기 등방성 에칭은 상기 이방성 에칭으로부터 등방성 에칭으로 절환함으로써 실행된다. 여기서, 두께 방향으로의 에칭 특성의 강도를 "A"라고 하고, 반도체 웨이퍼(6)의 표면을 따르는 방향으로의 에칭 특성의 강도를 "B"라고 하면, 각각의 종류의 에칭에 대한 "A"와 "B"의 비(比)를 이하와 같이 설정하는 것이 바람직하다.
이방성 에칭의 경우: A/B≥10
등방성 에칭의 경우: A/B≥1
상기와 같은 플라즈마 처리 조건(81)의 일례를 도 12의 데이터 테이블에 나타낸다. 도 12에 나타내는 바와 같이, 상기 절연막 노출 공정 및 상기 각부 제거 공정의 이방성 에칭을 위한 플라즈마 처리 조건(81A)은, 혼합 가스의 가스 조성 (즉, 가스의 혼합비)이 SF6과 O2가 10:2의 비율로 구성되고, 압력이 100 Pa이고, 주파수가 60 MHz인 조건의 조합에 의해서 부여된다. 또한, 등방성 에칭의 플라즈마 처리 조건(81B)은, 가스 조성이 SF6과 He가 10:30의 비율로 구성되고, 압력이 500 Pa이고, 주파수가 13.56 MHz인 조건의 조합으로 부여된다. 플라즈마 다이싱 공정의 상기 조건 이외의 조건으로서, 상부 전극(4)과 하부 전극(3)과의 사이의 전극 간 거리 D가 있고, 예로서, 전극 간 거리 D로서 5 내지 50 ㎜의 범위 내에서 최적인 것으로 간주되는(전극 간 거리 D1이라고 가정한) 값을 플라즈마 처리 조건(81A 및 81B)으로서 설정한다.
또한, 절연막 제거 공정의 플라즈마 처리 조건(81C)은, 이후에 설명하는 바와 같이 절연막으로서 산화실리콘(SiO2)을 사용하는 경우, 가스 조성이 CHF3을 20의 비율로 포함하고, 압력이 50 Pa이고, 또한 주파수가 13.56 MHz인 조건의 조합으로 부여된다. 또한, 마스크 제거 공정의 플라즈마 처리 조건(81D)은, 가스 조성이 O2를 20의 비율로 포함하고, 압력이 50 Pa이고, 또한 주파수가 13.56 MHz인 조건의 조합으로 부여된다. 또한, 이 마스크 제거 처리의 플라즈마 처리 조건(81D)에는, 전극 간 거리 D로서 50 내지 100 ㎜의 범위 내에서 최적인 것으로 간주되는(전극 간 거리 D2라고 가정한) 값이 설정되어 있다. 또한, 상기 플라즈마 처리 조건(81)은 처리 시간의 조건을 포함한다.
또한, 상기 플라즈마 다이싱 공정에 있어서의 이방성 에칭과 등방성 에칭과의 사이의 절환, 즉, 에칭 특성의 절환은, 상기한 바와 같이, 가스 조성, 압력, 및 주파수의 조합에 의해서 결정되는 플라즈마 처리 조건(81A)과 플라즈마 처리 조건(81B)과의 절환에 의해서 실행되는 것이 바람직하지만, 본 발명은 이러한 조건의 절환에 한정되는 것은 아니다. 상기 경우 대신에, 예로서, 가스 조성, 압력, 및 주파수 중 1개의 파라미터만을 절환하는 경우에도, 에칭 특성의 절환을 실행할 수 있다. 이러한 에칭 특성의 절환에 있어서는, 가스 조성이 가장 유효한 파라미터이고, 제2, 제3의 유효한 파라미터는 각각 압력과 주파수이다. 예로서, 가스 조성만을 변경하여 상기 에칭 특성의 절환을 실행하는 경우에는, SF6:02:He의 가스 조성을, 10:2:0으로부터 10:0:30으로 변경함으로써, 이방성 에칭으로부터 등방성 에칭으로의 절환을 실행할 수 있다. 또한, 처리실(2) 내의 내부 압력만을 변경하여 상기 에칭 특성의 절환을 실행하는 경우에는, 압력을 상승시킴으로써(예로서, 100 Pa로부터 500 Pa로), 이방성 에칭으로부터 등방성 에칭으로의 절환을 실행할 수 있다. 또한, 고주파의 주파수만을 변경하여 상기 에칭 특성의 절환을 실행하는 경우에는, 주파수를 낮게 함으로써(예로서, 60 MHz로부터 13.56 MHz로), 이방성 에칭으로부터 등방성 에칭으로의 절환을 실행할 수 있다. 또한, 이러한 파라미터 이외에도, 예로서, 고주파 출력(예로서, 500 내지 3000 W의 범위 내에 설정되는) 및 가스 공급 유량도 하나의 파라미터로서 이용된다.
또한, 이방성 에칭용 가스 조성으로서는, 용이하게 증착(deposition: 진공 증착 또는 퇴적)하는 반응 생성물을 생성하는 가스 조성을 이용하는 것이 바람직하다. 예로서, 이방성 에칭용의 가스 조성으로서, 산소를 함유하는 가스 조성을 이용 함으로써, 반응 생성물로서 실리콘의 불소산화물(SixFyOz)을 생성할 수 있다(이 경우, x, y, z는 정수(整數)이다). 이 불소산화물은, 실리콘보다 에칭되기 어려운 특성이 있다. 이러한 특성을 이용하여, 반도체 웨이퍼의 표면에 이방성 에칭을 실시함으로써 홈(groove)부를 형성할 수 있고, 또한 이 형성된 홈부의 내면 측에 이 생성된 불소산화물을 부착시켜서 막을 형성할 수 있다(측벽 증착; sidewall deposition). 한편, 가속된 이온에 의한 물리적 에칭에 의해서, 상기 홈부의 저면에는 불소산화물이 부착되기 어렵다. 상기 이유로 인하여, 상기 홈부의 내측면은 저면에 비하여 에칭되기 어렵게 할 수 있고, 그 결과 이 에칭을 반도체 웨이퍼의 두께 방향으로 강하게 실행할 수 있게 되어서, 더욱 이상적인 이방성 에칭을 실현할 수 있다. 따라서, 이방성 에칭용의 가스 조성으로서는, 이방성 에칭을 촉진하는 가스 조성, 즉, 측벽 증착을 일으키기 쉬운 가스 조성을 이용하는 것이 바람직하다.
이방성 에칭용의 플라즈마 처리 조건(81A), 등방성 에칭용의 플라즈마 처리 조건(81B), 절연막 제거 처리용의 플라즈마 처리 조건(81C), 및 마스크 제거 처리용의 플라즈마 처리 조건(81D)은, 제어 유닛(33)의 기억부(92)에 저장된다. 각각의 공정에 필요한 플라즈마 처리 조건(81)은 동작 프로그램(82)에 따라서 선택되고, 선택된 플라즈마 처리 조건(81)에 따라서 프로세스 제어부(91)에 의해서 플라즈마 처리가 실행된다.
동작 프로그램(82)에 따라서 실행되는 플라즈마 처리시에, 도 4에 나타내는 바와 같이, 구성 부분인, 가스 유량 조절부(21), 가스 라인 절환 밸브(11), 고주파 전원 유닛(17), 정전 흡착용 DC 전원 유닛(18), 배기 절환 밸브(7), 진공 펌프(8), 진공 흡착 펌프(12), 도어 개폐 유닛(26), 전극 승강 유닛(24)은 상기 프로세스 제어부(91)에 의해서 제어된다.
또한, 압력 센서(28)의 압력 검출 결과에 따라서, 상기 프로세스 제어부(91)가 상기 가스 유량 조절부(21)를 제어하여 가스의 총 공급량을 조절함으로써, 처리실(2)의 내부 압력을 플라즈마 처리 조건(81)에 일치하도록 제어할 수 있다.
또한, 도 4에 나타내는 바와 같이, 상기 제어 유닛(33)은, 플라즈마 처리의 처리 시간을 측정하는 처리 시간 측정부(95)를 구비하고, 측정 결과가 상기 플라즈마 처리 조건(81)에 포함된 처리 시간의 조건에 도달하면 프로세스 제어부(91)에 의해서 이 처리를 종료시키도록 제어를 실행한다.
이어서, 도 5 및 도 6에 나타내는 반도체 웨이퍼(6)의 분할 영역의 근방의 부분 확대 개략 설명도를 참조하여 본 제1실시형태에서 사용한 플라즈마 에칭 처리 방법의 원리를 설명한다.
도 5는 마스크 슬릿부(또는, 마스크 절개부)(31b), 즉, 반도체 웨이퍼(6)의 마스크 배치면(6b) 측으로부터 보호 시트(30)가 부착되어 있는 회로 형성면(6a)까지의 분할 영역에 해당하고 또한 마스크 배치면(6b)에 분할 영역을 확정하기 위하여 레지스트 막(31a)이 배치되어 있는 부분에 대하여 플라즈마 에칭 처리가 실행되는 상태를 나타내는 도면이다. 또한, 도 5에 나타내는 바와 같이, 본 제1실시형태에서 사용한 반도체 웨이퍼(6)는, 그 회로 형성면(6a)의 상기 분할 영역에 해당하 는 부분에 절연막(즉, 절연 박막 또는 절연층)의 일례인 산화실리콘(SiO2)으로 형성된 산화실리콘 막(35)이 또한 형성되어 있는 반도체 웨이퍼이다. 이 반도체 웨이퍼는 분할 영역에 해당하는 부분에 이러한 산화실리콘이 형성되어 있지 않은 종래의 반도체 웨이퍼의 구성과 상이한 구성으로 되어 있다. 또한, 이와 같이 형성된 산화실리콘 막(35) 측에 위치한 회로 형성면(6a)에 보호 시트(30)가 부착되어 있는 것을 유념해야 한다.
도 5에 나타내는 바와 같이, 플라즈마 중의 이온은 플라즈마 처리 장치(101)에서 생성된 전계(電界)에 의해서 반도체 웨이퍼(6)에 대략 수직으로 입사(入射)하게 되어서, 입사 이온이 에칭 처리에 의해서 형성된 홈(groove)부의 저부(底部)에 도달하여 에칭을 촉진한다. 에칭 저부에 도달한 (양전하를 갖는) 이온은 반도체 재료인 실리콘으로 형성된 반도체 웨이퍼(6) 중의 전자와 재결합한다. 즉, 실리콘 재료는 또한 도체로서의 특성을 갖고 있으므로, 에칭 저부에 도달하고 또한 양전하를 갖는 이온은 에칭 저면과 반도체 웨이퍼(6)의 내부 간의 전기적인 연속성으로 인하여 반도체 웨이퍼(6) 중의 전자와 재결합한다. 상기 에칭 저부는 전기적인 연속성이 이루어져 있는 한 양전하로 대전되지 않는다.
한편, 도 6에 나타내는 바와 같이, 에칭이 진행되어서 에칭 저부가 제거되어서 산화실리콘 막(35)의 표면이 노출된 상태인 경우, 노출된 산화실리콘 막(35)과 반도체 웨이퍼(6)의 내부와의 사이에 전기적인 연속성이 이루어져 있지 않으므로, 이온의 도달에 의해서 노출된 산화실리콘 막(35)은 양전하로 대전되는 양전하 대 전(전기적인 대전) 표면이다. 이와 같이 노출된 산화실리콘 막(35)이 양전하로 대전되어 있는 상태인 경우, 다음에 진입하는 이온은 양전하의 전계로 인하여 그 직선성이 느슨하게 되어서 그 경로(궤적)가 휘게 된다. 결과적으로, 도 6에 나타내는 바와 같이, 이온은 홈부의 양 각부(角部)에 도달하여, 양 각부에 에칭이 실행되고 또한 저부에서 폭 방향으로 홈부가 예리하게 확장된 "노치(notch)"라고 하는 형상의 제거된 부분이 형성된다. 이것이 본 제1실시형태에서 사용한 플라즈마 에칭 처리 방법의 원리이다.
이와 같이 홈부의 저부에 노치를 형성함으로써, 반도체 웨이퍼(6) 측, 또는 에칭되는 측에서 볼 때, 분할된 반도체 칩의 각부(角部)의 제거, 또는 예로서, 만곡 볼록면부인 둥근(R) 부분의 형성을 실현할 수 있다(각부 제거 공정). 또한, 상기한 바와 같은 플라즈마 처리 방법의 원리에 대하여, 도 5에 나타낸 상태에서, 즉, 산화실리콘 막(35)이 노출되어 있지 않은 상태에서, 인가된 플라즈마 중의 이온이 에칭 저부에 용이하게 도달하도록 이방성(異方性) 에칭을 실시하는 것이 바람직하고, 제1실시형태의 절연막 노출 공정에서도 이방성 에칭을 실시하고 있다. 또한, 플라즈마 다이싱 공정에서의, 산화실리콘 막(35)의 노출에 필요한 처리 시간(즉, 절연막 노출 공정의 처리 시간), 및 산화실리콘 막(35)의 노출 후의 소정의 크기의 노치의 형성(즉, 모따기(chamfering) 등 각부(角部)의 제거 및 둥근 부분의 형성)에 필요한 처리 시간은 플라즈마 처리 조건(81A)에 포함된다.
반도체 칩의 제조 방법
이어서, 상기의 구성으로 된 플라즈마 처리 장치(101)에 의해서 실행되는 반 도체 칩의 제조 방법, 및 상기 반도체 칩의 제조 방법의 공정을 이용하여 실행되는 반도체 웨이퍼 분할 방법(플라즈마 다이싱 공정)을 이하에 설명한다. 이 반도체 웨이퍼 분할 방법의 일련의 공정을 나타내는 플로차트를 도 7에 나타내고, 이 반도체 칩의 제조 방법의 일련의 처리 내용을 설명하는 개략 설명도를 도 8A 내지 8C, 도 9A 내지 도 9C, 도 10A 내지 도 10C 및 도 11A와 11B에 나타낸다. 참조는 주로 이 도면들을 중심으로 되어 있다.
반도체 웨이퍼(6)는 원반 형상으로 되어 있고, 그 회로 형성면(6a)에는, 복수의 소자 형성 영역 R1이 격자 형상으로 배열되어 있다. 각각의 소자 형성 영역 R1의 크기는, 제조되는 반도체 칩의 크기에 따라서 결정되고, 예로서 구형상(矩形狀)의 영역에 배치되어 있다. 도 8A는 반도체 웨이퍼(1)의 부분 확대 개략 단면도를 나타낸다. 도 8A에 나타내는 바와 같이, 서로 인접하는 소자 형성 영역 R1의 사이에는, 소정의 폭 치수를 갖는 대략 대상(帶狀)의 영역(즉, 길이 방향의 폭 치수에 비하여 충분히 작은 폭 치수를 갖는 영역)인 분할 영역 R2가 배치되어 있다. 이 분할 영역 R2는, 반도체 웨이퍼(6)의 회로 형성면(6a)에 대략 격자 형상으로 배열되어서, 각각의 소자 형성 영역 R1을 확정하는 영역으로서의 역할을 하고, 또한 1개의 소자 형성 영역 R1과의 관계에 대해서는, 그 소자 형성 영역 R1의 외주에 배치된 프레임 형상의 영역으로 되어 있다. 또한, 이 분할 영역 R2는, 플라즈마 다이싱 공정에서, 각각의 소자 형성 영역 R1을 개별로 분할하는 분할 위치에 배치되어 있다. 또한, 각각의 소자 형성 영역 R1 내에는, 반도체 소자(44)가 형성되어 있다.
구체적으로는, 도 8A에 나타내는 바와 같이, 반도체 웨이퍼(6)는, 원반 형상의 실리콘 기판(45)으로 형성되어 있고, 그 회로 형성면(6a)의 전체에는 SiO2로 형성된 산화실리콘 막(35)이 형성되어 있다. 또한, 그 회로 형성면(6a)의 각각의 소자 형성 영역 R1에 해당하는 부분에 각각의 반도체 소자(44)가 형성된다. 각각의 반도체 소자(44)는, 실리콘 기판(45)(Semiconductor)과, 회로 형성면(6a) 상에 직접 형성된 산화실리콘 막(35)과, 이 산화실리콘 막(35) 상에 형성된 금속막(Metal)으로 구성되는 MOS(Metal-Oxide-Semiconductor) 구조 트랜지스터의 소자들을 포함하고 있다. 또한, 반도체 소자(44)는, 소자들을 외부의 전자 장치에 전기적으로 접속하기 위한 접속 단자(43)(또한, 본딩 패드라고도 한다)도 구비하고 있다. 또한, 각각의 반도체 소자(44)의 표면에는 반도체 소자(44)의 표면을 보호하기 위한 표면 보호막(46)(예로서, 폴리이미드로 형성된)이 형성되어 있다. 접속 단자(43)는 표면 보호막(35)으로 피복되어 있지 않고 외부에 노출되어 있다.
도 8B에 나타내는 바와 같이, 회로 형성면(6a)이 반도체 웨이퍼(6)에 대하여 이후에 실행되는 각각의 처리시에 손상되지 않도록, 회로 형성면(6a)에 보호 시트(30)가 접착제에 의해서 박리 가능하게 부착된다. 보호 시트(30)는, 회로 형성면(6a)의 전면(全面)을 피복하고 또한 반도체 웨이퍼(6)로부터 돌출하지 않도록, 반도체 웨이퍼(6)의 외형과 동일한 형상으로 형성된 것을 사용한다. 상기한 바와 같은 형상의 보호 시트(30)를 사용함으로써, 플라즈마 처리 등의 이후의 처리시에, 반도체 웨이퍼(6)로부터 돌출된 보호 시트(30)가 플라즈마에 의해서 손상되는 손상의 발생을 방지할 수 있다.
이어서, 도 8C에 나타내는 바와 같이, 반도체 웨이퍼(6)의 회로 형성면(6a)의 배면(背面)인 마스크 배치면(6b)에 반도체 웨이퍼(6)를 개별 반도체 칩으로 분할하는 분할 영역 R2를 확정하기 위한 마스크가 형성된다. 구체적으로는, 예로서, 레진으로 제조된 레지스트 막(31)이 반도체 웨이퍼(6)의 마스크 배치면(6b)의 표면 전체를 피복하는 마스크로서 형성된다. 이어서, 도 9A에 나타내는 바와 같이, 포토리소그래피에 의하여 레지스트 막(31)에 패턴을 형성하고 또한 분할 영역 R2에 해당하는 부분만을, 예로서, 20 ㎛의 폭 만큼 제거함으로써 마스크 슬릿부(31b)가 형성된다. 결과적으로, 소자 형성 영역 R1에 해당하는 부분이 레지스트 막(31a)으로 피복되고 또한 분할 영역 R2에 해당하는 부분의 마스크 슬릿부(또는, 마스크 절개부)(31b)가 노출된 마스크 패턴이 반도체 웨이퍼(6)의 마스크 배치면(6b)에 형성된다. 이러한 상태로 마스크가 형성된 반도체 웨이퍼(6)가 이후에 설명하는 플라즈마 처리 대상물이 된다.
도 13 내지 도 15에 나타내는 플라즈마 처리 장치(101)의 개략도를 참조하여 도 7의 플로차트에 따라서 마스크가 형성된 반도체 웨이퍼(6)를 개별 반도체 칩으로 분할하는 방법을 설명한다. 상기 플라즈마 처리 장치(101)에서의 각각의 이후의 동작의 제어는 제어 유닛(33)의 기억부(92)에 저장된 동작 프로그램(82)에 따라서 프로세스 제어부(91)로써 각각의 구성 부분을 제어함으로써 실행되는 것을 염두에 두어야 한다.
우선, 도 7의 플로차트의 단계 S1에서, 도 13에 나타내는 바와 같이 마스크가 형성된 반도체 웨이퍼(6)를 처리실(2) 내에 장착한다. 장착 동작시에는, 상부 전극(4)이 전극 승강 유닛(24)에 의해서 상방으로 이동된 상태에서, 흡착 헤드(27)에 의해서 마스크를 사이에 두고 지지된 반도체 웨이퍼(6)를 암(27a)을 동작시킴으로써 개구(1b)를 통하여 처리실(2) 내에 장착하고, 상기 반도체 웨이퍼(6)를 상기 보호 시트(30)를 사이에 두고 하부 전극(3) 상에 배치한다.
이어서, 진공 흡착 펌프(12)를 구동하여 흡착 구멍(3e)을 통해서 진공 흡인을 실행하여 반도체 웨이퍼(6)의 진공 흡착을 개시하고, 정전 흡착용 DC 전원 유닛(18)을 동작시킨다(단계 S2). 상기 진공 흡착에 의해서, 상기 반도체 웨이퍼(6)는, 상기 보호 시트(30)가 처리실(2) 내의 상기 하부 전극(3)의 장착면(3g)에 밀착한 상태에서, 상기 하부 전극(3)에 의해서 지지된다.
이어서, 도 14에 나타내는 바와 같이 도어(25)를 닫고, 전극 승강 유닛(24)으로써 상부 전극(4)을 하방으로 이동시킨다(단계 S3). 이때, 동작 프로그램(82)에 따라서, 제어 유닛(33)의 기억부(92)에 저장된 플라즈마 처리 조건(81) 중에서 이방성 에칭용의 플라즈마 처리 조건(81A)이 프로세스 제어부(91)에 의해서 선택되어 추출되고, 이 이방성 에칭용의 플라즈마 처리 조건(81A)에 포함된 전극 간 거리 D의 조건에 따라서, 상부 전극(4)과 하부 전극(3)과의 사이의 전극 간 거리 D가, 예로서, 5 내지 50 ㎜ 범위 내의 소정의 조건(즉, 전극 간 거리 D1)에 설정된다.
이어서, 진공 펌프(8)를 동작시켜서 처리실(2) 내의 감압을 개시한다(단계 S4). 상기 처리실(2)의 내부가 소정의 진공도에 도달하는 경우, 가스 유량 조절부(21)에 의해서 선택된 가스가, 이방성 에칭용의 상기 선택된 플라즈마 처리 조건(81A)에 따른 소정의 가스 조성 및 소정의 유량으로 조절되어서 처리실(2) 내에 공급된다(단계 S5). 구체적으로는, 이방성 에칭용의 상기 플라즈마 처리 조건(81A)에 따라서 제1온/오프 밸브(22A)가 열리고, SF6가 제1가스 공급 유닛(20A)으로부터 가스 혼합부(19)에 그 공급 유량이 제1유량 조절 밸브(23A)에 의해서 조절되어서 공급된다. 또한, 제3온/오프 밸브(22C)가 열리고, O2가 제3가스 공급 유닛(20C)으로부터 가스 혼합부(19)에 그 공급 유량이 제3유량 조절 밸브(23C)에 의해서 조절되어서 공급된다. 이때, 제2온/오프 밸브(22B)와 제4온/오프 밸브(22D)는 닫힌 상태로 되어 있고, He 또는 CHF3는 공급되지 않는다. 또한, SF6과 O2는 10:2의 가스 조성이 되도록 가스 혼합부(19)에서 함께 혼합되어서 처리실(2) 내에 공급된다.
이어서, 가스 공급 단계에서, 압력 센서(28)에 의해서 처리실(2)의 내부 압력을 검출하고 플라즈마 처리 조건(81A)의 압력 조건(예로서, 100 Pa)과 비교하여, 검출된 압력이 상기 압력 조건에 표시된 압력에 도달했는가를 확인한다. 즉, 하부 전극(3)과 상부 전극(4)과의 사이의 전극 간 거리 D, 처리실(2)에 공급되는 가스의 조성, 및 처리실(2)의 내부 압력을 이방성 에칭용의 상기 플라즈마 처리 조건(81A)에 따라서 설정한다.
이어서, 상기 조건 설정을 완료한 후에, 상기 플라즈마 처리 조건(81A) 중의 고주파의 주파수(예로서, 60 MHz) 및 출력 조건에 따라서 고주파 전원 유닛(18)을 구동함으로써 상기 조건에 일치하는 고주파 전압을 상부 전극(4)과 하부 전극(3)과의 사이에 인가하여, 플라즈마 방전을 개시한다(단계 S6). 따라서, 공급된 혼합 가스가 상기 상부 전극(4)과 상기 하부 전극(3)과의 사이의 방전 공간에서 플라즈마 상태로 전이된다. 상기 플라즈마 발생에 의해서, 플라즈마 중의 이온이 마스크 측(레지스트 막(31a) 측)으로부터 반도체 웨이퍼(6)에 인가된다. 이온의 인가에 의해서, 반도체 웨이퍼(6)의 주재료인 실리콘(즉, 실리콘 기판(45))의 레지스트 막(31a)으로 피복되지 않은 분할 영역 R2에 해당하는 부분만이 에칭된다.
이와 동시에, 플라즈마에 의해서 상기 상부 전극(4)과 상기 하부 전극(3)과의 사이의 방전 공간에 직류 인가 회로(32)가 형성된다(도 3A 및 3B 참조). 결과적으로, 하부 전극(3)과 반도체 웨이퍼(6)와의 사이에 정전 흡착력이 생성되고, 이 정전 흡착력에 의해서 반도체 웨이퍼(6)가 하부 전극(3)에 지지된다. 따라서, 보호 시트(30)는 하부 전극(3)의 장착면(3g)에 만족스럽게 밀착되어서, 반도체 웨이퍼(6)가 플라즈마 처리 장치에 안정되게 장착된다. 또한, 보호 시트(30)는 하부 전극(3)에 부여된 냉각 기능에 의해서 만족스럽게 냉각되어서, 플라즈마 방전에 의해서 발생하는 열에 의한 열 손상이 방지된다.
또한, 이 이방성 에칭에 의한 플라즈마 다이싱 공정(절연막 노출 공정)에서 상기 플라즈마 처리 조건(81A)에 따라서 이방성 에칭을 실시하므로, 반도체 웨이퍼(6)의 두께 방향으로 에칭 특성이 증가한다. 따라서, 도 9B에 나타내는 바와 같이, 마스크 슬릿부(31b)에 해당하는 반도체 웨이퍼(6)의 표면이 두께 방향으로 에칭되어서, 이 마스크 슬릿부(31b)의 폭과 대체로 동일한 폭, 즉, 분할 영역 R2의 폭의 홈부(6c)가 형성된다.
또한, 단계 S7에서, 상기 홈부(6c)의 저부인 에칭 저부가 에칭에 의해서 제거되어서 산화실리콘 막(35)이 저부가 노출될 때까지(즉, 절연막의 표면이 노출될 때까지), 또는, 예로서, 처리 시간 측정부(95)에 의해서 측정된 시간이 상기 플라즈마 처리 조건(81A)에 포함된 산화실리콘 막(35)을 노출하는 데에 필요한 처리 시간의 조건에 도달할 때까지 단계 S6의 플라즈마 다이싱 공정(절연막 노출 공정)을 실행한다. 이와 같이, 홈부(6c)의 산화실리콘 막(35)이 노출된 상태를 부여함으로써, 분할 영역 R2에 해당하는 부분이 실리콘 기판(45)으로부터 제거된다.
단계 S7에서 소정의 시간에 도달한 것으로 판단된 경우, 단계 S8에서 동일한 조건의 이방성 에칭에 의한 플라즈마 다이싱 공정을 노치 형성을 실행하기 위한 플라즈마 다이싱 공정(즉, 노치 형성 공정 또는 각부 제거 공정)으로서 계속하여 실행한다. 결과적으로, 노출된 산화실리콘 막(35)은 플라즈마의 내부로부터 홈부(6c)의 저부에 인가된 이온의 양전하에 의해서 전기적으로 대전되고, 그 결과, 홈부(6c)의 입사 이온의 궤적이 휘어져서, 홈부(6c)의 저부가 폭 방향으로 확장되도록 분할된 실리콘 기판(45)의 에칭을 실시한다. 결과적으로, 도 9C에 나타내는 바와 같이, 홈부(6c)의 저부의 양 각부(角部)에 노치(42)가 형성되어서, 즉, 각각의 분할된 실리콘 기판(45)의 산화실리콘 막(35)과 접촉되어 있는 부분의 각부가 제거되어서, 둥근(R) 부분(40a)을 형성한다.
단계 S9에서는, 소정의 크기의 노치(42) 및 둥근 부분(40a)이 형성될 때까지, 예로서, 처리 시간 측정부(95)에 의해서 측정된 시간이 상기 플라즈마 처리 조건(81A)에 포함된 소정의 크기의 노치를 형성하는 데에 필요한 처리 시간의 조건에 도달할 때까지 단계 S8의 노치 형성을 위한 플라즈마 다이싱 공정을 실행한다.
단계 S9에서 상기 처리 시간에 도달한 것으로 판단된 경우, 이방성 에칭에 의한 플라즈마 다이싱 공정(노치 형성 공정)은 종료되고, 또한 등방성 에칭용 플라즈마 처리 조건(81B)이 프로세스 제어부(91)에 의해서 선택되어서, 가스 유량 조절부(21)에 의해서 선택된 가스가, 상기 조건에 따른 소정의 가스 조성 및 소정의 유량으로 조절되어서 처리실(2) 내에 공급된다(단계 S10). 구체적으로는, 등방성 에칭용 플라즈마 처리 조건(81B)에 따라서, 제1온/오프 밸브(22A)가 열려서, SF6이 제1가스 공급 유닛(20A)으로부터 가스 혼합부(19)에 그 공급 유량이 제1유량 제어 밸브(23A)에 의해서 조절되어서 공급되고, 제2온/오프 밸브(22B)가 열려서, He가 제2가스 공급 유닛(20B)으로부터 가스 혼합부(19)에 그 공급 유량이 제2유량 제어 밸브(23B)에 의해서 조절되어서 공급된다. 이때, 제3온/오프 밸브(22C)와 제4온/오프 밸브(22D)는 닫힌 상태로 되어 있고, O2 또는 CHF3는 공급되지 않는 것을 염두에 두어야 한다. 또한, SF6과 He는 10:30의 가스 조성이 되도록 가스 혼합부(19)에서 혼합되어서 처리실(2) 내에 공급된다.
이어서, 가스 공급 단계에서, 압력 센서(28)에 의해서 검출된 처리실(2)의 내부 압력이 상기 플라즈마 처리 조건(81B)의 압력 조건(예로서, 500 Pa)에 도달했는가를 확인한다(단계 S10). 또한, 하부 전극(3)과 상부 전극(4)과의 사이의 전극 간 거리 D1은 그대로 유지되어야 하는 것을 염두에 두어야 한다.
이후, 상기 플라즈마 처리 조건(81B) 중의 주파수(예로서, 13.56 MHz) 및 출력 조건에 따라서, 고주파 전원 유닛(18)을 구동해서 상기 조건에 일치하는 고주파 전압을 상부 전극(4)과 하부 전극(3)과의 사이에 인가하여 플라즈마 방전을 개시함 으로써, 등방성 에칭에 의한 플라즈마 다이싱 공정이 개시된다(단계 S11).
이 등방성 에칭은, 반도체 웨이퍼(6)의 표면을 따르는 방향의 에칭 특성과, 두께 방향의 에칭 특성이 대략 서로 동일한 특징이 있으므로, 플라즈마가 조사(照射)되는 부분에서는, 상기 각각의 방향으로 대략 동등하게 에칭이 실행된다. 실제로는, 등방성 에칭에 있어서도 두께 방향의 에칭 특성이 표면을 따르는 방향의 에칭 특성보다 약간 더 강하게 되는 경향이 있지만, 상기 이방성 에칭과는 명백하게 상이한 에칭 특성을 나타내는 것에는 변함이 없다.
이러한 등방성 에칭을 이용한 플라즈마 다이싱 처리가 실행되면, 도 10A에 나타내는 바와 같이, 상기 이방성 에칭에 의한 플라즈마 다이싱 처리에 의해서 형성된 각각의 홈부(6c)는, 그 입구 부근(즉, 도면에서의 상부 부근)에서 반도체 웨이퍼(6)의 표면을 따르는 방향으로 에칭이 실행된다. 따라서, 각각의 홈부(6c)는, 그 폭 방향으로 약간 확대되도록 에칭이 실행된다. 또한, 에칭 특성은, 각각의 홈부(6c)의 입구 부근에서 더 강하게 되고, 저부에 접근함에 따라서 더 약하게 되는 경향이 있다. 따라서, 이러한 등방성 에칭을 실시함으로써, 도 10A에 나타내는 바와 같이, 각각의 소자 형성 영역 R1의 마스크 배치면(6b) 상의 분할 영역 R2에 접촉되어 있는 단부(端部)에 만곡 볼록면부인 둥근(R) 부분(40b)을 형성할 수 있다. 즉, 각각의 소자 형성 영역 R1의 마스크 배치면(6b) 측에 위치하는 단부(각부) 및 그 구형상(矩形狀)의 평면의 4개의 각부에 둥근 부분(40b)이 형성된다.
각각의 둥근 부분(40b)이 소정의 크기로 형성될 때까지, 또는, 예로서, 처리 시간 측정부(95)에 의해서 측정된 시간이 등방성 에칭용 플라즈마 처리 조건(81B) 의 처리 시간을 경과할 때까지, 단계 S11의 등방성 에칭에 의한 플라즈마 다이싱 처리가 실행되는 것을 염두에 두어야 한다.
단계 S12에서 소정 시간에 도달한 것으로 판단된 경우에는, 등방성 에칭에 의한 플라즈마 다이싱 처리를 종료한다. 또한, 프로세스 제어부(91)에 의해서 절연막 제거 처리용의 플라즈마 처리 조건(81C)이 선택되고, 또한 가스 유량 조절부(21)에 의해서 선택된 가스가 이 조건에 따라서 소정의 가스 조성 및 소정의 가스 유량으로 조절되어서 처리실(2) 내에 공급된다(단계 S13). 구체적으로는, 절연막 제거 처리용의 플라즈마 처리 조건(81C)에 따라서, 제4온/오프 밸브(22D)가 개방되어서, CHF3이 제4유량 제어 밸브(23D)에 의하여 그 공급 유량이 조절되어서 제4가스 공급 유닛(20D)으로부터 가스 혼합부(19)에 공급된다.
이어서, 가스 공급 단계에서, 압력 센서(28)에 의해서 검출된 처리실(2)의 내부 압력이 상기 플라즈마 처리 조건(81C)의 압력 조건(예로서, 50 Pa)에 도달했는가를 확인한다. 또한, 하부 전극(3)과 상부 전극(4)과의 사이의 전극 간 거리 D1은 그대로 유지되는 것을 염두에 두어야 한다.
이후, 플라즈마 처리 조건(81C) 중의 고주파의 주파수(예로서, 13.56 MHz) 및 출력 조건에 따라서, 고주파 전원 유닛(18)을 구동해서 상기 조건에 일치하는 고주파 전압을 상부 전극(4)과 하부 전극(3)과의 사이에 인가하여 플라즈마 방전을 개시함으로써, 각각의 홈부(6c)에 노출된 산화실리콘 막(35)을 제거하기 위한 플라즈마 에칭이 개시된다(단계 S14의 절연막 제거 공정).
상기 플라즈마 에칭을 실행함으로써, 노출된 산화실리콘 막(35), 즉, 분할 영역 R2에 해당하는 부분의 산화실리콘 막(35)은 도 10B에 나타내는 바와 같이 확실하게 에칭되어서, 그 부분의 산화실리콘 막(35)이 제거된다. 결과적으로, 분할 영역 R2에 해당하는 부분이 반도체 웨이퍼(6)로부터 완전히 제거되고, 각각의 소자 형성 영역 R1은 개별 소자로 분할되어서, 반도체 소자(44)를 포함하는 각각의 반도체 칩(40)을 형성한다. 또한, 상기 플라즈마 에칭은, 처리 시간 측정부(95)에 의해서 측정된 시간이 상기 플라즈마 처리 조건(81C)에 포함된 처리 시간에 도달할 때까지 실행되는 것을 염두에 두어야 한다(단계 S15).
단계 S15에서 상기 소정 시간에 도달한 것으로 판단된 경우, 절연막 제거 처리를 위한 플라즈마 에칭 처리, 즉, 절연막 제거 공정은 종료된다. 상기 처리가 종료되면, 혼합 가스의 공급 및 고주파 전압의 인가는 정지된다. 이어서, 플라즈마 애싱(ashing) 공정(마스크 제거 공정)으로의 이행을 위한 전극 간 거리 변경을 실행한다(단계 S16). 구체적으로는, 마스크 제거 공정용의 플라즈마 처리 조건(81D)이 프로세스 제어부(91)에 의해서 선택되고, 상기 조건에 따라서 전극 승강 유닛(24)으로써 상부 전극(4)을 도 15에 나타내는 바와 같이 상방으로 이동시켜서, 상부 전극(4)과 하부 전극(3)과의 사이의 전극 간 거리를 전극 간 거리 D2에 설정한다. 상기와 같이 플라즈마 애싱에 의해서 마스크를 제거할 때의 전극 간 거리 D2는 플라즈마 다이싱 처리에서의 전극 간 거리 D1보다 넓게 설정된다.
이후, 플라즈마 처리 조건(81D)에 따라서 제3가스 공급 유닛(20C)이 선택되고, 이 제3가스 공급 유닛(20C)으로부터 플라즈마 애싱 가스(예로서, 산소)가, 그 공급 유량이 조절되어서 공급된다(단계 S17). 이어서, 가스 공급 단계에서, 상기 처리실(2)의 내부 가스 압력을 검출하여, 그 압력을 상기 플라즈마 처리 조건의 압력과 비교함으로써, 그 압력이 상기 플라즈마 처리 조건에 의해서 표시된 압력에 도달했는가를 확인한다.
이후, 고주파 전원 유닛(18)을 구동하여 고주파 전압을 상부 전극(4)과 하부 전극(3)과의 사이에 인가함으로써, 플라즈마 방전을 개시한다(단계 S18). 결과적으로, 공급된 가스가 상기 상부 전극(4)과 상기 하부 전극(3)과의 사이의 방전 공간에서 플라즈마 상태로 전이된다. 이와 같이 발생된 플라즈마가 반도체 웨이퍼(6)의 마스크 배치면(6b)에 작용함으로써, 유기 물질로 구성된 레지스트 막(31a)을 상기 플라즈마에 의해서 애싱(회화(灰化)) 처리한다.
이어서, 애싱의 진행에 따라서, 레지스트 막(31a)이 점차로 없어지고, 최종적으로는, 마스크가, 도 10C에 나타내는 바와 같이, 반도체 웨이퍼(6)로부터, 즉, 개별 소자로 형성된 반도체 칩(40)의 마스크 배치면(6b)으로부터 완전히 제거된다. 마스크 제거 공정에서의 고주파 전원의 출력은, 예로서, 상기 플라즈마 처리 조건(81D)에 따른 100 내지 1000 W 범위 내에서 소정의 값으로 설정된다. 이어서, 마스크가 완전히 제거된 후, 플라즈마 방전은 정지된다.
이후, 진공 펌프(8)의 동작이 정지되고(단계 S19), 배기 절환 밸브(7)가 대기(大氣)로 해제 절환된다(단계 S20). 그 결과, 처리실(2)의 내부 압력은 대기압으로 회복된다. 이어서, 진공 흡착을 정지하고, 또한 정전 흡착용 DC 전원 유닛의 구동을 정지한다(단계 S21). 이에 따라서, 반도체 웨이퍼(6)가 개별 반도체 칩(40)으 로 분할되어 보호 테이프(30)에 의해서 부착된 상태로, 상기 반도체 웨이퍼(6)의 흡착에 의한 장착이 해제된다.
그리고, 이어서 플라즈마 처리를 실행한 반도체 웨이퍼(6)를 제거한다(단계 S22). 즉, 흡착 구멍(3e)을 통하여 N2 가스를 분출하고 반도체 웨이퍼(6)를 흡착 헤드로써 흡착 지지하여, 처리실(2)의 외부로 운반한다. 이에 따라서, 상기 플라즈마 처리 장치(101)에서 절연막 노출 공정, 노치 형성 공정, 등방성 에칭 공정, 절연막 제거 처리, 및 마스크 제거 공정을 연속적으로 실행하는 플라즈마 처리가 종료된다.
이어서, 보호 시트(30)와 함께 제거된 반도체 웨이퍼(6)는 각각의 반도체 칩(40)의 각각의 회로 형성면(6a)으로부터 보호 시트(30)를 박리하는 시트 박리 공정으로 이송된다. 도 11A 및 11B에 나타내는 바와 같이, 각각의 반도체 칩(40)의 마스크 배치면(6b)에 장착용의 접착 시트(37)를 부착함으로써 각각의 반도체 칩(40)을 상기 접착 시트(37)에 부착한 후에 시트 박리를 실행한다. 이에 따라서, 반도체 칩의 제조 공정이 완료된다.
이 경우, 도 30은 이와 같이 형성된 반도체 칩(40)의 외관을 나타내는 (부분적인 제거 단면을 포함하는) 개략 사시도를 나타낸다. 도 30에 나타내는 바와 같이, 반도체 칩(40)의 회로 형성면(6a) 측의 각각의 단부(즉, 4 방향 모두의 단부)의 예리한 각부(또는, 능선)를 제거하도록, 만곡 볼록면부인 둥근 부분(40a)을 형성할 수 있다. 또한, 반도체 칩(40)의 마스크 배치면(6b) 측의 각각의 단부(즉, 4 방향 모두의 단부)의 예리한 각부(또는, 능선)를 제거하도록, 만곡 볼록면부인 둥근 부분(40b)을 형성할 수 있다. 즉, 반도체 칩(40)의 모든 각부 및 능선을 제거할 수 있다. 따라서, 상기 각부(角部)로 인하여 상기 제조된 반도체 칩(40)에서의 조각으로 잘라내어 지는 치핑(chipping) 등의 발생을 억제할 수 있고, 또한 그 횡파단 강도를 향상시킬 수 있다.
또한, 이와 같이 형성된 반도체 칩(40)은, 예로서, 그 두께 치수가 그 폭 치수에 비하여 충분히 작은 박형화(薄型化)된 반도체 칩이다. 이러한 반도체 칩(40)의 구조를 구체적으로 설명하면, 반도체 칩(40)은, 대략 구형상(矩形狀)의 평탄한 표면이고 또한 반도체 소자(44)가 형성된 제1면(회로 형성면)(40c)과, 이 제1면(40c)의 반대측에 이 제1면(40c)과 평행으로 배치된 대략 구형상의 평탄한 표면인 제2면(40d)과, 이 제1면(40c) 및 제2면(40d)의 주위에 배치되고 또한 제1면(40c)의 단부와 제2면(40d)의 단부를 접속하는 접속면(40e)을 구비하고 있다. 또한, 상기 반도체 칩(40)은, 제1면(40c) 및 제2면(40d)의 각각의 단부에 능선이 형성되지 않도록, 접속면(40e)에 만곡 볼록면부인 각각의 둥근 부분(40a 및 40b)이 포함되어서 구성되어 있다. 따라서, 제조된 반도체 웨이퍼(40)에 있어서, 종래의 제조 방법에 의해서 능선이 위치되었던 부분을, 만곡 볼록면부로 구성할 수 있어서, 그 횡파단 강도를 향상시킬 수 있다. 또한, 상기한 바와 같이 반도체 칩(40)에 있어서, 두께 치수가 폭 치수에 비하여 충분히 작은 것을 고려하면, 모든 접속면(40e)을 만곡 볼록면부로 형성하는 것도 가능하다.
또한, 도 31의 개략 설명도에 나타내는 바와 같이, 반도체 웨이퍼(6)의 마스 크 배치면(6b)에 배치되는 평면적으로 대략 구형상의 각각의 레지스트 막(31a)의 4개의 각부에, 만곡 볼록면부, 즉, 둥근 부분(31c)을 형성하는 경우에는, 형성되는 반도체 칩(40)의 형상을 더욱 매끄러운 형상으로 할 수 있고, 또한 이것이 바람직하다. 이와 같이 형성된 각각의 반도체 칩(40)에 있어서, 분할 영역 R2의 폭 치수는, 예로서, 대략 5 내지 20 ㎛이고, 상기 제거된 각부의 폭 치수, 즉, 둥근 부분(40a 및 40b)의 직경 치수는 대략 0.5 내지 20 ㎛이며, 또한 제거된 산화실리콘 막(35)의 폭 치수는 약 50 ㎛ 이하이다. "둥근 부분" 또는 "만곡 볼록면부"의 곡률(曲率)이 무한하게 작아지면, 이 만곡 볼록면부는 모따기 가공한(chamfered) 부분(경사 평면부 또는 테이퍼(tapered) 부분)에 무한하게 가까운 형상이 되지만, 이 부분이 조금이라도 볼록면부인 한, 이러한 모따기 가공한 부분은 본 실시형태의 만곡 볼록면부에 포함된다.
상기에서는 반도체 칩(40)의 각부에 노치를 형성함으로써 둥근 부분(40a)을 형성하는 경우를 설명하였지만, 본 제1실시형태의 반도체 칩 제조 방법은 이 경우에만 한정되지 않으며, 예리한 부분을 제거함으로써 취득되는 모따기 부분을 상기 각부에 형성하는 경우라도 좋다. 이것은, 상기와 같이 모따기 부분을 형성하는 경우에도 치핑의 발생이 억제될 수 있기 때문이다.
또한, 상기에서는 반도체 웨이퍼(6)의 주요 부분이 실리콘으로 형성된 실리콘 기판(45)인 경우를 설명하였지만, 상기 경우 대신에 반도체 웨이퍼가 GaAs계의 재료로 형성된 경우에도, 본 제1실시형태의 노치 형성을 마찬가지로 실행할 수 있고 또한 마찬가지의 효과를 얻을 수 있다. 또한, 플라즈마 처리 가스로서 실리콘 재료를 에칭하기 위한 불소계의 가스(SF6, CF4) 대신에, 바람직하게는 주로 염소계의 가스로 구성된 가스를 사용해야 하는 것을 염두에 두어야 한다. 상기와 같이, GaAs계의 재료를 사용하는 경우, 산화실리콘을 절연막으로서 사용할 수 있다.
또한, 상기 설명에서는, 절연막 노출 공정, 노치 형성 공정, 등방성 에칭 공정, 절연막 제거 공정, 및 마스크 제거 공정의 순서로, 반도체 칩(40)이 제조되는 경우에 대하여 설명했지만, 본 실시형태는 이러한 경우에 한정되는 것이 아니다. 절연막 노출 공정, 노치 형성 공정, 또는 절연막 제거 공정의 전후의 어느 타이밍에, 상기 등방성 에칭 공정을 실시하는 경우라도 좋다. 절연막 노출 공정 및 노치 형성 공정은, 동일한 플라즈마 처리 조건(81A)으로 실시되므로, 이 두 공정은 연속해서 실행하는 것이 효율적인 것을 유념해야 한다.
이 제1실시형태에 의하면 이하와 같이 여러 가지 효과를 실현할 수 있다.
반도체 웨이퍼(6)로서, 회로 형성면(6a)의 분할 영역 R2에 해당하는 부분에 절연막으로서 산화실리콘 막(35)이 배치되어 있는 반도체 웨이퍼를 사용하여, 마스크 배치면(6b)으로부터 플라즈마 다이싱 공정을 실행함으로써, 형성된 반도체 칩(40)의 각부에 둥근 부분(40a)을 형성하여 그 횡파단 강도를 향상시킬 수 있는 반도체 칩의 제조를 실현할 수 있다.
구체적으로는, 반도체 웨이퍼(6)에 플라즈마 다이싱 공정을 실행함으로써, 분할 영역 R2에 해당하는 부분에 홈부(6c)가 형성되고, 에칭의 진행에 따라서 산화실리콘 막(35)이 에칭 저부로부터 노출된다. 이어서, 플라즈마 다이싱 공정을 계속 하여 실행함으로써, 상기 노출된 산화실리콘 막(35)은 플라즈마 중의 이온에 의한 양전하에 의해서 대전되고, 이 대전에 의해서, 인가된 이온의 궤적이 휘어져서, 산화실리콘 막(35)과 접촉되어 있는 반도체 칩(40)의 각부를 제거함으로써, 둥근 부분(40a)이 형성된다.
반도체 칩(40)에 이와 같이 둥근 부분(40a)을 형성함으로써, 제조된 반도체 칩(40)의 치핑의 발생을 억제할 수 있고 또한 그 횡파단 강도가 향상된 반도체 칩을 제조할 수 있다.
또한, 노출된 산화실리콘 막(35)에 대해서는, 예로서, 가스의 종류를 변경하면서 플라즈마 에칭을 실시함으로써, 상기 산화실리콘 막(35)을 확실하게 에칭할 수 있어서, 제거가 확실하게 실행될 수 있다. 따라서, 분할 영역 R2에 해당하는 부분에 산화실리콘 막(35)이 형성되어 있는 경우에 가스의 종류를 변경하여 플라즈마 에칭 공정을 실행함으로써, 플라즈마 다이싱 공정 처리되는 종래의 반도체 웨이퍼(502)에서의 분할 영역 R2에 해당하는 부분에는 형성되어 있지 않은 이러한 산화실리콘 막(35)을 제거할 수 있어서, 반도체 웨이퍼(6)를 각각의 개별 반도체 칩(4)으로 확실하게 분할할 수 있다.
또한, 에칭 특성을 등방성 에칭으로 절환하여, 이 형성된 홈부(6c)의 내측의 측면에 대하여, 반도체 웨이퍼(6)의 표면을 따르는 방향으로 에칭을 실행함으로써, 홈부(6c)의 입구 부근에서 폭 방향으로 에칭을 실행할 수 있다. 이와 같이 에칭을 실행함으로써, 반도체 칩(40)의 마스크 배치면(6b) 측의 단부 및 각부에 만곡 볼록면부인 둥근 부분(40b)을 형성할 수 있다.
따라서, 플라즈마 다이싱 처리에 의해서 분할된 반도체 칩(40)으로부터, 모든 능선을 제거할 수 있고, 능선 및 각부가 원래 위치되어 있던 부분에 매끄러운 만곡 볼록면부를 형성할 수 있어서, 횡파단 강도를 향상시킬 수 있다.
(제2실시형태)
본 발명은 상기 실시형태에 한정되지 않으며, 여러 가지 형태로 실시할 수 있다. 예로서, 도 16A 내지 16C, 도 17A 내지 17C, 도 18A 내지 18C, 및 도 19A와 19B에 나타내는 개략 설명도를 참조로 하여 본 발명의 제2실시형태에 의한 반도체 칩의 제조 방법을 이하에 설명한다.
본 제2실시형태의 반도체 칩의 제조 방법은, 제1실시형태의 반도체 웨이퍼(6)에서와 같이 분할 영역 R2에 해당하는 부분에 형성되는 절연막으로서 산화실리콘 막(35)을 사용하는 대신에, 절연막으로서 폴리이미드(PI) 막을 사용하는 점이 제1실시형태와 상이하다. 이하, 상이한 점만을 설명한다. 제1실시형태에서 사용한 플라즈마 처리 장치(101)를 본 제2실시형태의 반도체 칩의 제조 방법에서 마찬가지로 사용하므로, 장치에 대해서는 설명하지 않는다. 또한, 본 제2실시형태의 반도체 칩의 제조 방법의 순서를 나타내는 플로차트는, 상기 제1실시형태에서 이용한 플로차트와 마찬가지이므로, 그것에 대해서는 설명하지 않는다.
우선, 도 16A에 나타내는 바와 같이, 반도체 웨이퍼(106)의 회로 형성면(106a)의 각각의 소자 형성 영역 R1에 해당하는 부분에 반도체 소자(144)를 형성한다. 각각의 반도체 소자(144)는, 실리콘 기판(45)(Semiconductor)과, 회로 형성면(106a) 상에 직접 형성된 산화실리콘(135)(Oxide)과, 이 산화실리콘(135) 상에 형성된 금속막(Metal)으로 구성되는 MOS(Metal-Oxide-Semiconductor) 구조 트랜지스터 등의 소자들을 포함하고 있다. 또한, 반도체 소자(144)는, 소자들을 외부의 전자 장치에 전기적으로 접속하기 위한 접속 단자(143)(또한, 본딩 패드라고도 한다)도 구비하고 있다. 분할 영역 R2에 해당하는 부분에는, 제1실시형태와는 상이하게 산화실리콘 막(135)이 형성되어 있지 않다.
또한, 도 16A에 나타내는 바와 같이, 반도체 웨이퍼(106)의 회로 형성면(106a)에는, 형성된 각각의 반도체 소자(144)를 피복하는 표면 보호막으로서 폴리이미드 막(146)을 형성한다. 이 폴리이미드 막(146)은 회로 형성면(106a) 상에 형성된 각각의 반도체 소자(144)를 보호하는 기능이 있으며, 또한 회로 형성면(106a) 상의 분할 영역 R2에 해당하는 부분도 피복하도록 형성되어 배치되어 있다. 각각의 반도체 소자(144)에 있어서, 각각의 접속 단자(143)의 표면은, 폴리 이미드 막(146)으로 전체적으로 피복되어 있지 않고, 전기적인 접속을 위하여 노출되어 있다. 또한, 상기 반도체 웨이퍼(106)의 본체는, 실리콘 기판(45)으로 형성되어 있는 점이 제1실시형태의 것과 마찬가지이다.
상기 반도체 웨이퍼(106)에는, 도 16B에 나타내는 바와 같이 회로 형성면(106a) 전체를 피복하도록 보호 시트(30)가 부착된다. 이어서, 도 16C 및 17A에 나타내는 바와 같이, 반도체 웨이퍼(106)의 마스크 배치면(106b) 상에 분할 영역 R2를 형성하기 위하여 레지스트 막(31a) 및 마스크 슬릿부(31b)의 마스크 패턴이 형성된다.
상기와 같이 마스크가 형성된 반도체 웨이퍼(106)를 플라즈마 처리 장 치(101)를 사용하여 플라즈마 처리를 실행한다.
구체적으로는, 우선, 상기 반도체 웨이퍼(106)의 마스크 배치면(106b)으로부터 이방성 에칭에 의해서 플라즈마 다이싱 공정을 실행하여, 상기 분할 영역 R2에 해당하는 부분의 실리콘 기판(45)을 이방성 에칭하여 제거한다. 이 공정에 의해서, 도 17B에 나타내는 바와 같이, 분할 영역 R2에 해당하는 부분에 홈부(106c)가 형성된다. 에칭의 진행에 따라서, 에칭 저부로부터 폴리이미드 막(146)이 노출된다(도 7의 단계 S6에서의 절연막 노출 공정). 절연막인 상기 폴리이미드 막(146)이 상기와 같이 노출되면, 상기 노출된 폴리이미드 막(146)은 플라즈마 중의 이온의 양전하에 의해서 대전되어서, 인가된 이온의 궤적이 휘게 된다. 결과적으로, 도 17C에 나타내는 바와 같이, 홈부(106c)의 각부(角部)에 노치(142)가 형성되어서, 분할된 실리콘 기판(45)의 폴리이미드 막(146)과 접촉되어 있는 각부에 둥근 부분(140a)을 형성한다(도 7의 단계 S8에서의 노치 형성 공정). 소정의 크기의 둥근 부분(140a)이 형성되면, 이방성 에칭에 의한 상기 플라즈마 다이싱 공정은 종료된다.
이후, 에칭 특성을 이방성 에칭으로부터 등방성 에칭으로 절환하여, 등방성 에칭에 의한 플라즈마 다이싱 처리를 개시한다(도 7의 단계 S11에서의 등방성 에칭 공정). 이 등방성 에칭을 이용한 플라즈마 다이싱 처리에 의해서, 도 18A에 나타내는 바와 같이, 상기 이방성 에칭을 이용한 플라즈마 다이싱 처리에 의해서 형성된 각각의 홈부(106c)는, 그 입구 부근(즉, 도면에서의 상부 부근)에서 반도체 웨이퍼(6)의 표면을 따르는 방향으로 에칭이 실행되고, 각각의 홈부(6c)는, 그 폭 방향으로 약간 확대되도록 에칭이 실행된다. 이에 따라서, 각각의 소자 형성 영역 R1의 마스크 배치면(106b)에, 분할 영역 R2에 접촉되어 있는 만곡 볼록면부인 둥근(R) 부분(140b)을 형성할 수 있다. 즉, 각각의 소자 형성 영역 R1의 마스크 배치면(106b) 측에 위치하는 단부(각부) 및 그 구형상(矩形狀)의 평면의 4개의 각부에 둥근 부분(140b)이 형성된다.
이어서, 분할 영역 R2에서 노출된 폴리이미드 막(146)의 제거, 즉, 절연막 제거 공정을 개시한다(도 7의 단계 S14). 그러나, 본 제2실시형태의 반도체 웨이퍼(106)의 절연막(146)으로서 사용되는 폴리이미드 막(146)으로 인하여, 상기 폴리이미드 막(146)에 대하여 플라즈마 에칭을 확실하게 실행할 수 있는 에칭 가스를 사용한다. 예로서, 산소를 포함하는 에칭 가스를 에칭 가스로서 사용한다. 플라즈마 처리 장치(101)에 있어서, 각각의 공정에 사용되는 종류의 가스는 가스 공급 유닛(20A, 20B, 20C 및 20D)에 저장되어 있다. 이와 같이 절연막 제거 공정을 실행함으로써, 도 18B에 나타내는 바와 같이, 분할 영역 R2에 해당하는 부분으로부터 상기 노출된 폴리이미드 막(146)이 제거된다. 결과적으로, 반도체 웨이퍼(106)는 각각의 개별 소자 형성 영역 R1으로 분할되어서, 각각의 개별 반도체 칩(140)이 형성된다.
이후, 플라즈마 애싱(도 7의 단계 S18에서의 마스크 제거 공정)을 실시함으로써, 도 18C에 나타내는 바와 같이 분할된 각각의 분할된 반도체 칩(140)의 마스크 배치면(106b)으로부터 레지스트 막(31a)을 제거한다. 또한, 도 19A 및 19B에 나타내는 바와 같이, 상기 마스크 배치면(106b)에 접착 시트(37)를 부착하고, 상기 회로 형성면(106a)으로부터 상기 보호 시트(30)를 박리한다. 이에 따라서, 반도체 칩(140)의 제조 공정이 완료된다.
상기와 같이, 반도체 웨이퍼(106)에, 표면 보호막인 폴리이미드 막(146)을 분할 영역 R2에 배치되는 절연막으로서 사용하는 경우에도, 플라즈마 다이싱 처리시에 상기 제1실시형태와 마찬가지로 노치 형성을 실행함으로써, 회로 형성면(106a) 측의 단부에 둥근 부분(140a)을 형성할 수 있고, 또한 등방성 에칭을 이용하여 마스크 배치면(106b) 측의 단부에 둥근 부분(140b)을 형성할 수 있다. 따라서, 모든 능선이 제거된 매끄러운 만곡 볼록면부로 형성된 각부(角部)를 갖는 반도체 칩(140)을 형성할 수 있고 또한 횡파단 강도를 향상시킬 수 있는 반도체 칩을 제조할 수 있다.
(제2실시형태의 변형예)
상기에서는, 표면 보호막으로서 형성된 폴리이미드 막(146)을 분할 영역 R2에 배치되는 절연막으로서 사용하는 경우를 설명하였지만, 본 제2실시형태는 이 경우에만 한정되지 않는다. 예로서, 이 경우 대신에 질화실리콘(Si3N4)으로 형성된 질화실리콘 막을 표면 보호막으로서 사용하는 경우라도 좋다. 본 제2실시형태의 변형예에 의한 반도체 칩의 제조 방법으로서 질화실리콘 막을 사용하는 경우에 대하여 이하에 설명한다. 또한, 이 설명을 위하여, 반도체 칩의 제조 방법의 순서를 나타내는 플로차트를 도 20에 나타내고, 노치 형성 공정 및 질화실리콘 막(절연막)의 제거 공정이 동시에 실행되는 상태를 나타내는 개략 설명도를 도 21에 나타낸다.
우선, 도 20의 플로차트에 나타내는 바와 같이, 단계 S31에서의 반도체 웨이 퍼(206)의 장착으로부터, 단계 S37에서의 절연막 노출 공정의 완료까지는, 도 7의 상기 제1실시형태의 순서와 마찬가지이다. 이후, 단계 S38에서, 노출된 질화실리콘 막(246)이 이방성 에칭에 의해서 제거된다. 질화실리콘 막(246)을 에칭하기 위한 가스에 대해서는, 실리콘 기판(145)을 에칭하기 위한 가스인 6불화황(SF6) 가스와 동일한 가스를 사용한다. 따라서, 절연막으로서 질화실리콘 막(246)이 형성되어 있는 반도체 웨이퍼(206)의 플라즈마 다이싱 처리 상태를 나타내는 도 21의 개략 설명도에서, SF6을 사용하여 분할 영역 R2에 해당하는 부분의 실리콘 기판(245)을 에칭함으로써, 형성된 홈부(206c)의 저부로부터 질화실리콘 막(246)이 노출되면, 상기 노출된 질화실리콘 막(246)이 양전하에 의해서 대전되어서 입사 이온의 궤적이 휘어짐으로써, 노치 형성이 실행되고, 또한 상기 노출된 질화실리콘 막(246)이 동시에 에칭된다. 결과적으로, 노치 형성을 위한 이방성 에칭에 의해서 플라즈마 다이싱 공정을 실행함으로써, 상기 노출된 질화실리콘 막(246)을 제거할 수 있다(노치 형성 및 절연막 제거 공정).
상기한 바와 같이, 노치 형성 및 상기 노출된 질화실리콘 막(246)의 제거에 의해서, 각각의 반도체 칩(240)에 둥근 부분(240a)의 형성을 동시에 실행하기 위해서는, 원하는 노치를 형성하는 데에 필요한 플라즈마 처리 시간을 고려하여, 상기 질화실리콘 막(246)의 형성 두께를 결정하는 것이 바람직하다.
도 20의 플로차트에서는, 단계 S40 내지 S42에서 등방성 에칭이 실행되고, 이후, 단계 S43 내지 S45에서 마스크 제거 공정이 실행되고, 단계 S46 내지 S49에 서 소정의 순서에 의해서 플라즈마 다이싱 공정이 완료되어서, 각각의 반도체 칩(240)이 형성된다.
(제3실시형태)
이어서, 본 발명의 제3실시형태에 의한 반도체 칩의 제조 방법을 도 22에 나타내는 순서의 플로차트와, 도 23A 내지 23C, 도 24A 내지 24C, 도 25A와 25B, 및 도 26A와 26B에 나타내는 개략 설명도를 참조로 하여 이하에 설명한다. 본 제3실시형태의 반도체 칩의 제조 방법에 의해서, 제1실시형태 및 제2실시형태와는 상이하게, 분할 영역 R2에 형성되는 절연막으로서 절연성이 있는 보호 시트를 사용하여 노치 형성 등을 실행한다. 이하, 상이한 점만을 설명한다. 또한, 제1실시형태에서 사용한 플라즈마 처리 장치(101)로써 본 제3실시형태의 반도체 칩의 제조 방법을 실시할 수 있다. 따라서, 플라즈마 처리 장치(101)의 구성 등에 대해서는 설명하지 않는다.
도 23A에 나타내는 바와 같이, 반도체 웨이퍼(306)의 회로 형성면(306a)의 각각의 소자 형성 영역 R1에 반도체 소자(344)를 형성한다. 반도체 소자(344)는, 실리콘 기판(45)과, 회로 형성면(306a) 상에 직접 형성된 산화실리콘 막(335)과, 이 산화실리콘 막(335) 상에 형성된 금속막으로 구성되는 MOS 구조 트랜지스터 등의 소자들을 포함하고 있다. 또한, 반도체 소자(344)는, 소자들을 외부의 전자 장치에 전기적으로 접속하기 위한 접속 단자(343)도 구비하고 있다. 또한, 반도체 소자(344)의 표면은 표면 보호막(346)으로 피복되어 있다. 접속 단자(343)는 표면 보호막(346)으로 피복되어 있지 않고 외부에 노출되어 있다. 또한, 분할 영역 R2에 해당하는 부분에는, 산화실리콘 막(335)도 표면 보호막(346)도 형성되어 있지 않다.
우선, 도 23B에 나타내는 바와 같이, 표면을 보호하기 위하여 반도체 웨이퍼(306)의 회로 형성면(306a)에 보호 시트가 부착된다. 본 제3실시형태에서는, 이러한 보호 시트로서 전기 절연성을 갖는 절연 보호 시트(330)를 사용한다. 또한, 상기 절연 보호 시트(330)는 분할 영역 R2에 배치되는 절연막의 일례로서의 기능을 한다.
이어서, 도 23C에 나타내는 바와 같이 반도체 웨이퍼(306)의 마스크 배치면(306b)을 피복하도록 레지스트 막(31)을 형성하고, 도 24A에 나타내는 바와 같이 분할 영역 R2에 해당하는 부분이 노출되도록 마스크 슬릿부(31b) 및 레지스트 막(31a)으로 구성된 마스크 패턴이 형성된다.
이와 같이 마스크가 형성된 반도체 웨이퍼(306)를 플라즈마 처리 장치(101)를 사용하여 플라즈마 처리를 실행한다. 구체적으로는, 도 22에 나타내는 단계 S51 내지 S55에서 소정의 순서를 실행하고, 이후, 도 24B에 나타내는 바와 같이, 이방성 에칭에 의한 플라즈마 다이싱 처리를 실행하여, 분할 영역 R2에 해당하는 부분을 제거한다(도 22의 단계 S56 및 S57에서의 보호 시트 노출 공정). 결과적으로, 반도체 웨이퍼(306)가 각각의 개별 소자 형성 영역 R1로 분할되어서, 각각의 개별 반도체 칩(340)이 형성된다.
또한, 상기 분할 영역 R2에 해당하는 부분이 상기와 같이 제거되면, 상기 분할 영역 R2에서 절연 보호 시트(330)의 표면이 노출된다(즉, 절연막이 노출된다). 이 절연 보호 시트(330)가 상기와 같이 노출되면, 상기 노출된 절연 보호 시 트(330)는 플라즈마 중의 이온의 양전하에 의해서 대전되어서, 이후에 입사하는 이온의 궤적이 휘어지고, 도면에 나타낸 반도체 칩(340)의 하측에 위치한 각부(角部)에 노치(342)가 형성된다. 즉, 도 24C에 나타내는 바와 같이 둥근 부분(340a)이 형성된다. 원하는 크기의 둥근 부분(340a)이 형성되면(도 22의 단계 S58 및 S59에서의 노치 형성 공정), 이방성 에칭에 의한 상기 플라즈마 다이싱 공정은 종료된다.
이후, 에칭 특성을 이방성 에칭으로부터 등방성 에칭으로 절환하여, 등방성 에칭 공정이 실행된다(도 22의 단계 S60 내지 S62). 이 등방성 에칭 공정을 실행함으로써, 도 25A에 나타내는 바와 같이, 분할된 각각의 반도체 칩(340)의 마스크 배치면(306b) 측의 각부(角部)에 둥근 부분(340b)이 형성된다.
이후, 도 25B에 나타내는 바와 같이 플라즈마 애싱(도 22의 단계 S63 내지 S63에서의 마스크 제거 공정)을 실시하여 레지스트 막(31a)을 제거하고, 단계 S66 내지 S69의 소정의 순서를 실행함으로써 플라즈마 다이싱에 의한 반도체 칩(340)의 분할 처리가 완료된다. 또한, 도 26A 및 26B에 나타내는 바와 같이, 상기 반도체 웨이퍼(306)의 상기 마스크 배치면(306b)에 접착 시트(37)를 부착하고, 상기 회로 형성면(306a)으로부터 상기 보호 시트(330)를 박리한다. 이에 따라서, 회로 형성면(306a)의 각부(角部)에 둥근 부분(340a)이 형성되고 또한 마스크 배치면(306b)의 각부에 둥근 부분(340b)이 형성된 반도체 칩(340)이 제조된다.
상기와 같이 노치 형성이 실행되므로, 절연 보호 시트(330)를 분할 영역 R2에 배치되는 절연막으로서 사용하는 경우에도, 제조된 반도체 칩(340)에 둥근 부분(340a)을 형성할 수 있고 또한 그 횡파단 강도가 향상된 반도체 칩을 제조할 수 있다.
또한, 반도체 웨이퍼(6)에 자유롭게 부착하거나 반도체 웨이퍼(6)로부터 자유롭게 박리할 수 있는 절연 보호 시트(330)를 절연막으로서 사용함으로써, 절연막을 제거하기 위한 플라즈마 에칭 공정을 실행할 필요를 제거할 수 있고 또한 그 효율이 향상되는 반도체 칩의 제조 방법을 실현할 수 있다.
본 발명의 반도체 칩의 제조 방법에 의해서 제조된 반도체 칩은, 모든 능선이 제거되도록, 이 능선이 형성되는 위치에 해당하는 부분에 만곡 볼록면부가 형성되어 있어서, 그 횡파단 강도를 향상시킬 수 있다. 따라서, 개인 인증용 카드 등의 반도체 칩을 내장하는 IC 카드 등에 이 반도체 칩을 사용하는 것이 특히 효과적이다. 이것은, 이러한 IC 카드가 휴대용으로 사용되는 경우가 많으며, 내부에 중요한 정보를 포함하는 경우가 많은 특징이 있고, 또한 구부러짐에 대한 강도가 향상된 본 발명의 반도체 칩을 사용함으로써, 신뢰성을 향상시킬 수 있기 때문이다.
상기의 각종 실시형태 중의 임의의 실시형태를 적절하게 조합함으로써, 그것들이 갖는 효과를 발휘할 수 있는 것을 염두에 두어야 한다.
본 발명을 첨부 도면을 참조하여 그 바람직한 실시형태와 함께 충분히 설명하였지만, 당업자에게는 각종 변경 및 변형이 있을 수 있는 것이 명백한 것을 염두에 두어야 한다. 이러한 변경 및 변형은 본 발명의 범위로부터 벗어나지 않는 한 첨부된 청구범위에 의해서 정의된 본 발명의 범위 내에 포함되는 것으로 이해하여야 한다.
2005년 4월 14일에 출원된, 명세서, 도면 및 청구범위를 포함하는 일본국 특 허 출원 제2005-117221호의 개시는 여기에 참조로서 전체적으로 포함된다.

Claims (25)

  1. 분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치되는 반도체 소자와 상기 분할 영역 내에 배치되는 절연막(絶緣膜)이 형성된 제1면과, 상기 분할 영역을 확정하는 마스크가 배치되고, 또한 상기 제1면의 반대측에 위치하는 제2면을 구비한 반도체 웨이퍼의 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 에칭 저부(底部)로부터 절연막을 노출하는 단계와,
    상기 절연막의 노출된 표면이 플라즈마 중의 이온으로 인하여 전하(電荷)에 의해서 대전(帶電)된 상태에서 플라즈마 에칭을 실시하여, 각각의 소자 형성 영역 내의 절연막과 접촉되어 있는, 제1면 측의 각부(角部)를 제거하는 단계와,
    이후, 상기 노출된 절연막을 제거하여, 상기 각각의 소자 형성 영역을 개별 반도체 칩으로 분할함으로써, 개별화된 반도체 소자를 포함하는 각각의 반도체 칩을 형성하는 단계를 포함하고,
    상기 절연막의 노출, 상기 각부의 제거, 또는 상기 절연막의 제거의 전후의 어느 타이밍에, 상기 마스크가 배치된 상태의 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩에 대하여, 제2면으로부터 등방성(等方性) 플라즈마 에칭을 추가로 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  2. 제1항에 있어서,
    상기 등방성 플라즈마 에칭을 실시함으로써, 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩의 상기 각각의 소자 형성 영역에서, 상기 제2면 측에 배치된 상기 마스크에 접촉되어 있는 각부를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 웨이퍼에 대하여, 이방성(異方性) 플라즈마 에칭을 실시함으로써, 상기 절연막의 노출을 실행하고,
    상기 이방성 에칭을 계속해서 실행함으로써, 상기 각부(角部)를 제거하고,
    상기 이방성 에칭으로부터 상기 등방성 에칭으로 절환하여, 상기 등방성 에칭을 실시함으로써 상기 마스크에 접촉되어 있는 각부를 제거하고,
    이후, 상기 절연막을 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  4. 제3항에 있어서,
    상기 이방성 에칭과 상기 등방성 에칭과의 절환은, 플라즈마 발생용 가스의 압력, 가스 조성, 고주파 출력, 또는 방전 주파수 중의 1개의 파라미터 또는 복수의 파라미터의 조합에 의해서 결정되는 상기 이방성 에칭용의 플라즈마 조건과 상기 등방성 에칭용의 플라즈마 조건을 절환함으로써 실행되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  5. 제1항에 있어서,
    상기 제2면으로부터의 플라즈마 에칭 단계에서, 상기 반도체 웨이퍼의 상기 제1면에 산화실리콘(SiO2)으로 형성된 상기 절연막이 에칭 저부로부터 노출되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  6. 제1항에 있어서,
    상기 제2면으로부터의 플라즈마 에칭 단계에서, 상기 반도체 웨이퍼의 상기 제1면에 형성된 각각의 반도체 소자의 표면을 보호하기 위한 폴리이미드(PI; polyimide)로 형성된 표면 보호막이 상기 절연막으로서 에칭 저부로부터 노출되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  7. 제1항에 있어서,
    상기 절연막의 제거 후에, 상기 반도체 웨이퍼의 상기 제2면에 대하여 애싱(ashing) 처리를 실시함으로써, 상기 마스크를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 각각의 소자 형성 영역은 구형상(矩形狀)의 영역을 갖고, 상기 각각의 소자 형성 영역의 각각의 각부(角部)에 해당하는 부분에 볼록 형상의 만곡부가 형성된 상기 마스크가 배치되는 상기 반도체 웨이퍼의 상기 제2면으로부터 플라즈마 에칭을 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  9. 분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치되는 반도체 소자와 상기 분할 영역 내에 배치되는 절연막이 형성된 제1면과, 상기 분할 영역을 확정하는 마스크가 배치되고, 또한 상기 제1면의 반대측에 위치하는 제2면을 구비한 반도체 웨이퍼의 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 에칭 저부로부터 절연막을 노출하는 단계와,
    상기 절연막의 노출된 표면이 플라즈마 중의 이온으로 인하여 전하에 의해서 대전된 상태에서 플라즈마 에칭을 실시하여, 각각의 소자 형성 영역 내의 절연막과 접촉되어 있는, 제1면 측의 각부(角部)를 제거하는 동시에 상기 노출된 절연막을 제거함으로써, 상기 각각의 소자 형성 영역을 개별 반도체 칩으로 분할하여, 결과적으로 개별화된 반도체 소자를 포함하는 각각의 반도체 칩을 형성하는 단계를 포함하고,
    상기 절연막의 노출, 상기 각부의 제거, 또는 상기 절연막의 제거의 전후의 어느 타이밍에, 상기 마스크가 배치된 상태의 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩에 대하여, 제2면으로부터 등방성(等方性) 플라즈마 에칭을 추가로 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  10. 제9항에 있어서,
    상기 등방성 플라즈마 에칭을 실시함으로써, 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩의 상기 각각의 소자 형성 영역에서, 상기 제2면 측에 배치된 상기 마스크에 접촉되어 있는 각부를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  11. 제9항에 있어서,
    상기 반도체 웨이퍼에 대하여, 이방성 플라즈마 에칭을 실시함으로써, 상기 절연막의 노출을 실행하고,
    상기 이방성 에칭을 계속해서 실행함으로써, 상기 각부(角部)를 제거하고,
    상기 이방성 에칭으로부터 상기 등방성 에칭으로 절환하여, 상기 등방성 에칭을 실시함으로써 상기 마스크에 접촉되어 있는 각부를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  12. 제11항에 있어서,
    상기 이방성 에칭과 상기 등방성 에칭과의 절환은, 플라즈마 발생용 가스의 압력, 가스 조성, 고주파 출력, 또는 방전 주파수 중의 1개의 파라미터 또는 복수의 파라미터의 조합에 의해서 결정되는 상기 이방성 에칭용의 플라즈마 조건과 상기 등방성 에칭용의 플라즈마 조건을 절환함으로써 실행되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  13. 제9항에 있어서,
    상기 제2면으로부터의 플라즈마 에칭 단계에서, 상기 반도체 웨이퍼의 상기 제1면에 형성된 상기 각각의 반도체 소자의 표면을 보호하도록 질화(窒化)실리콘(Si3N4)으로 형성된 표면 보호막이 절연막으로서 에칭 저부로부터 노출되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  14. 제9항에 있어서,
    등방성 에칭을 실시하여, 상기 마스크에 접촉되어 있는 각부(角部)를 제거한 후에, 상기 반도체 웨이퍼의 상기 제2면에 대하여 애싱 처리를 실시함으로써 상기 마스크를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서,
    상기 각각의 소자 형성 영역은 구형상(矩形狀)의 영역을 갖고, 상기 각각의 소자 형성 영역의 각각의 각부(角部)에 해당하는 부분에 볼록 형상의 만곡부가 형성된 상기 마스크가 배치되는 상기 반도체 웨이퍼의 상기 제2면으로부터 플라즈마 에칭을 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  16. 분할 영역에 의해서 확정되는 복수의 소자 형성 영역 내에 배치되는 반도체 소자가 형성되고 또한 그 위에 절연성이 있는 보호 시트가 부착되는 제1면과, 상기 분할 영역을 확정하는 마스크가 배치되고, 또한 상기 제1면의 반대측에 위치하는 제2면을 구비한 반도체 웨이퍼의 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 에칭 저부로부터 상기 절연 보호 시트를 노출한 후, 상기 각각의 소자 형성 영역을 개별 반도체 칩으로 분할하는 단계와,
    상기 절연 보호 시트의 노출된 표면이 플라즈마 중의 이온으로 인하여 전하에 의해서 대전된 상태에서 플라즈마 에칭을 실시하여, 각각의 반도체 칩에서의 상기 절연 보호 시트와 접촉되어 있는 각부(角部)를 제거함으로써, 결과적으로 개별화된 반도체 소자를 포함하는 각각의 반도체 칩을 형성하는 단계를 포함하고,
    상기 보호 시트의 노출 또는 상기 각부의 제거의 전후의 어느 타이밍에, 상기 마스크가 배치된 상태의 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩에 대하여, 제2면으로부터 등방성 플라즈마 에칭을 추가로 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  17. 제16항에 있어서,
    상기 등방성 플라즈마 에칭을 실시함으로써, 상기 반도체 웨이퍼 또는 상기 각각의 반도체 칩의 상기 각각의 소자 형성 영역에서, 상기 제2면 측에 배치된 상기 마스크에 접촉되어 있는 각부를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  18. 제16항에 있어서,
    상기 반도체 웨이퍼에 대하여, 이방성 플라즈마 에칭을 실시함으로써, 상기 보호 시트의 노출을 실행하고,
    상기 이방성 에칭을 계속해서 실행함으로써, 상기 각부(角部)의 제거 처리를 실행하고,
    이후, 상기 이방성 에칭으로부터 상기 등방성 에칭으로 절환하여, 상기 등방성 에칭을 실시함으로써 상기 마스크에 접촉되어 있는 각부를 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  19. 제18항에 있어서,
    상기 이방성 에칭과 상기 등방성 에칭과의 절환은, 플라즈마 발생용 가스의 압력, 가스 조성, 고주파 출력, 또는 방전 주파수 중의 1개의 파라미터 또는 복수의 파라미터의 조합에 의해서 결정되는 상기 이방성 에칭용의 플라즈마 조건과 상기 등방성 에칭용의 플라즈마 조건을 절환함으로써 실행되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  20. 제16항에 있어서,
    상기 등방성 에칭을 실시함으로써 상기 마스크에 접촉되어 있는 각부를 제거한 후에, 상기 반도체 웨이퍼의 상기 제1면으로부터 상기 절연 보호 시트를 박리하여 제거하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  21. 제16항 내지 제20항 중 어느 한 항에 있어서,
    상기 각각의 소자 형성 영역은 구형상(矩形狀)의 영역을 갖고, 상기 각각의 소자 형성 영역의 각각의 각부(角部)에 해당하는 부분에 볼록 형상의 만곡부가 형성된 상기 마스크가 배치되는 상기 반도체 웨이퍼의 상기 제2면으로부터 플라즈마 에칭을 실시하는 것을 특징으로 하는 반도체 칩의 제조 방법.
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