KR102498148B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

서로 대향되는 제1 면 및 제2 면을 포함하는 베이스 기판과, 상기 베이스 기판의 제1 면 상의 소자 영역을 포함하는 제1 웨이퍼를 제공하되, 소자 영역은 상기 베이스 기판의 제1 면 상에 배치되고, 상기 제1 웨이퍼는 서로 인접하는 제1 반도체 칩 영역 및 제2 반도체 칩 영역을 포함하고, 제1 반도체 칩 영역 및 제2 반도체 칩 영역 사이의 베이스 기판 내에서 절단 패턴을 형성하고, 절단 패턴을 형성한 후, 베이스 기판의 일부를 연삭(grinding)하여 제2 웨이퍼를 제공하고, 연삭된 베이스 기판의 제2 면 상에, 스트레스 완화 막을 형성하고, 제2 웨이퍼를 익스팬딩(expanding)하여, 제1 반도체 칩 영역을 분리하는 것을 포함하는 반도체 장치 제조 방법.

Description

반도체 장치의 제조 방법{Method for fabricating a semiconductor device}
본 발명은 반도체 장치의 제조 방법, 더 자세하게는 반도체 패키지 제조 방법에 관한 것이다.
전자 기기의 고기능화와 모바일 용도로의 확대에 대응해 반도체 장치의 고밀도화, 고집적화의 요구가 강해지고 있다. 이에 따라 IC 패키지의 대용량 고밀도화가 진행되고 있다.
이들 반도체 장치의 제조 방법에서는 웨이퍼를 연삭(grinding)한 후, 규소, 갈륨, 비소 등을 포함하는 반도체용 웨이퍼에 서포팅 막(예를 들어, DAF(Die Attach Film))을 웨이퍼에 접착하고, 다이싱에 의해 웨이퍼를 개개의 반도체 소자로 절단한다.
웨이퍼를 연삭하는 과정에서 발생된 데미지 막이 시드가 되어 웨이퍼에 크랙이 발현되게 된다. 이는 다이싱을 위한 익스팬딩(expanding) 공정 중의 스트레스에 반응하여 IC 패턴의 손상을 야기할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 익스팬딩 공정 중 발생하는 스트레스를 최소화하는 스트레스 완화 막을 이용한 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 플라즈마 공정을 통해 스트레스 완화 막과 서포팅 막의 높은 결합력을 제공할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 서로 대향되는 제1 면 및 제2 면을 포함하는 베이스 기판과, 베이스 기판의 제1 면 상의 소자 영역을 포함하는 제1 웨이퍼를 제공하되, 소자 영역은 베이스 기판의 제1 면 상에 배치되고, 제1 웨이퍼는 서로 인접하는 제1 반도체 칩 영역 및 제2 반도체 칩 영역을 포함하고, 제1 반도체 칩 영역 및 제2 반도체 칩 영역 사이의 베이스 기판 내에서 절단 패턴을 형성하고, 절단 패턴을 형성한 후, 베이스 기판의 일부를 연삭(grinding)하여 제2 웨이퍼를 제공하고, 연삭된 베이스 기판의 제2 면 상에, 스트레스 완화 막을 형성하고, 제2 웨이퍼를 익스팬딩(expanding)하여, 제1 반도체 칩 영역과 제2 반도체 칩 영역을 분리하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 서로 대향되는 제1 면 및 제2 면을 포함하는 베이스 기판과, 베이스 기판의 제1 면 상의 소자 영역을 포함하는 제1 웨이퍼를 제공하되, 소자 영역은 베이스 기판의 제1 면 상에 배치되고, 베이스 기판의 일부를 연삭(grinding)하여 제2 웨이퍼를 제공하고, 연삭된 베이스 기판의 제2 면 상에, 스트레스 완화 막을 형성하고, 플라즈마 공정을 이용하여, 스트레스 완화 막을 후처리하고, 후처리된 스트레스 완화 막 상에, 서포팅 막을 형성하고, 제2 웨이퍼를 익스팬딩(expanding)하여, 제2 웨이퍼를 다이싱하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 서로 대향되는 제1 면 및 제2 면을 포함하는 베이스 기판과, 베이스 기판의 제1 면 상의 소자 영역을 포함하는 제1 웨이퍼를 제공하되, 소자 영역은 베이스 기판의 제1 면 상에 배치되고, 제1 웨이퍼는 서로 인접하는 제1 반도체 칩 영역 및 제2 반도체 칩 영역을 포함하고, 소자 영역 상에, 제1 서포팅 막을 형성하고, 베이스 기판의 제2 면으로부터 입사되는 레이저를 이용하여, 제1 반도체 칩 영역 및 제2 반도체 칩 영역 사이의 베이스 기판 내에서 절단 패턴을 형성하고, 절단 패턴을 형성한 후, 베이스 기판의 일부를 연삭(grinding)하여 제2 웨이퍼를 제공하고, 연삭된 베이스 기판의 제2 면 상에, 스트레스 완화 막을 형성하고, 플라즈마 공정을 이용하여, 스트레스 완화 막을 후처리하고, 후처리된 스트레스 완화 막 상에, 제2 서포팅 막을 형성하고, 제2 웨이퍼를 익스팬딩(expanding)하여, 제1 반도체 칩 영역 및 제2 반도체 칩 영역을 분리하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 웨이퍼를 연삭한 후 발생한 크랙을 설명하기 위한 예시적인 단면도이다.
도 2a는 크랙이 발생한 부분이 익스팬딩에 의한 스트레스로 IC 패턴에 손상을 가하는 예시적인 단면도이다.
도 2b는 스트레스 완화 막을 통해 익스팬딩에 의한 스트레스를 완화하는 것을 설명하기 위한 예시적인 도면이다.
도 3은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하는 순서도이다.
도 4는 레이저를 통해 웨이퍼에 절단 패턴을 형성하는 방법을 설명하는 사시도이다.
도 5a는 웨이퍼의 베이스 기판을 연삭하는 공정을 설명하는 예시적인 도면이다.
도 5b는 도 5a의 연삭 공정을 상부에서 바라본 도면이다.
도 6은 PECVD를 통해 스트레스 완화 막을 웨이퍼의 베이스 기판에 증착시키는 것을 설명하기 위한 예시적인 도면이다.
도 7은 익스팬딩 공정을 통해 반도체 칩 영역을 분리하는 것을 나타내는 예시적인 도면이다.
도 8은 도 3의 공정에 따른 웨이퍼의 단면을 나타내는 순서도이다.
도 9는 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하는 순서도이다.
도 10은 도 9의 공정에 따른 웨이퍼의 단면을 나타내는 순서도이다.
도 11은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하는 순서도이다.
도 12는 도 11의 공정에 따른 웨이퍼의 단면을 나타내는 순서도이다.
도 13은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하는 순서도이다.
도 14는 스트레스 완화 막을 플라즈마를 이용하여 코팅하는 방법을 설명하는 도면이다.
도 15는 도 13의 공정에 따른 웨이퍼의 단면을 나타내는 순서도이다.
반도체 제품의 경박단소화로 인해 얇은 웨이퍼가 지속적으로 요구되고 있다. 그러한 요구에 맞춰 여러 공정 프로세스들이 생겨나고 있다. 새롭게 생겨난 GAL(Grind After Laser) 프로세스에서는 반도체 칩 영역의 분단을 위해 레이저로 웨이퍼 내부에 절단 패턴을 형성할 수 있다. 웨이퍼에 절단 패턴을 형성한 후 웨이퍼 연삭(Grinding)을 할 수 있다. 웨이퍼 연삭 후에는 반도체 칩 영역 및 서포팅 막(예를 들어, DAF(Die Attach Film))을 분단시키기 위해 웨이퍼에 익스팬딩(Expanding)을 진행한다.
도 1은 웨이퍼를 연삭한 후 발생한 크랙을 설명하기 위한 예시적인 단면도이다.
도 1을 참조하면, 웨이퍼(100)를 연삭할 때 발생한 스트레스로 인해 데미지 막이 웨이퍼(100)에 발생할 수 있다. 웨이퍼(100)에 가해지는 스트레스로 인해 데미지 막이 시드가 되어 크랙(122)이 생길 수 있다. 크랙(122)은 Amorphous 실리콘(124)으로부터 플라스틱 실리콘(126)까지 또는 Amorphous 실리콘(124)으로부터 Elastic 실리콘(128)까지 또는 Amorphous 실리콘(124)으로부터 IC 패턴이 형성되어 있는 크리스탈 실리콘(121)까지 침투할 수 있다.
도 2a는 크랙이 발생한 부분이 익스팬딩에 의한 스트레스로 IC 패턴에 손상을 가하는 예시적인 단면도이다.
도 2a를 참조하면, 연삭 후 반도체 칩 영역 및 서포팅 막(예를 들어, DAF)을 절단하기 위해 익스팬딩 공정을 이용할 수 있다. 익스팬딩 공정에 의한 인장 응력과 같은 스트레스가 웨이퍼(200)에 가해질 수 있다. 가해진 스트레스에 의해 크랙(202)이 발생한 부분이 성장하면서 점점 크기가 커질 수 있다.
성장한 크랙(202)은 웨이퍼(200)의 IC 패턴 부분까지 영향을 줄 수 있다. 또한 반도체 칩 영역을 분리하고자 형성했던 절단 패턴(204)에 따라 반도체 칩 영역이 분리되지 않고, 크랙(202)이 발생한 부분이 스트레스에 의해 분리될 수 있다. 이는 미세화되는 반도체 칩 영역의 부정확한 분리를 야기할 수 있다.
도 2b는 스트레스 완화 막을 통해 익스팬딩에 의한 스트레스를 완화하는 것을 설명하기 위한 예시적인 도면이다.
도 2b를 참조하면, 웨이퍼(200)에 스트레스 완화 막(206)을 증착시킬 수 있다. 스트레스 완화 막(206)은 PECVD를 통해 웨이퍼에 증착될 수 있지만, 이에 한정되는 것은 아니다. 스트레스 완화 막(206)을 형성하는 방법은 웨이퍼(200)의 실리콘과 스트레스 완화 막 간의 분자 결합이 가능한 다른 방법으로도 증착이 가능하다.
도 2a와는 다르게 스트레스 완화 막(206)이 익스팬딩 과정에서의 인장 응력과 같은 스트레스가 웨이퍼(200)에 전달되는 것을 감소시킬 수 있다. 스트레스 완화 막(206)은 고분자일 수 있으나, 이에 제한되지 않고 웨이퍼(200)(예를 들어, 웨이퍼의 실리콘 원자)와 분자 결합이 가능한 물질을 포함한다.
스트레스 완화 막(206)을 통해 웨이퍼(200)에 전달되는 스트레스가 감소되고, 이는 크랙(202)이 IC 패턴까지 성장하는 것을 막을 수 있다. 따라서 웨이퍼를 익스팬딩하여 각각의 반도체 칩 영역이 분리될 때, 반도체 칩 영역은 절단 패턴(204)이 형성된 부분을 따라 분리될 수 있다.
이하에서는 스트레스 완화 막을 이용한 반도체 장치 제조 방법에 대해서 설명한다.
도 3은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하는 순서도이다. 도 4는 레이저를 통해 웨이퍼에 절단 패턴을 형성하는 방법을 설명하는 사시도이다. 도 5a는 웨이퍼의 베이스 기판을 연삭하는 공정을 설명하는 예시적인 도면이다. 도 5b는 도 5a의 연삭 공정을 상부에서 바라본 도면이다. 도 6은 PECVD를 통해 스트레스 완화 막을 웨이퍼의 베이스 기판에 증착시키는 것을 설명하기 위한 예시적인 도면이다. 도 7은 익스팬딩 공정을 통해 반도체 칩 영역을 분리하는 것을 나타내는 예시적인 도면이다.
도 3을 참조하면, 웨이퍼의 제1 면 상에 IC 패터닝을 수행한다(S200). IC 패터닝은 FEOL(Front-End-Of-Line)로 반도체 소자의 트랜지스터, 커패시터, 레지스터 등의 개별 디바이스들을 포함할 수 있으며 이에 제한되지 않는다.
IC 패터닝(S200)이 진행된 웨이퍼에 필름 코팅을 수행한다(S212).
구체적으로, 필름 코팅(S212)은 후술할 연삭 공정을 하기 전에 IC 패터닝을 보호하기 위해 수행될 수 있다. 다이싱 공정 전에 웨이퍼와의 라미네이션시 웨이퍼에 접착할 접착 필름은 기포 없이 우수한 밀착력을 가질 수 있다. 또한, 다이싱 공정에서 사용되는 공정 용수 및 크리닝에 사용되는 물과 공기에 의해 필름과 웨이퍼 이면 또는 서포팅 막 사이에서 박리 내지 수침이 발생되지 않아야 한다. 또한 다이싱 공정에서 분리된 칩을 픽업하는 공정에서 분리된 칩이 쉽게 픽업되어야 한다.
높은 처리 속도와 높은 메모리를 요구하는 제품의 경우, 반도체 장치 제조 방법에서 필름의 접착력이 높아야 한다. 접착제 조성물이 필름 코팅 층에 포함될 수 있다. 필름은 라미네이션시 웨이퍼에 대한 부착력과 점착력이 우수해야 한다. 필름은 접착제 조성물 층과 접착층, 또는 기재층과 접착제 조성물 층, 또는 접착제 조성물 층과 기재층, 또는 기재층과 접착제 조성물 층과 점착층 등과 같은 복수의 층 구성을 가질 수 있으나, 이에 제한되는 것은 아니다.
접착제 조성물에는 반도체 공정용 접착제 조성물에 통상적으로 사용되는 성분들(예를 들어, 아세톤, 메틸에틸케톤, 톨루엔, 에틸아세테이트 등)과 같은 용제가 포함될 수 있으나 이에 제한되지 않는다.
기재층에는 폴리에틸렌 테레프탈레이트, 폴리올레핀계 또는 폴리비닐클로라이드계 물질과 같이 반도체 제조용 접착 필름의 기재 필름으로써 통상 사용 가능한 것들을 사용할 수 있으나 이에 제한되지 않는다.
점착층에는 광반응성 올리고머를 포함하는 아크릴계 물질과 같이 반도체 제조용 접착 필름에 통상 사용되는 점착성 물질이 사용될 수 있으나 이에 제한되지 않는다.
필름 코팅(S212)된 반도체 칩 영역을 분리하기 위한 절단 패턴을 형성한다(S220).
반도체 칩 영역을 분리하기 위한 방법으로 기계적인 절단 방법이 사용될 수 있다. 다이아몬드와 같은 강한 경도의 물질로 제작한 원형 블레이드를 고속 회전시켜 반도체 웨이퍼를 절단할 수 있다. 이러한 기계적인 절단 방법은, 웨이퍼를 접착성을 갖는 다이싱 테이프로 고정한 뒤, 스크라이브 레인(scribe lane)을 따라 블레이드로 절단하는 방법을 사용한다. 따라서, 기계적인 절단 방법은 웨이퍼를 동시에 절단하는 배치 공정으로 수행할 수 없다. 또한, 기계적인 절단 방법은 부분적으로 여러 번의 절단 공정이 실시되어야 한다. 따라서 기계적인 절단 방법은 많은 시간이 필요하게 된다. 게다가, 블레이드를 이용한 절단 과정에서 반도체 웨이퍼에 발생하는 기계적 데미지와 마찰열에 의한 문제가 발생할 수 있다. 또한, 제한적인 수명을 갖는 블레이드의 교체로 인하여 공정비용이 높은 단점이 있다.
강도를 유지하고 장비에 고정되기 위해, 블레이드는 일정 정도 이상의 두께를 가질 수 있다. 따라서 기계적인 절단 방법으로는 미세한 다이싱 공정을 수행하기 어렵다. 나아가, 절단부 주위에서 발생하는 기계적, 열적 데미지로부터 소자를 보호하기 위한 절단부 사이의 간격으로 인해 수십um 이하 크기의 작은 패키징 공정에 적용이 어렵다.
최근 반도체 소자 기술이 발달함에 따라 반도체 칩 영역이 미세화되고 있다. 또한, 기존의 메모리 외에도 플렉서블 소자, 카본 계열의 물질을 이용한 소자 등 다양한 분야가 생기고 있다. 그러나 기계적인 절단 방법으로는 미세화된 반도체 칩 영역 및 다양한 분야에 적용하기 어렵다.
따라서, 공정 신뢰성을 유지하면서 미세한 공정이 가능하고, 공정 수율을 높일 수 있으며, 경제성을 개선할 수 있는 새로운 다이싱 방법의 일종으로 레이저를 이용해 절단 패턴을 형성하는 스텔스 다이싱 방법이 사용될 수 있다.
레이저 기반의 절단 방법은 크게 두 가지로 나눌 수 있다. 첫번째는 절단하려는 시편의 흡수 대역에 해당하는 파장을 갖는 레이저를 사용하여 액화나 기화, 혹은 플라즈마화 등의 상 변화를 통해 시편의 일부를 제거함으로써 절단하는 방법이다. 첫번째 방법은 한 번의 레이저 조사를 통해 제거할 수 있는 시편의 양이 제한되어 있다. 따라서, 여러 번의 스캔을 통해 깊이 방향으로 시편 물질을 제거해 가는 형태로 절단이 진행될 수 있다. 그 결과, 웨이퍼 가공 시간이 오래 걸릴 수 있다. 또한, 웨이퍼 가공 주변 영역으로 넓은 열영향지대(HAZ(Heat Affected Zone))를 형성할 수 있다. 첫번째 방법은 웨이퍼의 물성치를 변화시키고, 웨이퍼의 잔류 응력을 남겨 강도를 약화시키거나, 시편의 균일도를 떨어뜨리는 등의 한계를 지니고 있다.
두번째 방법은 물리적인 시편 물질의 제거가 아닌 웨이퍼에 절단 패턴을 발생시켜 절단을 간접적으로 돕는 것이다.
구체적으로, 도 4를 참조하면, 레이저(305)를 집광 렌즈(310)에 조사한다. 집광 렌즈(310)를 통해 레이저(305)는 웨이퍼(345)의 절단하고자 하는 부분에 정확히 조사하여 절단 패턴(380)을 형성할 수 있다. 레이저(305)는 나노초 펄스 레이저(nano(10-9) second pulse laser) 또는 피코초 펄스 레이저(pico(10-12) second pulse laser)를 포함하며 이에 제한되지 않는다.
레이저의 에너지가 웨이퍼(345) 내에서 열에너지로 변환되는데 적어도 수 피코초의 시간이 소요될 수 있다. 나노초 또는 피코초 펄스 레이저의 펄스 지속시간은 수 피코초 이상 소요된 후 웨이퍼 내에서 열에너지 형태로 변환될 수 있다.
레이저(305)의 이동 라인을 따라, 절단 패턴(380)이 형성될 수 있다. 절단 패턴(380)을 통해 제1 반도체 칩 영역(350)과 제2 반도체 칩 영역(355)을 구분할 수 있다. 제1 반도체 칩 영역(350) 및 제2 반도체 칩 영역(355)은 절단 패턴(380)이 형성되는 베이스 기판(320), 소자 영역(340)(소자 영역(340)은 IC 패터닝(325) 및 필름(330)을 포함할 수 있다.)을 포함할 수 있다.
레이저(305)를 통해 웨이퍼(345) 내부의 베이스 기판(320) 내에 절단 패턴(380)을 형성할 수 있다. 따라서, 웨이퍼(345) 표면을 물리적으로 절단할 때 발생하는 더스트의 억제가 가능하다. 또한 레이저(305)를 통해 베이스 기판(320)에 절단 패턴(380)을 형성함으로써, 웨이퍼(345)의 세정이 불필요하다.
다시 도 3을 참조하면, 절단 패턴이 형성(S220)된 웨이퍼의 베이스 기판 일부를 연삭한다(S230). 연삭(S230)은 웨이퍼의 두께와 평탄도를 제어하기 위해 수행될 수 있다.
연삭(S230)은 반도체 장치가 고집적화됨에 따라 요구되는 높은 평탄도를 충족시키기 위해 추가되는 공정이다. 웨이퍼의 평탄도는 웨이퍼의 두께 최고치와 최소치 사이의 차를 나타내는 TTV(Total Thickness Variation)와 국소 두께 차이를 나타내는 LTV(Local Thickness variation)인 SBIR(Site Backside Ideal Range)로 정의될 수 있다. 반도체 장치의 선폭이 미세화되어 감에 따라 기존의 래핑 공정과 폴리싱 공정만으로는 TTV와 SRIB에 대한 요구를 충족시키기 힘들다. 따라서, 고품질 웨이퍼의 개발이 어렵기 때문에 웨이퍼의 평탄도를 충족시킬 수 있는 연삭(S230) 공정이 추가적으로 이루어질 수 있다.
구체적으로 도 5a를 참조하면, 단계(S230)에서 사용되는 연삭 장치는 웨이퍼(345)가 흡착되는 척 테이블(335) 및 연삭 투스(grinding tooth)(415)가 부착된 연삭 휠(412)과 연삭 휠(412)을 회전 시키는 연삭 스핀(405)을 포함한다.
웨이퍼(345)가 척 테이블(335)에 로딩되면, 척 테이블은 진공압을 이용하여 로딩된 웨이퍼(345)를 흡착할 수 있다. 척 테이블은 흡착된 웨이퍼(345)를 일정 속도로 회전시킬 수 있다. 그리고 척 테이블(335)의 상부에, 연삭 투스(415)들이 회전하면서 하강할 수 있다. 연삭 투스(415)들은 소정 간격으로 이격되도록 연삭 휠(412)에 부착될 수 있다. 연삭 투스(415)들이 웨이퍼(345)와 접촉하고, 웨이퍼(345)의 베이스 기판(320)에 대한 연삭(S230)이 시작된다.
연삭 투스(415)의 재질은 다이아몬드일 수 있으나 이에 제한되지 않는다. 연삭 투스(415)는 일정 간격으로 접착제에 의해 연삭 휠(412)에 접착될 수 있다. 연삭 투스(415)는 연삭 휠(412)로부터 돌출 형성될 수 있다. 연삭 스핀(405) 고속으로 회전할 수 있다. 따라서 연삭 투스(415)들이 웨이퍼(345)의 베이스 기판(320) 표면에서 회전할 수 있다. 결국, 연삭 투스(415)들이 척 테이블(335) 상의 웨이퍼(345)의 베이스 기판(320)을 연삭할 수 있다.
도 4 내지 도 5b를 참조하면, 단계(S230)에서 사용되는 연삭 장치를 상부에서 바라볼 수 있다. 시계 방향으로 고속 회전하는 척 테이블(335) 상의 웨이퍼(345)에 연삭 휠(412)을 시계 방향으로 회전 시키면서 하강시킬 수 있다. 따라서, 연삭 휠(412)의 연삭 투스(415)들이 웨이퍼(345)의 베이스 기판(320)을 지정한 두께까지 연삭할 수 있다. 척 테이블(335) 상의 웨이퍼(345)와 연삭 휠(412)의 회전 방향은 이에 제한되지 않는다.
단계(S230)은 결과적으로 웨이퍼(345)의 이면에 크랙들을 남길 수 있다. 이러한 크랙들은 제품의 신뢰성 실험 과정에서, EMC(Epoxy Molding Compound) 또는 PCB(Printed Circuit Board)와 반도체 칩 영역(예를 들어, 제1 반도체 칩 영역(350) 및 제2 반도체 칩 영역(355))과의 열팽창 계수 차이로 인한 균열의 결정적인 원인으로 작용할 수 있다. 또한, 웨이퍼(345)는 압축 응력에는 강하지만 인장 응력에는 약할 수 있다. 단계(S230)으로 인한 크랙이 존재하는 웨이퍼(345) 이면에 익스팬딩으로 인한 인장 응력이 발생할 경우 웨이퍼(345)의 파괴강도는 현저하게 저하될 수 있다.
웨이퍼(345)에 발생되는 크랙은 웨이퍼(345)의 중심으로부터 나선형 문양으로 형성될 수 있다. 이때 웨이퍼(345)를 개별 반도체 칩 영역(예를 들어, 제1 반도체 칩 영역(350) 및 제2 반도체 칩 영역(355))으로 다이싱 하기 위해 익스팬딩을 수행할 때, 웨이퍼(345)에 존재하는 크랙 방향에 따라서 응력 집중의 정도가 크게 달라질 수 있다.
따라서, 단계(S230)을 통해 발생하는 크랙이 웨이퍼(345)에 미치는 영향을 줄이기 위해 후술하는 스트레스 완화 막을 형성하는 공정(S250)이 필요하다.
다시 도 3을 참조하면, 단계(S230) 후에 스트레스 완화 막을 웨이퍼에 형성할 수 있다(S240). 스트레스 완화 막은 웨이퍼와 PECVD(Plasma Enhanced Chemical Vapor Deposition)로 증착될 수 있으나, 이에 제한되는 것은 아니다. 스트레스 완화 막과 웨이퍼가 분자 결합을 통해 증착될 수 있는 증착 공정이면 가능하다.
구체적으로 도 6을 참조하면, 단계(S240)을 수행하는 장치는 플라즈마 챔버(530), 가스 주입구(540), 및 가스 배출구(550)를 포함한다. 가스 주입구(540)를 통해 증착시킬 스트레스 완화 막(360) 기체를 주입할 수 있다. 플라즈마 챔버 내 높은 전압을 걸어주어 스트레스 완화 막(360) 기체를 플라즈마 상태로 바꾸어 줄 수 있다. 플라즈마 상태로 이온화된 기체들은 서로 화학 반응을 할 수 있다. 플라즈마 상태로 이온화된 기체들은 웨이퍼(345)의 베이스 기판(320) 일면 상에 안정된 연속적인 그물 구조를 형성할 수 있다. 또한 안정된 연속적인 그물 구조는 웨이퍼(345)의 베이스 기판(320) 일면에 고르게 쌓일 수 있다. 나머지 이온들은 가스 배출구(550)를 통해 배출될 수 있다.
PECVD는 원료 기체를 해리하는 데 필요한 에너지를 열에너지가 아닌 전압으로부터 얻을 수 있다. 따라서, 넓은 면적에 저렴한 비용으로 낮은 온도에서 증착이 가능하다. 낮은 온도에서 증착을 통해, 고온 공정시 웨이퍼(345) 상의 알루미늄 도선이나 유리 기판이 녹는 단점을 보완할 수 있다. 따라서 디스플레이 장치, 태양 전지 제조 공정에 사용될 수 있다. 또한 증착 속도가 빠른 장점을 갖는다.
연삭(S230)으로 웨이퍼(345)의 실리콘 사이의 결합이 끊어져 댕글링 본드(dangling bond)가 형성될 수 있다. 실리콘 완화 막(360)의 증착 온도가 400℃ 이상이 되면 수소 원자들끼리 반응하여 H2의 형태로 빠져 나갈 수 있다. 따라서, 스트레스 완화 막(360)이 댕글링 본드와 분자 결합을 하기위해서는 낮은 증착 온도가 필요하다. 낮은 온도에서 증착이 가능한 단계(S240)를 통해 스트레스 완화 막(360)이 웨이퍼(345)의 댕글링 본드와 분자 결합을 할 수 있다. 따라서, 스트레스 완화 막(360)과 웨이퍼(345)의 댕글링 본드 사이의 분자 결합을 통해 강한 결합력을 가질 수 있다.
다시 도 3을 참조하면, 스트레스 완화 막을 형성(S240)한 웨이퍼를 익스팬딩 공정을 통해 웨이퍼의 반도체 칩 영역을 분리할 수 있다(S250).
구체적으로 도 7을 참조하면, 절단 패턴(380)을 기준으로 분할된 웨이퍼(345)를 신장력을 이용하여 확장 시킴으로써, 웨이퍼(345)상의 반도체 칩 영역들이 정확하게 분리되도록 균일한 힘을 가해 확장 시킬 수 있다.
도 8은 도 3의 공정에 따른 웨이퍼의 단면을 나타내는 순서도이다.
도 3 및 도 8을 참조하면, 단계(S200)에서, 연삭 되기 전의 제1 웨이퍼(700)에 IC 패터닝(725)을 수행한다.
단계(S212)에서, 제1 웨이퍼(700)의 IC 패터닝(725) 상에 필름(730)을 형성할 수 있다. IC 패터닝(725)과 필름(730)은 소자 영역(745)에 포함될 수 있다. 필름(730)은 제1 웨이퍼(700)의 베이스 기판(720)을 연삭할 때 IC 패터닝(725)을 보호해 줄 수 있다.
단계(S220)에서, 제1 웨이퍼(700)의 베이스 기판(720) 내에 절단 패턴(780)을 형성할 수 있다. 절단 패턴(780)은 도 4에서 설명한 레이저를 통해 형성할 수 있으나 이에 제한되지 않는다.
절단 패턴(780)을 형성하는 또다른 예로(도시되지 않음), 절단 패턴에 트렌치를 형성하고, 트렌치가 형성된 웨이퍼의 표면에 액체를 도포하여 트렌치 내부로 액체를 주입할 수 있다. 액체가 트렌치에 주입된 후 웨이퍼를 냉각할 수 있다. 트렌치에 주입된 액체가 냉각에 의해 부피가 팽창하여 웨이퍼가 분리될 수 있다.
액체를 도포할 때, 트렌치 내부의 젖음성을 향상시키는 표면 처리 단계를 더 포함할 수 있으며, 표면 처리 단계는 플라즈마 표면 처리 공정을 통해 이루어질 수 있다. 트렌치는 비등방성 식각 공정을 이용할 수 있다. 액체 도포는 스프레이 도포법 또는 스핑 코팅법으로 이루어질 수 있고, 액체는 물일 수 있으며 이에 제한되지 않는다.
액체를 냉각할 때 발생하는 팽창력을 이용해 반도체 칩 영역을 분리함으로써, 공정의 신뢰성을 유지하면서 미세한 다이싱 공정이 가능하다. 또한 부분적으로 절단하지 않고, 반도체 웨이퍼 전체를 동시에 절단하여 배치 공정으로 구성할 수 있어 다이싱 공정의 공정 수율을 개선할 수 있다.
단계(S230)에서, 제1 웨이퍼(700)의 베이스 기판(720)의 일부를 연삭하여 제2 웨이퍼(710)를 형성한다.
다시 도 5a를 참조하면, 연삭 투스(415)가 부착된 연삭 휠(412)이 회전하면서 제1 웨이퍼(700)의 베이스 기판(720)의 일부를 연삭할 수 있다. 연삭으로 인해 도 1에서 설명한 바와 같이 크랙(122)이 생기는 것 외에도 연삭 휠(412)과 제1 웨이퍼(700)에는 회전에 의한 고열이 발생하여 연삭 휠(412)이 축적됨으로써 제1 웨이퍼의 버닝등의 문제가 발생할 수 있다.
또한, 연삭 시 발생한 연삭 가공물이 연삭 투스(415)의 가공 표면에 존재하는 미세홀에 부착될 수 있다. 가공물에의해 연삭 투스(415)의 연마력을 떨어뜨리는 눈막힘 현상이 발생할 수 있다. 결과적으로 제1 웨이퍼(700)의 두께를 목표 두께로 연마하기 위한 연마 시간이 길어지게 될 수 있다. 이는 웨이퍼 제조 수율을 떨어뜨릴 수 있다. 또한, 웨이퍼의 평탄도 및 나노 품질을 악화 시키는 원인이 될 수 있다.
따라서, 단계(S240)에서, 스트레스 완화 막(790)을 연삭 후의 제2 웨이퍼(710)의 베이스 기판(720)에 형성시킬 수 있다. 스트레스 완화 막(790)을 통해 손상된 제2 웨이퍼(710)가 받을 스트레스들을 완화시킬 수 있다.
미세화 되는 반도체 칩 사이즈에 따른, 10um 이상 60um 이하의 두께를 갖는 제2 웨이퍼(710)에 대해 10nm 이상 500nm 이하의 두께를 갖는 스트레스 완화 막(790)을 통해 익스팬딩에 따른 스트레스로부터의 제2 웨이퍼(710)의 손상을 막을 수 있다. 지나치게 두꺼운 스트레스 완화 막(790)은 분자 사이의 빈 공간이 증가하여 결합력이 더욱 약해질 수 있다.
단계(S250)에서, 익스팬딩 공정을 통해 절단 패턴(780)을 따라 반도체 칩 영역을 분리하는 다이싱을 수행할 수 있다. 이 과정에서 도 2a에 설명한 바와 같이, 연삭(S230)으로 형성된 제2 웨이퍼(710) 내에 크랙이 형성될 수 있다. 하지만, 익스팬딩에 의해 받는 스트레스 영향이 스트레스 완화 막(790)에 의해 줄어들게 될 수 있다. 따라서, 미세화된 반도체 칩 영역을 나눈 절단 패턴(780)에 따라 정확한 다이싱이 가능하게 된다.
도 9는 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하는 순서도이다.
도 9를 참조하면, 웨이퍼의 제1 면 상에 IC 패터닝을 수행한다(S300).
단계(S300) 후에 웨이퍼에 필름 코팅을 수행한다(S312). 구체적인 설명은 도 3의 단계(S212)와 같으므로 생략한다.
단계(S312) 후에 반도체 칩 영역을 분리하기 위한 절단 패턴을 형성한다(S320). 구체적인 설명은 도 3의 단계(S220)과 같으므로 생략한다.
단계(S320) 후에 러프 연삭(Rough grinding)(S330) 및 파인 연삭(Fine grinding)(S340)을 수행한다.
구체적으로 도 5a를 참조하면, 연삭 휠(412)을 이용하여 반도체 웨이퍼(345)의 베이스 기판(320)을 상당량 연삭할 수 있다(S330). 그 후 미세 스크레치 정도를 연삭(S340)하는 2중 연삭 공정을 수행할 수 있다. 2중 연삭 공정을 통해, 도 3의 단계(S230)에 따른 한 번의 연삭 과정에 비해 더 정교한 두께로 연삭할 수 있다.
단계(S340) 후에 스트레스 완화 막을 형성한다(S350). 구체적인 설명은 도 3의 단계(S240)과 같으므로 생략한다.
단계(S350) 후에 익스팬딩 공정을 수행한다(S360). 구체적인 설명은 도 3의 단계(S250)과 같으므로 생략한다.
도 10은 도 9의 공정에 따른 웨이퍼의 단면을 나타내는 순서도이다.
도 9 및 도 10을 참조하면, 도 10의 단계(S300) 내지 단계(S320) 및 단계(S350) 내지 단계(S360)는 도 8의 단계(S200) 내지 단계(S250)와 같으므로 설명을 생략한다.
제1 웨이퍼(900)에 대해 러프 연삭(S330) 및 파인 연삭(S340)을 수행하여 제2 웨이퍼(910)를 만들 수 있다. 제1 웨이퍼는 소자 영역(945)(IC 패턴(925) 및 필름(930)을 포함할 수 있다.) 및 절단 패턴(980)을 포함할 수 있다. 도 5a의 연삭 휠(412)을 이용하여 제1 웨이퍼(900)의 베이스 기판(920)을 상당량 연삭할 수 있다(S330). 이 후, 미세 스크레치 정도를 연삭(S340)하는 2중 연삭 공정을 통해 도 3의 단계(S230)에 따른 한 번의 연삭 과정에 비해 더 정교한 두께로 연삭할 수 있다. 제2 웨이퍼(910)는 스트레스 완화 막(935)을 포함할 수 있다.
도 11은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하는 순서도이다.
도 11을 참조하면, 도 11의 단계(S400) 내지 단계(S440) 및 단계(S460) 내지 단계(S470)는 도 9의 단계(S300) 내지 단계(S360)와 같으므로 설명을 생략한다.
단계(S440) 후에 웨이퍼를 연마한다(S450).
반도체 소자의 고밀도화, 미세화 및 배선 구조의 다층화에 의하여 단차가 증가할 수 있다. 단차를 평탄화하기 위해 SOG(Spin on Glass), ETCH BACK, REFLOW 등의 여러 평탄화 방법이 개발되었다. 개발된 방법들은 웨이퍼의 평탄화 공정에 적용되고 있다. 이러한 웨이퍼의 평탄화 공정에는 기계적인 연마 방식과 화학적인 연마 방식이 있다. 기계적인 연마 방식은 가공 변질층이 형성되어 반도체칩 상의 결점이 된다. 화학적인 연마 방식은 가공 변질층이 생성되지 않지만 평탄화된 형상 즉, 형상 정밀도를 얻을 수 없다. 따라서, 이러한 기계적인 연마 방식과 화학적인 연마 방식을 접목시켜 웨이퍼를 연마하기 위한 평탄화 공정이 요구된다. 그 결과, CMP(Chemical Mechanical Polishing) 기술이 개발되었다.
CMP 공정은 폴리싱 패드가 부착된 연마 테이블을 회전 운동시킬 수 있다. 폴리싱 헤드는 회전 운동과 요동 운동을 동시에 행하며 일정 압력으로 가압을 할 수 있다. 웨이퍼는 표면 장력이나 진공에 의해 폴리싱 헤드부에 장착될 수 있다. 폴리싱 헤드의 자체 하중과 인가되는 가압력에 의해 웨이퍼 표면과 폴리싱패드가 접촉될 수 있다. 접촉면 사이의 미세한 틈 사이로 가공액인 슬러리(Slurry)가 유동할 수 있다. 슬러리 내부에 있는 연마 입자와 패드의 표면 돌기들에 의해 기계적인 제거 작용이 이루어질 수 있다. 또한, 슬러리 내의 화학 성분에 의해 화학적인 제거 작용이 이루어질 수 있다. CMP에 의한 연마 공정을 수행할 때 폴리싱 패드의 불규칙적인 마모가 발생하게 될 수 있다. 따라서, 연마를 수행하는 중이나 연마를 수행하고 난 다음 폴리싱 패드의 컨디셔닝을 수행할 수 있다. 단계(S450)의 연마 공정은 CMP에 제한되지 않는다.
도 12는 도 11의 공정에 따른 웨이퍼의 단면을 나타내는 순서도이다.
도 11 및 도 12를 참조하면, 도 12의 단계(S400) 내지 단계(S440) 및 단계(S460) 내지 단계(S470)는 도 10의 단계(S300) 내지 단계(S360)와 같으므로 설명을 생략한다.
러프 연삭(S430)을 통해 제1 웨이퍼(1000)를 제2 웨이퍼(1010)로 만들 수 있다. 제1 웨이퍼는 소자 영역(1045)(IC 패턴(1025) 및 필름(1030)을 포함할 수 있다.) 및 절단 패턴(1080)을 포함할 수 있다. 파인 연삭(S440) 후에 제2 웨이퍼(1010)의 베이스 기판(1020)의 일부를 연마한다(S450). 제2 웨이퍼(1010)의 일면과 연마 패드(도시되지 않음) 사이에 슬러리를 공급할 수 있다. 제2 웨이퍼(1010)와 연마 패드를 접촉시킨 상태에서 상대 회전시켜 연마시킬 수 있다. 단계(S440)의 연마 공정은 이에 제한되지 않는다. 제2 웨이퍼(1010)는 스트레스 완화 막(1035)을 포함할 수 있다.
도 13은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하는 순서도이다. 도 14는 스트레스 완화 막을 플라즈마를 이용하여 코팅하는 방법을 설명하는 도면이다.
도 13을 참조하면, 단계(S500) 내지 단계(S540) 및 단계(S570)는 도 3의 단계(S200) 내지 단계(S250)와 같으므로 설명을 생략한다.
단계(540) 후에 스트레스 완화 막을 플라즈마 코팅한다(S550).
구체적으로, 도 14를 참조하면, 제2 웨이퍼(1145)의 베이스 기판(1120)의 일면에 형성된 스트레스 완화 막(1160)에 플라즈마 노즐(1110)이 이동하며 플라즈마 빔을 투여할 수 있다. 제2 웨이퍼(1145)는 소자 영역(1140)(IC 패턴(1125) 및 필름(1130)을 포함할 수 있다.) 및 베이스 기판(1120)을 포함할 수 있다. 베이스 기판(1120)은 절단 패턴(1180)을 포함할 수 있다. 플라즈마 코팅은 대기압 방식의 플라즈마를 포함하나 이에 제한되지 않는다.
플라즈마를 이용한 코팅은 비교적 간단한 플라즈마 노즐(1110) 장비를 사용할 수 있다. 방전에 의해 플라즈마를 발생시켜 화학적 및 물리적으로 스트레스 완화 막(1160) 표면의 젖음성을 향상시킬 수 있다. 또한 스트레스 완화 막(1160)의 접촉각을 낮추어 줄 수 있다. 따라서, 스트레스 완화 막(1160)의 표면 에너지가 증가하며 접착력의 증가로 이루어질 수 있다. 이는 후술할 서포팅 막과의 용이한 결합을 가능하게 할 수 있다.
대기압 방식의 플라즈마의 경우 진공식에 비해 간단한 플라즈마 노즐(1110)을 사용하여도 전처리가 가능하다. 또한, 대기압 상태에서 높은 전압을 이용한 방전이 이루어져 초기 설비 비용을 절감할 수 있다. 더욱이, 연속적인 전처리가 가능하다. 따라서, 현재 IT 및 전자 산업 등의 고부가가치 산업에 치중되어 있는 플라즈마 전처리 방식을 스트레스 완화 막(1160)과 같은 고분자 소재에 적용할 수 있다.
다시 도 13을 참조하면, 단계(S550) 후에 플라즈마 코팅 된 스트레스 완화 막 상에 칩과 칩사이를 접촉시켜 주는 서포팅 막을 형성한다(S560). 서포팅 막은 플라즈마 코팅(S550) 때문에 접착력이 증가한 스트레스 완화 막과의 접착이 용이할 수 있다..
기존 범용 패키지에 적용해 오던 칩과 칩사이의 접착제는 에폭시/페이스트 상으로 이루어진 액상형 접착제다. 이들은 개별 칩들을 기판이나 리드 프레임에 접착시 디스펜싱 접착제 도포 방식을 이용하였다. 칩 접착 공정을 위해 별도로 추가되는 디스펜싱 공정에 의해 상당한 공정 비용이 필요할 수 있다. 특히, 디스펜싱 방식의 물리적 한계와 정밀성 부족으로 인해 접착제의 도포량과 두께를 제어하기 어렵다. 또한, 칩과 칩사이의 접착 후에도 접착제의 도포 균일성을 유지하기 힘들다.
칩의 적층 기술은 반도체 패키지의 효용과 성능을 좌우하는 핵심기술이다. 적층된 칩 사이의 계면 접착력이 약하면 패키지의 치수 안정성이 떨어질 수 있다. 또한, 외부의 수분 혹은 열과 같은 응력에 의해 패키지가 쉽게 변형될 수 있다. 전기적 연결 부위인 와이어에 손상이 가해질 수 있다. 또는 회로가 입혀진 칩의 전면에 손상이 가해져 패키지의 신뢰성이 크게 저하될 수 있다. 따라서, 기존에 서포팅 막으로 사용된 액상 도포 방식의 페이스트를 대체할 필요성이 있다. 이러한 요구에 맞춰 적층된 칩 계면을 충실히 접착할 수 있는 층간 접착제로서 DAF(Die Attach Film)를 서포팅 막으로 사용할 수 있으나 이에 제한되지 않는다.
접착성이 우수하게 설계된 DAF를 통한 칩 접착 공정은 웨이퍼 가공 단계에서 웨이퍼 이면에 부착될 수 있다. 그 후, 웨이퍼 다이싱 공정을 거쳐 바로 칩 접착 공정으로 이어져 칩과 기판 혹은 리드 프레임에 직접 부착될 수 있다.
웨이퍼 다이싱 단계에서부터 접착 공정이 이루어지기 때문에 기존의 페이스트와 같은 별도의 독립된 접착 공정이 필요 없다. 또한, 고상형 필름 형상을 통해 DAF의 균일한 두께 및 위치를 확보할 수 있다. 따라서, DAF를 통해 대폭적인 공정 단일화를 구현할 수 있다. 또한, DAF를 통해 패키징 생산성 및 수율 향상을 얻을 수 있다.
도 15는 도 13의 공정에 따른 웨이퍼의 단면을 나타내는 순서도이다.
도 13 및 도 15를 참조하면, 단계(S500) 내지 단계(S540) 및 단계(S570)는 도 8의 단계(S200) 내지 단계(S250)와 같으므로 설명을 생략한다.
제1 웨이퍼(1200)를 연삭(S530)하여 제2 웨이퍼(1210)를 형성할 수 있다. 제1 웨이퍼(1200)는 소자 영역(1245)(IC 패턴(1225) 및 필름(1230)을 포함할 수 있다.) 및 필름 패턴(1280)을 포함할 수 있다. 단계(S540) 후에 제2 웨이퍼(1210)의 베이스 기판(1220)의 일면에 형성된 스트레스 완화 막(1290)을 플라즈마를 이용하여 코팅한다(S550). 제2 웨이퍼(1210)는 스트레스 완화 막(1290)을 포함할 수 있다.
단계(S550) 후에 칩과 칩사이의 접착을 위한 서포팅 막(1260)을 코팅된 스트레스 완화 막(1290) 상에 형성한다. 서포팅 막(1260)은 DAF를 포함하나 이에 제한되지 않는다. 플라즈마 코팅(S550)으로 서포팅 막(1260)은 스트레스 완화 막(1290)과 용이하게 결합 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 345: 웨이퍼
122, 202: 크랙
204, 380, 780, 980, 1080, 1180, 1280: 절단 패턴
206, 360, 790, 935, 1035, 1290: 스트레스 완화 막

Claims (10)

  1. 서로 대향되는 제1 면 및 제2 면을 포함하는 베이스 기판과, 상기 베이스 기판의 제1 면 상의 소자 영역을 포함하는 제1 웨이퍼를 제공하되,
    상기 소자 영역은 상기 베이스 기판의 제1 면 상에 배치되고, 상기 제1 웨이퍼는 서로 인접하는 제1 반도체 칩 영역 및 제2 반도체 칩 영역을 포함하고,
    상기 제1 반도체 칩 영역 및 상기 제2 반도체 칩 영역 사이의 상기 베이스 기판 내에서 절단 패턴을 형성하고,
    상기 절단 패턴을 형성한 후, 상기 베이스 기판의 일부를 연삭(grinding)하여 제2 웨이퍼를 제공하고,
    연삭된 상기 베이스 기판의 제2 면 상에, 화학 기상 증착을 통해 스트레스 완화 막을 형성하고,
    상기 제2 웨이퍼를 익스팬딩(expanding)하여, 상기 제1 반도체 칩 영역과 상기 제2 반도체 칩 영역을 분리하고,
    상기 스트레스 완화 막이 연삭된 상기 베이스 기판의 제2 면 상에 형성된 후,
    플라즈마 공정을 이용하여 상기 스트레스 완화 막을 후처리하는 것을 포함하는 반도체 장치 제조 방법.
  2. 삭제
  3. 삭제
  4. 서로 대향되는 제1 면 및 제2 면을 포함하는 베이스 기판과, 상기 베이스 기판의 제1 면 상의 소자 영역을 포함하는 제1 웨이퍼를 제공하되, 상기 소자 영역은 상기 베이스 기판의 제1 면 상에 배치되고,
    상기 베이스 기판의 일부를 연삭(grinding)하여 제2 웨이퍼를 제공하고,
    연삭된 상기 베이스 기판의 제2 면 상에, 스트레스 완화 막을 형성하고,
    플라즈마 공정을 이용하여, 상기 스트레스 완화 막을 후처리하고,
    상기 후처리된 스트레스 완화 막 상에, 서포팅 막을 형성하고,
    상기 제2 웨이퍼를 익스팬딩(expanding)하여, 상기 제2 웨이퍼를 다이싱하는 것을 포함하는 반도체 장치 제조 방법.
  5. 제 4항에 있어서,
    상기 제1 웨이퍼는 서로 인접하는 제1 반도체 칩 영역 및 제2 반도체 칩 영역을 포함하되,
    상기 제1 반도체 칩 영역 및 상기 제2 반도체 칩 영역 사이의 상기 베이스 기판 내에서 절단 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  6. 제 4항에 있어서,
    상기 베이스 기판의 일부를 연삭하는 것은,
    상기 베이스 기판의 일부를 러프 연삭한 후 파인 연삭하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제 6항에 있어서,
    상기 베이스 기판의 일부를 파인 연삭한 후,
    상기 베이스 기판의 일부를 연마하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제 4항에 있어서,
    상기 스트레스 완화 막은 고분자 물질을 포함하는 반도체 장치 제조 방법.
  9. 제 4항에 있어서,
    상기 스트레스 완화 막은,
    60um 이하의 두께를 갖는 제2 웨이퍼에 대해, 500nm 이하의 두께를 갖는 반도체 장치 제조 방법.
  10. 서로 대향되는 제1 면 및 제2 면을 포함하는 베이스 기판과, 상기 베이스 기판의 제1 면 상의 소자 영역을 포함하는 제1 웨이퍼를 제공하되, 상기 소자 영역은 상기 베이스 기판의 제1 면 상에 배치되고, 상기 제1 웨이퍼는 서로 인접하는 제1 반도체 칩 영역 및 제2 반도체 칩 영역을 포함하고,
    상기 소자 영역 상에, 제1 서포팅 막을 형성하고,
    상기 베이스 기판의 제2 면으로부터 입사되는 레이저를 이용하여, 상기 제1 반도체 칩 영역 및 상기 제2 반도체 칩 영역 사이의 상기 베이스 기판 내에서 절단 패턴을 형성하고,
    상기 절단 패턴을 형성한 후, 상기 베이스 기판의 일부를 연삭(grinding)하여 제2 웨이퍼를 제공하고,
    연삭된 상기 베이스 기판의 제2 면 상에, 스트레스 완화 막을 형성하고,
    플라즈마 공정을 이용하여, 상기 스트레스 완화 막을 후처리하고,
    상기 후처리된 스트레스 완화 막 상에, 제2 서포팅 막을 형성하고,
    상기 제2 웨이퍼를 익스팬딩(expanding)하여, 상기 제1 반도체 칩 영역 및 상기 제2 반도체 칩 영역을 분리하는 것을 포함하는 반도체 장치 제조 방법.



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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037030A (ja) * 2001-07-24 2003-02-07 Toshiba Corp 半導体装置
JP2005210038A (ja) 2003-12-26 2005-08-04 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2006294855A (ja) 2005-04-11 2006-10-26 Matsushita Electric Ind Co Ltd 半導体ウエハのバックグラインディング加工方法と装置
US20070141752A1 (en) 2005-12-15 2007-06-21 Yoshiyuki Abe Manufacturing method of semiconductor integrated circuit device
JP2009141023A (ja) 2007-12-04 2009-06-25 Furukawa Electric Co Ltd:The ウエハ加工用テープ
US20100151678A1 (en) 2008-12-15 2010-06-17 Mark Dydyk Wafer Backside Grinding with Stress Relief
US20130069086A1 (en) * 2010-02-24 2013-03-21 Osram Opto Semiconductors Gmbh Method for producing a plurality of optoelectronic semiconductor chips
JP2017054930A (ja) 2015-09-09 2017-03-16 株式会社東芝 半導体装置の製造方法
US20170213766A1 (en) 2016-01-27 2017-07-27 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
US20170221763A1 (en) 2016-02-01 2017-08-03 Disco Corporation Method of processing a substrate
US20180190552A1 (en) 2016-08-08 2018-07-05 Semiconductor Components Industries, Llc Semiconductor wafer and method of probe testing

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003147300A (ja) * 2001-11-12 2003-05-21 Lintec Corp ウエハ裏面研削時の表面保護シートおよび半導体チップの製造方法
US7169685B2 (en) * 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
KR20030079560A (ko) 2002-04-04 2003-10-10 이성민 Ｆｒｐ가 도포된 반도체 웨이퍼 및 그러한 웨이퍼를이용한 반도체 칩, 그리고 그들의 제조 방법
US7416962B2 (en) 2002-08-30 2008-08-26 Siltronic Corporation Method for processing a semiconductor wafer including back side grinding
US6940181B2 (en) * 2003-10-21 2005-09-06 Micron Technology, Inc. Thinned, strengthened semiconductor substrates and packages including same
JP4232605B2 (ja) * 2003-10-30 2009-03-04 住友電気工業株式会社 窒化物半導体基板の製造方法と窒化物半導体基板
JP4383274B2 (ja) * 2004-06-30 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体装置および半導体ウエハの製造方法
JP4275095B2 (ja) * 2005-04-14 2009-06-10 パナソニック株式会社 半導体チップの製造方法
JP5085014B2 (ja) * 2005-05-26 2012-11-28 株式会社ジャパンディスプレイイースト 半導体装置の製造方法及び半導体装置
JP4659660B2 (ja) * 2006-03-31 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR20080077442A (ko) 2007-02-20 2008-08-25 엘지디스플레이 주식회사 기판 리페어 시스템 및 그를 이용한 기판 리페어 방법
JP2008263084A (ja) * 2007-04-12 2008-10-30 Shin Etsu Chem Co Ltd 熱分解性窒化硼素複合基板の製造方法
US7892894B2 (en) * 2007-09-20 2011-02-22 Stats Chippac Ltd. Method of manufacturing integrated circuit package system with warp-free chip
JP5155030B2 (ja) * 2008-06-13 2013-02-27 株式会社ディスコ 光デバイスウエーハの分割方法
US20100314725A1 (en) * 2009-06-12 2010-12-16 Qualcomm Incorporated Stress Balance Layer on Semiconductor Wafer Backside
JP2011181822A (ja) * 2010-03-03 2011-09-15 Elpida Memory Inc 半導体装置の製造方法
KR20110100723A (ko) * 2010-03-05 2011-09-15 (주)서울아이이앤씨 반도체 장치 다이싱 방법
KR20110100883A (ko) 2010-03-05 2011-09-15 (주)서울아이이앤씨 마스크 패턴 형성 방법
KR101277999B1 (ko) 2011-10-13 2013-06-27 주식회사 네패스 반도체칩의 제조방법
KR20150085384A (ko) * 2014-01-15 2015-07-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR102495916B1 (ko) * 2015-08-13 2023-02-03 삼성전자 주식회사 반도체 패키지
JP6476418B2 (ja) * 2016-02-04 2019-03-06 パナソニックＩｐマネジメント株式会社 素子チップの製造方法および電子部品実装構造体の製造方法
JP2018026673A (ja) 2016-08-09 2018-02-15 株式会社ディスコ ウエーハの加工方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037030A (ja) * 2001-07-24 2003-02-07 Toshiba Corp 半導体装置
JP2005210038A (ja) 2003-12-26 2005-08-04 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2006294855A (ja) 2005-04-11 2006-10-26 Matsushita Electric Ind Co Ltd 半導体ウエハのバックグラインディング加工方法と装置
US20070141752A1 (en) 2005-12-15 2007-06-21 Yoshiyuki Abe Manufacturing method of semiconductor integrated circuit device
JP2007165706A (ja) 2005-12-15 2007-06-28 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2009141023A (ja) 2007-12-04 2009-06-25 Furukawa Electric Co Ltd:The ウエハ加工用テープ
US20100151678A1 (en) 2008-12-15 2010-06-17 Mark Dydyk Wafer Backside Grinding with Stress Relief
US20130069086A1 (en) * 2010-02-24 2013-03-21 Osram Opto Semiconductors Gmbh Method for producing a plurality of optoelectronic semiconductor chips
JP2017054930A (ja) 2015-09-09 2017-03-16 株式会社東芝 半導体装置の製造方法
US20170213766A1 (en) 2016-01-27 2017-07-27 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
US20170221763A1 (en) 2016-02-01 2017-08-03 Disco Corporation Method of processing a substrate
US20180190552A1 (en) 2016-08-08 2018-07-05 Semiconductor Components Industries, Llc Semiconductor wafer and method of probe testing

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