JP2003037030A

JP2003037030A - 半導体装置

Info

Publication number: JP2003037030A
Application number: JP2001223393A
Authority: JP
Inventors: Keiichi Sasaki; 圭一佐々木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-07-24
Filing date: 2001-07-24
Publication date: 2003-02-07

Abstract

(57)【要約】【課題】半導体チップに反りが発生することを抑制する
こと。【解決手段】シリコン基板１０と、シリコン基板１０
の第１の主面上に形成された半導体素子１２と、シリコ
ン基板１０の第１の主面上に形成された１層以上の層間
絶縁膜１５，１７，１９，２１と、シリコン基板１０の
第１の主面と反対側の第２の主面上に形成され、シリコ
ン基板１０の第１の主面側に加わる応力と逆向きの応力
をシリコン基板の第２の主面側に対して加える逆応力発
生層２５とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板が薄型
化された半導体装置に関する。

【０００２】

【従来の技術】近年、ＩＣカードへの搭載や、三次元積
層化のために、半導体チップの薄型化が進んでいる。チ
ップの薄型化に従って、ウェハ上に積層されている膜及
び裏面の研削時に発生する応力により、チップにそりが
発生することが問題となっている。

【０００３】そりが大きくなることにより、チップの吸
着や固定が困難になるなど、アッセンブリ工程におい
て、歩留まり低下の原因となっている。

【０００４】実装部材と半導体チップとを接合する際、
例えば金バンプを用いてフェースダウンで接合させるた
めには、接続の高さバラツキは数μｍ以下にしなければ
接続できず、不良となる。チップに反りが有る場合に
は、チップ面積が大きくなるのに従って、反りの問題が
多くなり、不良が増大する。

【０００５】従来、半導体チップの厚さが３００μｍ以
上で有れば、この反りが問題となることがなかった。し
かし、ウェハ表面の配線層が厚くなると共に、チップの
薄型化が進むに従って、薄型化される前に比べて薄型化
されたチップの剛性が弱くなり、素子面に形成された絶
縁層の応力によって、チップの反りが発生する。

【０００６】

【発明が解決しようとする課題】上述したように、半導
体基板の薄型化に伴い、半導体チップに反りが発生し、
半導体チップを実装する場合に不良が発生するという問
題があった。

【０００７】本発明の目的は、薄型化しても反りの発生
が抑えられ、不良の発生を抑制し得る半導体装置を提供
することにある。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するために以下のように構成されている。

【０００９】本発明に係わる半導体装置は、半導体基板
と、この半導体基板の第１の主面上に形成された半導体
素子と、前記半導体基板の第１の主面上に形成された１
層以上の層間絶縁膜と、前記半導体基板の第１の主面と
反対側の第２の主面上に形成され、前記半導体基板の第
１の主面側に加わる応力と逆向きの応力を半導体基板の
第２の主面側に対して加える逆応力発生層とを具備して
なることを特徴とする。

【００１０】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。

【００１１】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる半導体チップの概略構成を示す断面
図である。図１に示すように、薄型化されたシリコン基
板１０の素子分離絶縁膜１１によって囲まれた素子領域
に半導体素子１２が形成されている。なお、以下では、
半導体素子１２が形成された面を半導体チップの表面
（第１の主面）、半導体素子１２が形成された面と反対
側の面を半導体チップの裏面（第２の主面）と記す。

【００１２】シリコン基板１０上に半導体素子１２を覆
うように、メタル前層間絶縁膜１３が形成されている。
メタル前層間絶縁膜１３には、半導体素子１２に接続さ
れたコンタクトホールが形成されている。コンタクトホ
ール内にプラグ電極１４が形成されている。メタル前層
間絶縁膜１３上に第１層間絶縁膜１５及び第１配線層１
６が形成されている。第１層間絶縁膜１５及び第１配線
層１６上に第２層間絶縁膜１７が形成されている。第２
層間絶縁膜１７に第１ヴィアホール及び第１配線溝が形
成されている。第１ヴィアホール及び第１配線溝内に第
２ヴィア電極及び第２配線層１８が形成されている。第
２層間絶縁膜１７上に第３層間絶縁膜１９が形成されて
いる。第３層間絶縁膜１９には、第２ヴィアホール及び
第２配線溝が形成されている。第２ヴィアホール及び第
２配線溝内に、第３ヴィア電極及び第３配線層２０が形
成されている。第３層間絶縁膜１９上には、第ｎ層間絶
縁膜２１が形成されている。第ｎ層間絶縁膜２１には、
第ｎ−１ヴィアホールが形成されている。第ｎ−１ヴィ
アホール内には第ｎヴィア電極２２が形成されている。
第ｎ層間絶縁膜２１上には第ｎヴィア電極２２に接続す
るパッド電極２３が形成されている。第ｎ層間絶縁膜２
１上にパッド電極２３を覆うように、パッシベーション
層２４が形成されている。なお、第３層間絶縁膜１９と
第ｎ層間絶縁膜２１との間には０層以上の層間絶縁膜が
形成されている。第３層間絶縁膜１９と第ｎ層間絶縁膜
２１との間に形成されている層間絶縁膜にも配線層及び
ヴィア電極が形成されている。

【００１３】シリコン基板１０の裏面には、逆応力発生
層２５が形成されている。逆応力発生層２５は、シリコ
ン基板１０表面側上に形成された第１〜第ｎ層間絶縁膜
１５，１７，１９，２１で発生する応力の向きと逆向き
の応力を発生するように、その材料が選ばれる。

【００１４】絶縁膜（層間絶縁膜）は、ＣＶＤ法で形成
されるもの（ＣＶＤ系絶縁膜）と、有機溶媒に絶縁材を
溶かした液膜を形成した後に，熱処理して形成されるも
の（塗布系絶縁膜）との２種類に大別することができ
る。総じてＡｌ配線を用いた半導体装置ではＣＶＤ系絶
縁膜が用いられ、Ｃｕ配線を用いた半導体装置には塗布
系絶縁膜が用いられる。

【００１５】ＣＶＤ系絶縁膜は、圧縮応力を発生させ
る。ＣＶＤ膜が形成されている面を上にした場合には、
ウェハには上に凸のそりが発生する。また、塗布系絶縁
膜は、引っ張り応力を発生させる。従って、塗布膜が形
成されている面を上にした場合、ウェハには下に凸の反
りが発生する。

【００１６】従って、第１〜第ｎ層間絶縁膜１５，１
７，１９，２１が主として引っ張り応力を発生させる塗
布系絶縁膜で構成されている場合、シリコン基板１０表
面側には引っ張り応力が加わる。よって、第１〜第ｎ層
間絶縁膜１５，１７，１９，２１が主に塗布系絶縁膜で
構成されている場合、逆応力発生層２５としては圧縮応
力を発生させるＣＶＤ系絶縁膜を用いる。その結果、シ
リコン基板１０の表面側には引っ張り応力が加わり、シ
リコン基板１０の裏面側には圧縮応力が加わり、シリコ
ン基板１０に対してはそれぞれ逆の応力が加わることに
なるので、チップの反りの発生を抑制することができ
る。

【００１７】また、第１〜第ｎ層間絶縁膜１５，１７，
１９，２１が主として圧縮応力を発生させるＣＶＤ系絶
縁膜で構成されている場合、シリコン基板１０表面側に
は圧縮応力が加わる。よって、第１〜第ｎ層間絶縁膜１
５，１７，１９，２１が主にＣＶＤ系絶縁膜で構成され
ている場合、逆応力発生層２５としては引っ張り応力を
発生させる塗布系絶縁膜を用いる。その結果、シリコン
基板１０の表面側には圧縮応力が加わり、シリコン基板
１０の裏面側には引っ張り応力が加わる。対向する二つ
の面には逆方向の応力が加わっているので、シリコン基
板１０に加わる全体の応力は小さくなるので、半導体チ
ップに反りが発生することを抑制することができる。

【００１８】シリコン基板１０裏面側に形成される逆応
力発生層２５の膜厚は、シリコン基板１０表面側に加わ
る引っ張り応力又は圧縮応力に応じて決定される。即
ち、シリコン基板１０表面側に加わる引っ張り応力又は
圧縮応力とほぼ同じ大きさの圧縮応力又は引っ張り応力
がシリコン基板１０裏面側に加わるように逆応力発生層
２５の膜厚を決定することが好ましい。二つの応力の大
きさをほぼ等しくすることによって、半導体チップの反
りをほとんど０にすることができる。

【００１９】しかし、チップの反り量が、絶対量で２０
μｍ以下、望ましくは１０μｍ以下範囲内で有れば、実
装時の接合等に問題とならない。従って、チップの反り
量が、絶対量で２０μｍ以下、望ましくは１０μｍ以下
となるように、逆応力発生層２５の膜厚が設定されてい
ればよい。

【００２０】なお、チップの反りが実装時の接合に問題
となる条件はチップサイズに応じて変化する。先ず、チ
ップサイズが１ｃｍ□以下の場合に問題が発生する条件
を以下に示す。チップ表面の配線層が５層以下の場合に
はチップ厚６０μｍ以下で問題が発生する。また、配線
層が６層以上の場合にはチップ厚１２０μｍ以下で問題
が発生する。従って、１ｃｍ□以下のチップサイズの場
合、配線層数が５層以下，且つチップ厚が６０μｍ以
下、或いは配線層数が６層以上，且つチップ厚が１２０
μｍ以下の半導体チップに対して、本実施形態で説明し
たように、シリコン基板裏面側に逆応力発生層を形成す
ることが好ましい。

【００２１】次に、チップサイズが２ｃｍ□以下の場合
に問題が発生する条件を以下に示す。チップ表面の配線
層が５層以下の場合にはチップ厚１００μｍ以下で問題
が発生する。また、配線層が６層以上の場合にはチップ
厚２５０μｍ以下で問題が発生する。従って、２ｃｍ□
以下のチップサイズの場合、配線層数が５層以下，且つ
チップ厚が１００μｍ以下、或いは配線層数が６層以
上，且つチップ厚が２５０μｍ以下の半導体チップに対
して、本実施形態で説明したように、シリコン基板裏面
側に逆応力発生層を形成することが好ましい。

【００２２】以上説明したように、シリコン基板１０の
裏面側に、シリコン基板１０の表面側に加わる応力と逆
向きの応力を発生する逆応力発生層２５を形成すること
によって、二つの応力が打ち消しあうので、半導体チッ
プが反ることを抑制できる。

【００２３】なお、ウェハの薄型化は、通常研削によっ
て行われるため、薄型化後のウェハ裏面には研削痕が残
る。研削痕によっても応力が発生する。よって、研削痕
をウエットエッチング、ドライエッチング，ＣＭＰ等で
除去した後、反りを抑制する膜を形成することが望まし
い。

【００２４】（第２の実施形態）３次元ＬＳＩの一つと
して、半導体基板を貫通する導電プラグ（以下、スルー
プラグと記す）が形成された半導体チップがある。スル
ープラグを形成するために、半導体基板を薄型化する場
合がある。薄型化された半導体チップを積層する場合に
も、半導体チップの反りが問題となる。半導体チップが
多段に積層されると、各チップの反りによって発生する
高さバラツキが積層する毎に大きくなり、接続不良の原
因となる。

【００２５】そこで、スループラグを有する半導体チッ
プにも、第１の実施形態で説明した逆応力発生層を形成
することが好ましい。以下に、既に半導体素子及びスル
ープラグが形成されている半導体ウェハに対して、半導
体基板の研削による薄型化，逆応力発生層の形成，及び
ダイシング工程を行って、半導体チップを得るまでを説
明する。

【００２６】図２は、半導体素子が集積されたマルチチ
ップ用半導体チップが複数形成された半導体ウェハの概
略構成を図示している。また、図３（ａ）〜図６（ｈ）
は、マルチチップ用半導体チップのスループラグ周辺及
びダイシング領域を図示している。

【００２７】先ず、図２（ａ），図３（ａ）に示すよう
に、シリコン基板１０１のチップ領域に半導体素子１１
２が形成されると共に、スループラグ１１６が形成され
た半導体ウェハ１００を用意する。図２（ａ）及び図３
（ａ）において、１１１は素子分離絶縁膜、１１３は第
１の層間絶縁膜、１１４は第１のプラグ、１１５はシリ
コン酸化膜或いはシリコン窒化膜からなる側壁絶縁膜、
１１７は配線、１１８は第２の層間絶縁膜、１１９は第
２のプラグ、１２０は配線、１２１は第３の層間絶縁
膜、１２２は第３のプラグ、１２３はパッド、１２４は
保護膜、１３１はダイシング領域である。また、図２
（ａ）において、１４１は前述した半導体素子１１２等
が形成されたデバイス形成面である。なお、図２では、
半導体素子等の詳細な構成の図示を省略している。な
お、以下では、半導体素子１１２が形成された面を表面
（第１の主面）、半導体素子１１２が形成された面と反
対側の面を裏面（第２の主面）とする。

【００２８】次いで、図２（ｂ），図３（ｂ）に示すよ
うに、半導体ウェハ１００の表面側全面に、熱硬化性樹
脂１３２により固定基板１３３を接着して、半導体ウェ
ハ１００を固定基板１３３に固定する。

【００２９】半導体ウェハ１００を固定する固定基板１
３３について説明する。固定基板１３３としては、ガラ
ス基板や、Ｓｉウェハ、厚さ５μｍ〜８００μｍの金属
等を用いる。固定基板１３３としてＰＥＴ（ポリエチレ
ンテレフタレート）等の樹脂を用いた場合には、剛性を
増すために、厚さ１００μｍ以上の材料が望ましい。

【００３０】固定基板１３３の大きさとしては、半導体
素子１１２が形成された半導体ウェハ１００の径より１
〜１０ｍｍ程度大きいものが望ましい。半導体ウェハ１
００より大きすぎると、搬送を行うために専用の搬送装
置を導入しなければならず、製造コストの増大につなが
る。

【００３１】次に、上述した固定基板１３３と半導体ウ
ェハ１００との固定方法について説明する。半導体ウェ
ハ１００と固定基板１３３との固定には、半導体ウェハ
１００と固定基板１３３との間にシリコーン、アクリル
等の熱硬化性樹脂１３２を挟んだ後、１５０℃程度の温
度でアニールして熱硬化性樹脂１３２を硬化させて、半
導体ウェハ１００を固定基板１３３に固定させる。な
お、固定基板１３３としてガラスを用いた場合には、半
導体ウェハ１００とガラス基板との間に紫外光硬化性樹
脂を挟み込み、ガラス基板側から紫外光を照射すること
によって、紫外光硬化性樹脂を硬化させて接着すること
も可能である。

【００３２】次いで、図２（ｃ），図４（ｃ）に示すよ
うに、半導体ウェハ１００を固定基板１３３に固定した
状態で、シリコン基板１０１の裏面側を研削する。シリ
コン基板１０１の研削は、スループラグ１１６がシリコ
ン基板１０１の裏面側に露出しない状態で終了させる。
なお、望ましくは、スループラグ１１６からシリコン基
板１０１裏面までの厚みが１〜５μｍ程度であることが
望ましい。なお、プラグ露出を研削のみで行わないの
は、スループラグ１１６内部のメタル材料の裏面への汚
染と、プラグ周辺を保護している酸化膜等が破壊され、
スループラグ１１６とシリコン基板１０１とがショート
することとの二つの問題があるためである。この２点の
問題がない場合には裏面研削のみでプラグ露出を行って
も良いことは言うまでもない。

【００３３】次いで、図４（ｄ）に示すように、半導体
ウェハ１００を固定基板１３３に固定した状態で、ＲＩ
Ｅ，ＣＤＥ（Chemical Dry Etching），薬液処理等の手
法を用いて、裏面側のシリコン基板１０１を選択エッチ
ングし、スループラグ１１６の表面を覆う側壁絶縁膜１
１５を露出させる。このとき、側壁絶縁膜１１５がエッ
チングされない条件で行い、スループラグ１１６を露出
させないようにする。この選択エッチングで、シリコン
基板１０１裏面の研削時に形成された研削痕が除去され
る。研削痕が残存している状態で逆応力発生層を形成す
ると研削痕によって応力が発生するが、研削痕を除去す
ることによって裏面側で逆応力発生層以外から応力が発
生することがない。なお、ＣＭＰ法を用いて研削痕を除
去した後に、ＲＩＥ，ＣＤＥ，薬液等の手法を用いて、
裏面側のシリコン基板１０１を選択エッチングし、スル
ープラグ１１６の表面を覆う側壁絶縁膜１１５を露出さ
せても良い。

【００３４】次いで、図５（ｅ）に示すように、シリコ
ン基板１０１の裏面側に感光性ポリイミドを塗布した
後、露光現像を行い、側壁絶縁膜１１５が露出する開口
を有する感光性ポリイミド膜１３４を形成する。

【００３５】次いで、図２（ｆ），図５（ｆ）に示すよ
うに、感光性ポリイミド膜１３４をマスクに用いて、ス
ループラグ１１６上の側壁絶縁膜１１５をＲＩＥ，ＣＤ
Ｅ法を用いて除去し、スループラグ１１６を露出させ
る。その後、半導体ウェハ１００に１５０℃程度のキュ
ア処理を施し、感光性ポリイミド膜１３４を硬化させ
て、逆応力発生層１３５を形成する。通常用いられる熱
硬化性樹脂の耐熱温度は〜１５０℃で有るため、キュア
温度は１５０℃以下で有ることが好ましい。ただし、シ
リコーンは２００℃程度の耐熱性があるためキュア温度
を２００℃で行うことが可能である。このアニール温度
の設定の再は、樹脂の変質及び変形が生じないように適
宜温度が選択される。なお、熱硬化性樹脂１３２の耐熱
温度がキュア処理の温度より低い場合には、固定基板１
３３から剥離してキュア処理を行っても良い。

【００３６】次いで、図２（ｇ），図６（ｇ）に示すよ
うに、ＲＩＥやレーザ加工等を用いて半導体ウェハ１０
０のダイシングを行い、ダイシング領域１３１にチップ
領域を囲う溝１３６を形成する。そして、図２（ｈ），
図６（ｈ）に示すように、固定基板１３３からマルチチ
ップ用半導体チップ１４３を剥離する。

【００３７】そして、スループラグ１１６が形成された
マルチチップ用半導体チップ１４３を積層して３次元Ｌ
ＳＩを形成する。図７に３次元ＬＳＩの概要を示す。図
７において、１４４が半導体素子，配線層，及び層間絶
縁膜が形成されている層である。また、図７において、
１５０は下部基板、１４５はスループラグが形成されて
いない半導体チップ、１４６はハンダバンプである。

【００３８】図７に示すように、マルチチップ用半導体
チップ１４３の裏面側に層１４４で発生する応力と逆向
きの応力を発生する逆応力発生層１３５を形成すること
によって、マルチチップ用半導体チップ１４３が反るこ
とがない。従って、マルチチップ用半導体チップ１４３
を積層して３次元ＬＳＩを形成しても、接続不良が発生
することがない。

【００３９】なお、上述した製造方法を用いて、第１の
実施形態に示した半導体チップを形成することができ
る。即ち、スループラグ１１６を形成せずに、固定基板
１３３に接着した後、研削して薄型化した後、逆応力発
生層１３５を形成すればよい。よって、図７において、
スループラグが形成されていない半導体チップ１４５の
裏面側にも、半導体チップ１４３と同様に、逆応力発生
膜１３５を形成することができる。

【００４０】また、スループラグ１１６の形成位置をマ
ルチチップ用半導体チップ１４３の反りの影響が少な
い、マルチチップ用半導体チップ１４３の反りによって
ほぼ同じ高さになる位置に配列しても良い。例えば、マ
ルチチップ用半導体チップ１４３の端部に反りによって
段差が生じる場合には、スループラグ１１６をマルチチ
ップ用半導体チップ１４３の内側に配置しても良い。

【００４１】（第３の実施形態）ウェハ状態であって
も、直径２００ｍｍのウェハが５ｍｍ以上反ると問題と
なる。この場合、ウェハの搬送に用いるカセットに挿入
するときや、通常用いているホーク式の搬送系で搬送す
るときには、対応することができない。よって、特殊な
搬送系を用いなければならず、生産性が低下する問題が
発生する。

【００４２】上述した第１，第２の実施形態では、薄型
化した後に逆応力発生層を形成しなければならず、ウェ
ハの反りの問題に対して対応することができない。

【００４３】本実施形態では、ウェハ状態での反りを解
決し得る半導体装置について説明する。図８は、本発明
の第３の実施形態に係わる半導体装置の概略構成を示す
断面図である。図８において、図１と同一な部位には同
一符号を付し、その説明を省略する。

【００４４】図８に示すように、最上層に、その下層の
第１〜第ｎ層間絶縁膜１５，１７，１９，２１から発生
する応力と逆向きの応力を発生させる逆応力発生層３４
が形成されている。例えば、第１〜第ｎ層間絶縁膜１
５，１７，１９，２１が主としてＣＶＤ系絶縁膜で構成
されている場合には、逆応力発生層３４として塗布系絶
縁膜を用いる。また、例えば、下層の第１〜第ｎ層間絶
縁膜１５，１７，１９，２１が主として塗布系絶縁膜で
構成されている場合には、逆応力発生層３４としてＣＶ
Ｄ系絶縁膜を用いる。

【００４５】この逆応力発生層３４を、シリコン基板１
０の薄型化を行う前に形成しておくことによって、薄型
化しても半導体ウェハが反ることがなくなるので、薄型
後のウェハのハンドリングに特別な搬送装置を用いる必
要がなく、生産性が低下することがない。

【００４６】本実施形態によれば、下層の第１〜第ｎ層
間絶縁膜１５，１７，１９，２１から発生する応力と逆
向きの応力を発生させる逆応力発生層３４を半導体装置
の最上層に形成することによって、半導体ウェハ及び半
導体チップの反りを抑制することができる。

【００４７】なお、逆応力発生層３４は、必ずしも最上
層に形成する必要はなく、最上層から数えて２層目の第
ｎ層間絶縁膜２１として形成しても良い。

【００４８】なお、従来も表面保護のために、最上層に
主として塗布法で形成されたパッシベーション層が形成
されている。しかし、この場合、チップの反りを抑制す
ることが目的ではなかったために、ポリイミド膜の厚み
（発生する応力の大きさ）は考慮されていない。従っ
て、極端な場合には、半導体チップの反りはより大きく
なる場合があった。

【００４９】さらに、第３の実施形態において、シリコ
ン基板を薄型化した後にシリコン基板の裏面側に逆応力
発生層を形成できることは言うまでもない。この場合、
シリコン基板上の層間絶縁膜によりシリコン基板表面側
に加わる応力と、シリコン基板の薄型化後に裏面に形成
される逆応力発生層によりシリコン基板裏面側に加わる
応力との合力によって発生する半導体チップの反りを考
慮して、裏面側の逆応力発生層の形成後における半導体
チップの反りをも抑えられるように、シリコン基板の薄
型化の前に表面側に逆応力発生層を形成することが好ま
しい。その他、本発明は、その要旨を逸脱しない範囲
で、種々変形して実施することが可能である。

【００５０】

【発明の効果】以上説明したように本発明によれば、半
導体基板の第２の主面上に、半導体基板の第１の主面側
に加わる応力と逆向きの応力を半導体基板の第２の主面
側に加える逆応力発生層を形成することによって、半導
体基板に加わる応力が小さくなるので、半導体装置に反
りが発生することを抑制できる。

【図面の簡単な説明】

【図１】第１の実施形態に係わる半導体チップの概略構
成を示す断面図。

【図２】第２の実施形態に係わるマルチチップ用半導体
チップの製造方法を示す工程断面図。

【図３】第２の実施形態に係わるマルチチップ用半導体
チップの製造方法を示す工程断面図。

【図４】第２の実施形態に係わるマルチチップ用半導体
チップの製造方法を示す工程断面図。

【図５】第２の実施形態に係わるマルチチップ用半導体
チップの製造方法を示す工程断面図。

【図６】第２の実施形態に係わるマルチチップ用半導体
チップの製造方法を示す工程断面図。

【図７】第２の実施形態に係わる３次元ＬＳＩの概略構
成を示す図。

【図８】第３の実施形態に係わる半導体チップの概略構
成を示す図。

【符号の説明】

１０…シリコン基板１１…素子分離絶縁膜１２…半導体素子１３…メタル前層間絶縁膜１４…プラグ電極１５…第１層間絶縁膜１６…第１ヴィア電極及び第１配線層１７…第２層間絶縁膜１８…第２ヴィア電極及び第２配線層１９…第３層間絶縁膜２０…第２ヴィア電極及び第２配線層２１…第ｎ層間絶縁膜２２…第ｎヴィア電極２３…パッド電極２４…パッシベーション層２５…逆応力発生層

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板の第１の主面上に形成された半導体素子
と、前記半導体基板の第１の主面上に形成された１層以上の
層間絶縁膜と、前記半導体基板の第１の主面と反対側の第２の主面上に
形成され、該半導体基板の第１の主面側に加わる応力と
逆向きの応力を該半導体基板の第２の主面側に加える逆
応力発生層とを具備してなることを特徴とする半導体装
置。
【請求項２】１層以上の層間絶縁膜は、主としてＣＶＤ
法により形成された絶縁膜であり、前記逆応力発生層は塗布法により形成された絶縁膜であ
ることを特徴とする請求項１に記載の半導体装置。
【請求項３】１層以上の層間絶縁膜は、主として塗布法
により形成された絶縁膜であり、前記逆応力発生層はＣＶＤ法により形成された絶縁膜で
あることを特徴とする請求項１に記載の半導体装置。
【請求項４】前記半導体基板を貫通するプラグ電極が形
成されていることを特徴とする請求項１に記載の半導体
装置。