JP4683865B2 - 半導体基板の製造方法 - Google Patents

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Description

本発明は、半導体基板及びその製造方法に係り、特に、引っ張り応力を有する層間絶縁膜等の応力を有する絶縁膜が表面上に形成された半導体基板及びその製造方法に関する。
従来の多層配線構造を有する半導体基板の製造方法について図１４乃至図１６を用いて説明する。図１４乃至図１６は従来の多層配線構造を有する半導体基板の製造方法を示す工程断面図である。
まず、シリコンウェーハ２１０の表面及び裏面に、例えば熱酸化法により、シリコン酸化膜２１４ａ、２１４ｂをそれぞれ形成する。
次いで、シリコンウェーハ２１０の表面及び裏面に形成されたシリコン酸化膜２１４ａ、２１４ｂ上に、例えば縦型炉を用いた熱ＣＶＤ法により、シリコン窒化膜２１６ａ、２１６ｂをそれぞれ形成する（図１４（ａ））。
次いで、フォトリソグラフィにより、シリコンウェーハ２１０の表面上のシリコン窒化膜２１６ａ上に、素子分離膜の形成領域を露出し、他の領域を覆うフォトレジスト膜２２０を形成する（図１４（ｂ））。
次いで、フォトレジスト膜２２０をマスクとして、シリコン窒化膜２１６ａをエッチングする。これにより、シリコン窒化膜２１６ａに開口部２２２を形成する（図１４（ｃ））。
次いで、フォトレジスト膜２２０及びシリコン窒化膜２１６ａをマスクとして、シリコンウェーハ２１０の表面側からシリコン酸化膜２１４ａ及びシリコンウェーハ２１０をそれぞれエッチングする。これにより、シリコン酸化膜２１４ａに開口部２２４を形成するとともに、シリコンウェーハ２１０の表面に溝２２６を形成する。
シリコンウェーハ２１０の表面に溝２２６を形成した後、例えばアッシングにより、フォトレジスト膜２２０を除去する（図１５（ａ））。
次いで、シリコンウェーハ２１０の表面の全面に、例えばＣＶＤ法により、シリコン酸化膜２２８を形成する（図１５（ｂ））。
次いで、例えばＣＭＰ法により、シリコン窒化膜２１６ａの表面が露出するまでシリコン酸化膜２２８を研磨し、シリコン窒化膜２１６ａ上のシリコン酸化膜２２８を除去する。こうして、シリコンウェーハ２１０に形成された溝２２６、シリコン酸化膜２１４ａに形成された開口部２２４、及びシリコン窒化膜２１６ａに形成された開口部２２２にシリコン酸化膜２２８を埋め込む。これにより、シリコン酸化膜２２８よりなる素子分離膜が形成される（図１５（ｃ））。
次いで、ウェットエッチングにより、シリコンウェーハ２１０の表面上のシリコン窒化膜２１６ａを除去する。このとき、シリコンウェーハ２１０の裏面のシリコン窒化膜２１６ｂもエッチング除去される（図１６（ａ））。
次いで、ウェットエッチングにより、シリコンウェーハ２１０の表面に露出したシリコン酸化膜２１４ａを除去する。このとき、シリコンウェーハ２１０の裏面のシリコン酸化膜２１４ｂもエッチング除去される（図１６（ｂ））。
上述のようにして、素子分離膜２２８により素子領域が画定されたシリコンウェーハ２１０の表面上には、ＭＯＳトランジスタ等の半導体素子が形成される。
半導体素子が形成されたシリコンウェーハ２１０の表面上には、シングルダマシン法、デュアルダマシン法等を用いて層間絶縁膜に埋め込まれた配線層を適宜繰り返して形成することにより、複数の配線層を有する多層配線が形成される。
特開平 ９− ６４１６９号公報 特開平１０− ３２２３３号公報
上述のシリコンウェーハ等の半導体基板の表面上に多層配線を形成する際に、配線層が埋め込まれる層間絶縁膜が形成されると、層間絶縁膜が有する引っ張り応力によって半導体基板が裏面側に凸に反る場合がある。
また、近年、半導体装置に対する高集積化の要請に伴い、半導体基板上に形成される多層配線を構成する配線層の層数は増大している。また、半導体装置に対する高速化の要請に伴い、配線層等が埋め込まれる層間絶縁膜には、低誘電率（ｌｏｗ−ｋ）絶縁膜が用いられるようになっている。
このような配線層の層数の増大や、層間絶縁膜のｌｏｗ−ｋ化によって、表面上に層間絶縁膜が形成された半導体基板は、層間絶縁膜が有する引っ張り応力により、裏面側に凸に大きく反ってしまう場合がある。また、半導体装置の製造に用いられる半導体基板の径は大きくなってきており、半導体基板の反りが更に大きくなる傾向にある。
ところで、ＮＭＯＳ電界効果トランジスタの特性を改善する手法として、例えば膜厚３０〜１００ｎｍのシリコン窒化膜を、半導体基板とその表面上に形成される配線層等の上層との間に形成し、シリコン窒化膜が有する例えば１〜２ＧＰａの引っ張り応力により、チャネル領域に歪を導入する手法が知られている。しかしながら、このような半導体基板とその表面上に形成される配線層等の上層との間に形成される絶縁膜が有する引っ張り応力も、半導体基板を裏面側に凸に反る原因となっている。
半導体基板の反りは、半導体基板をチャック等により吸着して搬送する搬送系において吸着不良を引き起こす原因となる。したがって、このような半導体基板の反りを抑制することが要請されている。
本発明の目的は、表面上に引っ張り応力を有する層間絶縁膜等の絶縁膜が形成された半導体基板において、反りを抑制しうる半導体基板及びその製造方法を提供することにある。
本発明の一観点によれば、半導体よりなる基板の一の面上に、第１の絶縁膜を形成すると同時に、前記基板の他の面上に、前記第１の絶縁膜と同じ材料の第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１のマスク膜を形成する工程と、前記第１の絶縁膜に開口部を形成する工程と、前記第１の絶縁膜をマスクとして前記基板をエッチングし、前記基板の前記一の面に溝を形成する工程と、前記溝に埋め込まれた素子分離膜を形成する工程と、前記第１のマスク膜により前記第２の絶縁膜を保護しつつ、前記第１の絶縁膜を除去する工程と、前記基板上および前記素子分離膜上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜に埋め込まれた多層配線を形成する工程とを有し、前記第２の絶縁膜は、前記第３の絶縁膜が前記基板に与える応力を緩和する応力を有する半導体基板の製造方法が提供される。
本発明によれば、半導体よりなる基板の一の面上に形成された絶縁膜に埋め込まれた多層配線を有する半導体基板において、基板の他の面に、基板の一の面に形成される絶縁膜が基板に与える応力を緩和する応力を有する絶縁膜を形成しておくので、基板の反りを抑制することができる。これにより、半導体基板の搬送系における吸着不良の発生を防止することができる。
さらに、本発明によれば、基板の他の面に形成され、基板の一の面に形成される絶縁膜が基板に与える応力を緩和する応力を有する絶縁膜は、素子分離膜を形成する際にエッチングのマスク及び研磨のストッパとして用いる絶縁膜と同時に形成するので、半導体基板の製造方法における工程数の増加を伴うことなく、基板の反りを抑制することができる。
［第１実施形態］
本発明の第１実施形態による半導体基板及びその製造方法について図１乃至図９を用いて説明する。図１及び図２は本実施形態による半導体基板の構造を示す概略断面図、図３は本実施形態による半導体基板の反りの状態を説明する図、図４は表面に多層配線が形成されたシリコンウェーハの反り量とシリコンウェーハの裏面に形成されたシリコン窒化膜の膜厚との関係を示すグラフ図５乃至図９は本実施形態による半導体基板の製造方法を示す工程断面図である。
まず、本実施形態による半導体基板の構造について図１及び図２を用いて説明する。図１は本実施形態による半導体基板の全体構成を示す概略断面図、図２は本実施形態による半導体基板におけるシリコンウェーハ付近の構造を示す概略断面図である。
図１に示すように、本実施形態による半導体基板は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが表面に形成されたシリコンウェーハ１０と、シリコンウェーハ１０の表面上に形成された多層配線１２とを有している。
図２に示すように、シリコンウェーハ１０の裏面には、シリコン酸化膜１４ｂを介してシリコン窒化膜１６ｂが形成されている。シリコン窒化膜１６ｂは、引っ張り応力を有する絶縁膜となっている。
シリコンウェーハ１０の表面には、素子領域を画定する素子分離膜１８が形成されている。素子分離膜１８により、シリコンウェーハ１０には、ＮＭＯＳトランジスタが形成されるＮＭＯＳトランジスタ形成領域２０ｎと、ＰＭＯＳトランジスタが形成されるＰＭＯＳトランジスタ形成領域２０ｐとが画定されている。
ＮＭＯＳトランジスタ形成領域２０ｎにおけるシリコンウェーハ１０内には、ｐ型ウェル２２が形成されている。ＰＭＯＳトランジスタ形成領域２０ｐにおけるシリコンウェーハ１０内には、ｎ型ウェル２４が形成されている。
ＮＭＯＳトランジスタ形成領域２０ｎにおけるシリコンウェーハ１０の表面上には、ゲート絶縁膜２６を介してゲート電極２８ｎが形成されている。ゲート電極２８ｎの側壁部分には、サイドウォール絶縁膜３０が形成されている。ゲート電極２８ｎの両側のシリコンウェーハ１０内には、ｎ型のソース／ドレイン拡散層３２ｎが形成されている。ソース／ドレイン拡散層３２ｎは、ゲート電極２８ｎ側端部がサイドウォール絶縁膜３０下まで延在する浅く低濃度の不純物拡散領域３４ｎと、ゲート電極２８ｎ側端部がサイドウォール絶縁膜３０端部まで延在する深く高濃度の不純物拡散領域３６ｎとを有している。ソース／ドレイン拡散層３２ｎのチャネル領域側には、ｐ型のポケット領域３８ｐが形成されている。ゲート電極２８ｎ上及びソース／ドレイン拡散層３２ｎ上には、それぞれ金属シリサイド膜４０が形成されている。こうして、ゲート電極２８ｎと、ソース／ドレイン拡散層３２ｎとを有するＮＭＯＳトランジスタが形成されている。
ＰＭＯＳトランジスタ形成領域２０ｐにおけるシリコンウェーハ１０の表面上には、ゲート絶縁膜２６を介してゲート電極２８ｐが形成されている。ゲート電極２８ｐの側壁部分には、サイドウォール絶縁膜３６が形成されている。ゲート電極２８ｐの両側のシリコンウェーハ１０内には、ｐ型のソース／ドレイン拡散層３２ｐが形成されている。ソース／ドレイン拡散層３２ｐは、ゲート電極２８ｐ側端部がサイドウォール絶縁膜３０下まで延在する浅く低濃度の不純物拡散領域３４ｐと、ゲート電極２８ｐ側端部がサイドウォール絶縁膜３０端部まで延在する深く高濃度の不純物拡散領域３６ｐとを有している。ソース／ドレイン拡散層３２ｐのチャネル領域側には、ｎ型のポケット領域３８ｎが形成されている。ゲート電極２８ｐ上及びソース／ドレイン拡散層３２ｐ上には、それぞれ金属シリサイド膜４０が形成されている。こうして、ゲート電極２８ｐと、ソース／ドレイン拡散層３２ｐとを有するＰＭＯＳトランジスタが形成されている。
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されたシリコンウェーハ１０上には、シリコン窒化膜４２とシリコン酸化膜４４とが順次積層されてなる層間絶縁膜４６が形成されている。層間絶縁膜４６には、ソース／ドレイン拡散層３２ｎ、３２ｐに電気的に接続されたコンタクトプラグ４８が埋め込まれている。
コンタクトプラグ４８が埋め込まれた層間絶縁膜４６上には、図１に示すように、１１層の配線層を有する多層配線１２が形成されている。多層配線１２は、８層の配線層を有する第１金属配線部１２ａと、２層の配線層を有する第２金属配線部１２ｂと、１層の配線層を有する第３金属配線部１２ｃとにより構成されている。
第１金属配線部１２ａでは、コンタクトプラグ４８が埋め込まれた層間絶縁膜４６上に、ｌｏｗ−ｋ絶縁膜よりなる層間絶縁膜５０が形成されている。層間絶縁膜５０には、配線層５２が埋め込まれている。層間絶縁膜５０上には、例えばＳｉＣ膜よりなるストッパ膜と例えばＳｉＯＣ膜よりなるｌｏｗ−ｋ絶縁膜とが順次積層されてなる層間絶縁膜５４、５８、６２、６６、７０、７４、７８が順次形成されている。層間絶縁膜５４、５８、６２、６６、７０、７４、７８には、それぞれ配線層５６、６０、６４、６８、７２、７６、８０が埋め込まれている。
第２金属配線部１２ｂでは、配線層８０が埋め込まれた層間絶縁膜７８上に、ＳｉＣ膜とシリコン酸化膜とが順次積層されてなる層間絶縁膜８２が形成されている。層間絶縁膜８２には、配線層８４が埋め込まれている。層間絶縁膜８２上には、層間絶縁膜８２と同様の積層構造よりなる層間絶縁膜８６が形成されている。層間絶縁膜８６には、配線層８８が埋め込まれている。
第３金属配線部１２ｃでは、配線層８８が埋め込まれた層間絶縁膜８６上に、ＳｉＣ膜とシリコン酸化膜とが順次積層されてなる層間絶縁膜９０が形成されている。層間絶縁膜９０には、コンタクトプラグ９２が埋め込まれている。層間絶縁膜９０上には、コンタクトプラグ９２に電気的に接続する配線層９４が形成されている。配線層９４が形成された層間絶縁膜９０上には、シリコン酸化膜とシリコン窒化膜とが順次積層されてなるカバー膜９６が形成されている。
こうして、本実施形態による半導体基板が構成されている。
本実施形態による半導体基板は、シリコン窒化膜等よりなる層間絶縁膜のような引っ張り応力を有する絶縁膜が表面上に形成されているシリコンウェーハ１０の裏面に、引っ張り応力を有する絶縁膜であるシリコン窒化膜１６ｂが形成されていることに主たる特徴がある。
シリコンウェーハ１０は、その表裏面に何も形成されていない場合には、図３（ａ）に示すように、殆ど反りのない状態となっている。
一方、シリコンウェーハ１０の表面上に多層配線１２が形成され、シリコンウェーハ１０の裏面が露出している場合、配線層が埋め込まれた層間絶縁膜、カバー膜等の引っ張り応力を有する絶縁膜のために、図３（ｂ）に示すように、シリコンウェーハ１０は、裏面側に凸に反った状態となる。このようなシリコンウェーハ１０の反りの原因となる絶縁膜としては、例えば１〜２ＧＰａの引っ張り応力を有するシリコン窒化膜、銅等よりなる配線層が埋め込まれたｌｏｗ−ｋ絶縁膜のような層間絶縁膜がある。また、エッチング又は研磨のストッパとして機能するストッパ膜、多層配線上に形成されるカバー膜等として、引っ張り応力を有するシリコン窒化膜等が用いられていると、このような絶縁膜もシリコンウェーハ１０の反りの原因となる。なお、ｌｏｗ−ｋ絶縁膜自体は、大きな引っ張り応力を有するものではない。しかし、ｌｏｗ−ｋ絶縁膜は、銅等よりなる配線層が埋め込まれると、配線層が有する圧縮応力のために、シリコンウェーハ１０の反りの原因となる引っ張り応力を有するものとなる。シリコンウェーハ１０の反り量が大きくなると、シリコンウェーハ１０をチャック等により吸着して搬送する搬送系において吸着不良が発生することとなる。
本実施形態による半導体基板では、引っ張り応力を有する絶縁膜であるシリコン窒化膜１６ｂがシリコンウェーハ１０の裏面に形成されている。このシリコン窒化膜１６ｂにより、シリコンウェーハ１０の表面上に多層配線１２が形成され、シリコン窒化膜、銅等よりなる配線層が埋め込まれたｌｏｗ−ｋ絶縁膜等のような引っ張り応力を有する絶縁膜が形成されている場合において、シリコンウェーハ１０の表面上に形成されている絶縁膜がシリコンウェーハ１０に与える応力が緩和される。これにより、本実施形態による半導体基板では、図３（ｂ）に示すシリコンウェーハ１０の裏面が露出している場合と比較して、図３（ｃ）に示すように、シリコンウェーハ１０の反りを抑制することができる。こうしてシリコンウェーハ１０の反りが抑制され、シリコンウェーハ１０をチャック等により吸着して搬送する搬送系において吸着不良の発生を防止することができる。
また、シリコン窒化膜１６ｂは、後述するように、素子領域を確定する素子分離膜１８を形成する際にエッチングのマスク及び研磨のストッパとして用いるシリコン窒化膜１６ａと同時に形成されるものである。したがって、シリコン窒化膜１６ｂを形成することにより半導体基板の製造方法における工程数が増加することもない。
なお、シリコンウェーハ１０の裏面に形成するシリコン窒化膜１６ｂの膜厚は、シリコンウェーハ１０の表面上に形成される層間絶縁膜による引っ張り応力に応じて設定する。すなわち、シリコン窒化膜１６ｂの膜厚は、シリコン窒化膜１６ｂが有する引っ張り応力と、多層配線１２における層間絶縁膜が有する引っ張り応力とが互いにほぼ同等になるように設定する。具体的には、シリコン窒化膜１６ｂの引っ張り応力は、例えば１〜２ＧＰａに設定する。
図４は、シリコンウェーハの表面上に多層配線を形成する場合について、裏面に形成するシリコン窒化膜の膜厚を変えてシリコンウェーハの反り量を測定した結果を示すグラフである。グラフの横軸はシリコンウェーハの裏面に形成されたシリコン窒化膜の膜厚を示し、縦軸はシリコンウェーハの反り量を示している。なお、本願発明者等が使用した搬送装置では、シリコンウェーハの反り量が２００μｍ以上になると、吸着不良による搬送エラーが発生した。
グラフから明らかなように、シリコンウェーハの裏面に形成するシリコン窒化膜の膜厚を例えば１００ｎｍ以上にすることにより、シリコンウェーハの反り量を、搬送エラーの発生が防止される２００ｎｍ未満の値に抑制することができる。
次に、本実施形態による半導体基板の製造方法について図１、及び図５乃至図９を用いて説明する。
まず、シリコンウェーハ１０の表面及び裏面に、例えば熱酸化法により、例えば厚さ５〜１０ｎｍのシリコン酸化膜１４ａ、１４ｂをそれぞれ形成する。シリコンウェーハ１０としては、例えば直径２００ｍｍのものを用いる。
次いで、シリコンウェーハ１０の表面及び裏面に形成されたシリコン酸化膜１４ａ、１４ｂ上に、例えば縦型炉を用いた熱ＣＶＤ法により、例えば膜厚１００〜２００ｎｍのシリコン窒化膜１６ａ、１６ｂをそれぞれ形成する（図５（ａ））。シリコン窒化膜１６ａ、１６ｂの成膜条件は、原料ガスとして例えばＳｉＨ２Ｃｌ２とＮＨ３との混合ガスを用い、成膜温度を例えば７００〜８００℃とする。成膜に縦型炉を用いることにより、エッチングのマスク及び研磨のストッパとして機能するシリコン窒化膜１６ａをシリコンウェーハ１０の表面に形成するとともに、シリコンウェーハ１０の裏面にシリコン窒化膜１６ｂを形成することができる。
次いで、シリコンウェーハ１０の表面及び裏面に形成されたシリコン窒化膜１６ａ、１６ｂ上に、例えば縦型炉を用いた熱ＣＶＤ法により、例えば膜厚１００〜２００ｎｍのシリコン酸化膜９８ａ、９８ｂを形成する（図５（ｂ））。シリコン酸化膜９８ａ、９８ｂの成膜条件は、原料ガスとして例えばＴＥＯＳ（tetraethoxysilane）とＯ２との混合ガスを用い、成膜温度を例えば６００〜７００℃とする。なお、シリコン酸化膜９８ｂは、後述するように、シリコン窒化膜１６ａを除去するためのエッチングによってシリコン窒化膜１６ｂが除去されないように、シリコン窒化膜１６ｂを覆ってシリコン窒化膜１６ｂを保護する保護膜として機能する。
次いで、例えばフッ酸を用いたウェットエッチングにより、シリコン酸化膜９８ａ、９８ｂのうち、シリコンウェーハ１０の表面上に形成されたシリコン酸化膜９８ａを選択的に除去する（図５（ｃ））。ここで、シリコンウェーハ１０の表面上のシリコン酸化膜９８ａは、例えば枚葉式のスピン洗浄装置を用いてウェットエッチングを行うことにより選択的に除去することができる。
次いで、フォトリソグラフィにより、シリコンウェーハ１０の表面上のシリコン窒化膜１６ａ上に、素子分離膜１８の形成領域を露出し、他の領域を覆うフォトレジスト膜１００を形成する（図６（ａ））。
次いで、フォトレジスト膜１００をマスクとして、シリコン窒化膜１６ａをエッチングする。これにより、シリコン窒化膜１６ａに開口部１０２を形成する（図６（ｂ））。
次いで、フォトレジスト膜１００及びシリコン窒化膜１６ａをマスクとして、シリコンウェーハ１０の表面側からシリコン酸化膜１４ａ及びシリコンウェーハ１０をそれぞれエッチングする。これにより、シリコン酸化膜１４ａに開口部１０４を形成するとともに、シリコンウェーハ１０の表面に例えば深さ０．３〜０．５μｍの溝１０６を形成する。
シリコンウェーハ１０の表面に溝１０６を形成した後、例えばアッシングにより、フォトレジスト膜１００を除去する（図６（ｃ））。
次いで、シリコンウェーハ１０の表面の全面に、例えばＣＶＤ法により、例えば膜厚４００〜６００ｎｍのシリコン酸化膜１０８を形成する（図７（ａ））。
次いで、例えばＣＭＰ法により、シリコン窒化膜１６ａの表面が露出するまでシリコン酸化膜１０８を研磨し、シリコン窒化膜１６ａ上のシリコン酸化膜１０８を除去する。ここで、シリコン窒化膜１６ａは、研磨のストッパとして機能する。こうして、シリコンウェーハ１０に形成された溝１０６、シリコン酸化膜１４ａに形成された開口部１０４、及びシリコン窒化膜１６ａに形成された開口部１０２にシリコン酸化膜１０８を埋め込む。これにより、シリコン酸化膜１０８よりなる素子分離膜１８が形成される（図７（ｂ））。
なお、シリコンウェーハ１０に溝１０６を形成した後、シリコン酸化膜１０８を溝１０６に埋め込む前に、例えば熱酸化法により、例えば膜厚１〜５ｎｍのシリコン酸化膜を溝１０６の内面に形成し、次いで、例えばＣＶＤ法により、例えば膜厚５〜２０ｎｍのライナー用のシリコン窒化膜を、溝１０６の内面及びシリコン窒化膜１６ａの表面を覆うように形成しておいてもよい。
次いで、例えば熱リン酸溶液を用いたウェットエッチングにより、シリコンウェーハ１０の表面上のシリコン窒化膜１６ａを除去する。このとき、裏面側のシリコン窒化膜１６ｂは、シリコン酸化膜９８ｂにより覆われているため、エッチングから保護される。これにより、シリコンウェーハ１０の裏面側には、シリコン窒化膜１６ｂが残存する（図７（ｃ））。
次いで、例えばフッ酸を用いたウェットエッチングにより、シリコンウェーハ１０の表面に露出したシリコン酸化膜１４ａと、シリコンウェーハ１０の裏面のシリコン酸化膜９８ｂとをそれぞれ除去する（図８（ａ））。
次いで、例えばイオン注入法により、ＮＭＯＳトランジスタ形成領域２０ｎにｐ型ウェル２２を形成し、ＰＭＯＳトランジスタ形成領域２０ｐにｎ型ウェル２４を形成する（図８（ｂ））。
次いで、シリコンウェーハ１０の表面側において、通常のＭＯＳトランジスタの製造方法と同様にして、ＮＭＯＳトランジスタ形成領域２０に、ゲート電極２８ｎ及びソース／ドレイン拡散層３２ｎを有するＮＭＯＳトランジスタを形成する。また、ＰＭＯＳトランジスタ形成領域２４に、ゲート電極２８ｐ及びソース／ドレイン拡散層３２ｐを有するＰＭＯＳトランジスタを形成する（図８（ｃ））。
次いで、サリサイドプロセスにより、ゲート電極２８ｎ、２８ｎ上及びソース／ドレイン拡散層３２ｎ、３２ｐ上に、金属シリサイド膜４０をそれぞれ形成する（図９（ａ））。
次いで、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されたシリコンウェーハの表面上に、例えばＣＶＤ法により、例えば膜厚３０〜１００ｎｍのシリコン窒化膜４２を形成する。次いで、シリコン窒化膜４２上に、例えばＣＶＤ法により、例えば膜厚６００〜８００ｎｍのシリコン酸化膜４４を形成する。次いで、例えばＣＭＰ法により、シリコン酸化膜４４の表面を研磨し、シリコン酸化膜４４の表面を平坦化する。こうして、シリコン窒化膜４２とシリコン酸化膜４４とが順次積層されてなる層間絶縁膜４６を形成する（図９（ｂ））。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４６に、ソース／ドレイン拡散層３２ｎ、３２ｐ上に形成された金属シリサイド膜４０に達するコンタクトホールを形成する。次いで、例えばＣＶＤ法により、コンタクトホールが形成された層間絶縁膜４６上に金属膜を形成する。次いで、例えばＣＭＰ法によりシリコン酸化膜４４の表面が露出するまで金属膜を研磨する。こうして、コンタクトホールに埋め込まれた金属膜よりなるコンタクトプラグ４８を形成する（図９（ｃ））。
以後、コンタクトプラグ４８が埋め込まれた層間絶縁膜４６上に、シングルダマシン法、デュアルダマシン法等を用いた通常の多層配線の形成方法により、図１に示す層間絶縁膜に埋め込まれた例えば１１層の配線層を有する多層配線１２を形成する。なお、シリコンウェーハ１０の表面上に層間絶縁膜として形成されるシリコン窒化膜は、例えば５００〜６００℃の成膜温度で、例えば３０〜１００ｎｍの膜厚で形成される。また、層間絶縁膜として形成されたシリコン窒化膜は、例えば１〜２ＧＰａの引っ張り応力を有している。
こうして、本実施形態による半導体基板が製造される。
このように、本実施形態によれば、引っ張り応力を有する絶縁膜が表面に形成されるシリコンウェーハ１０の裏面に、引っ張り応力を有する絶縁膜であるシリコン窒化膜１６ｂを形成しておくので、シリコンウェーハ１０の反りを抑制することができる。ここで、シリコン窒化膜１６ｂは、素子分離膜１８を形成する際にエッチングのマスク及び研磨のストッパとして用いるシリコン窒化膜１６ａと同時に形成するので、半導体基板の製造方法における工程数の増加を伴うことなく、シリコンウェーハ１０の反りを抑制することができる。こうしてシリコンウェーハ１０の反りを抑制することにより、半導体基板の搬送系における吸着不良の発生を防止することができる。
なお、本実施形態では、直径２００ｍｍのシリコンウェーハ１０を用いたが、例えば直径２００ｍｍ以上のような大径のシリコンウェーハを用いた場合においても、本実施形態によれば、シリコンウェーハの反りを抑制し、半導体基板の搬送系における吸着不良の発生を防止することができる。
［第２実施形態］
本発明の第２実施形態による半導体基板及びその製造方法について図１０乃至図１３を用いて説明する。図１０乃至図１３は本実施形態による半導体基板の製造方法を示す工程断面図である。なお、第１実施形態による半導体基板及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体基板の基本的構造は、第１実施形態による半導体基板と同様である。本実施形態による半導体基板は、その製造方法が第１実施形態による半導体基板と異なっている。以下、本実施形態による半導体基板の製造方法について図１０乃至図１３を用いて説明する。
まず、第１実施形態による半導体基板の製造方法と同様にして、シリコンウェーハ１０の表面及び裏面に、シリコン酸化膜１４ａ、１４ｂと、シリコン窒化膜１６ａ、１６ｂとを順次形成する（図１０（ａ））。
次いで、シリコンウェーハ１０の表面及び裏面に形成されたシリコン窒化膜１６ａ、１６ｂ上に、例えば縦型炉を用いた熱ＣＶＤ法により、例えば膜厚１００〜２００ｎｍの多結晶シリコン膜１１０ａ、１１０ｂをそれぞれ形成する（図１０（ｂ））。多結晶シリコン膜１１０ａ、１１０ｂの成膜条件は、原料ガスとして例えばＳｉＨ４を用い、成膜温度を例えば６００〜７００℃とする。なお、多結晶シリコン膜１１０ｂは、後述するように、シリコン窒化膜１６ａを除去するためのエッチングによりシリコン窒化膜１６ｂが除去されないように、シリコン窒化膜１６ｂを保護する保護膜として機能する。
次いで、フォトリソグラフィにより、シリコンウェーハ１０の表面上の多結晶シリコン膜１１０ａ上に、素子分離膜１８の形成領域を露出し、他の領域を覆うフォトレジスト膜１１２を形成する（図１０（ｃ））。
次いで、フォトレジスト膜１１２をマスクとして、多結晶シリコン膜１１０ａをエッチングする。これにより、多結晶シリコン膜１１０ａに開口部１１４を形成する（図１１（ａ））。
多結晶シリコン膜１１０ａに開口部１１４を形成した後、例えばアッシングにより、フォトレジスト膜１１２を除去する（図１１（ｂ））。
次いで、多結晶シリコン膜１１０ａをマスクとして、シリコンウェーハ１０の表面側からシリコン窒化膜１６ａをエッチングし、シリコン窒化膜１６ａに開口部１０２を形成する（図１１（ｃ））。
次いで、多結晶シリコン膜１１０ａ及びシリコン窒化膜１６ａをマスクとして、シリコンウェーハ１０の表面側からシリコン酸化膜１４ａ及びシリコンウェーハ１０をエッチングする。これにより、シリコン酸化膜１４ａに開口部１０４を形成するとともに、シリコンウェーハ１０の表面に例えば深さ０．３〜０．５μｍの溝１０６を形成する。ここで、マスクとして用いた多結晶シリコン膜１１０ａは、それ自体もエッチングされ、溝１０６が形成されるとともに除去される。一方、シリコン窒化膜１６ａは残存する（図１２（ａ））。
次いで、シリコンウェーハ１０の表面の全面に、例えばＣＶＤ法により、例えば膜厚４００〜６００ｎｍのシリコン酸化膜１０８を形成する（図１２（ｂ））。
次いで、例えばＣＭＰ法により、シリコン窒化膜１６ａの表面が露出するまでシリコン酸化膜１０８を研磨し、シリコン窒化膜１６ａ上のシリコン酸化膜１０８を除去する。ここで、シリコン窒化膜１６ａは、研磨のストッパとして機能する。こうして、シリコンウェーハ１０に形成された溝１０６、シリコン酸化膜１４ａに形成された開口部１０４、及びシリコン窒化膜１６ａに形成された開口部１０２にシリコン酸化膜１０８を埋め込む。これにより、シリコン酸化膜１０８よりなる素子分離膜１８が形成される（図１２（ｃ））。
なお、シリコンウェーハ１０に溝１０６を形成した後、シリコン酸化膜１０８を溝１０６に埋め込む前に、例えば熱酸化法により、例えば膜厚１〜５ｎｍのシリコン酸化膜を溝の内面に形成し、次いで、例えばＣＶＤ法により、例えば膜厚５〜２０ｎｍのライナー用のシリコン窒化膜を、溝１０６の内面及びシリコン窒化膜１６ａの表面を覆うように形成しておいてもよい。
次いで、例えば熱リン酸溶液を用いたウェットエッチングにより、シリコンウェーハ１０の表面上のシリコン窒化膜１６ａを除去する（図１３（ａ））。このとき、裏面側のシリコン窒化膜１６ｂは、多結晶シリコン膜１１０ｂにより覆われているため、エッチングから保護される。このため、シリコンウェーハ１０の裏面側には、シリコン窒化膜１６ｂが残存する。
次いで、例えばフッ酸を用いたウェットエッチングにより、シリコンウェーハ１０の表面に露出したシリコン酸化膜１４ａを除去する（図１３（ｂ））。
次いで、例えばフッ硝酸を用いたウェットエッチングにより、シリコンウェーハ１０の裏面の多結晶シリコン膜１１０ｂを除去する（図１３（ｃ））。シリコンウェーハ１０の裏面の多結晶シリコン膜１１０ｂは、例えば枚葉式のスピン洗浄装置を用いて選択的に除去することができる。
この後の工程は、図８（ｂ）乃至図９（ｃ）に示す第１実施形態による半導体基板の製造方法と同様であるので説明を省略する。
このように、本実施形態によれば、引っ張り応力を有する絶縁膜が表面に形成されるシリコンウェーハ１０の裏面に、引っ張り応力を有する絶縁膜であるシリコン窒化膜１６ｂを形成しておくので、シリコンウェーハ１０の反りを抑制することができる。ここで、シリコン窒化膜１６ｂは、素子分離膜１８を形成する際にエッチングのマスク及び研磨のストッパとして用いるシリコン窒化膜１６ａと同時に形成するので、半導体基板の製造方法における工程数の増加を伴うことなく、シリコンウェーハ１０の反りを抑制することができる。こうしてシリコンウェーハ１０の反りを抑制することにより、半導体基板の搬送系における吸着不良の発生を防止することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを形成する場合について説明したが、シリコンウェーハ１０に形成する半導体素子は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに限定されるものではない。
また、上記実施形態では、１１層の配線層を有する多層配線１２をシリコンウェーハ１０の表面上に形成する場合について説明したが、多層配線１２が有する配線層の層数は１１層に限定されるものではない。本発明によれば、例えば１０層以上の配線層を有するような配線層の層数の大きな多層配線がシリコンウェーハ１０の表面上に形成される場合においても、シリコンウェーハ１０の反りを効果的に抑制することができる。
また、上記実施形態では、シリコンウェーハ１０の裏面にシリコン窒化膜１６ｂを形成する場合について説明したが、シリコンウェーハ１０の裏面には、引っ張り応力を有する絶縁膜を形成すればよい。引っ張り応力を有する絶縁膜としては、シリコン窒化膜のほか、例えば、ＳＯＧ（Spin On Glass）膜等を形成することができる。
また、上記実施形態では、シリコンウェーハ１０の裏面のシリコン窒化膜１６ｂがエッチング除去されないようにシリコン窒化膜１６ｂを覆う保護膜としてシリコン酸化膜９８ｂ又は多結晶シリコン膜１１０ｂを形成する場合について説明したが、シリコン窒化膜１６ｂを覆う保護膜は、これらに限定されるものではない。シリコン窒化膜１６ｂを覆う保護膜は、熱リン酸溶液等の所定のエッチング溶液に対するエッチング特性がシリコン窒化膜と異なるものであればよく、保護膜としては、シリコン酸化膜９８ｂ、多結晶シリコン膜１１０ｂのほか、例えば、ＳｉＯＮ膜、ＳｉＣ膜、ＳｉＯＣ膜等を形成することができる。
また、上記実施形態では、表面上に引っ張り応力を有する絶縁膜が形成されるシリコンウェーハ１０について、シリコンウェーハ１０の裏面に引っ張り応力を有する絶縁膜であるシリコン窒化膜１６ｂを形成する場合について説明したが、本発明は、シリコンウェーハ１０の表面上に形成された絶縁膜がシリコンウェーハ１０に応力を与える場合について広く適用することができる。この場合において、シリコンウェーハ１０の裏面には、シリコンウェーハ１０の表面上に形成された絶縁膜がシリコンウェーハ１０に応力を与える応力を緩和する応力を有する絶縁膜を形成すればよい。
また、上記実施形態では、シリコンウェーハ１０を用いる場合について説明したが、シリコンウェーハ１０のみならず、種々の半導体ウェーハに対して本発明を適用することができる。また、ウェーハのみならず、種々の形状の半導体よりなる基板に対して本発明を適用することができる。
以上詳述したとおり、本発明の特徴をまとめると以下の通りとなる。
（付記１） 半導体よりなる基板と、
前記基板の一の面上に形成された第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた多層配線と、
前記基板の他の面に形成され、前記第１の絶縁膜が前記基板に与える応力を緩和する応力を有する第２の絶縁膜と
を有することを特徴とする半導体基板。
（付記２） 付記１記載の半導体基板において、
前記第２の絶縁膜は、前記第１の絶縁膜と同等の応力を有する
ことを特徴とする半導体基板。
（付記３） 付記１又は２記載の半導体基板において、
前記第２の絶縁膜は、引っ張り応力を有する
ことを特徴とする半導体基板。
（付記４） 付記１乃至３のいずれかに記載の半導体基板において、
前記第２の絶縁膜は、シリコン窒化膜である
ことを特徴とする半導体基板。
（付記５） 付記１乃至４のいずれかに記載の半導体基板において、
前記多層配線は、１０層以上の配線層を有する
ことを特徴とする半導体基板。
（付記６） 付記１乃至５のいずれかに記載の半導体基板において、
前記基板は、直径２００ｍｍ以上のウェーハである
ことを特徴とする半導体基板。
（付記７） 付記１乃至６のいずれかに記載の半導体基板において、
前記第１の絶縁膜は、シリコン窒化膜又は低誘電率絶縁膜を含む
ことを特徴とする半導体基板。
（付記８） 付記１乃至７のいずれかに記載の半導体基板において、
前記第１の絶縁膜は、引っ張り応力を有し、エッチング又は研磨のストッパとして機能するストッパ膜を含む
ことを特徴とする半導体基板。
（付記９） 半導体よりなる基板の一の面上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に埋め込まれた多層配線を形成する工程とを有し、
前記第１の絶縁膜を形成する工程の前に、前記基板の他の面に、前記第１の絶縁膜が前記基板に与える応力を緩和する応力を有する第２の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体基板の製造方法。
（付記１０） 付記９記載の半導体基板の製造方法において、
前記第２の絶縁膜を形成する工程では、前記第１の絶縁膜と同等の応力を有する前記第２の絶縁膜を形成する
ことを特徴とする半導体基板の製造方法。
（付記１１） 付記９又は１０記載の半導体基板の製造方法において、
前記第２の絶縁膜を形成する工程では、引っ張り応力を有する前記第２の絶縁膜を形成する
ことを特徴とする半導体基板の製造方法。
（付記１２） 付記９乃至１１のいずれかに記載の半導体基板の製造方法において、
前記第２の絶縁膜を形成する工程では、前記基板の前記一の面に、第３の絶縁膜を形成し、
前記第２の絶縁膜を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記第２の絶縁膜上に、マスク膜を形成する工程と、
前記第３の絶縁膜に開口部を形成する工程と、
前記第３の絶縁膜をマスクとして前記基板をエッチングし、前記基板の前記一の面に溝を形成する工程と、
前記溝に埋め込まれた素子分離膜を形成する工程と、
前記マスク膜により前記第２の絶縁膜を保護しつつ、前記第３の絶縁膜を除去する工程とを有する
ことを特徴とする半導体基板の製造方法。
（付記１３） 付記９乃至１１のいずれかに記載の半導体基板の製造方法において、
前記第２の絶縁膜を形成する工程では、前記基板の前記一の面に、第３の絶縁膜を形成し、
前記第２の絶縁膜を形成する工程の後、前記第１の絶縁膜を形成する工程の前に、前記第２の絶縁膜上にマスク膜を形成するとともに、前記第３の絶縁膜上に前記マスク膜を形成する工程と、
前記第３の絶縁膜上の前記マスク膜に第１の開口部を形成する工程と、
前記第３の絶縁膜上の前記マスク膜をマスクとして前記第３の絶縁膜をエッチングし、前記第３の絶縁膜に第２の開口部を形成する工程と、
前記第３の絶縁膜上の前記マスク膜及び前記第３の絶縁膜をマスクとして前記基板をエッチングし、前記基板の前記一の面に溝を形成する工程と、
前記溝に埋め込まれた素子分離膜を形成する工程と、
前記第２の絶縁膜上の前記マスク膜により前記第２の絶縁膜を保護しつつ、前記第３の絶縁膜を除去する工程とを有する
ことを特徴とする半導体基板の製造方法。
（付記１４） 付記１２記載の半導体基板の製造方法において、
前記マスク膜を形成する工程では、前記第２の絶縁膜上に前記マスク膜を形成するとともに前記第３の絶縁膜上に前記マスク膜を形成した後、前記第３の絶縁膜上の前記マスク膜を除去する
ことを特徴とする半導体基板の製造方法。
（付記１５） 付記１３又は１４記載の半導体基板の製造方法において、
前記マスク膜を形成する工程では、縦型炉を用いたＣＶＤ法により、前記第２の絶縁膜上に前記マスク膜を形成するとともに、前記第３の絶縁膜上に前記マスク膜を形成する
ことを特徴とする半導体基板の製造方法。
（付記１６） 付記１２乃至１５のいずれかに記載の半導体基板の製造方法において、
前記素子分離膜を形成する工程は、前記溝が形成された前記基板の前記一の面上及び前記第３の絶縁膜上に第４の絶縁膜を形成する工程と、前記第３の絶縁膜をストッパとして前記第４の絶縁膜を研磨することにより、前記溝に埋め込まれた前記第４の絶縁膜よりなる前記素子分離膜を形成する工程とを有する
ことを特徴とする半導体基板の製造方法。
（付記１７） 付記１２乃至１６のいずれかに記載の半導体基板の製造方法において、
前記第２の絶縁膜を形成する工程では、縦型炉を用いたＣＶＤ法により、前記基板の前記他の面に前記第２の絶縁膜を形成するとともに、前記基板の前記一の面に前記第３の絶縁膜を形成する
ことを特徴とする半導体基板の製造方法。
（付記１８） 付記１２乃至１７のいずれかに記載の半導体基板の製造方法において、
前記第３の絶縁膜を除去する工程の後に、前記マスク膜を除去する工程を更に有する
ことを特徴とする半導体基板の製造方法。
（付記１９） 付記１２乃至１８のいずれかに記載の半導体基板の製造方法において、
前記第２の絶縁膜及び前記第３の絶縁膜は、シリコン窒化膜である
ことを特徴とする半導体基板の製造方法。
（付記２０） 付記１２乃至１９のいずれかに記載の半導体基板の製造方法において、
前記マスク膜は、シリコン酸化膜又は多結晶シリコン膜である
ことを特徴とする半導体基板の製造方法。
（付記２１） 付記１２乃至２０のいずれかに記載の半導体基板の製造方法において、
前記第３の絶縁膜を除去する工程では、熱リン酸溶液を用いたウェットエッチングにより、前記第３の絶縁膜を除去する
ことを特徴とする半導体基板の製造方法。
本発明の第１実施形態による半導体基板の構造を示す概略断面図（その１）である。 本発明の第１実施形態による半導体基板の構造を示す概略断面図（その２）である。 本発明の第１実施形態による半導体基板の反りの状態を説明する図である。 表面に多層配線が形成されたシリコンウェーハの反り量とシリコンウェーハの裏面に形成されたシリコン窒化膜の膜厚との関係を示すグラフである。 本発明の第１実施形態による半導体基板の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体基板の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による半導体基板の製造方法を示す工程断面図（その３）である。 本発明の第１実施形態による半導体基板の製造方法を示す工程断面図（その４）である。 本発明の第１実施形態による半導体基板の製造方法を示す工程断面図（その５）である。 本発明の第２実施形態による半導体基板の製造方法を示す工程断面図（その１）である。 本発明の第２実施形態による半導体基板の製造方法を示す工程断面図（その２）である。 本発明の第２実施形態による半導体基板の製造方法を示す工程断面図（その３）である。 本発明の第２実施形態による半導体基板の製造方法を示す工程断面図（その４）である。 従来の多層配線構造を有する半導体基板の製造方法を示す工程断面図（その１）である。 従来の多層配線構造を有する半導体基板の製造方法を示す工程断面図（その２）である。 従来の多層配線構造を有する半導体基板の製造方法を示す工程断面図（その３）である。
符号の説明
１０…シリコンウェーハ
１２…多層配線
１２ａ…第１金属配線部
１２ｂ…第２金属配線部
１２ｃ…第３金属配線部
１４ａ、１４ｂ…シリコン酸化膜
１６…シリコン窒化膜
１８…素子分離膜
２０ｎ…ＮＭＯＳトランジスタ形成領域
２０ｐ…ＰＭＯＳトランジスタ形成領域
２２…ｐ型ウェル
２４…ｎ型ウェル
２６…ゲート絶縁膜
２８ｎ、２８ｐ…ゲート電極
３０…サイドウォール絶縁膜
３２ｎ、３２ｐ…ソース／ドレイン拡散層
３４ｎ、３４ｐ…不純物拡散領域
３６ｎ、３６ｐ…不純物拡散領域
３８ｎ、３８ｐ…ポケット領域
４０…金属シリサイド膜
４２…シリコン窒化膜
４４…シリコン酸化膜
４６…層間絶縁膜
４８…コンタクトプラグ
５２、５６、６０、６４、６８、７２、７６、８０、８４、８８…配線層
５０、５４、５８、６２、６６、７０、７４、７８、８２、８６、９０…層間絶縁膜
９２…コンタクトプラグ
９４…配線層
９６…カバー膜
９８ａ、９８ｂ…シリコン酸化膜
１００…フォトレジスト膜
１０２…開口部
１０４…開口部
１０６…溝
１０８…シリコン酸化膜
１１０ａ、１１０ｂ…多結晶シリコン膜
１１２…フォトレジスト膜
１１４…開口部
１１６…開口部
２１０…シリコンウェーハ
２１２…多層配線
２１４ａ、２１４ｂ…シリコン酸化膜
２１６ａ、２１６ｂ…シリコン窒化膜
２２０…フォトレジスト膜
２２２…開口部
２２４…開口部
２２６…溝
２２８…シリコン酸化膜

Claims (4)

  1. 半導体よりなる基板の一の面上に、第１の絶縁膜を形成すると同時に、前記基板の他の面上に、前記第１の絶縁膜と同じ材料の第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に第１のマスク膜を形成する工程と、
    前記第１の絶縁膜に開口部を形成する工程と、
    前記第１の絶縁膜をマスクとして前記基板をエッチングし、前記基板の前記一の面に溝を形成する工程と、
    前記溝に埋め込まれた素子分離膜を形成する工程と、
    前記第１のマスク膜により前記第２の絶縁膜を保護しつつ、前記第１の絶縁膜を除去する工程と、
    前記基板上および前記素子分離膜上に第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜に埋め込まれた多層配線を形成する工程とを有し、
    前記第２の絶縁膜は、前記第３の絶縁膜が前記基板に与える応力を緩和する応力を有する
    ことを特徴とする半導体基板の製造方法。
  2. 請求項１記載の半導体基板の製造方法において、
    前記第２の絶縁膜を形成する工程では、前記第３の絶縁膜と同等の応力を有する前記第２の絶縁膜を形成する
    ことを特徴とする半導体基板の製造方法。
  3. 請求項１又は２記載の半導体基板の製造方法において、
    前記第２の絶縁膜を形成する工程では、引っ張り応力を有する前記第２の絶縁膜を形成する
    ことを特徴とする半導体基板の製造方法。
  4. 請求項１乃至３のいずれか１項に記載の半導体基板の製造方法において、
    前記第２の絶縁膜上に前記第１のマスク膜を形成する工程において同時に、前記第１の絶縁膜上に前記第１のマスクと同じ材料の第２のマスク膜を形成し、
    前記第１の絶縁膜に開口部を形成する工程においては、前記第２のマスク膜をパターニングし、パターニングされた前記第２のマスク膜をマスクとして前記第１の絶縁膜をエッチングして前記開口部を形成する
    ことを特徴とする半導体基板の製造方法。
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US8936702B2 (en) * 2006-03-07 2015-01-20 Micron Technology, Inc. System and method for sputtering a tensile silicon nitride film
JP2008124211A (ja) * 2006-11-10 2008-05-29 Fujitsu Ltd 半導体装置の製造方法
JP4503627B2 (ja) * 2007-03-29 2010-07-14 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US8487450B2 (en) * 2007-05-01 2013-07-16 Micron Technology, Inc. Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems
JP2008300643A (ja) * 2007-05-31 2008-12-11 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2009059903A (ja) * 2007-08-31 2009-03-19 Sharp Corp 半導体装置の製造方法
JP5401797B2 (ja) 2008-02-06 2014-01-29 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置製造システム
US9012324B2 (en) * 2012-08-24 2015-04-21 United Microelectronics Corp. Through silicon via process
US8927334B2 (en) 2012-09-25 2015-01-06 International Business Machines Corporation Overcoming chip warping to enhance wetting of solder bumps and flip chip attaches in a flip chip package
US9123732B2 (en) * 2012-09-28 2015-09-01 Intel Corporation Die warpage control for thin die assembly
US20150243597A1 (en) * 2014-02-25 2015-08-27 Inotera Memories, Inc. Semiconductor device capable of suppressing warping
US9613915B2 (en) 2014-12-02 2017-04-04 International Business Machines Corporation Reduced-warpage laminate structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02151054A (ja) * 1988-12-01 1990-06-11 Nec Corp 半導体装置の製造方法
JPH08227834A (ja) * 1995-02-21 1996-09-03 Sony Corp 半導体ウェーハ及びその製造方法
JP2003037030A (ja) * 2001-07-24 2003-02-07 Toshiba Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964169A (ja) 1995-08-25 1997-03-07 Ube Ind Ltd 複合半導体基板
JP3378135B2 (ja) * 1996-02-02 2003-02-17 三菱電機株式会社 半導体装置とその製造方法
JPH1032233A (ja) 1996-07-15 1998-02-03 Seiko Epson Corp シリコンウェーハ、ガラスウェーハ及びそれを用いたストレス測定方法
JPH10335652A (ja) * 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02151054A (ja) * 1988-12-01 1990-06-11 Nec Corp 半導体装置の製造方法
JPH08227834A (ja) * 1995-02-21 1996-09-03 Sony Corp 半導体ウェーハ及びその製造方法
JP2003037030A (ja) * 2001-07-24 2003-02-07 Toshiba Corp 半導体装置

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