JP3378135B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
にＳＯＩ（Silicon on Insulator）基板を用いたHVIC
（High Voltage IC）とその製造方法に関するものであ
る。
にＳＯＩ（Silicon on Insulator）基板を用いたHVIC
（High Voltage IC）とその製造方法に関するものであ
る。
【０００２】
【従来の技術】図２５は、HVIC（High Voltage IC）を
示す図である。図２５に示すように、HVIC（High Volta
ge IC）は、発振回路、制御回路、ロジック回路、電流
制限制御回路、レベルシフト、加熱保護回路からなる制
御部と、高耐圧パワーデバイスであるパワー部から構成
されており、制御部を構成するＣＭＯＳやＢｉ−ＣＭＯ
Ｓ等のロジックＬＳＩと、パワー部を構成する高耐圧パ
ワーデバイスをワンチップ上に設計することを可能とし
ている。
示す図である。図２５に示すように、HVIC（High Volta
ge IC）は、発振回路、制御回路、ロジック回路、電流
制限制御回路、レベルシフト、加熱保護回路からなる制
御部と、高耐圧パワーデバイスであるパワー部から構成
されており、制御部を構成するＣＭＯＳやＢｉ−ＣＭＯ
Ｓ等のロジックＬＳＩと、パワー部を構成する高耐圧パ
ワーデバイスをワンチップ上に設計することを可能とし
ている。
【０００３】図２６は、従来のＳＯＩ基板を用いたHVIC
（High Voltage IC）を示す断面図である。図２６にお
いて、１０１は半導体基板、１０２は埋め込み酸化膜、
１０３は素子形成領域となるＳＯＩ層、１０４はシリコ
ン酸化膜、１３３は素子間分離領域であり、素子間分離
領域１３３で隔てられた一方に制御部のＣＭＯＳやＢｉ
−ＣＭＯＳ等が他方に、パワー部のＩＧＢＴ（Insulate
d Gate Bi-pola Transistor）が形成される。ＳＯＩ基
板は、半導体基板１０１、埋め込み酸化膜１０２、ＳＯ
Ｉ層１０３からなり、ＣＭＯＳ、Ｂｉ−ＣＭＯＳ形成領
域では、ＳＯＩ層１０３にウェルやソース／ドレインが
形成され、その上にゲートや電極が形成される。ＩＧＢ
Ｔ形成領域には、ＳＯＩ層１０３にエミッタやコレクタ
が形成され、その上にゲートや電極が形成される。
（High Voltage IC）を示す断面図である。図２６にお
いて、１０１は半導体基板、１０２は埋め込み酸化膜、
１０３は素子形成領域となるＳＯＩ層、１０４はシリコ
ン酸化膜、１３３は素子間分離領域であり、素子間分離
領域１３３で隔てられた一方に制御部のＣＭＯＳやＢｉ
−ＣＭＯＳ等が他方に、パワー部のＩＧＢＴ（Insulate
d Gate Bi-pola Transistor）が形成される。ＳＯＩ基
板は、半導体基板１０１、埋め込み酸化膜１０２、ＳＯ
Ｉ層１０３からなり、ＣＭＯＳ、Ｂｉ−ＣＭＯＳ形成領
域では、ＳＯＩ層１０３にウェルやソース／ドレインが
形成され、その上にゲートや電極が形成される。ＩＧＢ
Ｔ形成領域には、ＳＯＩ層１０３にエミッタやコレクタ
が形成され、その上にゲートや電極が形成される。
【０００４】ＳＯＩ基板を用いると、素子間および素子
基板間の寄生容量を減らすことができ、さらにＳＯＩ基
板とトレンチ分離技術を組み合わせると完全誘電体分離
を実現できる。これにより、素子動作の信頼性が向上す
るとともに、表面分離領域の縮小が可能となることか
ら、チップの集積度を向上させることができる。また、
ＳＯＩ基板を用いると、ＲＥＳＵＲＦ（REduced SURfac
e Field）効果によって高耐圧化が図れるとともに、主
にＳＯＩ厚 （tsoi）、ＳＯＩ比抵抗（rsoi）、埋め込
み酸化膜厚（toxi）等のＳＯＩ基板パラメーターの組み
合わせで比較的容易に耐圧の設計ができる。ＳＯＩ層と
埋め込み酸化膜の厚さの組み合わせが、高耐圧化に対処
する上で有効であることは、” S.Merchant.:ISPSD Pr
oc.,1991,p.31-35. RELIZATION OF HIGH BREAKDOWN VOL
TAGE(>700V) IN THIN SOIDEVICES”に示されている。
基板間の寄生容量を減らすことができ、さらにＳＯＩ基
板とトレンチ分離技術を組み合わせると完全誘電体分離
を実現できる。これにより、素子動作の信頼性が向上す
るとともに、表面分離領域の縮小が可能となることか
ら、チップの集積度を向上させることができる。また、
ＳＯＩ基板を用いると、ＲＥＳＵＲＦ（REduced SURfac
e Field）効果によって高耐圧化が図れるとともに、主
にＳＯＩ厚 （tsoi）、ＳＯＩ比抵抗（rsoi）、埋め込
み酸化膜厚（toxi）等のＳＯＩ基板パラメーターの組み
合わせで比較的容易に耐圧の設計ができる。ＳＯＩ層と
埋め込み酸化膜の厚さの組み合わせが、高耐圧化に対処
する上で有効であることは、” S.Merchant.:ISPSD Pr
oc.,1991,p.31-35. RELIZATION OF HIGH BREAKDOWN VOL
TAGE(>700V) IN THIN SOIDEVICES”に示されている。
【０００５】ここで、図２７を用いてＲＥＳＵＲＦ効果
について説明する。図２７はＳＯＩダイオードを示す断
面図で、１０１は半導体基板、１０２は埋め込み酸化膜
層、１０３はＳＯＩ層である。図に示すようにＳＯＩ層
（Ｎ−）１０３にはダイオードのアノードとしてＰ＋領
域１０６、カソードとしてＮ＋領域１０７が形成されて
いる。ＳＯＩダイオードに逆阻止電圧をかけると、空乏
層は波線Ａ〜Ｂまで横方向に伸びる。この空乏層の伸び
は主にＮ−層の濃度で決まる。さらに、裏面アース電極
（図示せず）とＰ＋領域１０６を短絡させると、空乏層
は縦方向にも伸び、波線Ａ〜Ｃまで広がる。電界強度は 電界強度Ｅ＝電源電圧ＶＣＣ／空乏層幅Ｗ で表され、電源電圧が等しい条件では、空乏層の幅に依
存するため、空乏層の幅が広くなると、横方向の電界強
度を緩和できる。
について説明する。図２７はＳＯＩダイオードを示す断
面図で、１０１は半導体基板、１０２は埋め込み酸化膜
層、１０３はＳＯＩ層である。図に示すようにＳＯＩ層
（Ｎ−）１０３にはダイオードのアノードとしてＰ＋領
域１０６、カソードとしてＮ＋領域１０７が形成されて
いる。ＳＯＩダイオードに逆阻止電圧をかけると、空乏
層は波線Ａ〜Ｂまで横方向に伸びる。この空乏層の伸び
は主にＮ−層の濃度で決まる。さらに、裏面アース電極
（図示せず）とＰ＋領域１０６を短絡させると、空乏層
は縦方向にも伸び、波線Ａ〜Ｃまで広がる。電界強度は 電界強度Ｅ＝電源電圧ＶＣＣ／空乏層幅Ｗ で表され、電源電圧が等しい条件では、空乏層の幅に依
存するため、空乏層の幅が広くなると、横方向の電界強
度を緩和できる。
【０００６】高耐圧化のために、ＳＯＩ層を厚膜化し、
トレンチ分離と組み合わせる方法は、”N.Yasuhara et
al. :IEDM Proc.,1991,p.141 -144,SOI Device Structu
re Implementing 650V High Voltage Output Devices o
n VLSIs”に示されている。この中では、埋め込み酸化
膜を３μm以下に制限した上で、ＳＯＩ層を２０μm近く
まで厚膜化することによって、６００Ｖ以上の耐圧を得
ることを目的としている。ＳＯＩ層の厚膜化は、貼り合
わせＳＯＩ基板を用いれば、ＳＯＩ層となる部分の研磨
幅を調整するだけで比較的容易に達成できる。また、埋
め込み酸化膜の厚膜化によって高耐圧に対処する方法
は、”ISPSD, Proc.,1994 p.183-186.High Voltage Tre
nch Drain LDMOS-FET Using SOI Wafer”に紹介されて
いる。
トレンチ分離と組み合わせる方法は、”N.Yasuhara et
al. :IEDM Proc.,1991,p.141 -144,SOI Device Structu
re Implementing 650V High Voltage Output Devices o
n VLSIs”に示されている。この中では、埋め込み酸化
膜を３μm以下に制限した上で、ＳＯＩ層を２０μm近く
まで厚膜化することによって、６００Ｖ以上の耐圧を得
ることを目的としている。ＳＯＩ層の厚膜化は、貼り合
わせＳＯＩ基板を用いれば、ＳＯＩ層となる部分の研磨
幅を調整するだけで比較的容易に達成できる。また、埋
め込み酸化膜の厚膜化によって高耐圧に対処する方法
は、”ISPSD, Proc.,1994 p.183-186.High Voltage Tre
nch Drain LDMOS-FET Using SOI Wafer”に紹介されて
いる。
【０００７】ＳＯＩ層の厚膜化や埋め込み酸化膜の厚膜
化に係る製造を容易にする方法としては、貼り合わせＳ
ＯＩ基板がある。この方法は、表面にシリコン酸化膜を
形成した半導体基板と、半導体基板あるいは表面にシリ
コン酸化膜を形成した半導体基板の表面同士を貼り合わ
せ、片面を研磨して、ＳＯＩ層、埋め込み酸化膜層、半
導体基板からなるＳＯＩ基板を得るものである。
化に係る製造を容易にする方法としては、貼り合わせＳ
ＯＩ基板がある。この方法は、表面にシリコン酸化膜を
形成した半導体基板と、半導体基板あるいは表面にシリ
コン酸化膜を形成した半導体基板の表面同士を貼り合わ
せ、片面を研磨して、ＳＯＩ層、埋め込み酸化膜層、半
導体基板からなるＳＯＩ基板を得るものである。
【０００８】
【発明が解決しようとする課題】ＳＯＩ層の厚膜化によ
って高耐圧化に対処する場合、貼り合わせＳＯＩ基板を
用いれば、ＳＯＩ層となる部分の研磨幅を調整するだけ
で比較的容易に厚膜化を達成することができる反面、分
離のために必要なトレンチ溝が深くなり、エッチング時
間が長くかかるなど、分離プロセス上の問題が起こる。
って高耐圧化に対処する場合、貼り合わせＳＯＩ基板を
用いれば、ＳＯＩ層となる部分の研磨幅を調整するだけ
で比較的容易に厚膜化を達成することができる反面、分
離のために必要なトレンチ溝が深くなり、エッチング時
間が長くかかるなど、分離プロセス上の問題が起こる。
【０００９】一方、埋め込み酸化膜の厚膜化によって高
耐圧化に対処する場合、ＳＯＩ基板の反りが問題となっ
てくる。ＣＶＤを用いて埋め込み酸化膜の厚膜化を行な
うと、埋め込み酸化膜厚が数μm以上の領域では、成膜
された酸化膜の表面荒れにより、ＳＯＩ層となる半導体
基板との貼り合わせの密着性が悪くなる。さらに、片面
成膜のため、半導体基板と埋め込み酸化膜の間に応力が
かかり、反りが発生することも、ＳＯＩ層との貼り合わ
せを困難にする。
耐圧化に対処する場合、ＳＯＩ基板の反りが問題となっ
てくる。ＣＶＤを用いて埋め込み酸化膜の厚膜化を行な
うと、埋め込み酸化膜厚が数μm以上の領域では、成膜
された酸化膜の表面荒れにより、ＳＯＩ層となる半導体
基板との貼り合わせの密着性が悪くなる。さらに、片面
成膜のため、半導体基板と埋め込み酸化膜の間に応力が
かかり、反りが発生することも、ＳＯＩ層との貼り合わ
せを困難にする。
【００１０】熱酸化を用いて埋め込み酸化膜の厚膜化を
行なう場合、熱酸化による酸化膜が半導体基板の両面に
形成された後、片面にＳＯＩ層となる他の半導体基板を
貼り合わせて、ＳＯＩ層、埋め込み酸化膜、半導体基
板、酸化膜からなるＳＯＩ基板を形成する。熱酸化膜
は、酸化膜厚が数μm以上の領域でも表面荒れの問題が
起きない上、半導体基板の両面に形成されるので、半導
体基板の両面にかかるシリコン酸化膜との応力の均衡が
保たれて、シリコン酸化膜成膜時では、反りは発生しな
い。しかし、ＳＯＩ層形成時やその後のプロセスにおい
て、表面のシリコン酸化膜厚が、酸化膜エッチャントに
よって減少し、半導体基板の両面でシリコン酸化膜との
間にかかる応力の均衡が破られると、ＳＯＩ基板の反り
が発生する。
行なう場合、熱酸化による酸化膜が半導体基板の両面に
形成された後、片面にＳＯＩ層となる他の半導体基板を
貼り合わせて、ＳＯＩ層、埋め込み酸化膜、半導体基
板、酸化膜からなるＳＯＩ基板を形成する。熱酸化膜
は、酸化膜厚が数μm以上の領域でも表面荒れの問題が
起きない上、半導体基板の両面に形成されるので、半導
体基板の両面にかかるシリコン酸化膜との応力の均衡が
保たれて、シリコン酸化膜成膜時では、反りは発生しな
い。しかし、ＳＯＩ層形成時やその後のプロセスにおい
て、表面のシリコン酸化膜厚が、酸化膜エッチャントに
よって減少し、半導体基板の両面でシリコン酸化膜との
間にかかる応力の均衡が破られると、ＳＯＩ基板の反り
が発生する。
【００１１】図２８は、”ISPSD, Proc.,1994 p.183-18
6.High Voltage Trench Drain LDMOS-FET Using SOI Wa
fer”に示された、ＳＯＩ基板の反りを示す断面図であ
る。図において１０１は半導体基板、１０２は埋め込み
酸化膜、１０３はＳＯＩ層である。この図からわかるよ
うに、ＳＯＩ基板にTensile modeの反りが認められる。
6.High Voltage Trench Drain LDMOS-FET Using SOI Wa
fer”に示された、ＳＯＩ基板の反りを示す断面図であ
る。図において１０１は半導体基板、１０２は埋め込み
酸化膜、１０３はＳＯＩ層である。この図からわかるよ
うに、ＳＯＩ基板にTensile modeの反りが認められる。
【００１２】また、図２９は”ISPSD, Proc.,1994 p.18
3-186.High Voltage Trench DrainLDMOS-FET Using SOI
Wafer”に示された、ＳＯＩ基板の埋め込み酸化膜層と
基板の反りの関係を示すグラフである。ｔＳＯＩは、Ｓ
ＯＩ層１０３の膜厚を示す。５インチ径の基板について
は、埋め込み酸化膜１０２の厚さｔｏｘｉが１．７μm
の時にＳＯＩ基板の反りＷは１００μmにも達すること
がわかる。この図はまた、反りＷがＳＯＩ層の膜厚ｔＳ
ＯＩではなく、埋め込み酸化膜厚ｔｏｘｉに比例して増
加する傾向にあることを示している。
3-186.High Voltage Trench DrainLDMOS-FET Using SOI
Wafer”に示された、ＳＯＩ基板の埋め込み酸化膜層と
基板の反りの関係を示すグラフである。ｔＳＯＩは、Ｓ
ＯＩ層１０３の膜厚を示す。５インチ径の基板について
は、埋め込み酸化膜１０２の厚さｔｏｘｉが１．７μm
の時にＳＯＩ基板の反りＷは１００μmにも達すること
がわかる。この図はまた、反りＷがＳＯＩ層の膜厚ｔＳ
ＯＩではなく、埋め込み酸化膜厚ｔｏｘｉに比例して増
加する傾向にあることを示している。
【００１３】ＳＯＩ基板の反りは、半導体基板と埋め込
み酸化膜の間のストレスとなり、半導体装置そのものの
寿命を縮める上、半導体装置を製造する過程で、搬送エ
ラー、露光焦点のズレによるパターン不良、真空吸着エ
ラー等のプロセス不具合を引き起こし、歩留まりに大き
く悪影響を及ぼす。
み酸化膜の間のストレスとなり、半導体装置そのものの
寿命を縮める上、半導体装置を製造する過程で、搬送エ
ラー、露光焦点のズレによるパターン不良、真空吸着エ
ラー等のプロセス不具合を引き起こし、歩留まりに大き
く悪影響を及ぼす。
【００１４】本発明は、上記した点に鑑みてなされたも
のであり、寿命が長く、搬送エラー、露光焦点のズレに
よるパターン不良、真空吸着エラー等のウエハの反りに
起因するプロセス不具合を回避し、高歩留まりを維持で
きる半導体装置およびその製造方法を得ることを目的と
するものである。
のであり、寿命が長く、搬送エラー、露光焦点のズレに
よるパターン不良、真空吸着エラー等のウエハの反りに
起因するプロセス不具合を回避し、高歩留まりを維持で
きる半導体装置およびその製造方法を得ることを目的と
するものである。
【００１５】
【００１６】
【００１７】
【００１８】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、半導体基板の一主面上に形成され
た第１の絶縁層と、第１の絶縁層上に形成されたシリコ
ン層と、第１の絶縁層と半導体基板との間に介在して形
成され、第１の絶縁層と半導体基板との接合応力を緩和
する第１の応力緩和層と、シリコン層の露呈面の第１の
部分に形成された第１の素子と、シリコン層の露呈面の
第１の部分と素子分離領域で隔てられた第２の部分に形
成され第１の素子を制御する第２の素子とを備え、半導
体基板の他主面上にさらに第２の応力緩和層を介して第
２の絶縁層が形成されたことを特徴とするものである。
置は、半導体基板と、半導体基板の一主面上に形成され
た第１の絶縁層と、第１の絶縁層上に形成されたシリコ
ン層と、第１の絶縁層と半導体基板との間に介在して形
成され、第１の絶縁層と半導体基板との接合応力を緩和
する第１の応力緩和層と、シリコン層の露呈面の第１の
部分に形成された第１の素子と、シリコン層の露呈面の
第１の部分と素子分離領域で隔てられた第２の部分に形
成され第１の素子を制御する第２の素子とを備え、半導
体基板の他主面上にさらに第２の応力緩和層を介して第
２の絶縁層が形成されたことを特徴とするものである。
【００１９】さらに、第２の絶縁層の半導体基板に対向
する主面と互いに対向する他主面上に形成され第２の絶
縁層を保護する保護膜をさらに備えたことを特徴とする
ものである。
する主面と互いに対向する他主面上に形成され第２の絶
縁層を保護する保護膜をさらに備えたことを特徴とする
ものである。
【００２０】ここで、絶縁層がシリコン酸化膜、応力緩
和層が多孔質シリコン層、第１の素子が絶縁ゲート型電
界効果トランジスタ、第２の素子がＭＯＳ型トランジス
タであることを特徴とするものである。
和層が多孔質シリコン層、第１の素子が絶縁ゲート型電
界効果トランジスタ、第２の素子がＭＯＳ型トランジス
タであることを特徴とするものである。
【００２１】さらに、第１、第２の絶縁層がシリコン酸
化膜、第１、第２の応力緩和層が多孔質シリコン層、第
１の素子が絶縁ゲート型電界効果トランジスタ、第２の
素子がＭＯＳ型トランジスタ、保護膜がシリコン窒化膜
またはポリシリコン膜であることを特徴とするものであ
る。
化膜、第１、第２の応力緩和層が多孔質シリコン層、第
１の素子が絶縁ゲート型電界効果トランジスタ、第２の
素子がＭＯＳ型トランジスタ、保護膜がシリコン窒化膜
またはポリシリコン膜であることを特徴とするものであ
る。
【００２２】
【００２３】また、第１の半導体基板の第１の主面に第
１の応力緩和層を形成する工程と、第１の応力緩和層の
露呈面上に第１の絶縁層を形成する工程と、第２の半導
体基板の第１、第２の主面に第３、第４の絶縁層を形成
する工程と、第１の絶縁層の露呈面と第３の絶縁層の露
呈面を貼り合わせる工程と、第４の絶縁層を取り除くと
共に第２の半導体基板を残すように第２の半導体基板の
第２の主面を研磨して所定の厚さにする工程と、第２の
半導体基板の研磨された第２の主面の第１の部分に第１
の素子をまたこの第２の半導体基板の露呈面の第２の部
分に第１の素子を制御する第２の素子を形成する工程と
を備えたものである。
１の応力緩和層を形成する工程と、第１の応力緩和層の
露呈面上に第１の絶縁層を形成する工程と、第２の半導
体基板の第１、第２の主面に第３、第４の絶縁層を形成
する工程と、第１の絶縁層の露呈面と第３の絶縁層の露
呈面を貼り合わせる工程と、第４の絶縁層を取り除くと
共に第２の半導体基板を残すように第２の半導体基板の
第２の主面を研磨して所定の厚さにする工程と、第２の
半導体基板の研磨された第２の主面の第１の部分に第１
の素子をまたこの第２の半導体基板の露呈面の第２の部
分に第１の素子を制御する第２の素子を形成する工程と
を備えたものである。
【００２４】また、第１の半導体基板の第１の主面に第
１の応力緩和層を形成する工程と、第１の半導体基板の
第２の主面に第２の応力緩和層を形成する工程と、第
１、第２の応力緩和層の露呈面に第１、第２の絶縁層を
形成する工程と、第１の絶縁層の露呈面と第２の半導体
基板の第１の主面を貼り合わせる工程と、第２の半導体
基板を残すように第２の半導体基板の第２の主面を研磨
して所定の厚さにする工程と、第２の半導体基板の研磨
された第２の主面の第１の部分に第１の素子をまたこの
第２の半導体基板の露呈面の第２の部分に第１の素子を
制御する第２の素子を形成する工程とを備えたものであ
る。
１の応力緩和層を形成する工程と、第１の半導体基板の
第２の主面に第２の応力緩和層を形成する工程と、第
１、第２の応力緩和層の露呈面に第１、第２の絶縁層を
形成する工程と、第１の絶縁層の露呈面と第２の半導体
基板の第１の主面を貼り合わせる工程と、第２の半導体
基板を残すように第２の半導体基板の第２の主面を研磨
して所定の厚さにする工程と、第２の半導体基板の研磨
された第２の主面の第１の部分に第１の素子をまたこの
第２の半導体基板の露呈面の第２の部分に第１の素子を
制御する第２の素子を形成する工程とを備えたものであ
る。
【００２５】また、第１の半導体基板の第１の主面に第
１の応力緩和層を形成する工程と、第１の半導体基板の
第２の主面に第２の応力緩和層を形成する工程と、第
１、第２の応力緩和層の露呈面に第１、第２の絶縁層を
形成する工程と、第２の半導体基板の第１、第２の主面
に第３、第４の絶縁層を形成する工程と、第１の絶縁層
の露呈面と第３の絶縁層の露呈面を貼り合わせる工程
と、第４の絶縁層を取り除くと共に第２の半導体基板を
残すように第２の半導体基板の第２の主面を研磨して所
定の厚さにする工程と、第２の半導体基板の研磨された
第２の主面の第１の部分に第１の素子をまたこの第２の
半導体基板の露呈面の第２の部分に第１の素子を制御す
る第２の素子を形成する工程とを備えたものである。
１の応力緩和層を形成する工程と、第１の半導体基板の
第２の主面に第２の応力緩和層を形成する工程と、第
１、第２の応力緩和層の露呈面に第１、第２の絶縁層を
形成する工程と、第２の半導体基板の第１、第２の主面
に第３、第４の絶縁層を形成する工程と、第１の絶縁層
の露呈面と第３の絶縁層の露呈面を貼り合わせる工程
と、第４の絶縁層を取り除くと共に第２の半導体基板を
残すように第２の半導体基板の第２の主面を研磨して所
定の厚さにする工程と、第２の半導体基板の研磨された
第２の主面の第１の部分に第１の素子をまたこの第２の
半導体基板の露呈面の第２の部分に第１の素子を制御す
る第２の素子を形成する工程とを備えたものである。
【００２６】また、第１の半導体基板の第１、第２の主
面に第１、第２の応力緩和層を形成する工程と、前記第
１、第２の応力緩和層の露呈面に第１、第２の絶縁層を
形成する工程と、前記第１の絶縁層の露呈面と第２の半
導体基板の第１の主面を貼り合わせる工程と、前記第２
の半導体基板を残すように前記第２の半導体基板の第２
の主面を研磨して所定の厚さにする工程と、前記第２の
半導体基板の研磨された第２の主面の第１の部分に第１
の素子をまたこの第２の半導体基板の露呈面の第２の部
分に前記第１の素子を制御する第２の素子を形成する工
程とを備えたものである。
面に第１、第２の応力緩和層を形成する工程と、前記第
１、第２の応力緩和層の露呈面に第１、第２の絶縁層を
形成する工程と、前記第１の絶縁層の露呈面と第２の半
導体基板の第１の主面を貼り合わせる工程と、前記第２
の半導体基板を残すように前記第２の半導体基板の第２
の主面を研磨して所定の厚さにする工程と、前記第２の
半導体基板の研磨された第２の主面の第１の部分に第１
の素子をまたこの第２の半導体基板の露呈面の第２の部
分に前記第１の素子を制御する第２の素子を形成する工
程とを備えたものである。
【００２７】また、第１の半導体基板の第１、第２の主
面に第１、第２の応力緩和層を形成する工程と、第１、
第２の応力緩和層の露呈面に第１、第２の絶縁層を形成
する工程と、第２の半導体基板の第１、第２の主面に第
３、第４の絶縁層を形成する工程と、第１の絶縁層の露
呈面と第３の絶縁層の露呈面を貼り合わせる工程と、第
４の絶縁層を取り除くと共に第２の半導体基板を残すよ
うに第２の半導体基板の第２の主面を研磨して所定の厚
さにする工程と、第２の半導体基板の研磨された第２の
主面の第１の部分に第１の素子をまたこの第２の半導体
基板の露呈面の第２の部分に第１の素子を制御する第２
の素子を形成する工程とを備えたものである。
面に第１、第２の応力緩和層を形成する工程と、第１、
第２の応力緩和層の露呈面に第１、第２の絶縁層を形成
する工程と、第２の半導体基板の第１、第２の主面に第
３、第４の絶縁層を形成する工程と、第１の絶縁層の露
呈面と第３の絶縁層の露呈面を貼り合わせる工程と、第
４の絶縁層を取り除くと共に第２の半導体基板を残すよ
うに第２の半導体基板の第２の主面を研磨して所定の厚
さにする工程と、第２の半導体基板の研磨された第２の
主面の第１の部分に第１の素子をまたこの第２の半導体
基板の露呈面の第２の部分に第１の素子を制御する第２
の素子を形成する工程とを備えたものである。
【００２８】さらに、第２の絶縁層および第２の応力緩
和層を研磨して取り除く工程を備えたものである。
和層を研磨して取り除く工程を備えたものである。
【００２９】また、第２の絶縁層の露呈面上に第２の絶
縁層を保護する保護膜を形成する工程を備えたものであ
る。
縁層を保護する保護膜を形成する工程を備えたものであ
る。
【００３０】そして、応力緩和層が多孔質シリコン層、
絶縁層がシリコン酸化膜、第１の素子が絶縁ゲート型電
界効果トランジスタ、第２の素子がＭＯＳ型トランジス
タであることを特徴とするものである。
絶縁層がシリコン酸化膜、第１の素子が絶縁ゲート型電
界効果トランジスタ、第２の素子がＭＯＳ型トランジス
タであることを特徴とするものである。
【００３１】そして、応力緩和層が多孔質シリコン層、
絶縁層がシリコン酸化膜、第１の素子が絶縁ゲート型電
界効果トランジスタ、第２の素子がＭＯＳ型トランジス
タ、保護膜がポリシリコン膜またはシリコン窒化膜であ
ることを特徴とするものである。
絶縁層がシリコン酸化膜、第１の素子が絶縁ゲート型電
界効果トランジスタ、第２の素子がＭＯＳ型トランジス
タ、保護膜がポリシリコン膜またはシリコン窒化膜であ
ることを特徴とするものである。
【００３２】また、第１の半導体基板の両面に第１、第
２の絶縁層を形成する工程と、第１の絶縁層の露呈面と
第２の半導体基板を貼り合わせる工程と、第２の半導体
基板表面を研磨して第２の半導体基板を残して所定の厚
さに形成する工程と、第２の絶縁層および第２の半導体
基板の露呈面から第１の半導体基板まで達する溝を形成
する工程と、溝をシリコンで埋める工程と、第２の半導
体基板の主表面の第１の部分に第１の素子をまたこの第
２の半導体基板の主表面の第２の部分に第１の素子を制
御する第２の素子を形成する工程とを備えたものであ
る。
２の絶縁層を形成する工程と、第１の絶縁層の露呈面と
第２の半導体基板を貼り合わせる工程と、第２の半導体
基板表面を研磨して第２の半導体基板を残して所定の厚
さに形成する工程と、第２の絶縁層および第２の半導体
基板の露呈面から第１の半導体基板まで達する溝を形成
する工程と、溝をシリコンで埋める工程と、第２の半導
体基板の主表面の第１の部分に第１の素子をまたこの第
２の半導体基板の主表面の第２の部分に第１の素子を制
御する第２の素子を形成する工程とを備えたものであ
る。
【００３３】また、第１の半導体基板の両面に第１、第
２のシリコン酸化膜を形成する工程と、第１のシリコン
酸化膜の露呈面と第２の半導体基板の一主面を貼り合わ
せる工程と、第２の半導体基板表面を研磨して第２の半
導体基板を残して所定の厚さに形成する工程と、チップ
・ダイシングラインに相当する領域で第２のシリコン酸
化膜および第２の半導体基板の露呈面から第１の半導体
基板まで達する溝を形成する工程と、溝をポリシリコン
またはアモルファスシリコンあるいはエピタキシャルに
よって埋める工程と、第２の半導体基板の主表面の第１
の部分に絶縁ゲート型電界効果トランジスタを形成する
工程と、第２の半導体基板の主表面の第２の部分に絶縁
ゲート型電界効果トランジスタを制御するＭＯＳ型トラ
ンジスタを形成する工程とを備えたものである。
２のシリコン酸化膜を形成する工程と、第１のシリコン
酸化膜の露呈面と第２の半導体基板の一主面を貼り合わ
せる工程と、第２の半導体基板表面を研磨して第２の半
導体基板を残して所定の厚さに形成する工程と、チップ
・ダイシングラインに相当する領域で第２のシリコン酸
化膜および第２の半導体基板の露呈面から第１の半導体
基板まで達する溝を形成する工程と、溝をポリシリコン
またはアモルファスシリコンあるいはエピタキシャルに
よって埋める工程と、第２の半導体基板の主表面の第１
の部分に絶縁ゲート型電界効果トランジスタを形成する
工程と、第２の半導体基板の主表面の第２の部分に絶縁
ゲート型電界効果トランジスタを制御するＭＯＳ型トラ
ンジスタを形成する工程とを備えたものである。
【００３４】
実施の形態１．図１は、この発明の実施の形態１を示す
貼り合わせＳＯＩ基板を用いた半導体装置を示す断面図
である。以下、図１を参照して、１は半導体基板、２は
埋め込み酸化膜、３はＳＯＩ層、４はシリコン酸化膜、
５は酸化膜エッチャントに対する耐性を有する保護膜、
３１はシリコン酸化膜、３２はポリシリコン膜、３３は
分離領域、３４はゲート酸化膜、３５はサイドウォー
ル、３６〜３８は層間絶縁膜、４１はＮウェル、４２は
Ｐウェル、４３はＰ型不純物の拡散層、４４はＰＭＯＳ
のソース／ドレイン領域、４５はＮＭＯＳのソース／ド
レイン領域、４６および４７はｎ−ｃｈＩＧＢＴのエミ
ッタ領域、４８はＮバッファ領域、４９はＰ+コレクタ
領域、５１はＣＭＯＳのゲート、５２はＩＧＢＴのゲー
ト、５３はＰＭＯＳのソース／ドレイン電極、５４はＮ
ＭＯＳのソース／ドレイン電極、５５はｎ−ｃｈＩＧＢ
Ｔのエミッタ電極、５６はｎ−ｃｈＩＧＢＴのゲート電
極、５７はコレクタ電極、５８はバリアメタルである。
貼り合わせＳＯＩ基板を用いた半導体装置を示す断面図
である。以下、図１を参照して、１は半導体基板、２は
埋め込み酸化膜、３はＳＯＩ層、４はシリコン酸化膜、
５は酸化膜エッチャントに対する耐性を有する保護膜、
３１はシリコン酸化膜、３２はポリシリコン膜、３３は
分離領域、３４はゲート酸化膜、３５はサイドウォー
ル、３６〜３８は層間絶縁膜、４１はＮウェル、４２は
Ｐウェル、４３はＰ型不純物の拡散層、４４はＰＭＯＳ
のソース／ドレイン領域、４５はＮＭＯＳのソース／ド
レイン領域、４６および４７はｎ−ｃｈＩＧＢＴのエミ
ッタ領域、４８はＮバッファ領域、４９はＰ+コレクタ
領域、５１はＣＭＯＳのゲート、５２はＩＧＢＴのゲー
ト、５３はＰＭＯＳのソース／ドレイン電極、５４はＮ
ＭＯＳのソース／ドレイン電極、５５はｎ−ｃｈＩＧＢ
Ｔのエミッタ電極、５６はｎ−ｃｈＩＧＢＴのゲート電
極、５７はコレクタ電極、５８はバリアメタルである。
【００３５】この半導体装置は、ロジック回路となるＣ
ＭＯＳと、パワーデバイスであるＮ型ＩＧＢＴから構成
されている。ＣＭＯＳとＩＧＢＴは、埋め込み酸化膜２
と、ＳＯＩ層３中にシリコン酸化膜３１、ポリシリコン
膜３２で形成されたトレンチ分離領域、およびシリコン
酸化膜からなる分離領域３３によって完全に絶縁分離さ
れ、ＣＭＯＳのＮＭＯＳとＰＭＯＳも同様にして分離さ
れている。そして、ＰＭＯＳのＳＯＩ層３の中には、Ｎ
ウェル４１、ＰＭＯＳのソース／ドレイン領域４４が、
ＮＭＯＳのＳＯＩ層３の中には、Ｐウェル４２、ＮＭＯ
Ｓのソース／ドレイン領域４５が、ＩＧＢＴのＳＯＩ層
３の中には、Ｐ型不純物の拡散層４３、エミッタ領域４
６および４７、Ｎ型不純物の拡散層４８、コレクタ領域
４９が、それぞれ形成されている。
ＭＯＳと、パワーデバイスであるＮ型ＩＧＢＴから構成
されている。ＣＭＯＳとＩＧＢＴは、埋め込み酸化膜２
と、ＳＯＩ層３中にシリコン酸化膜３１、ポリシリコン
膜３２で形成されたトレンチ分離領域、およびシリコン
酸化膜からなる分離領域３３によって完全に絶縁分離さ
れ、ＣＭＯＳのＮＭＯＳとＰＭＯＳも同様にして分離さ
れている。そして、ＰＭＯＳのＳＯＩ層３の中には、Ｎ
ウェル４１、ＰＭＯＳのソース／ドレイン領域４４が、
ＮＭＯＳのＳＯＩ層３の中には、Ｐウェル４２、ＮＭＯ
Ｓのソース／ドレイン領域４５が、ＩＧＢＴのＳＯＩ層
３の中には、Ｐ型不純物の拡散層４３、エミッタ領域４
６および４７、Ｎ型不純物の拡散層４８、コレクタ領域
４９が、それぞれ形成されている。
【００３６】図２は、この発明の実施の形態１を示す半
導体装置のＳＯＩ基板を示す断面図である。図２におい
て、ＳＯＩ基板はＳＯＩ層３、埋め込み酸化膜２、半導
体基板１、シリコン酸化膜４、酸化膜エッチャントに対
する耐性を有する保護膜５からなっており、シリコン酸
化膜４の厚さは埋め込み酸化膜２の厚さと同じかそれ以
下であるが、半導体基板１の両面での応力の均衡という
点から、少なくとも半分以上であることが望ましい。ま
た、酸化膜エッチャントに対する耐性を有する保護膜と
しては、ポリシリコン膜、シリコン窒化膜などが挙げら
れ、この膜が、半導体装置の製造工程を通して、シリコ
ン酸化膜４の膜厚の減少を防止している。
導体装置のＳＯＩ基板を示す断面図である。図２におい
て、ＳＯＩ基板はＳＯＩ層３、埋め込み酸化膜２、半導
体基板１、シリコン酸化膜４、酸化膜エッチャントに対
する耐性を有する保護膜５からなっており、シリコン酸
化膜４の厚さは埋め込み酸化膜２の厚さと同じかそれ以
下であるが、半導体基板１の両面での応力の均衡という
点から、少なくとも半分以上であることが望ましい。ま
た、酸化膜エッチャントに対する耐性を有する保護膜と
しては、ポリシリコン膜、シリコン窒化膜などが挙げら
れ、この膜が、半導体装置の製造工程を通して、シリコ
ン酸化膜４の膜厚の減少を防止している。
【００３７】図３は、５インチ径のウエハでＳＯＩ層の
厚さが７〜１４μmの時の、埋め込み酸化膜の厚さとウ
エハの変位量の関係を示すグラフである。図４は、５イ
ンチ径のウエハでＳＯＩ層の厚さが７〜１４μmの時
の、ＳＯＩ層の厚さとウエハの変位量の関係を示すグラ
フである。図３、図４を参照して、埋め込み酸化膜の厚
さがウエハの変位量に与える影響を説明する。
厚さが７〜１４μmの時の、埋め込み酸化膜の厚さとウ
エハの変位量の関係を示すグラフである。図４は、５イ
ンチ径のウエハでＳＯＩ層の厚さが７〜１４μmの時
の、ＳＯＩ層の厚さとウエハの変位量の関係を示すグラ
フである。図３、図４を参照して、埋め込み酸化膜の厚
さがウエハの変位量に与える影響を説明する。
【００３８】図３で（ａ）は通常の半導体基板、（ｂ）
は埋め込み酸化膜２がシリコン酸化膜４の２倍の厚さを
有するＳＯＩ基板、（ｃ）は埋め込み酸化膜２とシリコ
ン酸化膜４の厚さが等しいＳＯＩ基板のウエハ変位量を
表している。この図からわかるように、埋め込み酸化膜
２とシリコン酸化膜４の厚さが等しい場合、酸化膜厚の
増加に関わらず、半導体基板１の変位量Ｗは、通常の半
導体基板（ａ）の変位量と同じであり、約１０〜２０μ
mである。埋め込み酸化膜２とシリコン酸化膜４の厚さ
の差が大きくなるに従って、ウエハの変位量も大きくな
る。
は埋め込み酸化膜２がシリコン酸化膜４の２倍の厚さを
有するＳＯＩ基板、（ｃ）は埋め込み酸化膜２とシリコ
ン酸化膜４の厚さが等しいＳＯＩ基板のウエハ変位量を
表している。この図からわかるように、埋め込み酸化膜
２とシリコン酸化膜４の厚さが等しい場合、酸化膜厚の
増加に関わらず、半導体基板１の変位量Ｗは、通常の半
導体基板（ａ）の変位量と同じであり、約１０〜２０μ
mである。埋め込み酸化膜２とシリコン酸化膜４の厚さ
の差が大きくなるに従って、ウエハの変位量も大きくな
る。
【００３９】図４において、（ｄ）は埋め込み酸化膜２
の厚さが３．３μm、シリコン酸化膜４の厚さが６．６
μmのＳＯＩ基板、（ｅ）は埋め込み酸化膜２とシリコ
ン酸化膜４の厚さがともに３．３μmのＳＯＩ基板の、
それぞれのＳＯＩ層厚さとウエハの変位量の関係を示
す。この図からみて、ウエハ変位量ＷはＳＯＩ層の厚さ
にほとんど左右されないことがわかる。
の厚さが３．３μm、シリコン酸化膜４の厚さが６．６
μmのＳＯＩ基板、（ｅ）は埋め込み酸化膜２とシリコ
ン酸化膜４の厚さがともに３．３μmのＳＯＩ基板の、
それぞれのＳＯＩ層厚さとウエハの変位量の関係を示
す。この図からみて、ウエハ変位量ＷはＳＯＩ層の厚さ
にほとんど左右されないことがわかる。
【００４０】ＳＯＩ基板の変位は、半導体基板１とその
両面に形成された埋め込み酸化膜２、シリコン酸化膜４
との間にかかる応力によって引き起こされるものであ
る。しかし、図３において説明したように、埋め込み酸
化膜２とシリコン酸化膜４の厚さが等しければ、シリコ
ンとシリコン酸化膜との間にかかる応力の均衡が、半導
体基板１の両面で保たれるため、半導体基板１と埋め込
み酸化膜２、シリコン酸化膜４の間に発生するストレス
が著しく抑制される。
両面に形成された埋め込み酸化膜２、シリコン酸化膜４
との間にかかる応力によって引き起こされるものであ
る。しかし、図３において説明したように、埋め込み酸
化膜２とシリコン酸化膜４の厚さが等しければ、シリコ
ンとシリコン酸化膜との間にかかる応力の均衡が、半導
体基板１の両面で保たれるため、半導体基板１と埋め込
み酸化膜２、シリコン酸化膜４の間に発生するストレス
が著しく抑制される。
【００４１】酸化膜エッチャントに対する耐性を有する
保護膜５は、シリコン酸化膜４の表面を保護して、半導
体装置の製造プロセス中に起こる膜減りを防ぎ、シリコ
ン酸化膜４の厚さをＳＯＩ基板形成時のまま維持するた
め、埋め込み酸化膜２とシリコン酸化膜４の厚さを等し
く保つことができる。これによって、半導体基板１と埋
め込み酸化膜２、シリコン酸化膜４の間に発生するスト
レスが著しく抑制されるため、半導体装置の高耐圧化が
図れるだけでなく、寿命が延びるという効果を奏する。
保護膜５は、シリコン酸化膜４の表面を保護して、半導
体装置の製造プロセス中に起こる膜減りを防ぎ、シリコ
ン酸化膜４の厚さをＳＯＩ基板形成時のまま維持するた
め、埋め込み酸化膜２とシリコン酸化膜４の厚さを等し
く保つことができる。これによって、半導体基板１と埋
め込み酸化膜２、シリコン酸化膜４の間に発生するスト
レスが著しく抑制されるため、半導体装置の高耐圧化が
図れるだけでなく、寿命が延びるという効果を奏する。
【００４２】また、埋め込み酸化膜２とシリコン酸化膜
４の厚さがＳＯＩ基板形成時に等しくない場合でも、そ
の差が著しくなければ、酸化膜エッチャントに対する耐
性を有する保護膜５が、シリコン酸化膜４の表面を保護
して、半導体装置の製造プロセス中に起こる膜減りを防
ぎ、シリコン酸化膜４の厚さをＳＯＩ基板形成時のまま
維持するため、高耐圧保持の点からも寿命の確保の点か
らも、埋め込み酸化膜２とシリコン酸化膜４の膜厚が等
しいときと同様の効果が得られる。
４の厚さがＳＯＩ基板形成時に等しくない場合でも、そ
の差が著しくなければ、酸化膜エッチャントに対する耐
性を有する保護膜５が、シリコン酸化膜４の表面を保護
して、半導体装置の製造プロセス中に起こる膜減りを防
ぎ、シリコン酸化膜４の厚さをＳＯＩ基板形成時のまま
維持するため、高耐圧保持の点からも寿命の確保の点か
らも、埋め込み酸化膜２とシリコン酸化膜４の膜厚が等
しいときと同様の効果が得られる。
【００４３】図５〜６は、図１に示した半導体装置の製
造方法の各工程でのウエハを示す断面図である。まず、
図５に示すように、半導体基板１の両面を酸化して、酸
化膜２および４を形成する。これらの酸化膜を６μｍ形
成する場合は、常圧のｗｅｔ酸化で８０時間程度の処理
が必要である。次に図６に示すように、別の半導体基板
３を酸化膜２の表面に接着させた後、熱処理等を施して
接着強度を確保する。この場合の熱処理は、例えば１１
００℃で、２時間程度である。この方法を用いると、半
導体基板１の両面に形成されたシリコン酸化膜２および
４は、同程度の厚みを持つため、半導体基板１の両面の
応力の均衡が保たれる。その後、半導体基板３の表面を
所望の厚さまで研磨してＳＯＩ層とする。
造方法の各工程でのウエハを示す断面図である。まず、
図５に示すように、半導体基板１の両面を酸化して、酸
化膜２および４を形成する。これらの酸化膜を６μｍ形
成する場合は、常圧のｗｅｔ酸化で８０時間程度の処理
が必要である。次に図６に示すように、別の半導体基板
３を酸化膜２の表面に接着させた後、熱処理等を施して
接着強度を確保する。この場合の熱処理は、例えば１１
００℃で、２時間程度である。この方法を用いると、半
導体基板１の両面に形成されたシリコン酸化膜２および
４は、同程度の厚みを持つため、半導体基板１の両面の
応力の均衡が保たれる。その後、半導体基板３の表面を
所望の厚さまで研磨してＳＯＩ層とする。
【００４４】このようにしてシリコン酸化膜４、半導体
基板１、埋め込み酸化膜２、シリコン層３を形成した
後、図２に示すように、シリコン酸化膜４の表面にポリ
シリコン膜、窒化膜等の酸化膜エッチャントに対する耐
性を有する保護膜５を形成する。
基板１、埋め込み酸化膜２、シリコン層３を形成した
後、図２に示すように、シリコン酸化膜４の表面にポリ
シリコン膜、窒化膜等の酸化膜エッチャントに対する耐
性を有する保護膜５を形成する。
【００４５】図７〜８は、図１に示した半導体装置の別
の製造方法の各工程でのウエハを示す断面図である。図
７〜８において、２１〜２３はシリコン酸化膜である。
まず、図７に示すように半導体基板１および半導体基板
３の両面を各々酸化して、半導体基板１の表面にシリコ
ン酸化膜４、２１を、半導体基板３の表面にシリコン酸
化膜２２、２３を形成する。次に図８に示すように半導
体基板２１と２２を接着させて一体化した酸化膜２を形
成し、熱処理等を施して接着強度を確保する。その後、
シリコン酸化膜２３を取り除くとともに半導体基板３を
研磨して、半導体基板３からＳＯＩ層を形成する。
の製造方法の各工程でのウエハを示す断面図である。図
７〜８において、２１〜２３はシリコン酸化膜である。
まず、図７に示すように半導体基板１および半導体基板
３の両面を各々酸化して、半導体基板１の表面にシリコ
ン酸化膜４、２１を、半導体基板３の表面にシリコン酸
化膜２２、２３を形成する。次に図８に示すように半導
体基板２１と２２を接着させて一体化した酸化膜２を形
成し、熱処理等を施して接着強度を確保する。その後、
シリコン酸化膜２３を取り除くとともに半導体基板３を
研磨して、半導体基板３からＳＯＩ層を形成する。
【００４６】この時の酸化膜４、２１と２２、２３の厚
さはそれぞれ等しく形成されるが、４と２２、２３ある
いは２１と２２、２３の厚さは必ずしも同じでない。半
導体基板１の両面での応力の均衡を考えると、シリコン
酸化膜２とシリコン酸化膜４の厚さが等しくなることが
望ましいため、シリコン酸化膜４および２１を酸化膜２
２、２３より厚く形成するのがよい。しかし、酸化時間
から考えると、４および２１〜２３の酸化膜厚は同じで
ある方が有効である。プロセス不具合は、５インチウエ
ハではウエハの反りが７０μｍ以下であれば起こる心配
がないため、酸化時間は酸化膜厚とウエハの反りの兼ね
合いによって決めればよい。このようにしてシリコン酸
化膜４、半導体基板１、埋め込み酸化膜２、シリコン層
３を形成した後、図２に示すように、シリコン酸化膜４
の表面にポリシリコン膜、窒化膜等の酸化膜エッチャン
トに対する耐性を有する保護膜５を形成する。
さはそれぞれ等しく形成されるが、４と２２、２３ある
いは２１と２２、２３の厚さは必ずしも同じでない。半
導体基板１の両面での応力の均衡を考えると、シリコン
酸化膜２とシリコン酸化膜４の厚さが等しくなることが
望ましいため、シリコン酸化膜４および２１を酸化膜２
２、２３より厚く形成するのがよい。しかし、酸化時間
から考えると、４および２１〜２３の酸化膜厚は同じで
ある方が有効である。プロセス不具合は、５インチウエ
ハではウエハの反りが７０μｍ以下であれば起こる心配
がないため、酸化時間は酸化膜厚とウエハの反りの兼ね
合いによって決めればよい。このようにしてシリコン酸
化膜４、半導体基板１、埋め込み酸化膜２、シリコン層
３を形成した後、図２に示すように、シリコン酸化膜４
の表面にポリシリコン膜、窒化膜等の酸化膜エッチャン
トに対する耐性を有する保護膜５を形成する。
【００４７】以上、説明したように、酸化膜エッチャン
トに対する耐性を有する保護膜５は、素子製造プロセス
途中におけるシリコン酸化膜４の膜厚の減少を防ぐ役割
を果たす。このため、半導体基板１とその両面に形成さ
れた酸化膜２、４との間に発生した応力の、半導体基板
１の両面での均衡が酸化膜形成時のままの状態で保たれ
る。それによって、反りを抑制または減少させることが
できるため、プロセス仕掛かり中のステージへの吸着／
搬送不良等といった不具合を改善することができる。さ
らに、半導体装置の高耐圧化が図れるだけでなく、寿命
が延びるという効果を奏する。
トに対する耐性を有する保護膜５は、素子製造プロセス
途中におけるシリコン酸化膜４の膜厚の減少を防ぐ役割
を果たす。このため、半導体基板１とその両面に形成さ
れた酸化膜２、４との間に発生した応力の、半導体基板
１の両面での均衡が酸化膜形成時のままの状態で保たれ
る。それによって、反りを抑制または減少させることが
できるため、プロセス仕掛かり中のステージへの吸着／
搬送不良等といった不具合を改善することができる。さ
らに、半導体装置の高耐圧化が図れるだけでなく、寿命
が延びるという効果を奏する。
【００４８】ここでは、ロジック回路としてＣＭＯＳで
説明を行なったが、ＣＭＯＳトランジスタ単独でも、Ｂ
ｉ−ＰｏｌａトランジスタとＣＭＯＳの組み合わせでも
かまわない。また、パワーデバイスについてもＮ型ＩＧ
ＢＴの代わりにＰ型ＩＧＢＴ、Ｂｉ−Ｐｏｌａトランジ
スタあるいは、ＭＯＳ型トランジスタを用いてもよい。
説明を行なったが、ＣＭＯＳトランジスタ単独でも、Ｂ
ｉ−ＰｏｌａトランジスタとＣＭＯＳの組み合わせでも
かまわない。また、パワーデバイスについてもＮ型ＩＧ
ＢＴの代わりにＰ型ＩＧＢＴ、Ｂｉ−Ｐｏｌａトランジ
スタあるいは、ＭＯＳ型トランジスタを用いてもよい。
【００４９】半導体基板１と半導体基板３の双方を酸化
する場合は、その順序にこだわらず、同時に酸化しても
よい。また、保護膜５の形成は、半導体基板１と半導体
基板３を貼り合わせる前でも、貼り合わせた後に半導体
基板を研磨するまでの間でもよい。
する場合は、その順序にこだわらず、同時に酸化しても
よい。また、保護膜５の形成は、半導体基板１と半導体
基板３を貼り合わせる前でも、貼り合わせた後に半導体
基板を研磨するまでの間でもよい。
【００５０】実施の形態２．図９はこの発明の実施の形
態２を示す貼り合わせＳＯＩ基板を用いた半導体装置の
ＳＯＩ基板の断面図である。図９において６は半導体基
板、７は半導体基板６の表面に形成された多孔質シリコ
ン膜、９は多孔質シリコン膜７の表面に形成された埋め
込み酸化膜、１１はシリコン酸化膜９の表面に形成され
たシリコン層である。このシリコン層の上に実施の形態
１と同様の素子が形成される。（図示せず）
態２を示す貼り合わせＳＯＩ基板を用いた半導体装置の
ＳＯＩ基板の断面図である。図９において６は半導体基
板、７は半導体基板６の表面に形成された多孔質シリコ
ン膜、９は多孔質シリコン膜７の表面に形成された埋め
込み酸化膜、１１はシリコン酸化膜９の表面に形成され
たシリコン層である。このシリコン層の上に実施の形態
１と同様の素子が形成される。（図示せず）
【００５１】ＳＯＩ基板は、半導体基板６とその表面に
形成された埋め込み酸化膜９との間にかかる応力によっ
て、変位が引き起こされる。しかし、図９に示したよう
に、多孔質シリコン層７によってシリコンとシリコン酸
化膜との間の応力が緩和されるため、半導体基板６と埋
め込み酸化膜９の間に発生するストレスが抑制される。
この構造により、ＲＥＳＵＲＦ効果を失うことなく反り
を抑制でき、半導体装置の高耐圧化が図れるだけでな
く、寿命が延びるという効果を奏する。さらに、半導体
基板６の片面が露出しているため、素子形成領域の反対
の面から容易に電極を取ることができる。
形成された埋め込み酸化膜９との間にかかる応力によっ
て、変位が引き起こされる。しかし、図９に示したよう
に、多孔質シリコン層７によってシリコンとシリコン酸
化膜との間の応力が緩和されるため、半導体基板６と埋
め込み酸化膜９の間に発生するストレスが抑制される。
この構造により、ＲＥＳＵＲＦ効果を失うことなく反り
を抑制でき、半導体装置の高耐圧化が図れるだけでな
く、寿命が延びるという効果を奏する。さらに、半導体
基板６の片面が露出しているため、素子形成領域の反対
の面から容易に電極を取ることができる。
【００５２】図１０〜１１は、この発明の実施の形態２
を示す貼り合わせＳＯＩ基板を用いた半導体装置のウエ
ハの製造方法を示す断面図である。以下、図１０〜１１
を参照して、９３はシリコン酸化膜、６０は陽極化成電
流である。
を示す貼り合わせＳＯＩ基板を用いた半導体装置のウエ
ハの製造方法を示す断面図である。以下、図１０〜１１
を参照して、９３はシリコン酸化膜、６０は陽極化成電
流である。
【００５３】多孔質シリコンの形成方法としては、例え
ば古川静二郎編著、”ＳＯＩ構造形成技術”、薩摩図書
のｐｐ１７６−１８６に述べられているようなものがあ
る。半導体基板を挟んで上下または左右に電解液質を設
けた化成槽中で、多孔質シリコンを形成する側にはＨＦ
と白金電極を設けて陰極とし、他はＨＦを液体電極とし
て陽極にする。このときシリコン中を流れる陽極化成電
流によって陰極側にあたる半導体基板の表面から内部に
向かって多孔質シリコンを形成することができる。多孔
質シリコンの膜厚は、電流密度と化成時間によって制御
可能であり、多孔質シリコンの密度は化成時におけるＨ
Ｆ濃度によって制御が可能である。
ば古川静二郎編著、”ＳＯＩ構造形成技術”、薩摩図書
のｐｐ１７６−１８６に述べられているようなものがあ
る。半導体基板を挟んで上下または左右に電解液質を設
けた化成槽中で、多孔質シリコンを形成する側にはＨＦ
と白金電極を設けて陰極とし、他はＨＦを液体電極とし
て陽極にする。このときシリコン中を流れる陽極化成電
流によって陰極側にあたる半導体基板の表面から内部に
向かって多孔質シリコンを形成することができる。多孔
質シリコンの膜厚は、電流密度と化成時間によって制御
可能であり、多孔質シリコンの密度は化成時におけるＨ
Ｆ濃度によって制御が可能である。
【００５４】図１０に示すように、Ｐ型あるいは、Ｎ型
であってもその表面にボロンなどのイオン注入を行なっ
てＰ型にした半導体基板６に陽極化成電流６０を流し
て、半導体基板６の一方の面に多孔質シリコン層７を形
成する。この方法により形成された多孔質シリコンの微
細孔は概ね半導体基板の表面と垂直な方向に沿う形で形
成されているのが特徴である。
であってもその表面にボロンなどのイオン注入を行なっ
てＰ型にした半導体基板６に陽極化成電流６０を流し
て、半導体基板６の一方の面に多孔質シリコン層７を形
成する。この方法により形成された多孔質シリコンの微
細孔は概ね半導体基板の表面と垂直な方向に沿う形で形
成されているのが特徴である。
【００５５】次に、図１１に示すように、表面に多孔質
シリコン層７を形成した半導体基板６と、両面にシリコ
ン酸化膜９、９３を形成した半導体基板１１を貼り合わ
せる。ここで、シリコン酸化膜９、９３の形成は、実施
の形態１と同様にして行ない、接着させた後の接着強度
確保のための熱処理も、実施の形態１と同様にして行な
う。その後、図９に示すように、シリコン酸化膜９３を
取り除くとともに半導体基板１１の表面を所望の厚さま
で研磨する。そして、半導体基板１１の表面上に実施の
形態１と同様に素子を形成する。この方法によれば、多
孔質シリコン層７が、半導体基板６とシリコン酸化膜９
の間にかかるストレスを緩和するため、ウエハの変位量
を低減し、プロセス仕掛かり中のウエハのステージへの
吸着／搬送不良等といった不具合を回避でき、半導体装
置の寿命が長くなる。
シリコン層７を形成した半導体基板６と、両面にシリコ
ン酸化膜９、９３を形成した半導体基板１１を貼り合わ
せる。ここで、シリコン酸化膜９、９３の形成は、実施
の形態１と同様にして行ない、接着させた後の接着強度
確保のための熱処理も、実施の形態１と同様にして行な
う。その後、図９に示すように、シリコン酸化膜９３を
取り除くとともに半導体基板１１の表面を所望の厚さま
で研磨する。そして、半導体基板１１の表面上に実施の
形態１と同様に素子を形成する。この方法によれば、多
孔質シリコン層７が、半導体基板６とシリコン酸化膜９
の間にかかるストレスを緩和するため、ウエハの変位量
を低減し、プロセス仕掛かり中のウエハのステージへの
吸着／搬送不良等といった不具合を回避でき、半導体装
置の寿命が長くなる。
【００５６】また、酸化を行なうにあたり、多孔質シリ
コンの酸化速度は単結晶シリコンの約１００倍程度にま
で増加するので、厚膜酸化膜を得る際にはその処理時間
を低減できるという利点もある。さらに、多孔質シリコ
ンの酸化による体積変化率は下式のように表されるた
め、 体積変化率Ｒ（酸化後／酸化前）＝２．２×多孔質シリ
コン／単結晶シリコン密度 多孔質シリコン密度の制御により酸化前後での体積変化
を小さくして引き延ばし応力そのものの値を低減させる
ことが可能である。
コンの酸化速度は単結晶シリコンの約１００倍程度にま
で増加するので、厚膜酸化膜を得る際にはその処理時間
を低減できるという利点もある。さらに、多孔質シリコ
ンの酸化による体積変化率は下式のように表されるた
め、 体積変化率Ｒ（酸化後／酸化前）＝２．２×多孔質シリ
コン／単結晶シリコン密度 多孔質シリコン密度の制御により酸化前後での体積変化
を小さくして引き延ばし応力そのものの値を低減させる
ことが可能である。
【００５７】実施の形態３．図１２はこの発明の実施の
形態３を示す貼り合わせＳＯＩ基板を用いた半導体装置
のＳＯＩ基板を示す断面図で、図１２において６は半導
体基板、７および８は半導体基板６の両面に形成された
多孔質シリコン膜、９および１０は各々多孔質シリコン
膜７および８の表面に形成されたシリコン酸化膜、１１
はシリコン酸化膜９の表面に形成されたＳＯＩ層、５は
シリコン酸化膜層１０の下に形成された酸化膜エッチャ
ントに対する耐性を有する保護膜である。この実施の形
態に係る半導体装置は、実施の形態１と同様にＳＯＩ層
１１の上に素子が形成される。（図示せず）
形態３を示す貼り合わせＳＯＩ基板を用いた半導体装置
のＳＯＩ基板を示す断面図で、図１２において６は半導
体基板、７および８は半導体基板６の両面に形成された
多孔質シリコン膜、９および１０は各々多孔質シリコン
膜７および８の表面に形成されたシリコン酸化膜、１１
はシリコン酸化膜９の表面に形成されたＳＯＩ層、５は
シリコン酸化膜層１０の下に形成された酸化膜エッチャ
ントに対する耐性を有する保護膜である。この実施の形
態に係る半導体装置は、実施の形態１と同様にＳＯＩ層
１１の上に素子が形成される。（図示せず）
【００５８】図１２において、シリコン酸化膜１０の厚
さはシリコン酸化膜９の厚さと同じかそれ以下である
が、半導体基板６の両面での応力の均衡の点から、少な
くとも半分以上であることが望ましい。また、酸化膜エ
ッチャントに対する耐性を有する保護膜としては、ポリ
シリコン膜、シリコン窒化膜などが挙げられ、この膜
が、半導体装置の製造工程を通して、シリコン酸化膜１
０の膜厚の減少を防止している。
さはシリコン酸化膜９の厚さと同じかそれ以下である
が、半導体基板６の両面での応力の均衡の点から、少な
くとも半分以上であることが望ましい。また、酸化膜エ
ッチャントに対する耐性を有する保護膜としては、ポリ
シリコン膜、シリコン窒化膜などが挙げられ、この膜
が、半導体装置の製造工程を通して、シリコン酸化膜１
０の膜厚の減少を防止している。
【００５９】半導体基板６とその両面に形成された埋め
込み酸化膜９、シリコン酸化膜１０との間にかかる応力
によって、ＳＯＩ基板の変位が引き起こされる。しか
し、図１２に示したように、多孔質シリコン層７および
８を形成するので、シリコンとシリコン酸化膜との間の
応力が緩和される事に加えて、図３において説明したよ
うに、埋め込み酸化膜９とシリコン酸化膜１０の厚さが
等しければ、シリコンとシリコン酸化膜との間にかかる
応力の均衡が半導体基板６の両面で保たれるため、半導
体基板６と埋め込み酸化膜９、シリコン酸化膜１０の間
に発生するストレスが著しく抑制される。
込み酸化膜９、シリコン酸化膜１０との間にかかる応力
によって、ＳＯＩ基板の変位が引き起こされる。しか
し、図１２に示したように、多孔質シリコン層７および
８を形成するので、シリコンとシリコン酸化膜との間の
応力が緩和される事に加えて、図３において説明したよ
うに、埋め込み酸化膜９とシリコン酸化膜１０の厚さが
等しければ、シリコンとシリコン酸化膜との間にかかる
応力の均衡が半導体基板６の両面で保たれるため、半導
体基板６と埋め込み酸化膜９、シリコン酸化膜１０の間
に発生するストレスが著しく抑制される。
【００６０】酸化膜エッチャントに対する耐性を有する
保護膜５は、シリコン酸化膜１０の表面を保護して、半
導体装置の製造プロセス中に起こる膜減りを防ぎ、シリ
コン酸化膜１０の厚さをＳＯＩ基板形成時のまま維持す
るため、埋め込み酸化膜９とシリコン酸化膜１０の厚さ
を等しく保つことができる。これによって、半導体基板
６と埋め込み酸化膜９、シリコン酸化膜１０の間に発生
するストレスがより一層抑制されるため、半導体装置の
高耐圧化が図れるだけでなく、寿命が延びるという効果
を奏する。
保護膜５は、シリコン酸化膜１０の表面を保護して、半
導体装置の製造プロセス中に起こる膜減りを防ぎ、シリ
コン酸化膜１０の厚さをＳＯＩ基板形成時のまま維持す
るため、埋め込み酸化膜９とシリコン酸化膜１０の厚さ
を等しく保つことができる。これによって、半導体基板
６と埋め込み酸化膜９、シリコン酸化膜１０の間に発生
するストレスがより一層抑制されるため、半導体装置の
高耐圧化が図れるだけでなく、寿命が延びるという効果
を奏する。
【００６１】また、埋め込み酸化膜９とシリコン酸化膜
１０の厚さが等しくない場合でも、多孔質シリコン層
７、８が応力を緩和する上、埋め込み酸化膜９、シリコ
ン酸化膜１０の膜厚の差が著しくなければ、酸化膜エッ
チャントに対する耐性を有する保護膜５が、シリコン酸
化膜１０の表面を保護して、半導体装置の製造プロセス
中に起こる膜減りを防ぎ、シリコン酸化膜１０の厚さを
ＳＯＩ基板形成時のまま維持するため、高耐圧保持の点
からも寿命確保の点からも、埋め込み酸化膜２とシリコ
ン酸化膜４の膜厚が等しいときと同様の効果が得られ
る。
１０の厚さが等しくない場合でも、多孔質シリコン層
７、８が応力を緩和する上、埋め込み酸化膜９、シリコ
ン酸化膜１０の膜厚の差が著しくなければ、酸化膜エッ
チャントに対する耐性を有する保護膜５が、シリコン酸
化膜１０の表面を保護して、半導体装置の製造プロセス
中に起こる膜減りを防ぎ、シリコン酸化膜１０の厚さを
ＳＯＩ基板形成時のまま維持するため、高耐圧保持の点
からも寿命確保の点からも、埋め込み酸化膜２とシリコ
ン酸化膜４の膜厚が等しいときと同様の効果が得られ
る。
【００６２】図１３〜図１４は、この発明の実施の形態
３を示す貼り合わせＳＯＩ基板を用いた半導体装置の製
造方法の各工程のウエハを示す断面図である。以下、図
を参照して、６０は陽極化成電流である。
３を示す貼り合わせＳＯＩ基板を用いた半導体装置の製
造方法の各工程のウエハを示す断面図である。以下、図
を参照して、６０は陽極化成電流である。
【００６３】まず、実施の形態２と同様にして、半導体
基板６の一方の面に多孔質シリコン層７を形成する。次
に、図１３に示すように陽極化成電流６０の印加極性を
逆転させ、他方の面にも同様な多孔質シリコン層８を形
成する。この方法により形成された多孔質シリコンの微
細孔は概ね半導体基板の表面と垂直な方向に沿う形で形
成されているのが特徴である。
基板６の一方の面に多孔質シリコン層７を形成する。次
に、図１３に示すように陽極化成電流６０の印加極性を
逆転させ、他方の面にも同様な多孔質シリコン層８を形
成する。この方法により形成された多孔質シリコンの微
細孔は概ね半導体基板の表面と垂直な方向に沿う形で形
成されているのが特徴である。
【００６４】続いて、図１４に示すように多孔質シリコ
ン層７および８の表面にシリコン酸化膜層９および１０
を実施の形態１と同様にして形成し、他の半導体基板１
１とシリコン酸化膜層９を接着させ、熱処理等を施して
接着強度を確保する。この場合の熱処理も、実施の形態
１と同様にして行なう。この方法を用いると、半導体基
板６の両面での、シリコン酸化膜９、１０の厚みが、同
程度に形成されるため、半導体基板６の両面の応力の均
衡が保たれる。その後、半導体基板１１の表面を所望の
厚さまで研磨してＳＯＩ層を形成する。
ン層７および８の表面にシリコン酸化膜層９および１０
を実施の形態１と同様にして形成し、他の半導体基板１
１とシリコン酸化膜層９を接着させ、熱処理等を施して
接着強度を確保する。この場合の熱処理も、実施の形態
１と同様にして行なう。この方法を用いると、半導体基
板６の両面での、シリコン酸化膜９、１０の厚みが、同
程度に形成されるため、半導体基板６の両面の応力の均
衡が保たれる。その後、半導体基板１１の表面を所望の
厚さまで研磨してＳＯＩ層を形成する。
【００６５】このようにしてシリコン酸化膜１０、多孔
質シリコン層８、半導体基板６、多孔質シリコン層７、
埋め込み酸化膜９、シリコン層１１を形成した後、図１
２に示すように、シリコン酸化膜１０の表面にポリシリ
コン膜、窒化膜等の酸化膜エッチャントに対する耐性を
有する保護膜５を形成する。そして、実施の形態１と同
様にして、シリコン層１１の表面上に素子を形成する。
質シリコン層８、半導体基板６、多孔質シリコン層７、
埋め込み酸化膜９、シリコン層１１を形成した後、図１
２に示すように、シリコン酸化膜１０の表面にポリシリ
コン膜、窒化膜等の酸化膜エッチャントに対する耐性を
有する保護膜５を形成する。そして、実施の形態１と同
様にして、シリコン層１１の表面上に素子を形成する。
【００６６】図１５〜１７は、この発明の実施の形態３
を示す貼り合わせＳＯＩ基板を用いた半導体装置の別の
製造方法の各工程のウエハを示す断面図である。以下、
図を参照して、６０は陽極化成電流、７０は交流電源で
ある。
を示す貼り合わせＳＯＩ基板を用いた半導体装置の別の
製造方法の各工程のウエハを示す断面図である。以下、
図を参照して、６０は陽極化成電流、７０は交流電源で
ある。
【００６７】図１５に示すように、Ｎ型半導体基板６の
表面にエピタキシャル成長、ボロンなどのイオン注入／
拡散を行なってＰ型シリコン層７１および８１を形成し
た後、Ｐ型シリコン層７１、８１の表面を酸化してシリ
コン酸化膜９、１０を形成する。この方法を用いると、
半導体基板６の両面での、シリコン酸化膜９、１０の厚
みが、同程度に形成される。次に、図１６に示すよう
に、シリコン酸化膜９の表面と他の半導体基板１１とを
接着させ、熱処理等を施して接着強度を確保する。この
場合の熱処理も、実施の形態１と同様にして行なう。そ
の後、半導体基板１１の表面を所望の厚さまで研磨す
る。
表面にエピタキシャル成長、ボロンなどのイオン注入／
拡散を行なってＰ型シリコン層７１および８１を形成し
た後、Ｐ型シリコン層７１、８１の表面を酸化してシリ
コン酸化膜９、１０を形成する。この方法を用いると、
半導体基板６の両面での、シリコン酸化膜９、１０の厚
みが、同程度に形成される。次に、図１６に示すよう
に、シリコン酸化膜９の表面と他の半導体基板１１とを
接着させ、熱処理等を施して接着強度を確保する。この
場合の熱処理も、実施の形態１と同様にして行なう。そ
の後、半導体基板１１の表面を所望の厚さまで研磨す
る。
【００６８】次に、図１７に示すように、Ｐ型シリコン
層７１、８１の未酸化の部分の端部に各々交流電源７０
を接続し、多孔質シリコン化成槽に基板全体を設置し
て、陽極化成電流６０を流すことにより基板周辺部より
中央部に向かって、多孔質シリコン層７、８を形成す
る。これらの槽における微細孔は、概ね半導体基板の表
面と水平な方向に沿う形で形成されているのが特徴であ
る。
層７１、８１の未酸化の部分の端部に各々交流電源７０
を接続し、多孔質シリコン化成槽に基板全体を設置し
て、陽極化成電流６０を流すことにより基板周辺部より
中央部に向かって、多孔質シリコン層７、８を形成す
る。これらの槽における微細孔は、概ね半導体基板の表
面と水平な方向に沿う形で形成されているのが特徴であ
る。
【００６９】このようにしてシリコン酸化膜１０、多孔
質シリコン層８、半導体基板６、多孔質シリコン層７、
埋め込み酸化膜９、シリコン層１１を形成した後、図１
２に示すように、シリコン酸化膜１０の表面にポリシリ
コン膜、窒化膜等の酸化膜エッチャントに対する耐性を
有する保護膜５を形成する。保護膜５の形成は、シリコ
ン層となる半導体基板１１を貼り合わせる前でも、貼り
合わせた後研磨するまでの間でも構わない。このように
ｓｔｅｐ型半導体基板全域を多孔質化することにより、
応力の緩和された、貼り合わせＳＯＩ基板を得ることが
できる。
質シリコン層８、半導体基板６、多孔質シリコン層７、
埋め込み酸化膜９、シリコン層１１を形成した後、図１
２に示すように、シリコン酸化膜１０の表面にポリシリ
コン膜、窒化膜等の酸化膜エッチャントに対する耐性を
有する保護膜５を形成する。保護膜５の形成は、シリコ
ン層となる半導体基板１１を貼り合わせる前でも、貼り
合わせた後研磨するまでの間でも構わない。このように
ｓｔｅｐ型半導体基板全域を多孔質化することにより、
応力の緩和された、貼り合わせＳＯＩ基板を得ることが
できる。
【００７０】図１８〜２０は、この発明の実施の形態３
を示す貼り合わせＳＯＩ基板を用いた半導体装置の別の
製造方法の各工程のウエハを示す断面図である。以下、
図を参照して、９１〜９３はシリコン酸化膜である。
を示す貼り合わせＳＯＩ基板を用いた半導体装置の別の
製造方法の各工程のウエハを示す断面図である。以下、
図を参照して、９１〜９３はシリコン酸化膜である。
【００７１】図１８に示すように半導体基板６の両面に
多孔質シリコン層７、８を形成した後、その表面にシリ
コン酸化膜９１、１０を形成する。また、これとは別の
半導体基板１１を用意し、両面にシリコン酸化膜９２、
９３を形成する。次に図１９に示すように貼り合わせ、
酸化膜９１と酸化膜９２によって酸化膜９を形成し、実
施の形態１と同様にして熱処理等を行なうことによっ
て、接着強度を確保する。その後、シリコン酸化膜９３
および半導体基板１１の一部を研磨する。
多孔質シリコン層７、８を形成した後、その表面にシリ
コン酸化膜９１、１０を形成する。また、これとは別の
半導体基板１１を用意し、両面にシリコン酸化膜９２、
９３を形成する。次に図１９に示すように貼り合わせ、
酸化膜９１と酸化膜９２によって酸化膜９を形成し、実
施の形態１と同様にして熱処理等を行なうことによっ
て、接着強度を確保する。その後、シリコン酸化膜９３
および半導体基板１１の一部を研磨する。
【００７２】このようにしてシリコン酸化膜１０、多孔
質シリコン層８、半導体基板６、多孔質シリコン層７、
埋め込み酸化膜９、シリコン層１１を形成した後、図１
２に示すように、シリコン酸化膜１０の表面にポリシリ
コン膜、窒化膜等の酸化膜エッチャントに対する耐性を
有する保護膜５を形成する。また、半導体基板６から電
極をとる場合は、多孔質シリコン層８及びシリコン酸化
膜１０を研磨して取り除く。
質シリコン層８、半導体基板６、多孔質シリコン層７、
埋め込み酸化膜９、シリコン層１１を形成した後、図１
２に示すように、シリコン酸化膜１０の表面にポリシリ
コン膜、窒化膜等の酸化膜エッチャントに対する耐性を
有する保護膜５を形成する。また、半導体基板６から電
極をとる場合は、多孔質シリコン層８及びシリコン酸化
膜１０を研磨して取り除く。
【００７３】この時の酸化膜１０、９１と９２、９３の
厚さはそれぞれ等しく形成されるが、１０と９２、９３
あるいは９１と９２、９３の厚さは必ずしも同じでな
い。半導体基板６の両面での応力の均衡を考えると、シ
リコン酸化膜９とシリコン酸化膜１０の厚さが等しくな
ることが望ましいため、シリコン酸化膜１０および９１
を酸化膜９２、９３より厚く形成するのがよい。しか
し、酸化時間の短縮という点から考えると、９および９
１〜９３の酸化膜厚は同じである方が有効である。プロ
セス不具合は、５インチウエハではウエハの反りが７０
μｍ以下であれば起こる心配がないため、酸化時間は酸
化膜厚とウエハの反りの兼ね合いによって決めればよ
い。
厚さはそれぞれ等しく形成されるが、１０と９２、９３
あるいは９１と９２、９３の厚さは必ずしも同じでな
い。半導体基板６の両面での応力の均衡を考えると、シ
リコン酸化膜９とシリコン酸化膜１０の厚さが等しくな
ることが望ましいため、シリコン酸化膜１０および９１
を酸化膜９２、９３より厚く形成するのがよい。しか
し、酸化時間の短縮という点から考えると、９および９
１〜９３の酸化膜厚は同じである方が有効である。プロ
セス不具合は、５インチウエハではウエハの反りが７０
μｍ以下であれば起こる心配がないため、酸化時間は酸
化膜厚とウエハの反りの兼ね合いによって決めればよ
い。
【００７４】これらの方法によれば、多孔質シリコン層
７、８が、半導体基板６とシリコン酸化膜層９、１０の
間にかかるストレスを微細孔の変形として吸収緩和する
ため、基板自身の反りとして反映する程度は抑制・低減
される。また、図３、図４で説明した論理をこの構造に
当てはめて考えると、埋め込み酸化膜９とシリコン酸化
膜１０の厚さが等しければ、シリコンとシリコン酸化膜
との間にかかる応力の均衡が、半導体基板６の両面で保
たれるため、半導体基板６と埋め込み酸化膜９、シリコ
ン酸化膜１０の間に発生するストレスがより一層抑制さ
れる。
７、８が、半導体基板６とシリコン酸化膜層９、１０の
間にかかるストレスを微細孔の変形として吸収緩和する
ため、基板自身の反りとして反映する程度は抑制・低減
される。また、図３、図４で説明した論理をこの構造に
当てはめて考えると、埋め込み酸化膜９とシリコン酸化
膜１０の厚さが等しければ、シリコンとシリコン酸化膜
との間にかかる応力の均衡が、半導体基板６の両面で保
たれるため、半導体基板６と埋め込み酸化膜９、シリコ
ン酸化膜１０の間に発生するストレスがより一層抑制さ
れる。
【００７５】酸化膜エッチャントに対する耐性を有する
保護膜５は、シリコン酸化膜１０の表面を保護して、半
導体装置の製造プロセス中に起こる膜減りを防ぎ、シリ
コン酸化膜１０の厚さをＳＯＩ基板形成時のまま維持す
るため、埋め込み酸化膜９とシリコン酸化膜１０の厚さ
を等しく保つことができる。これによって、半導体基板
６と埋め込み酸化膜９、シリコン酸化膜１０の間に発生
するストレスが著しく抑制されるため、半導体装置の高
耐圧化が図れるだけでなく、寿命が延びるという効果を
奏する。
保護膜５は、シリコン酸化膜１０の表面を保護して、半
導体装置の製造プロセス中に起こる膜減りを防ぎ、シリ
コン酸化膜１０の厚さをＳＯＩ基板形成時のまま維持す
るため、埋め込み酸化膜９とシリコン酸化膜１０の厚さ
を等しく保つことができる。これによって、半導体基板
６と埋め込み酸化膜９、シリコン酸化膜１０の間に発生
するストレスが著しく抑制されるため、半導体装置の高
耐圧化が図れるだけでなく、寿命が延びるという効果を
奏する。
【００７６】また、埋め込み酸化膜９とシリコン酸化膜
１０の厚さがＳＯＩ基板形成時に等しくない場合でも、
その差が著しくなければ、酸化膜エッチャントに対する
耐性を有する保護膜５が、シリコン酸化膜１０の表面を
保護して、半導体装置の製造プロセス中に起こる膜減り
を防ぎ、シリコン酸化膜１０の厚さをＳＯＩ基板形成時
のまま維持するため、高耐圧の点からも寿命の点から
も、埋め込み酸化膜９とシリコン酸化膜１０の膜厚が等
しいときと同様の効果が得られる。
１０の厚さがＳＯＩ基板形成時に等しくない場合でも、
その差が著しくなければ、酸化膜エッチャントに対する
耐性を有する保護膜５が、シリコン酸化膜１０の表面を
保護して、半導体装置の製造プロセス中に起こる膜減り
を防ぎ、シリコン酸化膜１０の厚さをＳＯＩ基板形成時
のまま維持するため、高耐圧の点からも寿命の点から
も、埋め込み酸化膜９とシリコン酸化膜１０の膜厚が等
しいときと同様の効果が得られる。
【００７７】このようにして、反りを抑制または減少さ
せることができるため、プロセス仕掛かり中のステージ
への吸着／搬送不良等といった不具合を改善することが
できる。さらに、半導体装置の高耐圧化が図れるだけで
なく、寿命が延びるという効果を奏する。加えて、酸化
を行なうにあたり、多孔質シリコンの酸化速度は単結晶
シリコンの約１００倍程度にまで増加するので、厚膜酸
化膜を得る際にはその処理時間を低減できるとともに、
多孔質シリコンの酸化による体積変化率は下式のように
表されるため、 体積変化率Ｒ（酸化後／酸化前）＝２．２×多孔質シリ
コン／単結晶シリコン密度 多孔質シリコン密度の制御により酸化前後での体積変化
を小さくして引き延ばし応力そのものの値を低減させる
ことが可能である。
せることができるため、プロセス仕掛かり中のステージ
への吸着／搬送不良等といった不具合を改善することが
できる。さらに、半導体装置の高耐圧化が図れるだけで
なく、寿命が延びるという効果を奏する。加えて、酸化
を行なうにあたり、多孔質シリコンの酸化速度は単結晶
シリコンの約１００倍程度にまで増加するので、厚膜酸
化膜を得る際にはその処理時間を低減できるとともに、
多孔質シリコンの酸化による体積変化率は下式のように
表されるため、 体積変化率Ｒ（酸化後／酸化前）＝２．２×多孔質シリ
コン／単結晶シリコン密度 多孔質シリコン密度の制御により酸化前後での体積変化
を小さくして引き延ばし応力そのものの値を低減させる
ことが可能である。
【００７８】また、酸化膜９１、１０と酸化膜９２、９
３の形成は、その順序にこだわらず、同時に酸化しても
よい。また、保護膜５の形成は、半導体基板６と半導体
基板１１を貼り合わせる前でも、貼り合わせた後に半導
体基板を研磨するまでの間でもよい。
３の形成は、その順序にこだわらず、同時に酸化しても
よい。また、保護膜５の形成は、半導体基板６と半導体
基板１１を貼り合わせる前でも、貼り合わせた後に半導
体基板を研磨するまでの間でもよい。
【００７９】実施の形態４．図２０はこの発明の実施の
形態４を示す貼り合わせＳＯＩ基板を用いた半導体装置
を示す断面図で、図２０において１２は半導体基板、１
３は半導体基板１２の表面に形成された埋め込み酸化
膜、１４は埋め込み酸化膜１３の表面に形成されたＳＯ
Ｉ層、１５はＳＯＩ層１４の表面から埋め込み酸化膜１
３を貫通して半導体基板１２に達するように形成された
トレンチ溝、１６はポリシリコン、アモルファスシリコ
ンまたは、エピタキシャル成長によって形成された溝埋
め込み領域である。
形態４を示す貼り合わせＳＯＩ基板を用いた半導体装置
を示す断面図で、図２０において１２は半導体基板、１
３は半導体基板１２の表面に形成された埋め込み酸化
膜、１４は埋め込み酸化膜１３の表面に形成されたＳＯ
Ｉ層、１５はＳＯＩ層１４の表面から埋め込み酸化膜１
３を貫通して半導体基板１２に達するように形成された
トレンチ溝、１６はポリシリコン、アモルファスシリコ
ンまたは、エピタキシャル成長によって形成された溝埋
め込み領域である。
【００８０】この半導体装置は、ロジック回路となるＣ
ＭＯＳと、パワーデバイスであるＮ型ＩＧＢＴから構成
されている。ＣＭＯＳとＩＧＢＴは、一方が、埋め込み
酸化膜１３と、ＳＯＩ層１４中にシリコン酸化膜３１、
ポリシリコン膜３２で形成されたトレンチ分離領域、お
よびシリコン酸化膜からなる分離領域３３によって完全
に絶縁分離され、ＣＭＯＳのＮＭＯＳとＰＭＯＳも同様
にして分離されている。ＣＭＯＳとＩＧＢＴが電気的に
一体化して形成された外側の領域では、埋め込み酸化膜
１３と、ＳＯＩ層１４の表面から埋め込み酸化膜１３を
貫通して半導体基板１２に達するように形成された溝１
５と、溝１５をポリシリコン、アモルファスシリコンま
たは、エピタキシャル成長によって埋め込まれた溝埋め
込み領域１６、およびシリコン酸化膜からなる分離領域
３３によって完全に絶縁分離されている。
ＭＯＳと、パワーデバイスであるＮ型ＩＧＢＴから構成
されている。ＣＭＯＳとＩＧＢＴは、一方が、埋め込み
酸化膜１３と、ＳＯＩ層１４中にシリコン酸化膜３１、
ポリシリコン膜３２で形成されたトレンチ分離領域、お
よびシリコン酸化膜からなる分離領域３３によって完全
に絶縁分離され、ＣＭＯＳのＮＭＯＳとＰＭＯＳも同様
にして分離されている。ＣＭＯＳとＩＧＢＴが電気的に
一体化して形成された外側の領域では、埋め込み酸化膜
１３と、ＳＯＩ層１４の表面から埋め込み酸化膜１３を
貫通して半導体基板１２に達するように形成された溝１
５と、溝１５をポリシリコン、アモルファスシリコンま
たは、エピタキシャル成長によって埋め込まれた溝埋め
込み領域１６、およびシリコン酸化膜からなる分離領域
３３によって完全に絶縁分離されている。
【００８１】ＰＭＯＳのＳＯＩ層１４の中には、Ｎウェ
ル４１、ＰＭＯＳのソース／ドレイン領域４４が、ＮＭ
ＯＳのＳＯＩ層１４の中には、Ｐウェル４２、ＮＭＯＳ
のソース／ドレイン領域４５が、ＩＧＢＴのＳＯＩ層１
４の中には、Ｐ型不純物の拡散層４３、エミッタ領域４
６および４７、Ｎ型不純物の拡散層４８、コレクタ領域
４９が、それぞれ形成されている。
ル４１、ＰＭＯＳのソース／ドレイン領域４４が、ＮＭ
ＯＳのＳＯＩ層１４の中には、Ｐウェル４２、ＮＭＯＳ
のソース／ドレイン領域４５が、ＩＧＢＴのＳＯＩ層１
４の中には、Ｐ型不純物の拡散層４３、エミッタ領域４
６および４７、Ｎ型不純物の拡散層４８、コレクタ領域
４９が、それぞれ形成されている。
【００８２】図２１は、この発明の実施の形態４を示す
半導体装置のＳＯＩ基板を示す断面図である。図２１に
おいて、ＳＯＩ基板はＳＯＩ層１４、埋め込み酸化膜１
３、半導体基板１２からなっており、溝１５がＳＯＩ層
１４の表面から埋め込み酸化膜１３を貫通して半導体基
板１２に達するように形成されている。溝１５を、ポリ
シリコン、アモルファスシリコンまたは、エピタキシャ
ル成長によって埋め込んで溝埋め込み領域１６を形成
し、ＳＯＩ層１４および溝埋め込み領域１６は、その表
面が平坦化されている。
半導体装置のＳＯＩ基板を示す断面図である。図２１に
おいて、ＳＯＩ基板はＳＯＩ層１４、埋め込み酸化膜１
３、半導体基板１２からなっており、溝１５がＳＯＩ層
１４の表面から埋め込み酸化膜１３を貫通して半導体基
板１２に達するように形成されている。溝１５を、ポリ
シリコン、アモルファスシリコンまたは、エピタキシャ
ル成長によって埋め込んで溝埋め込み領域１６を形成
し、ＳＯＩ層１４および溝埋め込み領域１６は、その表
面が平坦化されている。
【００８３】さらに、この溝１５は、チップダイシング
ライン等、半導体装置の機能に損失を与えることのない
領域に形成され、応力の影響する範囲を分断し、狭める
ことによって、半導体基板１２と埋め込み酸化膜１３、
ＳＯＩ層１４の間に発生するストレスによる反りの発現
する範囲を著しく抑制するため、ウエハ全体の反りを低
減する効果を有する。それによって、半導体装置の高耐
圧保持が図れるだけでなく、寿命が延びるという効果を
奏する。また、ポリシリコンあるいは選択エピで形成さ
れた溝埋め込み領域１６の存在によりＳＯＩ層１４と半
導体基板１２とは電気的に接続された状態にあるため、
一般にＳＯＩ基板をプラズマエッチングする際問題とな
るコンデンサー効果を解消しエッチング特性を安定化さ
せる効果もある。
ライン等、半導体装置の機能に損失を与えることのない
領域に形成され、応力の影響する範囲を分断し、狭める
ことによって、半導体基板１２と埋め込み酸化膜１３、
ＳＯＩ層１４の間に発生するストレスによる反りの発現
する範囲を著しく抑制するため、ウエハ全体の反りを低
減する効果を有する。それによって、半導体装置の高耐
圧保持が図れるだけでなく、寿命が延びるという効果を
奏する。また、ポリシリコンあるいは選択エピで形成さ
れた溝埋め込み領域１６の存在によりＳＯＩ層１４と半
導体基板１２とは電気的に接続された状態にあるため、
一般にＳＯＩ基板をプラズマエッチングする際問題とな
るコンデンサー効果を解消しエッチング特性を安定化さ
せる効果もある。
【００８４】図２２〜図２４は、この発明の実施の形態
４を示す貼り合わせＳＯＩ基板を用いた半導体装置のウ
エハの製造方法を示す断面図である。以下、図２２〜図
２４を参照して、この半導体装置の製造方法について説
明する。
４を示す貼り合わせＳＯＩ基板を用いた半導体装置のウ
エハの製造方法を示す断面図である。以下、図２２〜図
２４を参照して、この半導体装置の製造方法について説
明する。
【００８５】図２２において１２は半導体基板、１３は
半導体基板１２の表面に形成された埋め込み酸化膜、１
４はシリコン酸化膜１３の表面に形成されたＳＯＩ層、
１３１は半導体基板１２の埋め込み酸化膜層１３と反対
の面に形成されたシリコン酸化膜層であり、ここまで
は、実施の形態１と同様にして形成されたものである。
半導体基板１２の表面に形成された埋め込み酸化膜、１
４はシリコン酸化膜１３の表面に形成されたＳＯＩ層、
１３１は半導体基板１２の埋め込み酸化膜層１３と反対
の面に形成されたシリコン酸化膜層であり、ここまで
は、実施の形態１と同様にして形成されたものである。
【００８６】次に図２３に示すように、チップ単位例え
ばダイシングライン等、半導体装置の機能に損失を与え
ることのない領域に沿ったところでパターンを有する様
に両面写真製版を行ない、表面からトレンチ溝１５を、
裏面からトレンチ溝１５１を同時に形成する。このトレ
ンチ溝１５は、ＳＯＩ層１４の表面からシリコン酸化膜
１３を貫通して半導体基板１２に達するように形成され
ており、他方、トレンチ溝１５１は、シリコン酸化膜１
３１の表面からシリコン酸化膜１３１を貫通して、半導
体基板１２に達するように形成されている。
ばダイシングライン等、半導体装置の機能に損失を与え
ることのない領域に沿ったところでパターンを有する様
に両面写真製版を行ない、表面からトレンチ溝１５を、
裏面からトレンチ溝１５１を同時に形成する。このトレ
ンチ溝１５は、ＳＯＩ層１４の表面からシリコン酸化膜
１３を貫通して半導体基板１２に達するように形成され
ており、他方、トレンチ溝１５１は、シリコン酸化膜１
３１の表面からシリコン酸化膜１３１を貫通して、半導
体基板１２に達するように形成されている。
【００８７】この状態において、埋め込み酸化膜１３お
よびシリコン酸化膜１３１中の引き延ばし応力はトレン
チ溝１５およびトレンチ溝１５１によってチップ単位に
分断され、基板全体の反りには反映しない。また、トレ
ンチ溝１５とトレンチ溝１５１のパターンは、応力の均
衡という点から考えて一致している方が望ましいが、必
ずしも高精度である必要はない。
よびシリコン酸化膜１３１中の引き延ばし応力はトレン
チ溝１５およびトレンチ溝１５１によってチップ単位に
分断され、基板全体の反りには反映しない。また、トレ
ンチ溝１５とトレンチ溝１５１のパターンは、応力の均
衡という点から考えて一致している方が望ましいが、必
ずしも高精度である必要はない。
【００８８】その後、図２４に示すように、トレンチ溝
１５の表面にシリコン酸化膜を形成した後、ポリシリコ
ンデポ、アモルファスシリコンまたは選択エピによって
溝を埋め込み、溝埋め込み領域１６を形成した上で、ト
レンチ溝１５１を形成した面を研磨し、半導体基板１２
の平坦な面を得る。溝埋め込み領域１６のポリシリコン
またはシリコンは、不純物が注入されていても溝１５の
表面に形成されるシリコン酸化膜が十分な絶縁性を有し
ていればよい。そして、最後に表面のポリシリコンまた
はシリコンからなる溝埋め込み領域１６をＣＭＰ（Chem
ical Mechanical Plish）技術を用いて精密にエッチバ
ック・平坦化することにより、図２１に示す貼り合わせ
ＳＯＩ基板を得る。以後のプロセスにおいて、一連のデ
バイスは、トレンチ溝１５で分断された単位で行なわれ
ることになる。
１５の表面にシリコン酸化膜を形成した後、ポリシリコ
ンデポ、アモルファスシリコンまたは選択エピによって
溝を埋め込み、溝埋め込み領域１６を形成した上で、ト
レンチ溝１５１を形成した面を研磨し、半導体基板１２
の平坦な面を得る。溝埋め込み領域１６のポリシリコン
またはシリコンは、不純物が注入されていても溝１５の
表面に形成されるシリコン酸化膜が十分な絶縁性を有し
ていればよい。そして、最後に表面のポリシリコンまた
はシリコンからなる溝埋め込み領域１６をＣＭＰ（Chem
ical Mechanical Plish）技術を用いて精密にエッチバ
ック・平坦化することにより、図２１に示す貼り合わせ
ＳＯＩ基板を得る。以後のプロセスにおいて、一連のデ
バイスは、トレンチ溝１５で分断された単位で行なわれ
ることになる。
【００８９】この溝は、チップダイシングライン等、半
導体装置の機能に損失を与えることのない領域に形成さ
れ、応力の影響する範囲を分断し、狭めることによっ
て、ウエハの反りを低減する効果を有する。それによっ
て、シリコンとシリコン酸化膜の間に生じるストレスが
低減されるため、半導体装置の高耐圧化が図れるだけで
なく、寿命が延びるという効果を奏する。また、ポリシ
リコンあるいは選択エピからなる溝埋め込み領域１６の
存在によりＳＯＩ層１４と半導体基板１２とは電気的に
接続された状態にあるため、一般にＳＯＩ基板をプラズ
マエッチングする際問題となるコンデンサー効果を解消
しエッチング特性を安定化させる効果もある。
導体装置の機能に損失を与えることのない領域に形成さ
れ、応力の影響する範囲を分断し、狭めることによっ
て、ウエハの反りを低減する効果を有する。それによっ
て、シリコンとシリコン酸化膜の間に生じるストレスが
低減されるため、半導体装置の高耐圧化が図れるだけで
なく、寿命が延びるという効果を奏する。また、ポリシ
リコンあるいは選択エピからなる溝埋め込み領域１６の
存在によりＳＯＩ層１４と半導体基板１２とは電気的に
接続された状態にあるため、一般にＳＯＩ基板をプラズ
マエッチングする際問題となるコンデンサー効果を解消
しエッチング特性を安定化させる効果もある。
【００９０】ここでは、ロジック回路としてＣＭＯＳで
説明を行なったが、ＣＭＯＳトランジスタ単独でも、Ｂ
ｉ−ＰｏｌａトランジスタとＣＭＯＳの組み合わせでも
かまわない。また、パワーデバイスについてもＮ型ＩＧ
ＢＴの代わりにＰ型ＩＧＢＴあるいはＭＯＳ型トランジ
スタを用いても良い。
説明を行なったが、ＣＭＯＳトランジスタ単独でも、Ｂ
ｉ−ＰｏｌａトランジスタとＣＭＯＳの組み合わせでも
かまわない。また、パワーデバイスについてもＮ型ＩＧ
ＢＴの代わりにＰ型ＩＧＢＴあるいはＭＯＳ型トランジ
スタを用いても良い。
【００９１】
【００９２】
【００９３】
【００９４】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下のような効果を奏する。本発明は、半
導体基板と、半導体基板の一主面上に形成された絶縁層
との間に、接合応力を緩和する応力緩和層を形成したＳ
ＯＩ基板を用いているので、完全誘電体分離が可能とな
り、素子間寄生容量の低減を図ることができるととも
に、半導体装置の高耐圧化が図れるだけでなく、寿命が
延びるという効果を奏する。また、半導体基板の両面に
形成された絶縁層との間に接合応力を緩和する応力緩和
層を形成したＳＯＩ基板を用いているので、ストレスが
より緩和、抑制されて、寿命が延びるという効果を奏す
る。
ているので、以下のような効果を奏する。本発明は、半
導体基板と、半導体基板の一主面上に形成された絶縁層
との間に、接合応力を緩和する応力緩和層を形成したＳ
ＯＩ基板を用いているので、完全誘電体分離が可能とな
り、素子間寄生容量の低減を図ることができるととも
に、半導体装置の高耐圧化が図れるだけでなく、寿命が
延びるという効果を奏する。また、半導体基板の両面に
形成された絶縁層との間に接合応力を緩和する応力緩和
層を形成したＳＯＩ基板を用いているので、ストレスが
より緩和、抑制されて、寿命が延びるという効果を奏す
る。
【００９５】さらに、絶縁層を保護する保護膜を備えた
ので、ストレスが一段と緩和、抑制されて、寿命がより
一層延びるという効果を奏する。
ので、ストレスが一段と緩和、抑制されて、寿命がより
一層延びるという効果を奏する。
【００９６】ここで、応力緩和層が多孔質シリコン層で
あるため、多孔質シリコン密度の制御により酸化前後で
の体積変化を小さくして引き延ばし応力そのものの値を
低減させることが可能となり、ストレスがより緩和、抑
制されて、寿命が延びるという効果を奏する。
あるため、多孔質シリコン密度の制御により酸化前後で
の体積変化を小さくして引き延ばし応力そのものの値を
低減させることが可能となり、ストレスがより緩和、抑
制されて、寿命が延びるという効果を奏する。
【００９７】さらに、保護膜として酸化膜エッチャント
に対する耐性を有するシリコン窒化膜またはポリシリコ
ン膜を用い、膜絶縁ゲート型電界効果トランジスタおよ
びそれを制御するＭＯＳ型トランジスタを形成している
ため、大電流を発生と低消費電力での制御が可能となる
とともに、ストレスを緩和、抑制するシリコン酸化膜が
保護されて、半導体装置の高耐圧化が図れるだけでな
く、寿命が延びるという効果を奏する。
に対する耐性を有するシリコン窒化膜またはポリシリコ
ン膜を用い、膜絶縁ゲート型電界効果トランジスタおよ
びそれを制御するＭＯＳ型トランジスタを形成している
ため、大電流を発生と低消費電力での制御が可能となる
とともに、ストレスを緩和、抑制するシリコン酸化膜が
保護されて、半導体装置の高耐圧化が図れるだけでな
く、寿命が延びるという効果を奏する。
【００９８】
【００９９】さらに、両面に絶縁層を形成した半導体基
板を貼り合わせた後、研磨してＳＯＩとするので、絶縁
層の厚膜化が容易になる。
板を貼り合わせた後、研磨してＳＯＩとするので、絶縁
層の厚膜化が容易になる。
【０１００】また、半導体基板の両面と絶縁層の間に応
力緩和層を形成しているので、半導体基板と絶縁層の間
に発生するストレスを著しく抑制する。これによって、
ＳＯＩ基板の反りを抑制することができるため、プロセ
ス仕掛かり中のステージへの吸着／搬送不良等といった
不具合を改善することができ、高耐圧でかつ寿命の長い
半導体装置の製造を可能にするという効果を奏する。
力緩和層を形成しているので、半導体基板と絶縁層の間
に発生するストレスを著しく抑制する。これによって、
ＳＯＩ基板の反りを抑制することができるため、プロセ
ス仕掛かり中のステージへの吸着／搬送不良等といった
不具合を改善することができ、高耐圧でかつ寿命の長い
半導体装置の製造を可能にするという効果を奏する。
【０１０１】さらに、両面に絶縁層を形成した半導体基
板を貼り合わせた後、研磨してＳＯＩとするので、絶縁
層の厚膜化が容易になる。
板を貼り合わせた後、研磨してＳＯＩとするので、絶縁
層の厚膜化が容易になる。
【０１０２】また、半導体基板の両面に応力緩和層を一
工程で形成しているので、工程を簡略化すると共に、半
導体基板と絶縁層の間に発生するストレスを著しく抑制
する。これによって、ＳＯＩ基板の反りを抑制すること
ができるため、プロセス仕掛かり中のステージへの吸着
／搬送不良等といった不具合を改善することができ、高
耐圧でかつ寿命の長い半導体装置の製造を可能にすると
いう効果を奏する。
工程で形成しているので、工程を簡略化すると共に、半
導体基板と絶縁層の間に発生するストレスを著しく抑制
する。これによって、ＳＯＩ基板の反りを抑制すること
ができるため、プロセス仕掛かり中のステージへの吸着
／搬送不良等といった不具合を改善することができ、高
耐圧でかつ寿命の長い半導体装置の製造を可能にすると
いう効果を奏する。
【０１０３】さらに、両面に絶縁層を形成した半導体基
板を貼り合わせた後、研磨してＳＯＩとするので、絶縁
層の厚膜化が容易になる。
板を貼り合わせた後、研磨してＳＯＩとするので、絶縁
層の厚膜化が容易になる。
【０１０４】さらに、半導体基板の素子が形成されない
側の面に形成された絶縁層および応力緩和層を、素子を
形成した後に研磨して取り除くので、ＳＯＩ基板の反り
を抑制することができるため、プロセス仕掛かり中のス
テージへの吸着／搬送不良等といった不具合を改善する
ことができるという効果を奏する。
側の面に形成された絶縁層および応力緩和層を、素子を
形成した後に研磨して取り除くので、ＳＯＩ基板の反り
を抑制することができるため、プロセス仕掛かり中のス
テージへの吸着／搬送不良等といった不具合を改善する
ことができるという効果を奏する。
【０１０５】さらに、絶縁層を保護する保護膜を形成
し、半導体装置の製造プロセス中に起こるシリコン酸化
膜の膜減りを防ぐため、半導体基板とシリコン酸化膜の
間に発生するストレスを著しく抑制する。これによっ
て、ＳＯＩ基板の反りを一層抑制することができるた
め、プロセス仕掛かり中のステージへの吸着／搬送不良
等といった不具合を改善することができるという効果を
奏する。
し、半導体装置の製造プロセス中に起こるシリコン酸化
膜の膜減りを防ぐため、半導体基板とシリコン酸化膜の
間に発生するストレスを著しく抑制する。これによっ
て、ＳＯＩ基板の反りを一層抑制することができるた
め、プロセス仕掛かり中のステージへの吸着／搬送不良
等といった不具合を改善することができるという効果を
奏する。
【０１０６】ここで、応力緩和層が多孔質シリコン層で
あるため、多孔質シリコン密度の制御により酸化前後で
の体積変化を小さくして引き延ばし応力そのものの値を
低減させることが可能となり、ストレスがより緩和、抑
制されて、寿命が延びるという効果を奏する。
あるため、多孔質シリコン密度の制御により酸化前後で
の体積変化を小さくして引き延ばし応力そのものの値を
低減させることが可能となり、ストレスがより緩和、抑
制されて、寿命が延びるという効果を奏する。
【０１０７】さらに、保護膜として酸化膜エッチャント
に対する耐性を有するシリコン窒化膜またはポリシリコ
ン膜を用いているため、ストレスを緩和、抑制するシリ
コン酸化膜が保護されて、ＳＯＩ基板の反りをより一層
抑制することができるため、プロセス仕掛かり中のステ
ージへの吸着／搬送不良等といった不具合を改善するこ
とができるという効果を奏する。
に対する耐性を有するシリコン窒化膜またはポリシリコ
ン膜を用いているため、ストレスを緩和、抑制するシリ
コン酸化膜が保護されて、ＳＯＩ基板の反りをより一層
抑制することができるため、プロセス仕掛かり中のステ
ージへの吸着／搬送不良等といった不具合を改善するこ
とができるという効果を奏する。
【０１０８】また、絶縁層を分断する溝を形成したの
で、半導体基板と絶縁層の間に働く接合応力が緩和され
て、ストレスを著しく抑制し、ＳＯＩ基板の反りを抑制
または減少させることができるため、プロセス仕掛かり
中のステージへの吸着／搬送不良等といった不具合を改
善することができ、高耐圧でかつ寿命の長い半導体装置
の製造を可能にするという効果を奏する。
で、半導体基板と絶縁層の間に働く接合応力が緩和され
て、ストレスを著しく抑制し、ＳＯＩ基板の反りを抑制
または減少させることができるため、プロセス仕掛かり
中のステージへの吸着／搬送不良等といった不具合を改
善することができ、高耐圧でかつ寿命の長い半導体装置
の製造を可能にするという効果を奏する。
【０１０９】さらに、チップダイシングラインに、応力
の影響する範囲を分断し、狭める溝を形成するため、半
導体装置の機能に損失を与えることなく、ＳＯＩ基板の
反りを抑制または減少させることができるため、プロセ
ス仕掛かり中のステージへの吸着／搬送不良等といった
不具合を改善することができ、高耐圧でかつ寿命の長い
半導体装置の製造を可能にするという効果を奏する。ま
た、溝をポリシリコン、アモルファスシリコンまたは単
結晶シリコンなどで埋め、ＳＯＩ層と半導体基板とを電
気的に接続した状態にするため、一般にＳＯＩ基板をプ
ラズマエッチングする際問題となるコンデンサー効果を
解消しエッチング特性を安定化させる効果もある。
の影響する範囲を分断し、狭める溝を形成するため、半
導体装置の機能に損失を与えることなく、ＳＯＩ基板の
反りを抑制または減少させることができるため、プロセ
ス仕掛かり中のステージへの吸着／搬送不良等といった
不具合を改善することができ、高耐圧でかつ寿命の長い
半導体装置の製造を可能にするという効果を奏する。ま
た、溝をポリシリコン、アモルファスシリコンまたは単
結晶シリコンなどで埋め、ＳＯＩ層と半導体基板とを電
気的に接続した状態にするため、一般にＳＯＩ基板をプ
ラズマエッチングする際問題となるコンデンサー効果を
解消しエッチング特性を安定化させる効果もある。
【図１】 本発明の実施の形態１を示す貼り合わせＳＯ
Ｉ基板を用いた半導体装置を示す断面図である。
Ｉ基板を用いた半導体装置を示す断面図である。
【図２】 本発明の実施の形態１を示す半導体装置のＳ
ＯＩ基板を示す断面図である。
ＯＩ基板を示す断面図である。
【図３】 埋め込み酸化膜の厚さとＳＯＩ基板の変位量
の関係を示すグラフである。
の関係を示すグラフである。
【図４】 ＳＯＩ層の厚さとＳＯＩ基板の変位量の関係
を示すグラフである。
を示すグラフである。
【図５】 本発明の実施の形態１を示す貼り合わせＳＯ
Ｉ基板を用いた半導体装置の製造方法を示す断面図であ
る。
Ｉ基板を用いた半導体装置の製造方法を示す断面図であ
る。
【図６】 本発明の実施の形態１を示す貼り合わせＳＯ
Ｉ基板を用いた半導体装置の製造方法を示す断面図であ
る。
Ｉ基板を用いた半導体装置の製造方法を示す断面図であ
る。
【図７】 本発明の実施の形態１を示す貼り合わせＳＯ
Ｉ基板を用いた半導体装置の製造方法を示す断面図であ
る。
Ｉ基板を用いた半導体装置の製造方法を示す断面図であ
る。
【図８】 本発明の実施の形態１を示す貼り合わせＳＯ
Ｉ基板を用いた半導体装置の製造方法を示す断面図であ
る。
Ｉ基板を用いた半導体装置の製造方法を示す断面図であ
る。
【図９】 本発明の実施の形態２を示す半導体装置のＳ
ＯＩ基板を示す断面図である。
ＯＩ基板を示す断面図である。
【図１０】 本発明の実施の形態２を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図１１】 本発明の実施の形態２を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図１２】 本発明の実施の形態３を示す半導体装置の
ＳＯＩ基板を示す断面図である。
ＳＯＩ基板を示す断面図である。
【図１３】 本発明の実施の形態３を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図１４】 本発明の実施の形態３を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図１５】 本発明の実施の形態３を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図１６】 本発明の実施の形態３を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図１７】 本発明の実施の形態３を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図１８】 本発明の実施の形態３を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図１９】 本発明の実施の形態３を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図２０】 本発明の実施の形態４を示す半導体装置の
ＳＯＩ基板を示す断面図である。
ＳＯＩ基板を示す断面図である。
【図２１】 本発明の実施の形態４を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図２２】 本発明の実施の形態４を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図２３】 本発明の実施の形態４を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図２４】 本発明の実施の形態４を示す貼り合わせＳ
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
ＯＩ基板を用いた半導体装置の製造方法を示す断面図で
ある。
【図２５】 High Voltage ICを示す回路図である。
【図２６】 従来のＳＯＩ基板を用いたHigh Voltage I
Cを示す断面図である。
Cを示す断面図である。
【図２７】 ＳＯＩダイオードを示す断面図である。
【図２８】 従来のＳＯＩ構造を用いた基板の反りを示
す断面図である。
す断面図である。
【図２９】 従来のＳＯＩ基板の埋め込み酸化膜層と基
板の反りの関係を示すグラフである。
板の反りの関係を示すグラフである。
１．半導体基板
２．埋め込み酸化膜
３．ＳＯＩ層
４．シリコン酸化膜
５．酸化膜エッチャントに対する耐性を有する保護膜
７．多孔質シリコン膜
８．多孔質シリコン膜
９．埋め込み酸化膜
１０．シリコン酸化膜
１１．ＳＯＩ層
１２．半導体基板
１３．埋め込み酸化膜
１４．ＳＯＩ層
１５．ＳＯＩ層から埋め込み酸化膜層を貫通して半導体
基板に達する溝 １６．シリコンからなる溝埋め込み領域
基板に達する溝 １６．シリコンからなる溝埋め込み領域
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/762
H01L 21/8234
H01L 27/06
H01L 27/12
Claims (15)
- 【請求項１】 半導体基板と、前記半導体基板の一主面
上に形成された第１の絶縁層と、前記第１の絶縁層上に
形成されたシリコン層と、前記第１の絶縁層と前記半導
体基板との間に介在して形成され、前記第１の絶縁層と
前記半導体基板との接合応力を緩和する第１の応力緩和
層と、前記シリコン層の露呈面の第１の部分に形成され
た第１の素子と、前記露呈面の第１の部分と素子分離領
域で隔てられた第２の部分に形成され前記第１の素子を
制御する第２の素子とを備え、半導体基板の他主面上に
さらに第２の応力緩和層を介して第２の絶縁層が形成さ
れたことを特徴とする半導体装置。 - 【請求項２】 第２の絶縁層の半導体基板に対向する主
面と互いに対向する他主面上に形成され前記第２の絶縁
層を保護する保護膜をさらに備えたことを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 絶縁層がシリコン酸化膜、応力緩和層が
多孔質シリコン層、第１の素子が絶縁ゲート型電界効果
トランジスタ、第２の素子がＭＯＳ型トランジスタであ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 第１、第２の絶縁層がシリコン酸化膜、
第１、第２の応力緩和層が多孔質シリコン層、第１の素
子が絶縁ゲート型電界効果トランジスタ、第２の素子が
ＭＯＳ型トランジスタ、保護膜がシリコン窒化膜または
ポリシリコン膜であることを特徴とする請求項２記載の
半導体装置。 - 【請求項５】 第１の半導体基板の第１の主面に第１の
応力緩和層を形成する工程と、前記第１の応力緩和層の
露呈面上に第１の絶縁層を形成する工程と、第２の半導
体基板の第１、第２の主面に第３、第４の絶縁層を形成
する工程と、第１の絶縁層の露呈面と前記第３の絶縁層
の露呈面を貼り合わせる工程と、前記第４の絶縁層を取
り除くと共に前記第２の半導体基板を残すように前記第
２の半導体基板の第２の主面を研磨して所定の厚さにす
る工程と、前記第２の半導体基板の研磨された第２の主
面の第１の部分に第１の素子をまたこの第２の半導体基
板の露呈面の第２の部分に前記第１の素子を制御する第
２の素子を形成する工程とを備えた半導体装置の製造方
法。 - 【請求項６】 第１の半導体基板の第１の主面に第１の
応力緩和層を形成す る工程と、前記第１の半導体基板の
第２の主面に第２の応力緩和層を形成する工程と、前記
第１、第２の応力緩和層の露呈面に第１、第２の絶縁層
を形成する工程と、前記第１の絶縁層の露呈面と第２の
半導体基板の第１の主面を貼り合わせる工程と、前記第
２の半導体基板を残すように前記第２の半導体基板の第
２の主面を研磨して所定の厚さにする工程と、前記第２
の半導体基板の研磨された第２の主面の第１の部分に第
１の素子をまたこの第２の半導体基板の露呈面の第２の
部分に前記第１の素子を制御する第２の素子を形成する
工程とを備えた半導体装置の製造方法。 - 【請求項７】 第１の半導体基板の第１の主面に第１の
応力緩和層を形成する工程と、前記第１の半導体基板の
第２の主面に第２の応力緩和層を形成する工程と、前記
第１、第２の応力緩和層の露呈面に第１、第２の絶縁層
を形成する工程と、第２の半導体基板の第１、第２の主
面に第３、第４の絶縁層を形成する工程と、前記第１の
絶縁層の露呈面と前記第３の絶縁層の露呈面を貼り合わ
せる工程と、前記第４の絶縁層を取り除くと共に前記第
２の半導体基板を残すように前記第２の半導体基板の第
２の主面を研磨して所定の厚さにする工程と、前記第２
の半導体基板の研磨された第２の主面の第１の部分に第
１の素子をまたこの第２の半導体基板の露呈面の第２の
部分に前記第１の素子を制御する第２の素子を形成する
工程とを備えた半導体装置の製造方法。 - 【請求項８】 第１の半導体基板の第１、第２の主面に
第１、第２の応力緩和層を形成する工程と、前記第１、
第２の応力緩和層の露呈面に第１、第２の絶縁層を形成
する工程と、前記第１の絶縁層の露呈面と第２の半導体
基板の第１の主面を貼り合わせる工程と、前記第２の半
導体基板を残すように前記第２の半導体基板の第２の主
面を研磨して所定の厚さにする工程と、前記第２の半導
体基板の研磨された第２の主面の第１の部分に第１の素
子をまたこの第２の半導体基板の露呈面の第２の部分に
前記第１の素子を制御する第２の素子を形成する工程と
を備えた半導体装置の製造方法。 - 【請求項９】 第１の半導体基板の第１、第２の主面に
第１、第２の応力緩和層を形成する工程と、前記第１、
第２の応力緩和層の露呈面に第１、第２の絶縁層を形成
する工程と、第２の半導体基板の第１、第２の主面に第
３、第４の絶 縁層を形成する工程と、前記第１の絶縁層
の露呈面と前記第３の絶縁層の露呈面を貼り合わせる工
程と、前記第４の絶縁層を取り除くと共に前記第２の半
導体基板を残すように前記第２の半導体基板の第２の主
面を研磨して所定の厚さにする工程と、前記第２の半導
体基板の研磨された第２の主面の第１の部分に第１の素
子をまたこの第２の半導体基板の露呈面の第２の部分に
前記第１の素子を制御する第２の素子を形成する工程と
を備えた半導体装置の製造方法。 - 【請求項１０】 第２の絶縁層および第２の応力緩和層
を研磨して取り除く工程を備えた請求項６ないし請求項
９のいずれかに記載の半導体装置の製造方法。 - 【請求項１１】 第２の絶縁層の露呈面上に第２の絶縁
層を保護する保護膜を形成する工程を備えた請求項６な
いし請求項９のいずれかに記載の半導体装置の製造方
法。 - 【請求項１２】 応力緩和層が多孔質シリコン層、絶縁
層がシリコン酸化膜、第１の素子が絶縁ゲート型電界効
果トランジスタ、第２の素子がＭＯＳ型トランジスタで
あることを特徴とする請求項５ないし請求項８のいずれ
かに記載の半導体装置の製造方法。 - 【請求項１３】 応力緩和層が多孔質シリコン層、絶縁
層がシリコン酸化膜、第１の素子が絶縁ゲート型電界効
果トランジスタ、第２の素子がＭＯＳ型トランジスタ、
保護膜がポリシリコン膜またはシリコン窒化膜であるこ
とを特徴とする請求項１０記載の半導体装置の製造方
法。 - 【請求項１４】 第１の半導体基板の両面に第１、第２
の絶縁層を形成する工程と、前記第１の絶縁層の露呈面
と第２の半導体基板を貼り合わせる工程と、前記第２の
半導体基板表面を研磨して前記第２の半導体基板を残し
て所定の厚さに形成する工程と、前記第２の絶縁層およ
び前記第２の半導体基板の露呈面から前記第１の半導体
基板まで達する溝を形成する工程と、前記溝をシリコン
で埋める工程と、前記第２の半導体基板の主表面の第１
の部分に第１の素子をまたこの第２の半導体基板の主表
面の第２の部分に前記第１の素子を制御する第２の素子
を形成する工程とを備えた半導体装置の製造方法。 - 【請求項１５】 第１の半導体基板の両面に第１、第２
のシリコン酸化膜を 形成する工程と、前記第１のシリコ
ン酸化膜の露呈面と第２の半導体基板の一主面を貼り合
わせる工程と、前記第２の半導体基板表面を研磨して前
記第２の半導体基板を残して所定の厚さに形成する工程
と、チップ・ダイシングラインに相当する領域で前記第
２のシリコン酸化膜および前記第２の半導体基板の露呈
面から前記第１の半導体基板まで達する溝を形成する工
程と、前記溝をポリシリコンまたはアモルファスシリコ
ンあるいはエピタキシャルによって埋める工程と、前記
第２の半導体基板の主表面の第１の部分に絶縁ゲート型
電界効果トランジスタを形成する工程と、前記第２の半
導体基板の主表面の第２の部分に前記絶縁ゲート型電界
効果トランジスタを制御するＭＯＳ型トランジスタを形
成する工程とを備えた半導体装置の製造方法。
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|---|---|---|---|---|
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| US20030134486A1 (en) * | 2002-01-16 | 2003-07-17 | Zhongze Wang | Semiconductor-on-insulator comprising integrated circuitry |
| EP1420450A3 (en) * | 2002-11-15 | 2006-12-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor differential circuit with transistors having a virtual ground |
| JP2005175151A (ja) * | 2003-12-10 | 2005-06-30 | Fuji Electric Holdings Co Ltd | Ｓｏｉウェハとその製造方法およびそのｓｏｉウェハを用いた半導体装置の製造方法 |
| JP4683865B2 (ja) * | 2004-06-15 | 2011-05-18 | 富士通セミコンダクター株式会社 | 半導体基板の製造方法 |
| US7244659B2 (en) * | 2005-03-10 | 2007-07-17 | Micron Technology, Inc. | Integrated circuits and methods of forming a field effect transistor |
| JP4947914B2 (ja) * | 2005-04-06 | 2012-06-06 | ラピスセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
| US7557002B2 (en) | 2006-08-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming transistor devices |
| US7989322B2 (en) | 2007-02-07 | 2011-08-02 | Micron Technology, Inc. | Methods of forming transistors |
| US9257328B2 (en) * | 2008-11-26 | 2016-02-09 | Corning Incorporated | Glass-ceramic-based semiconductor-on-insulator structures and method for making the same |
| DE102010038933A1 (de) * | 2009-08-18 | 2011-02-24 | Denso Corporation, Kariya-City | Halbleitervorrichtung mit Halbleiterchip und Metallplatte und Verfahren zu deren Fertigung |
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| CN103109350A (zh) * | 2010-09-30 | 2013-05-15 | 飞思卡尔半导体公司 | 处理半导体晶片的方法、半导体晶片以及半导体器件 |
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| JPH0355822A (ja) * | 1989-07-25 | 1991-03-11 | Shin Etsu Handotai Co Ltd | 半導体素子形成用基板の製造方法 |
| US5182626A (en) * | 1989-09-20 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and method of manufacturing the same |
| US5362667A (en) * | 1992-07-28 | 1994-11-08 | Harris Corporation | Bonded wafer processing |
| JPH04266047A (ja) * | 1991-02-20 | 1992-09-22 | Fujitsu Ltd | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 |
| EP0547677A3 (en) * | 1991-12-17 | 1996-10-16 | Philips Nv | Use of vapor-phase etching in fabrication of semiconductor-on-insulator structure |
| JP3237888B2 (ja) * | 1992-01-31 | 2001-12-10 | キヤノン株式会社 | 半導体基体及びその作製方法 |
| JPH05217824A (ja) * | 1992-01-31 | 1993-08-27 | Canon Inc | 半導体ウエハ及びその製造方法 |
| DE69332407T2 (de) * | 1992-06-17 | 2003-06-18 | Harris Corp | Herstellung von Halbleiteranordnungen auf SOI substraten |
| JP2786081B2 (ja) * | 1993-07-27 | 1998-08-13 | 日本電気株式会社 | Ｓｏｉ基板 |
| JP3033412B2 (ja) * | 1993-11-26 | 2000-04-17 | 株式会社デンソー | 半導体装置の製造方法 |
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-
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3046146A1 (en) | 2015-01-14 | 2016-07-20 | Fuji Electric Co. Ltd. | High breakdown voltage passive element and high breakdown voltage passive element manufacturing method |
| US10224390B2 (en) | 2015-01-14 | 2019-03-05 | Fuji Electric Co., Ltd. | High breakdown voltage passive element and high breakdown voltage passive element manufacturing method |
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