JPS6158270A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6158270A JPS6158270A JP59178320A JP17832084A JPS6158270A JP S6158270 A JPS6158270 A JP S6158270A JP 59178320 A JP59178320 A JP 59178320A JP 17832084 A JP17832084 A JP 17832084A JP S6158270 A JPS6158270 A JP S6158270A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、耐輻射線性を有する半導体装置に関する。
第１図は従来より用いられているＭＯ８型半導体装置の
一例でありＶ、Ｍ、ＰｅｎｎｅｙとＬ 、 Ｌａｕによ
る“ＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ
” （ＶＡＮ Ｎ０５ＴＲＡＮＤＲＥＩＮＨＯＬＤ
ＣＯＭＰＡＮＹ） ｐｐ １６９にも示されている。
一例でありＶ、Ｍ、ＰｅｎｎｅｙとＬ 、 Ｌａｕによ
る“ＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ
” （ＶＡＮ Ｎ０５ＴＲＡＮＤＲＥＩＮＨＯＬＤ
ＣＯＭＰＡＮＹ） ｐｐ １６９にも示されている。
ここで１例えば、１はｎ形基板、２はｐ形つェル領域で
あり、基板表面にｐチャネル形トランジスタ、ｐ形つェ
ル領域２中にｎチャネル形トランジスタが形成されてい
る。また、領域３は、高濃度ｎ形チャネルストッパ領域
、領域４は、高濃度ｐ形チャネルストッパ領域である。
あり、基板表面にｐチャネル形トランジスタ、ｐ形つェ
ル領域２中にｎチャネル形トランジスタが形成されてい
る。また、領域３は、高濃度ｎ形チャネルストッパ領域
、領域４は、高濃度ｐ形チャネルストッパ領域である。
この半導体装置は、輻射線照射を受けることにより表面
酸化膜中に生成される正に帯電した固定電荷が、ＭＯ５
型半導体装置のしきい値電圧ｖ２．を変化させてしまう
というような欠点があった。
酸化膜中に生成される正に帯電した固定電荷が、ＭＯ５
型半導体装置のしきい値電圧ｖ２．を変化させてしまう
というような欠点があった。
本発明の目的は、上記従来の半導体装置の問題点を改善
した半導体装置を提供することにある。
した半導体装置を提供することにある。
前述のごとく、一般に、ＭＯ８型半導体に波長の短い紫
外線や電磁波、Ｘ線、高速荷電粒子線。
外線や電磁波、Ｘ線、高速荷電粒子線。
高速中性子線等（明ａ書中にて輻射線という。）を照射
すると、しきい値電圧Ｖ。に変化が生じることが知られ
ている。この原因は、輻射線照射により半導体基板と酸
化膜の間に界面準位が多く形成されると共に、酸化膜中
に正の固定電荷が多く形成、蓄積されることにあり、こ
の界面準位を通してリーク電流が流れ、又、正の固定電
荷によりしきい値電圧ｖｔｋが負方向にシフトする。
すると、しきい値電圧Ｖ。に変化が生じることが知られ
ている。この原因は、輻射線照射により半導体基板と酸
化膜の間に界面準位が多く形成されると共に、酸化膜中
に正の固定電荷が多く形成、蓄積されることにあり、こ
の界面準位を通してリーク電流が流れ、又、正の固定電
荷によりしきい値電圧ｖｔｋが負方向にシフトする。
しかし、これらの界面準位及び正の固定電荷は、酸化膜
厚が薄いほど蓄積されにくいため、輻射線耐量を増すた
めには薄い酸化膜を形成することが必要となる。しかし
、ｒａ化膜厚を単に薄くしただけでは、製造工程中で生
じる各種イオン性電荷等のため、初期特性が著しく低下
したり、低電流域の電流利得が低下したり、またＢ−Ｔ
処理等によよるドリフトや信頼性の低下を招く。
厚が薄いほど蓄積されにくいため、輻射線耐量を増すた
めには薄い酸化膜を形成することが必要となる。しかし
、ｒａ化膜厚を単に薄くしただけでは、製造工程中で生
じる各種イオン性電荷等のため、初期特性が著しく低下
したり、低電流域の電流利得が低下したり、またＢ−Ｔ
処理等によよるドリフトや信頼性の低下を招く。
そこで、本発明では、酸化膜とその上に形成した絶縁膜
の組合せにより、薄い酸化膜に対するイオン性電荷の影
響を防止するものである。また。
の組合せにより、薄い酸化膜に対するイオン性電荷の影
響を防止するものである。また。
酸化膜形成後、熱処理、イオン拡散、イオン打込みなど
各種の工程を経ることによる該酸化膜と基板との間で、
結晶欠陥が生じたり、トラップ準位が増加したりするの
を防止するため、トランジスタ形成後に上記の複合膜す
なわち酸化膜及び絶縁膜を形成することを特徴とする。
各種の工程を経ることによる該酸化膜と基板との間で、
結晶欠陥が生じたり、トラップ準位が増加したりするの
を防止するため、トランジスタ形成後に上記の複合膜す
なわち酸化膜及び絶縁膜を形成することを特徴とする。
第２図は本発明の半導体装置の第１の実施例を示す断面
構造図である０本実施例の半導体装置は、素子の形成さ
れた表面に、膜厚の薄い、例えば５０〜２００人のシリ
コン酸化膜を有し、このシリコン酸化膜３３の表面に、
膜厚の厚い、例えば５００〜３０００人のリンけい酸ガ
ラス膜（ＰＳＧ膜）が形成されている。
構造図である０本実施例の半導体装置は、素子の形成さ
れた表面に、膜厚の薄い、例えば５０〜２００人のシリ
コン酸化膜を有し、このシリコン酸化膜３３の表面に、
膜厚の厚い、例えば５００〜３０００人のリンけい酸ガ
ラス膜（ＰＳＧ膜）が形成されている。
この複合膜により、輻射線照射による固定電荷の蓄積が
減少し、界面の影響が抑えられ、ＭＯＳトランジスタの
しきい値電圧の変化を抑えることができる。
減少し、界面の影響が抑えられ、ＭＯＳトランジスタの
しきい値電圧の変化を抑えることができる。
第２図に示されるＭＯＳトランジスンは、（１）領域が
ｐチャネル型ＭＯＳトランジスタであり、（ｎ）領域が
ｎチャネル型ＭｏＳトランジスタであり、（Ｉ）、（ｎ
）領域より相補形ＭＯＳトランジスタを形成している。
ｐチャネル型ＭＯＳトランジスタであり、（ｎ）領域が
ｎチャネル型ＭｏＳトランジスタであり、（Ｉ）、（ｎ
）領域より相補形ＭＯＳトランジスタを形成している。
上述したように、個々のＭＯＳトランジスタのしきい値
電圧の変化が抑えられると共に、Ｐ形基板表面の反転が
抑えられるために、ｐ形ドレイン領域・ｎウェル領域・
ｐ形基板・ｎ形ソース領域を通したラッチアップ現象が
抑えられる。
電圧の変化が抑えられると共に、Ｐ形基板表面の反転が
抑えられるために、ｐ形ドレイン領域・ｎウェル領域・
ｐ形基板・ｎ形ソース領域を通したラッチアップ現象が
抑えられる。
次に、本発明の第１の実施例の半導体装置の製造方法を
説明する。
説明する。
第３図（ａ）〜（ｅ）は、第２図に示された本発明のＭ
Ｏ８型トランジスタの製造工程を工程順に示す断面構造
図である。主要工程を図番にしたがって説明する。
Ｏ８型トランジスタの製造工程を工程順に示す断面構造
図である。主要工程を図番にしたがって説明する。
（ａ）：公知の方法により、Ｐ形基板１中に、ｎ形不純
物領域２を形成し、イオン打込み又は不純物拡散により
高濃度ｐ影領域４，１１゜１２、高濃度ｎ影領域３，１
３．１４を形成する。
物領域２を形成し、イオン打込み又は不純物拡散により
高濃度ｐ影領域４，１１゜１２、高濃度ｎ影領域３，１
３．１４を形成する。
（ｂ）：不純物拡散または熱酸化により形成された熱酸
化膜５を全面除去または素子形成領域表面について酸化
ＷＡ５を除去する。
化膜５を全面除去または素子形成領域表面について酸化
ＷＡ５を除去する。
（Ｃ）：例えば、９５０〜１１００℃の高温酸素中で表
面を酸化し、膜厚５０〜２００人のシリコン酸化膜２１
を形成する１次に、リンけい酸ガラス（ＰＳＧ膜）を例
えば低温ＣＶＤ法により堆積し、膜厚５００〜３０００
人のリンけい酸ガラス膜２３を形成する。
面を酸化し、膜厚５０〜２００人のシリコン酸化膜２１
を形成する１次に、リンけい酸ガラス（ＰＳＧ膜）を例
えば低温ＣＶＤ法により堆積し、膜厚５００〜３０００
人のリンけい酸ガラス膜２３を形成する。
（ｄ）：トランジスタのゲート領域近傍について、リン
けい酸ガラス膜２３及び酸化膜２１の穴明けを行い、熱
酸化によりゲート酸化膜２２を形成する。
けい酸ガラス膜２３及び酸化膜２１の穴明けを行い、熱
酸化によりゲート酸化膜２２を形成する。
（ｅ）：ソース・ドレイン領域の穴明けを行い、各電極
及びグー１〜電極６を形成する。
及びグー１〜電極６を形成する。
本発明によれば、輻射線照射による正の固定電荷の蓄積
、界面準位の増加を防止し、ＭＯＳトランジスタのしき
い値電圧の変化を抑えることができると共に素子表面の
平坦化が可能となる。
、界面準位の増加を防止し、ＭＯＳトランジスタのしき
い値電圧の変化を抑えることができると共に素子表面の
平坦化が可能となる。
具体的には、再酸化により形成された酸化膜を１００人
の厚さでつけ、リンけい酸ガラスを１９００人の厚さで
形成した場合、輻射線を、２ Ｘ １０’照射したとき
蓄積電荷密度の増加が８Ｘ１０”■”２となり、従来に
比べ約１７３に減少した。
の厚さでつけ、リンけい酸ガラスを１９００人の厚さで
形成した場合、輻射線を、２ Ｘ １０’照射したとき
蓄積電荷密度の増加が８Ｘ１０”■”２となり、従来に
比べ約１７３に減少した。
第１図は従来の半導体装置の一例を示す断面図、第２図
は本発明の半導体装置の第１の実施例を示す断面図、第
３図（ａ）〜（ｅ）は第２図に示した本発明の半導体装
置の製造方法を工程順に示す断面図。 ４・・・ｐ形基板、２・・・ｎ形不純物領域、３，１３
゜１４・・・高濃度ｎ形不純物領域、４，１１．１２・
・・高濃度ｐ形不純物領域、５ｔ ２１１２２・・・熱
酸化膜、６・・・電極、２３・・・リンけい酸ガラス膜
（ＰＳＧ膵）。 第 ｊ 図 ？ ￥ｉ２図 第 ３［２］（α） （ｂン （Ｃ）
は本発明の半導体装置の第１の実施例を示す断面図、第
３図（ａ）〜（ｅ）は第２図に示した本発明の半導体装
置の製造方法を工程順に示す断面図。 ４・・・ｐ形基板、２・・・ｎ形不純物領域、３，１３
゜１４・・・高濃度ｎ形不純物領域、４，１１．１２・
・・高濃度ｐ形不純物領域、５ｔ ２１１２２・・・熱
酸化膜、６・・・電極、２３・・・リンけい酸ガラス膜
（ＰＳＧ膵）。 第 ｊ 図 ？ ￥ｉ２図 第 ３［２］（α） （ｂン （Ｃ）
Claims (3)
- １．ＭＯＳトランジスタにおいて、ゲート領域を除くト
ランジスタ表面領域全面に、膜厚が２００Å以下で設け
られた酸化膜と、該酸化膜上に膜厚が５００Å以上で設
けられた絶縁膜を有することを特徴とする半導体装置。 - ２．上記絶縁膜がリンけい酸ガラス膜または、ナイトラ
イド膜またはＰＩＱ膜からなることを特徴とする特許請
求の範囲第１項記載の半導体装置。 - ３．第１導電型の基板表面に、第２導電型の第１の不純
物領域を形成し、上記基板内及び上記第１の不純物領域
内にそれぞれ反対導電型のソース・ドレイン領域を形成
する工程と、基板表面の酸化膜を除去し、９５０℃以上
の高温条件で膜厚２００Å以下の第１の酸化膜を形成す
る工程と上記第１の酸化膜上に５００℃以下の低温条件
下で膜厚５００Å以上の絶縁膜を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178320A JPS6158270A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178320A JPS6158270A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158270A true JPS6158270A (ja) | 1986-03-25 |
Family
ID=16046418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178320A Pending JPS6158270A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158270A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224031A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 耐放射線半導体装置 |
| JPH03264262A (ja) * | 1990-03-14 | 1991-11-25 | Kyushu Electron Metal Co Ltd | 両面精密研摩用ラップ盤 |
-
1984
- 1984-08-29 JP JP59178320A patent/JPS6158270A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224031A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 耐放射線半導体装置 |
| JPH03264262A (ja) * | 1990-03-14 | 1991-11-25 | Kyushu Electron Metal Co Ltd | 両面精密研摩用ラップ盤 |
| JPH0755448B2 (ja) * | 1990-03-14 | 1995-06-14 | 九州電子金属株式会社 | 両面精密研摩用ラップ盤 |
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