JPS63115360A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、薄膜トランジスタの性能向上及びコスト低減
め技術に関するものである。

〔従来技術〕

第５図は、従来の薄膜トランジスタの一例図であり、い
わゆるアキュムレーション型ｎチャネル薄膜トランジス
タの断面図を示す（例えば特開昭５８−７１．６５９号
公報に記載）。

第５図において、１はシリコン基板、２は酸化膜、３は
ソース領域となるｎ＋ポリシリコン、４はチャネル領域
となるｎ−ポリシリコン、５はドレイン領域となるｎ＋
ポリシリコン、６はゲート酸化膜、７はゲート電極とな
るｎ＋ポリシリコン、８は層間絶縁膜、９はＡｆｌ電極
、１０はパッシベーション膜である。

上記の装置においては、ソース、ドレイン及びチャネル
領域をｎ型にドーピングし、またゲート電極もｎ型にド
ーピングしたポリシリコンで形成している。

上記の装置におけるグー１−下の深さ方向エネルギーバ
ンド図は第６図に示すようになる。

第６図から判るように、チャネル領域４は空乏化してい
ないため、ソース・ドレイン間のリーク電流はチャネル
領域のポリシリコン粒界におけるポテンシャルバリアで
制限する構造となっている。

また、第５図から容易に類推されるＰチャネル薄膜トラ
ンジスタ、すなわちソース、ドレイン、チャネル及びゲ
ート電極をｐ型にドーピングした構造においては、ソー
ス・ドレイン間のリーク電流をチャネル領域のポリシリ
コン粒界におけるポテンシャルバリア及びシリコン基板
側の酸化膜中の電荷等による空乏層の広がりで制限する
構造となっている。

〔発明が解決しようとする問題点〕

上記のごとく、アキュムレーション型のｎチャネル薄膜
トランジスタ、ｎチャネル薄膜トランジスタ、あるいは
両者を同一基板上に形成した構造においては、両トラン
ジスタのチャネル領域のゲート電極側に空乏層が形成さ
れないか、または何れか一方のトランジスタにしかチャ
ネル領域のゲート電極側空乏層が形成されない構造とな
っていた。

そのため、ソース・ドレイン間のリーク電流を減少させ
るためには、チャネル領域の半導体層膜厚をシリコン基
板側に出来る空乏層幅以下（通常約１０００人）にしな
ければならず、そのため、膜厚の製造バラツキが特性の
バラツキを左右し、歩留まりが低下するのでコストが」
二昇するという問題があった。

また、歩留まりを低下させないためには、バラツキが無
視出来る程度に上記の膜厚を厚く設定しなければならな
いが、膜厚が厚くなると前記の理由によってリーク電流
が増大し、性能が低下するという問題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、リーク電流が少なく、かつ、製
造が容易でコストを低減することの出来る薄膜半導体装
置を提供することを目的とするものである。

〔問題を解決するための手段〕

」−記の目的を達成するため、本発明においては、いわ
ゆるアキュムレーション型のｐチャネル薄膜１−ランジ
スタとｎチャネル薄膜トランジスタとをＣＭＯＳ構造に
して同一基板に形成し、かつ、ｐチャネル薄膜１〜ラン
ジスタのゲート電極側ンジスタで形成し、ｎチャネル薄
膜１ヘランジスタのゲート電極をボロン・ドープ・ポリ
シリコンで形成するように構成している。

上記のように構成したことにより、ｐチャネルとｎチャ
ネルの両方の薄膜トランジスタのチャネル表面に空乏層
が形成されるようになり、そのため、膜厚を薄くしなく
てもリーク電流を低減することができるので、製造が容
易となり、コストを低減することが可能となるとともに
、性能も向」二させることが出来る。

〔発明の実施例〕

第１図は、本発明の一実施例の断面図である。

第１図において、１１はシリコン基板、１２は酸化膜、
１３はｎチャネル薄膜トランジスタのソース領域となる
ｎ＋ポリシリコン、１４はドレイン領域となるｎ＋ポリ
シリコン、１５はチャネル領域となるｎ−ポリシリコン
、１６はグー１〜酸化膜、１７はグー１−＠極となるＰ
＋ポリシリコン（ボロン・ドープ・ポリシリコン）であ
る。また１８はｎチャネル薄膜トランジスタのソース領
域となるＰ＋ポリシリコン、１９ばドレイン領域となる
Ｐ＋ポリシリコン、２ｏはチャネル領域となるｐ−ポリ
シリコン、２１はグー１〜絶縁膜、２２はゲー１へ電極
となるＡｌ、電極、２３ばその他の配線用のＡＤ、電極
、２４は層間絶縁膜、２５ばパッシベーション膜である
。

第１図の装置は、ｎチャネル薄膜トランジスタとｐチャ
ネル薄膜１−ランジスタとを同一基板上に形成し、かつ
両ｌ〜ランジスタのドレインをへ〇、電極２３で接続し
たＣＭＯＳ構造となっている。

次に、第２図に基づいて第１図の装置の製造方法を説明
する。

第２図において、まず（Ａ）では、シリコン基板１１を
熱酸化して酸化膜１２を形成する。これは本発明にお番
づる半導体装置の基板となるものであって、ガラスのよ
うな絶縁性基板を用いてもよい。

その」二に、例えば丁、ＰＣＶＤ法によってポリシリコ
ン膜を例えば厚さ１７００人に形成し、フォトエツチン
グによってポリシリコンの島２６に２個所に形成する。

次に（Ｂ）においては、」二記のポリシリコンの島２６
の」−に熱酸化によって酸化膜２７を形成し、その後、
例えばイオン注入とアニールによってポリシリコンの島
に不純物をドーピングし、ｎ−ポリシリコン２８とｐ−
ポリシリコン２９とを形成する。

次にＣＣ）　　において、ｎ−ポリシリコン２８の島の
上に、例えばＬＰ　ＣＶ　Ｄ法によってポリシリコンを
例えば３０００〜４０００人の厚さに形成し、これにボ
ロンを高濃度にドーピングする。その後、この高濃度に
ドーピングしたポリシリコンをフォトエツチングするこ
とにより、ｎチャネル薄膜１〜ランジスタのゲート電極
となるｐ＋ポリシリコン１７を形成する。

その後、フォトリソグラフィ技術によってｎチャネル薄
膜トランジスタとなる領域（前記のｐ−ポリシリコン２
９の部分）を覆った後、フォｌ−レジスト及びｐ＋ポリ
シリコン１７をマスクにしてＤ型不純物３０　（例えば
リン）をｎ″ポリシリコンＺ８イオン注入する。

次に（Ｄ）において、フォトリソグラフィ技術により、
ｎチャネル薄膜トランジスタのソース領域及びドレイン
領域となる部分にｐ型不純物３１（例えばボロン）をイ
オン注入する。

次に（Ｅ）において１層間絶縁膜２４を全面に形成した
後、アニールを行なうことにより、ｎチャネル薄膜ｉ−
ランジスタのソース及びドレイン領域となるｎ中領域１
３．１４及びｎチャネル薄膜トランジスタのソース、ド
レイン領域となるＰ＋領域１８．１９を形成する。

次に（Ｆ）において、■）チャネル薄膜トランジスタの
ゲート領域となる部分の酸化膜２７をフォトエツチング
によって除去し、熱酸化し直すことによって、ｐチャネ
ル薄膜ｊ−ランジスタのゲート酸化膜２１を形成する。

なお、ｎチャネル薄膜トランジスタのゲート酸化膜１６
は前記（Ｂ）において形成した酸化膜２７をそのまま用
いる。

次に（Ｇ）において、コンタクト孔を開孔し、ｐチャネ
ル薄膜Ｉ−ランジスタのゲート電極２２及びその他のＡ
Ｄ、電４４１．２３をＡＱ、で形成し、その上にパッシ
ベーション膜２５を形成することにより、前記第１図の
ごときＣＭＯＳ構造の薄膜半導体装置が完成する。

〔作用〕

第３図は、第１図の装置におけるチャネル領域のエネル
ギーバンド図である。

第３図から判るように、ｎチャネル及びｐチャネル薄膜
１〜ランジスタのチャネルポリシリコンはほとんど空乏
化している。この空乏層の幅Ｗは次のようにして定まる
。

まず、ｎチャネル薄膜トランジスタの場合には、ゲート
電極の仕事関数　　　：　φＭ　（Ｖ〕＝５．３チヤネ
ルポリＳｊの仕朋■数：　φｓ　（Ｖ〕ゲート酸イＩＪ
ＪＩ’Ｊ−：　　　ｔｏｘ［人］　＝５００界面電荷密
度　　　　　　　：　　Ｑｓｓ　ＣＣ／ｃｍ′）　＝５
Ｘ］０−’フラットバンド電圧　　　　：　　’Ｉ、’
ｍ　（Ｖ）電荷宏量　　　　　　　　　：　　ｑ　［Ｃ
］　＝＋、６ｘ１ｏ”チャネル不純物濃度　　　　：　
　Ｎ　ｌ：ｃｍ−３：］　］＝−１．ｘｌ、０１７ニー
１．ｘｌ、０１７シリコ　　ｐｓ；　（Ｆ／ｃｍ”〕＝
１．０４Ｘｌ（］−”ゲート酸イ圏膏フ量　　　　　　
　二　　Ｃｏｘ〔Ｆ／ｃｍ２〕とずれば、Ｗ＝（２ｔ　
ｓ；ＶＦｎ／　ｑ　Ｎ）”’である。

なお、ＶＦ１１＝（φＭ−φ５）−Ｑｓｓ／Ｃｏｘであ
り、またφＳはシリコンの定数や不純物濃度で決まる値
−８〜 であって、リンドープでＮ　＝　Ｉ　Ｘ　１０’７ｃｍ
−３の場合はφｓ＝４．３［Ｖ、ｌである。

上記の結果、上記空乏層の幅ＷはＷ＝］、１００人とな
る。そしてチャネルポリシリコンの膜厚を−Ｆ記のＷよ
り薄く設定することにより、チャネルポリシリコンは完
全に空乏化させることが出来るので、ソース・１〜レイ
ン間のリーク電流に大幅に減少させることが可能となる
。

一方、前記第５図に示した従来装置のようにｎ＋ポリシ
リコンをゲーｉ−電極とした場合には、φＮ＝４．］Ｖ
となり、Ｖｐｎ＜Ｏとなるのでチャネルの空乏化は生じ
ない。

そのため、ポリシリコンの膜厚をある程度薄くしてもリ
ーク電流が急激に減少することはない。

第４図は上記の特性を示す図であり、本発明と従来装置
とにおけるリーク電流の特性比較図である。

第４図において、実線は本発明におけるｐ＋ポリシリコ
ンをグー１〜電極とした場合の特性、破線は第５図に示
した従来装置におけるｎ＋ポリシリコンをゲート電極と
した場合の特性である。

第４図から判るように本発明においては、ソース・ドレ
イン間のリーク電流を大幅に減少させることが可能とな
る。

次に、Ｐチャネル薄膜トランジスタの場合には、従来の
ようにゲート電極をｐ＋ポリシリコンで形成すると、チ
ャネル表面には空乏層が形成されず、前記第５図の従来
装置で説明したと同様にチャネルの基板側にのみ空乏層
（約１０００人）が形成される。そのため、チャネルを
完全に空乏化するためには、チャネルポリシリコンの厚
さを１０００Å以下にしなければならない。

しかし、本発明の場合には、ゲート電極を晟電極で形成
しているので、チャネル表面に空乏層（厚さ約１２００
人）が形成され、基板側の空乏層と合わせて約２２００
人の空乏層幅となる。そのため、チャネルのポリシリコ
ン厚さを２２００Å以下にすればチャネルは完全に空乏
化される。

したがって、完全空乏化するための膜厚を従来よりも大
幅に厚くすることが出来るので、製造時におけるポリシ
リコン膜形成のバラツキ（通常士１００人程度）による
影響を受は難くなり、そのため歩留まりが向上し、コス
トを大幅に低減することが可能となる。

また、」二記のようにリーク電流の少ないｎチャネルと
ｎチャネルの薄膜１−ランジスタをＣＭＯＳ構造とした
ことにより、製造プロセス上共通化出来る工程が多いの
で、コストが低減され、また、定常時の消費電流が小さ
く、出力の安定性が良いという効果も得られる。

〔発明の効果〕

以上説明したごとく本発明においては、アキュムレーシ
ョン型のｎチャネルとｎチャネルの薄膜トランジスタを
ＣＭＯＳ構造とし、かつｎチャネル薄膜トランジスタの
ゲート電極をボロン・ドープ・ポリシリコンで形成し、
また、ｎチャネル薄膜トランジスタのゲート電極を八ａ
で形成したことにより、ｎチャネルとｎチャネルの両方
の薄膜トランジスタのチャネルに空乏層が形成され、そ
の結果比較的／１いポリシリコン膜厚でソース・ドレイ
ン間のリーク電流を大幅に減少させることが出来る。そ
のため、製造が容易となるので製造歩留まりを向上させ
ることが出来、性能向上とコスト低減との両方を実現す
ることが可能となる、という優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の断面図、第２図は第１図の
装置の製造工程図、第３図は第１図の装置におけるエネ
ルギーバンド図、第４図は本発明の装置と従来装置とに
おけるリーク電流の特性比較図、第５図は従来装置の一
例の断面図、第６図は第５図の従来装置におけるエネル
ギーバンド図である。 〈符号の説明〉 １１・・・シリコン基板 １２・・・酸化膜 １３・・・ｎ＋ポリシリコン（ソース領域）】４・・・
ｎ＋ポリシリコン（ドレイン領域）１５・・・ｎ−ポリ
シリコン（チャネル領域）１６・・・ゲート酸化膜 １７・・・ｐ１ポリシリコン（ゲート電極）１８・・・
ｐ＋ポリシリコン（ソース領域）１９・・・ｐ＋ポリシ
リコン（ドレイン領域）２０・・・ｐ−ポリシリコン（
チャネル領域）２１・・・グー１〜絶縁膜 ２２・・・Ａｌ電極（ゲート電極） ２３・・・Ａ弘電極 ２４・・・層間絶縁膜 ２５・・・パッシベーション膜

Claims (1)

【特許請求の範囲】
1. ソース、ドレイン領域とチャネル領域とが同一導電形に
   ドーピングされた、いわゆるアキュムレーション型のｐ
   チャネル薄膜トランジスタとｎチャネル薄膜トランジス
   タとをＣＭＯＳ構造にして同一基板上に形成し、かつ上
   記ｐチャネル薄膜トランジスタのゲート電極をＡｌで形
   成し、上記ｎチャネル薄膜トランジスタのゲート電極を
   ボロン・ドープ・ポリシリコンで形成したことを特徴と
   する薄膜半導体装置。