JPS6091676A - Ｍｏｓ半導体装置 - Google Patents
Ｍｏｓ半導体装置Info
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- JPS6091676A JPS6091676A JP19939783A JP19939783A JPS6091676A JP S6091676 A JPS6091676 A JP S6091676A JP 19939783 A JP19939783 A JP 19939783A JP 19939783 A JP19939783 A JP 19939783A JP S6091676 A JPS6091676 A JP S6091676A
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- 239000000758 substrate Substances 0.000 claims abstract description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯ３半導体装置において、長時間の使用で
ドレイン近傍の閾値電圧が劣化することによる全体の閾
値電圧の劣化の防止を可能にするものである。
ドレイン近傍の閾値電圧が劣化することによる全体の閾
値電圧の劣化の防止を可能にするものである。
従来例の構成とその問題点
従来の均一なゲート酸化膜から成るＭＯ８電界効果トラ
ンジスタ（以下ＭＯＦ３ＦＥＴ と略す）では、素子の
微細化、特にゲート電極幅の微細化に伴ない、ドレイン
接合部の電界強度が増大し、この高電界領域で高エネル
ギーを得たホットキャリアが、ドレイン接合部近傍のゲ
ート酸化膜中に注入される。このキャリアの一部は酸化
膜中でとらえられ固定電荷となる０丑たキャリアの注入
によシ、酸化膜・基板界面で界面準位や固定電荷が形成
される。これらの固定電荷や界面準位は、ドレイン接合
近傍での閾値電圧の劣化を引き起こす。特にこの閾値電
圧の劣化は、ｎチャンネルＭＯ８ＦＪ！：Ｔでは、正方
向、ｐチャンネルＭＯ８Ｆｋ：Ｔでは負方向への変動と
なり、共に閾値電圧の絶対値が増大する方向への変動と
なる。
ンジスタ（以下ＭＯＦ３ＦＥＴ と略す）では、素子の
微細化、特にゲート電極幅の微細化に伴ない、ドレイン
接合部の電界強度が増大し、この高電界領域で高エネル
ギーを得たホットキャリアが、ドレイン接合部近傍のゲ
ート酸化膜中に注入される。このキャリアの一部は酸化
膜中でとらえられ固定電荷となる０丑たキャリアの注入
によシ、酸化膜・基板界面で界面準位や固定電荷が形成
される。これらの固定電荷や界面準位は、ドレイン接合
近傍での閾値電圧の劣化を引き起こす。特にこの閾値電
圧の劣化は、ｎチャンネルＭＯ８ＦＪ！：Ｔでは、正方
向、ｐチャンネルＭＯ８Ｆｋ：Ｔでは負方向への変動と
なり、共に閾値電圧の絶対値が増大する方向への変動と
なる。
閾値電圧絶対値の増大は、素子の動作速度を低下させる
ばかシでなく、場合によっては、規定電圧での動作を不
ｏＴ能とする。
ばかシでなく、場合によっては、規定電圧での動作を不
ｏＴ能とする。
発明の目的
本発明は、この様な閾値電圧の変動という問題とするも
のである。
のである。
発明の構成
本発明は、上記目的を達する為、ゲート絶縁膜のドレイ
ン側あるいはソース・ドレイン両方のＰＮ接合部近傍の
チャ／ネル領域上の絶縁膜の厚さを、他のチャンネル領
域上の絶縁膜の厚さより薄く形成することにより、ドレ
インあるいはドレイン、ソース近傍の閾値電圧を他のチ
ャンネル領域より低く設定し、このドレイン近傍での閾
値電圧が増大しても他のチャンネル領域よりも高くなら
ない様にしたものである。
ン側あるいはソース・ドレイン両方のＰＮ接合部近傍の
チャ／ネル領域上の絶縁膜の厚さを、他のチャンネル領
域上の絶縁膜の厚さより薄く形成することにより、ドレ
インあるいはドレイン、ソース近傍の閾値電圧を他のチ
ャンネル領域より低く設定し、このドレイン近傍での閾
値電圧が増大しても他のチャンネル領域よりも高くなら
ない様にしたものである。
実施例の説明
本発明の請求の範囲第１項に基づく第１の実施例を第１
図に従って説明する。
図に従って説明する。
たとえば、Ｐ型く１００〉１０〜１６Ω−画基板１に閾
値電圧制御用にボロンの不純物拡散を行ないゲート絶縁
膜となる熱酸化膜２約３６０八をドライ酸化によシ形成
する（第１図ａ）０次に周知の選択的エツチング法によ
り、チャンネルとなる領域上のゲート酸化膜２のドレイ
ン側の一部だけを希しゃくしたＨＦ溶液によるエツチン
グによシ約１５０人除去して約２００人厚の薄いゲート
酸化膜３とする。その上にＣＶＤ法により多結晶シリコ
ンを堆積し、選択的エツチング法により多結晶シリコン
ゲート電極４を酸化膜２，３にまたがって形成する（第
１図ｂ）。
値電圧制御用にボロンの不純物拡散を行ないゲート絶縁
膜となる熱酸化膜２約３６０八をドライ酸化によシ形成
する（第１図ａ）０次に周知の選択的エツチング法によ
り、チャンネルとなる領域上のゲート酸化膜２のドレイ
ン側の一部だけを希しゃくしたＨＦ溶液によるエツチン
グによシ約１５０人除去して約２００人厚の薄いゲート
酸化膜３とする。その上にＣＶＤ法により多結晶シリコ
ンを堆積し、選択的エツチング法により多結晶シリコン
ゲート電極４を酸化膜２，３にまたがって形成する（第
１図ｂ）。
このゲート電極をマスクとして、セルファラインによ５
Ａｓ＋イオン注入によりソース６．ドレイン６領域の形
成を行なう。図示されていないが、この後周知の方法で
層間絶縁膜を設し、アルミ配線によりＭＯ３ＦＥＴ相互
の配線および取り出し電極の形成を行ない、表面保護膜
をつけ装置は出来上がる（第１図Ｃ）。
Ａｓ＋イオン注入によりソース６．ドレイン６領域の形
成を行なう。図示されていないが、この後周知の方法で
層間絶縁膜を設し、アルミ配線によりＭＯ３ＦＥＴ相互
の配線および取り出し電極の形成を行ない、表面保護膜
をつけ装置は出来上がる（第１図Ｃ）。
以上の本実施例によればゲート絶縁膜２の部分の膜厚は
、３５０Ａ、ゲート酸化膜３の部分の膜厚は２００人と
なシ、それぞれの膜厚だけから成る均一なゲート絶縁膜
厚のＭＯ８Ｆｊ！：Ｔの閾値電圧は、３６０人テｏ、５
Ｖ 、 ２０ＯＡ”？’０．３ Ｖとなる。
、３５０Ａ、ゲート酸化膜３の部分の膜厚は２００人と
なシ、それぞれの膜厚だけから成る均一なゲート絶縁膜
厚のＭＯ８Ｆｊ！：Ｔの閾値電圧は、３６０人テｏ、５
Ｖ 、 ２０ＯＡ”？’０．３ Ｖとなる。
本実施例に示した構造のＭＯ８ＦｍＴ では、閾値電圧
は、高い方の閾値電圧で決まる為０．６ｖとなるＯここ
で仮にドレイン近傍のゲート絶縁膜厚の薄い領域で、ホ
ット・キャリアの注入等の為閾値電圧が０．１ｖ程度増
加しても、この領域の閾値電圧は０．４ｖとなり、他の
領域の０．６ｖに比べなお低い。
は、高い方の閾値電圧で決まる為０．６ｖとなるＯここ
で仮にドレイン近傍のゲート絶縁膜厚の薄い領域で、ホ
ット・キャリアの注入等の為閾値電圧が０．１ｖ程度増
加しても、この領域の閾値電圧は０．４ｖとなり、他の
領域の０．６ｖに比べなお低い。
全体の閾値電圧は旨い方の閾値電圧で決まる為０．６ｖ
となシトレイン近傍での変動の影響は、全体の閾値電圧
には表われない。
となシトレイン近傍での変動の影響は、全体の閾値電圧
には表われない。
また、ドレイン近傍のゲート酸化膜厚が薄いことは、ド
レイン接合部の電界強度を下げる効果もある。電界強度
の低下は、ホット・キャリアの発生を減少させる為、ホ
ット・キャリア効果そのものも減少する。さらに、膜厚
の減少は、チャンネルの単一面積当りの電荷の捕獲面積
の減少にもなり、これも、ホット・キャリア効果を軽減
する方向に働く。
レイン接合部の電界強度を下げる効果もある。電界強度
の低下は、ホット・キャリアの発生を減少させる為、ホ
ット・キャリア効果そのものも減少する。さらに、膜厚
の減少は、チャンネルの単一面積当りの電荷の捕獲面積
の減少にもなり、これも、ホット・キャリア効果を軽減
する方向に働く。
次に本発明に基づく第２の実施例を第２図に従って説明
する。
する。
たとえば、第１の実施例と同様にして約３５０人のゲー
ト絶縁膜２を形成したのち、ドレイン側だけでなく、ソ
ース・１゛レイン側のゲート絶縁膜の一部を約１６０人
除去して薄いゲート絶縁膜３とする。その上にＣＶＤ法
により多結晶シリコン４を堆積し、選択的エツチング法
によシゲート電極４を形成する。ゲート電極をマスクに
、ソース６．ドレイン６領域の形成を行なう。以下第１
の実施例同様電極付けを行ない装置は出来上がる。
ト絶縁膜２を形成したのち、ドレイン側だけでなく、ソ
ース・１゛レイン側のゲート絶縁膜の一部を約１６０人
除去して薄いゲート絶縁膜３とする。その上にＣＶＤ法
により多結晶シリコン４を堆積し、選択的エツチング法
によシゲート電極４を形成する。ゲート電極をマスクに
、ソース６．ドレイン６領域の形成を行なう。以下第１
の実施例同様電極付けを行ない装置は出来上がる。
以上、第２の実施例では、第１の実施例で見られる様な
ソース・ドレインの非対称性を除去している。この為、
第２の実施例の様に形成されたｈ４０８ＦＥＴ は、ソ
ース・ドレインが固定でなく、場合により入れ変わシ、
対称性が必要な場合に使用できる。その他実施例１に示
した効果は、本実画例でも同様である。
ソース・ドレインの非対称性を除去している。この為、
第２の実施例の様に形成されたｈ４０８ＦＥＴ は、ソ
ース・ドレインが固定でなく、場合により入れ変わシ、
対称性が必要な場合に使用できる。その他実施例１に示
した効果は、本実画例でも同様である。
発明の効果
以上の様に本発明は、ドレイン近傍の閾値電圧を、ゲー
ト絶縁膜厚を薄くすることによシ予め低く設定しておき
、ホット・エレクトロン等によるドレイン近傍の閾値電
圧変動の影響を受けにくく信頼性の高いＭＯ８半導体装
置を得ることができる。
ト絶縁膜厚を薄くすることによシ予め低く設定しておき
、ホット・エレクトロン等によるドレイン近傍の閾値電
圧変動の影響を受けにくく信頼性の高いＭＯ８半導体装
置を得ることができる。
第１図ａ、ｂ、ｃは本発明の一実施例にかかるＭＯＳＦ
ＥＴの製造工程断面構造図、第２図は本発明の第２の実
施例にかかるＭＯ８ＦＭＴ の断面構造図である。 １・・・・・・基板、２・・・・・・ゲート絶縁膜、３
・・・・・・ゲート絶縁膜（薄い方）、４・・：・・・
ゲート電極、６・・・・・・ソース拡散領域、６・・・
・・・ドレイン拡散領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
ＥＴの製造工程断面構造図、第２図は本発明の第２の実
施例にかかるＭＯ８ＦＭＴ の断面構造図である。 １・・・・・・基板、２・・・・・・ゲート絶縁膜、３
・・・・・・ゲート絶縁膜（薄い方）、４・・：・・・
ゲート電極、６・・・・・・ソース拡散領域、６・・・
・・・ドレイン拡散領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 【特許請求の範囲】 （リ 半導体基板主面上に絶縁膜を介して形成されたゲ
ート電極を有し、ドレイン側となる一方のＰＮ接合部近
傍のチャンネル領域上の絶縁膜の厚さが、他のチャンネ
ル領域上の絶縁膜の厚さより薄く形成されて成ることを
特徴とするＭＯ３半導体装置。 （２）ソース、ドレイン両方のＰＮ接合部近傍のチャン
ネル領域上としたことを特徴とする特許請求の範囲第１
項記載のＭＯ３半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19939783A JPS6091676A (ja) | 1983-10-25 | 1983-10-25 | Ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19939783A JPS6091676A (ja) | 1983-10-25 | 1983-10-25 | Ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091676A true JPS6091676A (ja) | 1985-05-23 |
Family
ID=16407102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19939783A Pending JPS6091676A (ja) | 1983-10-25 | 1983-10-25 | Ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905291A (en) * | 1994-07-25 | 1999-05-18 | Seiko Instruments Inc. | MISFET semiconductor integrated circuit device |
| US7135742B1 (en) * | 2000-02-08 | 2006-11-14 | Fujitsu Limited | Insulated gate type semiconductor device and method for fabricating same |
-
1983
- 1983-10-25 JP JP19939783A patent/JPS6091676A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905291A (en) * | 1994-07-25 | 1999-05-18 | Seiko Instruments Inc. | MISFET semiconductor integrated circuit device |
| CN1082725C (zh) * | 1994-07-25 | 2002-04-10 | 精工电子工业株式会社 | 半导体集成电路器件 |
| US7135742B1 (en) * | 2000-02-08 | 2006-11-14 | Fujitsu Limited | Insulated gate type semiconductor device and method for fabricating same |
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