CN1082725C - 半导体集成电路器件 - Google Patents

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Abstract

本发明的目的是提供一种电压提升电路，其中的多个以二极管方式连接的MOSFET是串联连接的，并且通过电容器将输入信号输入到MOSFET的节点上。并且通过电容器将输入信号输入到MOSFET M0至Mn的阈值Vth Mo至Vth Mn和电容元件C1至Cn的容量(C1至Ccn，或者通过为作为输入到信号提升电路的输入信号的时钟信号φ和φ*的波形高度值的电压提升电路形成一种结构为具有电压提升电路的电子装置提供高效率和低成本的半导体集成电路器件。

Description

半导体集成电路器件以及使用它们的电子装置
本发明涉及将电压由电源电压或类似的电压提升为一提升电压所必需的半导体集成电路器件，更具体地说，涉及产生提升电压的电压提升电路。
另外，本发明还涉及一种电子装置，根据在电子电路中使用半导体集成电路的方法将该半导体集成电路集成于该电子装置中。
图28示出了通常的MOSFET(金属氧化物—半导体场效应管)的剖面示意图。在半导体衬底14上构成的MOSFET是由源极12，漏级13，源极12和漏级13间的沟道19，在沟道19上形成的栅极绝缘膜18，和栅极11构成的，而且沟道19的杂质浓度等于或大于每立方厘米5×1015原子(atoms/CC)。
在使用通常的MOSFET的电压提升电路中，由于MOSFET的人体(电容)感应使得阈值(电压)增加，因此电压提升效率大大的恶化了。另外，需要的电压越高，由于MOSFET的人体感应使得阈值的增加越可观，因此，将不能提供高性能、高效率和低成本的具有电压提升电路的半导体集成电路器件。
为了解决上述的问题，在本发明中采用如下的方法。
作为第一种方法的第一个方面，在多个以二极管连接的MOSFET以串联方式连接的电压提升电路中，衬底的杂质浓度或MOSFET的源极和漏极间的阱的杂质浓度减小到这样的程度，即源极和漏极间以及源极和漏极各自的一个与衬底间构成的结中的耗尽区域的宽度加大了，而且由于人体感应使得阈值电压提升尽可能受到抑制。
作为第一种方法的第二个方面，把多个杂质浓度提供给(衬底的各个部分)衬底或者接近MOSFET的源极和漏极的阱。
作为第一种方法的第三方面，接近MOSFET的源极和漏极的衬底(各个部分)或阱的杂质浓度减小了。
作为第一种方法的第四方面，在MOSFET上人体感应相当显著的后级的一侧MOSFET的长度L进一步缩短，而且通过在后级MOSFET的侧进一步降低阈值，则确实地利用短沟道效应。
作为第一种方法的第五方面，第一栅极绝缘膜和第二栅极绝缘膜作在MOSFET的相同的沟道上。
作为第一种方法的第六方面，第一栅极绝缘膜与第二栅极绝缘膜的面积比是可变的。
作为第一种方法的第七方面，电压提升电路的后级的一侧的MOSFET的阈值作得比先前级的一侧的MOSFET的阈值要低。
作为第一种方法的第八方面，电压提升电路的后级的一侧的MOSFET的阈值被设置成耗尽型。具体地说，该阈值是这样的一种耗尸型，当通过人体感应提升阈值时，这种耗尽型恰好转变为增强型。
作为第一种方法的第九方面，MOSFET的多个阈值被设置成从电压提升电路的最初级到最后级的范围。
作为第一种方法的第十方面，在一个平面中所见到的具有不同杂质浓度的多个沟道提供给电压提升电路的MOSFET。
作为第二种方法的第一方面，在电压提升电路中的各个级中的电容元件的电容从最开始的级到最后的级相继减小。
第二种方法的第二方面，电压提升电路划分成为一些单元(block)，每个单元包含一级或多级，每个单元中的电容元件的电容保持不变，而且(单元方式)电容元件的电容从前级的一侧的单元到后侧的一侧的单元相继地减小。
第三种方法的第一方面，电压提升电路的各个级的电容元件的电容从开始的级到最后的级是相继地增加的。
第三种方法的第二方面，电压提升电路划分成单元，每个单元包含一级或多级，在每个单元中的电容元件的电容保持不变，而且(单元方式)电容单元的电容从前级的一侧的单元到后级一侧的电容依次的增加。
作为第四种方法，把提升输入给电压提升电路的输入信号的时钟信号的波形高度的值的信号电压提升电路，加到电压提升电路。
第五种方法，把从第一到第四方法中的任一个或者它们中的二个的电压提升电路安装在具有电可再写的非易失性的存储器单元的半导体集成电路上。
第六种方法，把第二种方法的电压提升电路安装在具有电可再写的非易失性的存储单元的半导体集成电路上。
第七种方法，把第三种方法的电压提升电路安装有具有电可再写的非易失性的存储单元的半导体集成电路上。
第八种方法的第一方面，一种电致发光元件连接到与第一，第二和第四种方法中的任一种方法的，或者所有这种方法的两个或三个相结合的电压提升电路，而且电致发光元件由电压提升电路所激励。
第八种方法的第二方面，第一、第二和第四种方法的任一种的或者所有的方法的两个或三个的两个电压提升电路被使用以激励电发光元件，其中的提升的输出分别地加到电致发光元件的两端。
采用上述的方法提供下面的工作过程。
采用第一种方法，由于在电压提升电路中MOSFET的人体效应引起阈值的增加使得电压提升电路的提升电压的下降的数量能够减小，因此可以实现能提升电压高达20V的电压提升电路，如果电源电压是例如0.9V那么低，不使用信号提升电路是不可能提供上述的那么高的电压的。
采用第二种方法，与电压提升电路中提供的一些时钟信号相关的电压提升的增加量将增加，甚至用低的电源电压，不增加时钟脉冲信号的频率也可以实现具有不可能提供的必要的电压提升速度的电压提升电路。另外，在这种情况下，改变电容元件的氧化物膜厚度来改变电容量，同时保持电容元件的面积不变，施加高电压的越是后级的电容元件，可以形成的氧化物膜的厚度越厚。因此可以实现一种电压提升电路，它的电容元件的耐压能力高于通常的电路。
采用第三种方法，与电压提升电路中提供的时钟信号时间量相关的电压提升的增加数量将减小，而且一种电压提升电路甚至是在电源电压高的情况下，在没有具有对电压提升速度减缓的功能的路的情况下，而得以实现，在这种电压提升电路中，是不能提供减缓电压提升速度的。
采用第四种方法，时钟信号的波的高度值被提高，因此，在电压提升电路中提升的电压和电压提升速度被增加，借此，甚至是在电源电压是低电压或当希望提升的电压是高电压时可以实现提供需要的提升电压的电压提升电路。
采用第五种方法，具有电可再写的非易失存储器单元的半导体集成电路器件可以在低电源电压下工作。
采用第六种方法，甚至是低的电源电压和低的耗电电流也可以实现具有可以在不可能提供的高速情况下工作的电可重写非易失存储器单元的半导体集成电路器件。
采用第七种方法，可以实现一种具有电可重写非易失存储器单元的半导体集成电路器件，该存储器单元不增加不可能提供的占有面积和甚至当是高电源电压时也有长的使用寿命。
采用第八种方法，可以实现一种有发光装置的电子装置，该发光装置利用不可能提供的薄型和高亮度电致发光元件的发光特性。
图1是示出了本发明第一实施例的MOSFET的截面结构的示意剖面图。
图2示出了本发明第二实施例的电压提升电路的电路图；
图3示出了在本发明第二实施例电压提升电路的级数和在那时的提升电压的曲线图；
图4A示意地示出了本发明第三实施例中的MOSFET的长度L部分的截面图；
图4B和4C示出了当本发明第三实施例的MOSFET用于电压提升电路时对应一些级的长度L；
图5是示出本发明第四实施例的MOSFET的截面结构地示意剖面图；
图6A是表示当本发明第四实施例的MOSFET利用于电电压提升电路时，对应电压提升电路的一些级的栅极绝缘膜的长度的示意图；
图6B是表示当L1变化时，MOSFET的阈值的变化图；
图7是表示本发明第四实施例的MOSFET的平面结构示意图；
图8是表示本发明第五实施例的MOSFET的截面示意图；
图9是表示本发明第六实施例的MOSFET的截面结构示意图；
图10的表示本发明第七实施例的电压提升电路的电路图；
图11是表示构成本发明第七实施例的电压提升电路的MOSFET的阈值相关性VBS的曲线图；
图12是表示本发明第八实施例的电压提升电路的电路图；
图13是表示本发明第八实施例构成电压提升电路的MOSFET的平面示意图；
图14示出了构成本发明第八实施例的MOSFET的具有第2个杂质的浓度的沟道与所有沟道的面积比和阈值间的关系曲线图；
图15是表示本发明第九实施例的电压提升电路的电路图；
图16是本发明第十实施例的电压提升电路的电路图；
图17是本发明第十一实施例的电压提升电路的电路图；
图18是本发明第十二实施例的电压提升电路的电路图；
图19是本发明第十三实施例的电压提升电路的电路图；
图20是本发明第十四实施例的电压提升电路的电路图；
图21是本发明第十五实施例的电压提升电路的电路图；
图22是本发明第十五实施例的信号电压提升电路的工作过程的时序图；
图23是本发明第十六实施例的电压提升电路的电路图；
图24是本发明的第十六实施例的信号电压提升电路的工作过程的时序图；
图25是本发明第十七实施例中的具有非易失存储器单元的半导体集成电路器件的简单的方框图；
图26是有本发明第十八实施例中的电源，提升电源电压的电压提升电路和EL的发光装置的电子装置的简单的方框图；
图27是有本发明第十九实施例中的电源，提升电源电压的电压提升电路和EL的发光装置的电子装置的简单的方框图；
图28是通常的MOSFET的截面示意图。
结合附图将解释本发明的实施例。虽然不作具体的限定，制造这里所示的实施例的方法是用公知的半导体集成电路制造工艺，在诸如硅衬底的单个半导体衬底上制做，虽然不具体地限定，但是以在P型半导体衬底上制做各个单元的情况为例进行解释。
图1是根据本发明第一实施例的MOSFET的示意性截面结构图。从源极12、漏极13和半导体衬底14(MOSFET制做在该阱上的阱)间的结处耗尽区宽度往往用较低的半导体衬底(或阱)的浓度来加宽。因此，在这个实施例中，半导体衬底(或阱)的浓度或在邻近源极12和漏极13的半导体衬体(或阱)的浓度变为6×1014atom/cc，使得从源极12和漏极延伸的耗尽区的范围加大，通过耗尽区宽度的增加，使得沟道19的荷载量增加，加在栅极上的形成沟道所必需的电压降低，而且也可以限制由人体效应引起的阈值的上升。
图2是本发明第二实施例的电压提供电路的电路图。另外图3示出了第二实施例的电压提升电路的一些级与使用通常的MOSFET的电压提升电路的一些级和提升的电压之间的关系。
多个MOSFET是以串联方式连接的，在这里每个漏极和每个栅极由相同的结点连接，电容C1至Cn分别连接到相应的MOSFET连接的结点上。具有相互偏离相位φ和φ*的信号交替地加到每隔一个的电容元件的一侧的电极上。通过从电容C1到电容Cn相继地传送电荷，高于电源电压的提升电压Vpp从MOSFET Mn输出。在这里一对Ma和Ca定义为一级电压提升单元，而且在电压提升电路中的电压提升单元的数字定义为电压提升电路的级数。
在这种情形下，MOSFET M1至Mn具有相同的阈值，至于后级主要的阈值是由人体感应提升的，因此，可以和漏极相比较的源极电压的降低是逐渐加强的。这也就是在后级电压提升电路的效率更被恶化了。当电压提升电路如上述所构成时，图3中的曲线(a)示出了级与提升电压间的关系。
在这个实施例中，MOSFET M1至Mn是由具有第一实施例的结构的MOSFET所构成，以致阈值很难接受人体效应的影响。当如上面构成电压提升电路时，图3中的曲线(b)是由级数和提升的电压所确定的。从该图可以清楚看到，甚至用较少的级数可以使电压提升到需要的电压。
或者，将衬底的浓度或者M1到Mn的MOSFET阱浓度构成得使后级的阈值更进一步降低。(这里衬底浓度和阱的浓度并不局限于整个的区域。这一浓度可以是源极和漏极附近的值)，每一级中和漏极电压比较的源极电压的下降可以受到限制，而电压提升电路的效率明显的增加。另外，所有MOSET的阈值可以是相同的，而且通过将这些MOSFET划分成一些单元可使每几级的阈值变化。
此外，图4A是本发明第三实施例中具有MOSFET的长度L的部分的截面示意图，在这里各元件的标号和图1中的那些的标号是相同的。
图4B和图4C每个示出在电压提升电路中使用第三实施例的MOSFET时MOSFET的级数和MOSFET的长度L间的关系。根据如图4B和4C所示的从前级到后级改变图4A中所规定的长度L，在每一级中和漏极电压比较的源极电压的降低被限制，而且电压提升电路的效率大大地提高。
图5是本发明第四实施例的MOSFET的截面结构的截面示意图。在沟道上栅极绝缘膜有两个不同的厚度，而且阈值可以由第一栅绝缘膜25和第二栅绝缘膜26的各自膜厚度以及第一栅绝缘膜25和第二栅绝缘膜26的各自区域所占面积的比控制。虽然栅绝缘膜的中心部分的膜厚度在图5中变薄，但在周围部分可能是薄的而中心部分可能是厚的。这就不限制栅极绝缘膜的那个部分是厚的，它们的那个部分是薄的。
还有图6A示出了当在电压提升电路中使用了第四实施例的MOSFET时，MOSFET的级数，第一栅绝缘膜的长度L1和第二栅绝缘膜的长度(L0+L2)间的关系。图6B示出了当上述的L1变化时MOSFET的阈值的变化。用这种方法，可以通过加大第一栅绝缘膜的长度和通过缩短第二栅绝缘膜的长度，这就是在级数进行到后面的一级时，通过改变第一栅绝缘膜区域和第二栅绝缘膜区域的面积比容易地对阈值控制。
还有图7是本发明第四实施例的MOSFET的平面示意图。第一栅绝缘膜区域34和第二栅绝缘膜区域35形成在源极32和漏极33间安排的栅极31的栅极绝缘膜内。如前所述，栅级绝缘膜在任何位置可以厚也可以薄。
图8是本发明第五实施例的MOSFET的剖面结构的示意图。在这个例子中第一栅41制作在第一栅绝缘膜45上，第二栅42制作在第二栅绝缘膜46上，而且第一栅41和第二栅42是分别制作的。这容易使MOSFET的栅级成为如图8所示的具有两层的栅极，它是在安装在使用的两层栅电极的非易失半导体存储器件上的。在这里，阈值可以由在第一栅极41和第二栅极42的下面的第一栅极绝缘膜和第二栅极绝缘膜的分别的膜厚度以及分别的第一栅极绝缘膜45和第二栅极绝缘膜46的区域所占面积的比所控制。
如在第四实施例中的一样，根据图6A和6B中所示的级数通过改变L1和L0+L12可制成效率高的电压提升电路。此外，虽然第一栅极下面的栅极绝缘膜是薄的和第二栅极下面的棚极绝缘膜是厚的，如图所示，但他们也可以反过来。第一栅极下面的所有的部分不必由第一栅极绝缘膜所占据。自然地，第二栅极下面的所有部分不必由第二栅极绝缘膜所占据。另外，在第一栅极下面的所有的部分不必由第二栅极所覆盖。
图9是本发明第六实施例的另一个MOSFET的截面结构的示意图。在图9中各个元件的标号与图8中的标号是共同的。在电压提升电路中栅极和漏极是相同的电位，如图中所示，通过作为漏极/栅极的共同电极47的铝线，连接栅极的侧壁和漏极的上表面。通过形成共同的铝导线而节省空间，从而使元件小型化。结果，芯片的面积可以较小。自然，对于两层多晶硅的情形，在栅极的侧壁以及漏极的上表面同时设置铝线当然不受到限制。这也可以应用在它的一层的情况下。
图10是本发明第七实施例的电压提升电路的电路图。在图10中MO至M14的MOSFET利用了阈值电压近似OV(在本实施例中大约是0.05V)的增强型MOSFET，而M15至M28利用了阈值电压近似-0.5V的耗尽型MOSFET。M0的漏极和栅极连接到电源电压Vcc上，而且当前述的时钟信号φ和φ*加到电路上时，由电源提供的电荷通过M0依次传送给后级，并且高于电源电压Vcc的电压Vpp(在本实施例中近似20V)最后输出给M28的源极。
图11示出了该实施例的源极和衬底的电压之间的电压差VBS和MOSFET的阈值的关系。可以知道当VBS是20V时，假若是增强型MOSFET，阈值Vtn将提升到0.8V。
这就是当电压提升电路仅仅由增强型MOSFET构成时，除非时钟的波形高度值至少是0.8V，是不能提供20V或是更高的提升电压的。因此，利用在VBS近似10V的级以及随后的级具有近似-0.5V的阈值的耗尽型MOSFET(在本实施例中的第15级和后级)，甚至是在使用波的高度较低的时钟信号也能提供高效率的提升电压输出(在本实施例中是20V)。
图12是本发明第八实施例的电压提升电路的电路图。
图13示出了MOSFET的平面示意图，其中在源极102和漏极103之间形成沟道，通过栅极绝缘膜(在图5中省略)使栅极形成在沟道上。这里的沟道包括多个具有不同杂质浓度的沟道。这些沟道分成具有第一杂质浓度的沟道104和具有第二杂质浓度的沟道105，这是利用掩膜图形106引进杂质而成的。为了引进杂质，由掩膜图形确定它的图形宽度107和间隔108。
在这个实施例的图12中，MOSFET M11至Mn具有如图13所示的两种杂质浓度的沟道结构。虽然不作具体的限定，具体地说，具有第一杂质浓度的沟道104是在P型半导体衬底的浓度所决定的原始状态，而且当沟道的所有的区域具有第一杂质浓度时，阈值变为近似0.05V。另外，在50K电子伏特(ev)和2.2×1011cm-2至3×1011cm-2剂量的条件下，磷(P)作为杂质引进具有第二杂质浓度的沟道105，而且形成耗尽型的沟道。另外，具有那种结构的MOSFET的阈值是由面积比和具有第一杂质浓度的沟道104和具有第二杂质浓度的沟道105的形状所决定。
虽然具有第二杂质浓度的沟道105以条形形成在与沟道长度方向平行的方向，具有第二杂质浓度的沟道105可以以条形形成在与沟道宽度方向平行的方向或者是在这里没有具体描述的以点状形状或棋格图形形状形成。图14示出的曲线图的横作标是图13所示的MOSFET的具有第二杂质浓度的沟道105与所有沟道的面积的比值，纵坐标表示阈值。在图中括弧中的左侧的数值表示具有第二杂质浓度的沟道105的宽度，右侧的数值表示分别以微米(μm)为单元的间距。在具有第二杂质浓度的沟道105与所有的沟道的面积比是0或1的情况下，也就是分别处在两种情况下，即MOSFET的沟道处于原来的状态的级中和MOSFET在具有第二杂质的浓度的沟道105的级中占据总的表面，用菱形标记表示所对应的阈值。从图14可清楚看到具有第二杂质浓度的沟道105对所有沟道的面积比越大，则对应的阈值就越低。
在这个实施例中，注意到前述的事实，具有第二杂质浓度沟道在面积比方面增加，如此形状以致如图12所示的MOSFET M1至Mn的阈值电压Vt M1到V2t Mn的降低得更大，也就是阈值电压进行到后一级而变得更低。虽然不作具体的限定，在各个级的阈值电压可以将耗尽(数值)设定为一定的程度，在这里在提升电路工作期间由于在各个级的人体效应，耗尽型阈值准确地变为增强型的阈值。用这种方法可以提供更有效的电压提升电路，由于仅需引进一级的杂质，制作电压提升电路的费用是低的。但是在通常的情况下与增强型的阈值电压Vth不同的那些种类的阈值电压Vth时，杂质的引进是必要的。
此外，实施例7的电压提升电路的后级的耗尽型MOSFET可以构成这样的结构，该结构包含象图13所示的两种杂质浓度的沟道，而且可以用改变具有两种杂质浓度的沟道的面积比或形状的方法形成。
图15示出了本发明第九实施例的电压提升电路的电路图。
如前所述在电压提升电路中，通过相继地传送电荷，也就是使用时钟信号φ和φ*，通过MOS二极管相继地给电容元件和后级的电容元件充电使得产生的提升电压Vpp高于电源电压Vcc。这也就是最大的提升电压值Vpp不可能瞬间就产生出来，但是提升电压Vpp随着提供的时钟信号φ和φ*的计时数字的增加而增加。最后它在最大提升电压值Vpp饱和。把电压提升电路集成在半导体集成电路器件中，只有当有必要产生提升电压Vpp时，电压提升电路才工作，此时产生的提升电压Vpp用于执行目的动作。
例如，在具有非易失存储元件的半导体集成电路器件中，结合在该电路中的电压提升电路在重写非易失存储器元件时工作，非易失存储器元件由产生的提升电压Vpp重新写入。因此，当电压提升电路的电压提升速度减缓时，重新写入非易失存储元件的速度，换言之，具有非易失存储器元件的半导体集成电路的工作速度减缓了。具体地在电源电压较低的情况下，电压提升电路的电源电压VDD以及时钟信号φ和φ*的波形高度值减小，因此电压提升速度下降，因此，工作速度的下降是明显的。
在上述的电压提升电路中，由于时钟信号的波形高度值处在高电平中的级电压的增加所产生的电荷通过二极管连接级的MOSFET传送给相继级的电容元件直到相继级的电压变为电压Vc，电压Vc是先前级的电压减去第i级的MOSFET的由人体效应提升的阈值电压Vthi，亦即，重复这一行为，相继级的电压保持提升，结果最后一级的输出电压提升了。因此前述的Vc越高，电压的提升速度提得越高。上述的Vc由下面的方程表示Vc＝[(Vi-Vthi)Cci+Vi+1 *Cci+1]/(Cci+Cci+1)
这里的Cci是第i级的电容元件的电容量，Vi是当时钟信号是高电平的情况下第i级的电压，Cci+1是第i+1级的电容元件的电容量，Vi+1是当时钟信号处在低电平的情况下第i+1级的电压，Vthi是第i级的MOSFET的阈值。
从这个方程可以知道，在相继的级的升高电压Vc是由与第i级的电容元件的电容量Cci有关的第i+1级的电容元件的电容量Cci+1所确定的。换言之，和第i级的电容元件电容量Cci相比较第i+1级的电容元件的电容量Cci+1设定的越小，电压提升电路的电压提升速度就变得越快，反之，该值设定得越大，电压提升的速度就越慢。另外，第i级的MOSFET的阈值电压Vthi越低，电压提升速度就越提升。
在这个实施例的电压提升电路中，应当注意到这样的事实，电压提升速度由于可以随和第i级的电容元件的电容量Cci相比较的第i+1级的电容元件的电容量Cci+1值的变化而变化，而且各级的电容元件的电容量从前级到后级是相继减小的，这是由于从前级到后极电容元件的面积Sci是相继减小的(Sc1＞Sc2＞Sc3…＞Sc11-1＞Scn)而作为各级电容元件的绝缘膜的氧化膜的膜厚度是固定的。用这种方法电压提升电路的电压提升速度可以增加。虽然对有关的这个实施例中的电压提升电路的各个部分的设计值不做具体限定，但是当从电源电压的0.9V提升到20V时，建议级数是24。电容元件的氧化膜的厚度是50毫微米(nm)，而有关的各个级的电容元件的面积是这样的，开始一级的电容元件的面积是5000平方微米(μm2)，以后的每一级电容元件的面积是前面一级电容元件的面积减去10％的前面一级的面积。
还应当注意到这样的事实，第i级的阈值电压Vthi越低，电压提升速度越提高，以及电压提升电路的电压提升速度就越增加，另外除了前述的各级电容元件的结构外，根据第二至第八实施例中的任一个的各个级的MOSFET的阈值确定提升电压的增加。
图16示出了本发明第十实施例的电压提升电路的电路图。
当各级的作为电容元件的绝缘膜的氧化膜的厚度保持不变时，该元件划分为每一个都具有一级或多级的块(block)，包含在块中的电容元件的电容是彼此相同的，由于从前级的块到后级的块在块中的电容元件的面积Sci是相继减小的，在块中的电容元件的电容从前面级的块到后面级的块是相继减小的，如下面方程所示。(Sc1＝Sc2＝…Sca＞(Sca+1＝Sca+2＝…Scb)…＞(Sck+1＝Sck+2…ScN)，这里的a＜b＜c…＜k＜N
用这种方法，如第一实施例所述，在块中的最早的电容元件的电容比前述的块的最后一级的电容元件的电容要小，由此，电压提升速度可以增加。虽然这具实施例的电压提升电路的各个部分的设计值不作具体地限定。当电压从电源电压0.9V提升到20V时，作如下的建议，级数为24，电容元件的氧化膜的厚度是50nm，在每个块中的级数是4，有关各级的电容元件的面积，第一块的电容元件的面积是5000μm2，在相继的块中的每个电容元件的面积是先前的块的块电容元件的面积减去每块的先前块的电容元件的面积的20％。
还要注意到这样的事实，上述的第i级MOSFET的阈值电压变得越低，电压提升速度越升高，而且电压提升电路的电压提升速度越增加，除了前述的各级的电容元件的结构外，从第二至第八实施例中任一个的结构的各个级的MOSFET的阈值确定提升电压的增加。
图17是本发明第十一实施例的电压提升电路的电路图。
由于从前面的级到后面的级电容元件的面积相继增加(Sc1＞Sc2＞Sc3…＞Sca-n＞Scn)，从前级到后各级的电容元件的电容相继地增加，而作为各级的电容元件的绝缘膜的氧化膜的厚度保持不变。由于第一实施例所述的原因，电压提升速度可以减缓。虽然对这个实施例中的电压提升电路的各个部分的设计值不作具体的限定，但是当将电源电压的2V提升到20V时建议级数为12，电容元件的氧化膜厚度是50nm，而有关于各级的电容元件的面积，最初的一级电容元件的面积是1000μm2，而第二级以及后面的每一级电容元件所具有的面积是先前一级的面积加上每一级先前一级的电容元件的面积的10％。
图18是本发明第十二实施例的电压提升电路的电路图。
作为各级的电容元件的绝缘膜的氧化膜的厚度是常量，把许多个元件划分为每一个都具有1或更多级的块(block)，在1块中的电容元件的电容是相同的，当块排列到后一个时，块中的电容元件的电容相继地增加。用这种方法，如第一实施例所述，一块中的最初的一级电容元件的电容比上述块的最后一级的电容元件的电容要大，由此，电压提升级可以被减缓。虽然这个实施例的电压提升电路的各个部分的设计值不作具体的限定，但当电源电压从2V提升到20V时，建议级数为12，电容元件的氧化膜的厚度是50nm，每个块中的级数是4，有关的各个级的电容元件的面积是这样的，第一块中的电容元件的面积是1000μm2，而相继的块的电容元件的面积是每一块的前面一块的电容元件面积加上每一块的前面一块中的电容元件面积的20％。
图19示出了本发明第十三实施例的电压提升电路的电路图。各级的电容元件的面积是固定的，作为电容元件的绝缘膜的氧化膜的厚度Tcn，从前级到后级是相继增加的(Tc1＜Tc2＜Tc3…＜Tcn-1＜Tcn)由此各个级的电容元件的电容从前级到后级是相继减小的。用这种方法，由于第一实施例所述的原因，电压提升速度能够增加，而且在后级一侧的电容元件的耐压能进一步增强，在这里高的电压加到电容元件的电极上。虽然对本实施例的电压提升电路的各个部分的设计值不作具体限定，但当电源电压从1.5V提升到20V时，建议级数为16，电容元件的面积固定为3000μm2，而各个级的电容元件的氧化膜的厚度是这样的，第一级的电容元件的氧化膜的厚度是20nm，而第二级和其后面级的电容元件的氧化膜的厚度是每一级先前一级的氧化膜的厚度加上每一级的先前一级的电容元件的氧化物膜厚度的10％。
另外要注意到这样的事实，上述的第i级的MOSFET的阈值电压越低，电压提升速度越提高，并且电压提升电路的电压提升速度能越快地增加，除去上述的各级电容元件的结构外，通过确定第2至第八实施例中任一个所述的各个级的MOSFET的阈值也能增加提升的电压。
图20示出了本发明第十四实施例的电压提升电路的电路图。
各级的电容元件的面积是固定的，把许多电容元件划分成每一个具有1或多级的块，在一块中的电容元件的氧化膜的厚度是相同的，由于电容元件的氧化膜的厚度Tci是相继增加的，从前级到后级在每个块中的电容元件的电容相继地减小。下面表示各块电容单元的厚度。
(Tc1＝Tc2＝…Tca)＞(Tca+1＝Tca+2＝…Tcb)＜…
(Tck+1＝Tck+2＝Tcn)，
这里的a＜b＜…＜k＜n
用这种方法，如第一实施例所述，在一块中的最前一级的电容元件的电容小于前述的块的最后一级处的电容元件的电容。电压提升速度可以增加，在后面块中的电容元件处的耐压能更高。在该块里高的电压加在电容元件的边极之间。
虽然对这个实施例的电压提升电路的各个部分的设计值不作具体的限定，当电压从电源电压的1.5V提升到20V时，建议级数为16，电容元件的面积固定为3000μm2，在每块中的级数是4，而有关在各级中的电容元件的氧化膜的厚度是这样的，在第1块中电容元件的氧化膜的厚度是200nm，而有关的后面的块中的电容元件的氧化膜的厚度是这样的，每个电容元件具有每一块前面的块中的电容元件的氧化膜的厚度值加上每一块前面的一块的电容元件的氧化膜的厚度的20％。
还要注意这样的事实，上述的第i级的MOSFET的阈值电压Vth1越低，电压提升速度就越提高。电压提升电路的电压提升速度就越增加。而且除去各级电容元件的结构以外，根据第二至第八实施例的任何一个通过确定各个级的MOSFET的阈值，可以增加电压提升电压的电压提升速度。
图21为加到电压提升电路的信号电压提升电路的电路图，用以提升输入到按本发明第十五实施例的电压提升电路的时钟信号的波形高度值。
电源电压Vcc输入到以二极管方式连接的n型MOSFET的漏极和栅极，n型MOSFET 3的衬底连接到接地端，源极连接到第一节点5，电容元件4的一个电极连接到第一节点5，而且来自第二反相器的输出连接到电容元件4的另一个电极。另外，第一反相器1源极以及连接的P型MOSFET的阱连接到第一节点5。具有电源电压Vcc那样波形高度的时钟信号CLK输入给两个反相器，而且具有提升波形高度值的时钟信号从第一反相器1的输出CLKout输出。另外，为了解释连接到电压提升电路状态下的信号电压提升电路的工作过程，一个具有电容量C2的电容元件6，它假设是电压提升电路的电容元件，是以这样形式相加的，它的一个电极连接到第一反相器的输出CLKout，另一电极连到接地端上。
然后结合图21和表示时序图的图22解释这个实施例的信号电压提升电路的工作过程。
在时间点t0，时钟信号CLK是高电平，第一反相器1的输出CLKout与第一节点5是电断开的状态，第一反相器1的输出CLKout和第二反相器2的输出二者是低电平，而且第一节点5处提供的电压是电源电压值减去N型MOSFET 3的阈值电压Vth0。
在时间点t1，时钟信号CLK是低电平，第一反相器1的输出CLKout和第一节点5是电连接状态，第二反相器2的输出是处在高电平，因此，来自第一反相器1的输出CLKout和第一节点5的电压是由下面的方程表示的那样由电容元件4提升到电压Vdd。
Vdd＝(2Vcc×C1-Vth×C1)/(C1+C2)
在时间点t2，时钟信号CLK是处在高电平，因此第二反相器的输出是低电平，第一反相器1的输出CLKout和第1节点5是电断开状态，存储在电容元件6的电荷(Vdd×C2的电荷)通过第一反相器1流到接地端，而且电路返回到时间点t0的状态。
通过从时间点t0到时间点t2重复上述的工作过程，产生了波形的高度数值被提升了的时钟信号。用这样的解释，来说明上述的Vdd是时钟信号波的高度值。
这也就是通过将这个实施例的信号电压提升电流加到电压提升电路，时钟信号的波的高度值比起通常的电压提升电路提高的更多，因此可以提供高压电压提升电路，由于通过时钟信号传送给后级的电荷量的增加，电压提升的速度也增加了。
另外，可以提供一种电压提升电路，其中，通过提供在第二到第十，第十三和第十四实施例中所述的任一种结构，给加在这个实施例的信号电压提升电路上的电压提升电路上，则可更为提高提升电压和电压提升速度。
图23示出加到的电压提升电路的信号电压提升电路的电路图，以增加输入到本发明第十六实施例的时钟信号波的高度值。
如图23所示，类似于实施例十五所述的信号电压提升电路。这里有第一反相器1，第二反相器2和具有电容量C1的电容元件4，在十五实施例的信号提升电路中代替N型MOSFET的是第三反相器151和第一P型MOSFET 152。在第一反相器1和第三反相器151每一个中，P型MOSFET的源极和阱连接到第一节点5，而且N型MOSFET的源极和衬底连接到接地端，在第二反相器2中，P型MOSFET的源极和阱连接到电源端Vcc，而且N型MOSFET的源极和衬底连接到接地端，在第一P型MOSFET 152中，源极和阱连接到第一节点5上，以及漏极连接到电源端Vcc。此外，第三反相器151的输出连接到第一P型MOSFET 152的栅极上，第二反相器2的输出连接到电容元件件4的一个电极上，而且电容元件4的另一个电极连接到第一节点5。为了解释这个实施例的信号电压提升电路，其中电压提升电路的电容元件，正象在十五实施例中所述的信号电压提升电路一样，连接到其上。在具有采用电压提升电路的电容元件的电容量C2的电容元件6中，电容元件6的一个电极连接到第一反相器的输出CLKout；另一个电极连接到接地端。波的高度是电源电压值的时钟信号CLK1和CLK2，分别输入到第一反相器1，以及第三及反相器151和第二反相器2，波的高度值彼提升的时钟信号从第一反相器1的输出端CLKout输出。在这里，虽然输入给第三反相器151和第二反相器2的时钟信号彼此相等，如果满足这样的情况，当输入给第二反相器2的时钟信号处在低电平，输入给反相器151的时钟信号总是处在低电平，可以分别地输入不同的时钟信号到那里反相器2和151。
然后，参照表示这个实施例工作过程的时序图的图24，将解释这个实施例的工作过程。
在时间点t0，两个时钟信号CLK1和CLK2处在高电平，第一反相器1的输出CLKout和第三反相器151的输出的两者也都处在低电平，而且第二反相器的输出处在低电平。因此，由于第一P型MOSFET 152变为低阻抗，第一节点5的电压变为电源电压Vcc。
在时间点t1，CLK1处在低电平，而同时CLK2保持在高电平，第一反相器1的输出CLKout变为电源电压Vcc。
在时间点t2，CLK2处在低电平，此时CLK1保持在低电平，因此，来自第二反相器2的输出和来自第三反相器151的输出二者是处在高电平，因此，第一P型MOSFET 152变为高电阻抗。因此，第一节点5的输出CLKout和第一反相器被提升到Vdda，由电容元件4通过下面方程表示之。
Vdda＝(2Vcc×C1+Vcc×C2)/(C1+C2)
在时间点t3，CLK2处在高电平，同时CLK1保持在低电平，因此第三反相器151的输出和第二反相器2的输出二者处在低电平，而且第一节点5的电压降到电源电压Vcc。因此，对应电压提升电路的电容元件存储在电器元件6中的总电荷的部分电荷(Vdda＝-Vcc)*C2通过第一反相器1反向流到第一节点5，第一反相器1的输出CLKout变为电源电压Vcc。
还有，在时间点t4，CLK1是处在高电平，同时CLK2保持处在高电平。因此，存储在对应在第一反相器输出处的电压提升电路的电容元件的电容元件6中的电荷(Vcc×C2)流到接地端，第一反相器1的输出CLKout处在低电平，而且该电路返回到时间点t0的状态。
这就是通过重复时间点t0和时间点t4间的过程，波高度值被提升的时钟信号被产生。这样解释，上述的Vdda是来自这个实施例的信号提升电路的输出时钟信号的波高度值。
如上所述，来自这个实施例的信号电压提升电路的输出的时钟信号的波高度值Vdda大于由下面方程由Va所确定的第十五实施例的信号提升电路的波形高度值Vdd。
Va＝(Vcc×C2+Vth×C1)/(C1+C2)
考虑到消耗的电流或从具有假定电压提升电路的电容元件所采用电容量C2的电容元件6通过在这个实施例中的信号电压提升电路中的第一反相器1流到接地端的电量的量低于实施例十五的用下列公式和由Ia所规定的信号电压提升电路的电流
Ia＝(Vdd-Vcc)×C2×f
这里的符号f标志由第十五实施例和这个实施例的信号电压提升电路来的输出时钟信号的频率。
无须要说具有比通常的电压提升电路要高的提升电压和要快的电压提升速度的电压提升电路是将这个实施例信号电压提升电路加到该电压提升电路而得到的，而且可以得到一种电压提升电路，它比把第十五实施例的信号电压提升电路加到其上的电压提升电路有较高的提升电压和较低的消耗电流。另外，输入到电压提升电路的时钟信号的波形高度值变得较高，传输给后级的电荷量要增加，由此，电压提升速度可以增加。
另外，通过提供在第二至第十，第十三和第十四实施例中描述的任一个结构给把这个实施例的信号提升电路加到其上的电压提升的电路，可以得到使得提升的电压和电压提升速度进一步增加的电压提升电路。
图25示出了本发明第十七实施例的具有非易失存储器单元的半导体集成电路器件的简单的方框图。
把用以写和读数据的位线控制电路1262提供给作为存储装置的非易失存储器单元阵列161。位线控制电路162连接数据缓冲器166而且接收来自接收来自地址缓冲器164的地址信号的列译码器163的输出。另外为了控制栅极和一个选择栅极，行译码器165提供给非易失存储器单元阵列161。电压提升电路167提供提升的电压，它是通过接收来自振荡电路168的驱动信号提供给位线控制电路162以及非易失存储元件阵列161的写和擦除操作中的行译码器165。在这个实施例中，当电源电压(例如0.9V)低时，甚至如果电源电压的由第二至第八，第十五和第十六实施例中的任何一个的已述的结构提供给电压提升电路167的情况下是低的时，可以提供重写非易失存储器单元所必要的提升电压(20V或更大些)。这就是甚至电源电压低时，也可以实施半导体集成电路器件的重写，而且当电源电压下降时(例如是1.2V)，甚至如果电源电压由于在由第九，第十，第十三和第十四实施例中的已述的结构提供给该电路情况下而下降时，非易失存储单元的重写速度也可以增加。这也就是可以实现具有快的工作速度的半导体集成电路器件。此外，由于在没有减缓电压提升速度的功能的电路，甚至当电源电压在由第十一和第十二实施例中已述的结构提供给电压提升电路167的情况下是高电压，电压提升速度也可以减缓，因而可以实现低成本高寿命的半导体集成电路。
虽然当用各个前述的实施例已述的结构提供给电压提升电路，在各个实施例中的电压提升电路167的不同部分的设计值不作具体的限定，在各个实施例中建议采用推荐的设计值。
图26示出了作为本发明第十八实施例的具有由电源，提升电源电压的电压提升电路101和电致发光元件173(以后称EL)组成的发光装置的电子装置的示意方框图
EL 173的一个电极接到接地端，另一个电极的电压由电压提升电路171提升，而且提升的电压通过NPN晶体管174迅速地下降到接近接地端的电压。当电压被提升和当提升的电压迅速地下降到接近接地端的电压，EL 173发射出光。这就是通过重复发光以提供亮度。另外，重复发光的速度由定时器电路175控制。
在普通的电子装置中加到EL 173上的提升的电压是由线圈系统产生的，由于线圈部分的厚度，该系统不能做得薄些。然而，在这个实施例中，由制作在薄的半导体衬底上的电压提升电路171产生提升电压，因此，该电子装置可以薄于普通的电子装置。
另外，EL 173的发光间隔越短，提供亮度的提升电压越高，这个实施例的电子装置E 73亮度就更为增高。这就是当来自电压提升电路171的电压增加到EL 173发光所必要的电压的时间周期可以缩短，以及发光的间隔可以缩短时，EL 173的发光亮度将增加，而且为了发光，施加的电压越高，则电压增加的就越多。因此，在短的时间周期内高的提升电压可以加到EL 173上。在这个实施例中通过提供第二至第十，第十三至第十六实施例中的任一个已述的结构给电子装置的电压提升电路171能够产生足够亮度的薄型的电子装置。
虽然当这个实施例的电压提升电路171如前所述地构成，总的电容元件的平均值和级数不作具体的限定，由于当EL 173有几毫微法拉(nF)的电容量时，可以提供足够的亮度，由定时器电路175控制的电压下降频率接近256赫兹(HZ)，而且在该周期期间可以给Vout 172提供约100V提升电压的电压提升速度，假定电源电压是3V，时钟信的频率是3MHZ，假如与在第十五和第十六实施例中采用的结构不同的情况下建议所有的级数是40和所有级的电容元件的电容量数值是100PF(微微法拉)，假如采用实施例第十五和第十六所述的结构，则建议级数是25以及所有级的电容元件的电容量值是60PF，还推荐其它的元件的设定采用各个实施例中已述的设定。
图27示出了本发明第十九实施例的电子装置的示意的方框图。
在第十八实施例中，用以提升EL 173一端电极的电压和迅速降低提升的电压接近接地端的电压的电压提升电路171，NPN晶体管174和定时器电路175分别提供到EL 173的电极的两端，在EL 173电极两端的电压被提升，而且提升的电压迅速地下降到接近接地端的电压值。在EL 173两个电极上进行的上述的工作过程的定时，彼此间恰恰以一半的频率移动，同时在一电极上的提升电压迅速地下降到接近接地端的电压值，另一电极上的电压在提升。用这种方法，当EL173两电极上的分别由电压提升电路171提升的电压接近50V时，可以提供类似的亮度。这也就是，甚至电源电压Vcc是低的(例如2V)，由分别的电压提升电路171提升的电压接近50V。因此，甚至电源电压是低时(例如2V)，也可以实现提供类似亮度的薄型电子装置。
另外，如在第十八实施例中所述，还是在这个实施例中，EL 173的发光间隔越短和所加的提升电压越高，EL 173的亮度就越增加。这就是如果用以提升EL 173的发光所必要的电压所用时间周期被缩短，EL 173的亮度就增加，而且发光间隔可以缩短，和为了光的发射的施加的电压越高，则亮度就越增加。因此，如在第十八实施例中所述，在短的时间周期内，高的提升电压可以施加到EL 173上，甚至是在电源电压是在低电压(例如2V)时，通过提供在第二至第十和第十三至第十六实施例中的任一个已述的结构给这个实施例的电子装置的电压提升电路171，可以产生足够亮度的薄型电子装置。
虽然当用上述的结构装备这个实施例的电压提升电路171时，对有关的级数和所有电容元件的平均值不作具体限定。由于当EL173有几nF的电容时可以提供可比较的亮度，由定时器电路175控制的电压下降频率接近256HZ，而且在那个周期期间可以Vout 172提供50V或更高的提升电压的电压提升速度。假定电源电压Vcc是1.5V，时钟信号的频率是3MHZ，假如采用不是第十五和第十六实施例所述的结构的情况下，建议所有的级数是40和所有级的电容元件的电容量平均值是100PF。假如在采用在第十五和第十六实施例中所述的结构情况下，建议级数为25，以及所有级的电容元件的电容量的平均值是60PF。并且建议象在各个实施例中所述的那样设定其他的元件。
如上所述，本发明有以下的效果。这就是通过在一种需要使用从电源电压提升电路，例如一种具有电可重写的非易失存储单元的半导体集成电路器件中，使用本发明的电压提升电路就可提供过去还不能在低电压下完成的或在高速工作的半导体集成电路器件。
此外，能够实现一种薄型的具有已经可能提供的高亮度的电子装置，这是通过在一种电子装置中利用本发明的电压提升电路，这种电子装置有利用能大大地提升电压的EL(电发光器件)的光发射的光发射装置。
此外，在具有发光装置的使用EL发光所需的高提升电压的电子设备中，采用本发明的电压提升电路时，就可以实现至今还不能提供的高亮度的薄型电气设备。

Claims (6)

1.一种用于提升电压的半导体集成电路器件，包含多个形成在半导体衬底上的MOSFET，各个MOSFET具有源极、漏极、形成在源板和漏极间的沟道和通过栅极绝缘膜形成在沟道上面的栅极，所述多个MOSFET是以二极管连接的方式串联连接的，其特征在于：
各个MOSFET具有从电源端子侧的电压Vcc减小到输出端子侧的电压Vpp的不同的阈值电压。
2.根据权利要求1的半导体集成电路器件，其特征在于，电源侧MOSFET的源极和漏极间的部分半导体衬底的第一杂质浓度高于输出侧MOSFET的源极和漏极间的部分半导体衬底的第二杂质浓度。
3.根据权利要求1的半导体集成电路器件，其特征是，电源侧MOSFET的沟道长度大于输出侧MOSFET的沟道长度。
4.根据权利要求1的半导体集成电路器件，其特征是，电源侧MOSFET的绝缘膜的厚度大于输出侧MOSFET的绝缘膜的厚度。
5.根据权利要求1的半导体集成电路器件，其特征在于，电源侧和输出侧MOSFET的每一个的分别的栅极绝缘膜在沟道的长度方向上包含的第一栅极绝缘膜有小的厚度，而第二栅极绝缘膜有大的厚度，还有由电源侧MOSFET的第一栅极绝缘膜所规定的沟道的总长度短于由输出侧MOSFET的第一栅极绝缘膜所规定的沟道的总长度。
6.根据权利要求1的半导体集成电路器件，其特征在于，电源侧和输出侧MOSFET的每一个的分别的绝缘膜在沟道的一个方向上包含的第一栅极绝缘膜有大的厚度，而第二栅极绝缘膜有小的厚度，而且电源侧MOSFET的第二栅极绝缘膜所规定的总沟道的第一沟道长度大于输出侧MOSFET的第二栅极绝缘膜所规定的总沟道的第二沟道长度。
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