JPH01183844A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01183844A JPH01183844A JP63008901A JP890188A JPH01183844A JP H01183844 A JPH01183844 A JP H01183844A JP 63008901 A JP63008901 A JP 63008901A JP 890188 A JP890188 A JP 890188A JP H01183844 A JPH01183844 A JP H01183844A
- Authority
- JP
- Japan
- Prior art keywords
- thickness
- nmos
- oxide film
- gate oxide
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims description 5
- 230000007257 malfunction Effects 0.000 abstract description 10
- 230000005855 radiation Effects 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000779 depleting effect Effects 0.000 abstract 1
- 230000003467 diminishing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は同一半導体基板にＮＭＯＳ累子とＰＭＯＳ素子
が設けられるＣＭＯＳ型の半導体装置に関し、特に耐放
射線性デバイス（例えば人工衛星、宇宙基地用］として
使用されるものである。
が設けられるＣＭＯＳ型の半導体装置に関し、特に耐放
射線性デバイス（例えば人工衛星、宇宙基地用］として
使用されるものである。
（ｆ来の技術］
従来のＣＭＯＳ構造は、全てのＮＭＯＳ索子、ＮＭＯＳ
素子共に同じゲート酸化膜厚であった。第３図に０ＭＯ
８構造の断面図を示す。図中１はＮ型基板、２はＰウェ
ル層、３はＮチャネル型ＭＯ８）ランノスタ９のソース
、ドレイン層、４はＰチャネル１０のソース、ドレイン
層、５，６はｒ−）’ｔ！極、７はゲート酸化膜、８は
フィールド酸化族である。
素子共に同じゲート酸化膜厚であった。第３図に０ＭＯ
８構造の断面図を示す。図中１はＮ型基板、２はＰウェ
ル層、３はＮチャネル型ＭＯ８）ランノスタ９のソース
、ドレイン層、４はＰチャネル１０のソース、ドレイン
層、５，６はｒ−）’ｔ！極、７はゲート酸化膜、８は
フィールド酸化族である。
ここでゲート酸化膜７の厚みはＰチャネル側、Ｎチャネ
ル側共に同じである。
ル側共に同じである。
（発明が解決しようとする課題）
ところで放射線が照射されたＭＯＳデバイスは、ゲート
酸化膜７中にトラップされた正電荷により、ＮＭＯＳ）
ランジスタ９ 、 ＰＭＯＳ）ランジスタ１０ともに、
負方向のしきい値シフトを生じる（トータルドーズ効果
ン、このしきい値はｙ−トｚ化族厚に依存し、従来構造
のＮＭＯＳ素子とＰＭＯＳ木子が同じゲート酸化膜厚の
場合、ゲート酸化膜厚を薄くすると、しきい値シフトを
小さく２さえることができるが、その反面、全てのトラ
ンジスタについてゲート耐圧が低くなり、信頼性を低下
させてしまう問題があった◎ 本発明は、放射線照射によるしきい値シフトが原因とな
る誤動作の問題と、その対策としてゲート酸化膜厚を薄
くし次場合問題となるゲート耐圧等の信頼性低下の両方
の相反する問題点を考慮し。
酸化膜７中にトラップされた正電荷により、ＮＭＯＳ）
ランジスタ９ 、 ＰＭＯＳ）ランジスタ１０ともに、
負方向のしきい値シフトを生じる（トータルドーズ効果
ン、このしきい値はｙ−トｚ化族厚に依存し、従来構造
のＮＭＯＳ素子とＰＭＯＳ木子が同じゲート酸化膜厚の
場合、ゲート酸化膜厚を薄くすると、しきい値シフトを
小さく２さえることができるが、その反面、全てのトラ
ンジスタについてゲート耐圧が低くなり、信頼性を低下
させてしまう問題があった◎ 本発明は、放射線照射によるしきい値シフトが原因とな
る誤動作の問題と、その対策としてゲート酸化膜厚を薄
くし次場合問題となるゲート耐圧等の信頼性低下の両方
の相反する問題点を考慮し。
全体的に信頼性が高く、耐放射線性を強化した半導体装
置を提供することを目的とする。
置を提供することを目的とする。
［発明の構成コ
（昧題を解決するための手段と作用）
本発明は、同一半導体基板にＮＭＯＳ素子とＰＭＯＳ素
子が設けられる０ＭＯ８型の半導体装置において、ＮＭ
ＯＳ素子のゲート絶縁膜厚をＰＭＯＳ素子のゲート絶縁
膜厚よシ薄くしたことを特徴とする半導体装置である。
子が設けられる０ＭＯ８型の半導体装置において、ＮＭ
ＯＳ素子のゲート絶縁膜厚をＰＭＯＳ素子のゲート絶縁
膜厚よシ薄くしたことを特徴とする半導体装置である。
即ち本発明は、特にトータルドーズ効果によるＮＭＯＳ
素子のしきい値シフトがしきい値を浅くする方向にあり
、デイグリージョン化して誤動作の主な原因となること
に着目し、全てのＮＭＯＳ素子のゲート絶縁膜厚をＰＭ
ＯＳ素子のそれよシ薄くすることでしきい値シフトを小
さくおさえ、誤動作を防ぐ。または回路中で誤動作を起
こす可能性が高い素子、トランジスタのしきい値に敏感
な回路素子についてのみのｒ−）絶縁膜厚を薄くして、
素子の信頼性を確保するものである。
素子のしきい値シフトがしきい値を浅くする方向にあり
、デイグリージョン化して誤動作の主な原因となること
に着目し、全てのＮＭＯＳ素子のゲート絶縁膜厚をＰＭ
ＯＳ素子のそれよシ薄くすることでしきい値シフトを小
さくおさえ、誤動作を防ぐ。または回路中で誤動作を起
こす可能性が高い素子、トランジスタのしきい値に敏感
な回路素子についてのみのｒ−）絶縁膜厚を薄くして、
素子の信頼性を確保するものである。
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図は
同実施例の断面的構成図であるが、これは第３図のもの
と対応させた場合の例であるから、対応個所には同一符
号を付して説明を省略し、特徴とする部分の説明を行な
う。同実施例の特徴は、８ＭＯ８）ランジスタ９のゲー
ト酸化膜７凰の厚みをｔｌ 、 ＰＭＯＳ）ランジス
タ１０のｒ−ト酸化膜７コの厚みをｔ！とした場合。
同実施例の断面的構成図であるが、これは第３図のもの
と対応させた場合の例であるから、対応個所には同一符
号を付して説明を省略し、特徴とする部分の説明を行な
う。同実施例の特徴は、８ＭＯ８）ランジスタ９のゲー
ト酸化膜７凰の厚みをｔｌ 、 ＰＭＯＳ）ランジス
タ１０のｒ−ト酸化膜７コの厚みをｔ！とした場合。
ｔｓ ＜ｔｓ
の関係としたことである。
ところで、８ＭＯ８）ランジスタ９のゲート酸化膜厚ｔ
１が薄いと、放射線照射によるゲート岐化膜７１内の正
電荷少で、しきい値のシフトｘが少ないためデイリージ
ョン化による誤動作が少ない。
１が薄いと、放射線照射によるゲート岐化膜７１内の正
電荷少で、しきい値のシフトｘが少ないためデイリージ
ョン化による誤動作が少ない。
一方、ＰＭＯＳ）ランジスタｚｏｋｉデート酸化膜７３
が比較的厚いため、放射線照射による正電荷の影響が比
較的大で、ＮＭＯＳトランジスタ９よりしきい値シフト
量が大となり、動作スピードは遅くなるが、上記ＮＭＯ
Ｓの場合とは逆でスイッチング動作はするから、トラン
ジスタ自身の誤動作にはならない。
が比較的厚いため、放射線照射による正電荷の影響が比
較的大で、ＮＭＯＳトランジスタ９よりしきい値シフト
量が大となり、動作スピードは遅くなるが、上記ＮＭＯ
Ｓの場合とは逆でスイッチング動作はするから、トラン
ジスタ自身の誤動作にはならない。
第２図は第１図の０ＭＯ８構成をセンス回路に応用した
場合の例で、１１は電源端子＃Ｑ１＄Ｑ！は負荷ＭＯ８
トランジスタｅＱｓ＊Ｑ４は入力段駆動ＭＯ８）ランジ
スタｒＱｓはセンスアンプ動作用トランジスタである。
場合の例で、１１は電源端子＃Ｑ１＄Ｑ！は負荷ＭＯ８
トランジスタｅＱｓ＊Ｑ４は入力段駆動ＭＯ８）ランジ
スタｒＱｓはセンスアンプ動作用トランジスタである。
この第２図では、 ８ＭＯ８）ランジスタＱ３＃Ｑ４の
みゲート酸化膜を薄く形成し、しきい値シフト量を少な
くし、センス感度低下を防止し、回路誤動作をしに＜＜
シている。
みゲート酸化膜を薄く形成し、しきい値シフト量を少な
くし、センス感度低下を防止し、回路誤動作をしに＜＜
シている。
設計者はトータルドーズ効果の対策として、任意の８Ｍ
Ｏ８）ランジスタのゲート酸化膜厚を選択的に薄くして
、またゲート耐圧の面からもｆｆ−）酸化膜厚が薄い素
子を最少にすることで、デバイスの信頼性向上が図れる
ものである。
Ｏ８）ランジスタのゲート酸化膜厚を選択的に薄くして
、またゲート耐圧の面からもｆｆ−）酸化膜厚が薄い素
子を最少にすることで、デバイスの信頼性向上が図れる
ものである。
［発明の効果コ
以上説明した如く本発明によれば、放射線照射による誤
動作を防止でき、また選択的にＮＭＯＳＸ子のゲート絶
縁膜厚を薄くすることでｆｆ−）耐圧の低下を考慮し、
ＬＳＩとしての信頼性の向上を図ることができるもので
ある。
動作を防止でき、また選択的にＮＭＯＳＸ子のゲート絶
縁膜厚を薄くすることでｆｆ−）耐圧の低下を考慮し、
ＬＳＩとしての信頼性の向上を図ることができるもので
ある。
第１図は本発明の一実施例の断面図、第２図はその構成
を通用したセンスアンプ回路図、第３図は従来の０ＭＯ
８構成の断面図である。 １・・・Ｎｍ基板、２・・・Ｐウェル層、７Ｋ・・・薄
ｔＡゲート酸化膜、７１・・・厚いゲート酸化膜、９・
・・ＮＭＯＳトランジスタ、１０・・・ＰＭＯＳトラン
ジスタ。
を通用したセンスアンプ回路図、第３図は従来の０ＭＯ
８構成の断面図である。 １・・・Ｎｍ基板、２・・・Ｐウェル層、７Ｋ・・・薄
ｔＡゲート酸化膜、７１・・・厚いゲート酸化膜、９・
・・ＮＭＯＳトランジスタ、１０・・・ＰＭＯＳトラン
ジスタ。
Claims (2)
- （１）同一半導体基板にＮＭＯＳ素子とＰＭＯＳ素子が
設けられるＣＭＯＳ型の半導体装置において、ＮＭＯＳ
素子のゲート絶縁膜厚をＰＭＯＳ素子のゲート絶縁膜厚
より薄くしたことを特徴とする半導体装置。 - （２）各ＮＭＯＳ素子のうちのいずれかを選択しそのＮ
ＭＯＳ素子のみのゲート絶縁膜厚を薄くしたことを特徴
とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008901A JPH01183844A (ja) | 1988-01-19 | 1988-01-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008901A JPH01183844A (ja) | 1988-01-19 | 1988-01-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01183844A true JPH01183844A (ja) | 1989-07-21 |
Family
ID=11705580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008901A Pending JPH01183844A (ja) | 1988-01-19 | 1988-01-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01183844A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998008253A1 (en) * | 1996-08-23 | 1998-02-26 | Advanced Micro Devices, Inc. | Dual gate oxide thickness integrated circuit and process for making same |
| WO1998008254A1 (en) * | 1996-08-19 | 1998-02-26 | Advanced Micro Devices, Inc. | Integrated circuit with differing gate oxide thickness and process for making same |
| US5905291A (en) * | 1994-07-25 | 1999-05-18 | Seiko Instruments Inc. | MISFET semiconductor integrated circuit device |
| US7759260B2 (en) | 2004-01-22 | 2010-07-20 | International Business Machines Corporation | Selective nitridation of gate oxides |
| CN102607883A (zh) * | 2012-03-09 | 2012-07-25 | 安徽省（水利部淮河水利委员会）水利科学研究院 | 一种水文地质参数实验用原状土柱的取样方法 |
-
1988
- 1988-01-19 JP JP63008901A patent/JPH01183844A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905291A (en) * | 1994-07-25 | 1999-05-18 | Seiko Instruments Inc. | MISFET semiconductor integrated circuit device |
| WO1998008254A1 (en) * | 1996-08-19 | 1998-02-26 | Advanced Micro Devices, Inc. | Integrated circuit with differing gate oxide thickness and process for making same |
| WO1998008253A1 (en) * | 1996-08-23 | 1998-02-26 | Advanced Micro Devices, Inc. | Dual gate oxide thickness integrated circuit and process for making same |
| US7759260B2 (en) | 2004-01-22 | 2010-07-20 | International Business Machines Corporation | Selective nitridation of gate oxides |
| CN102607883A (zh) * | 2012-03-09 | 2012-07-25 | 安徽省（水利部淮河水利委员会）水利科学研究院 | 一种水文地质参数实验用原状土柱的取样方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06314773A (ja) | 半導体装置 | |
| US5789781A (en) | Silicon-on-insulator (SOI) semiconductor device and method of making the same | |
| US4956691A (en) | NMOS driver circuit for CMOS circuitry | |
| JPS6043693B2 (ja) | 駆動回路 | |
| JPH01183844A (ja) | 半導体装置 | |
| US6369606B1 (en) | Mixed threshold voltage CMOS logic device and method of manufacture therefor | |
| JPS63244874A (ja) | 入力保護回路 | |
| JP2635577B2 (ja) | 半導体装置 | |
| JPH01309367A (ja) | 半導体装置 | |
| JP2747306B2 (ja) | 半導体装置 | |
| JPH02303065A (ja) | １つのマスキング工程で決定される異なるしきい値電圧をもつ電界効果トランジスタを有する半導体チップとその製造方法 | |
| JP2843361B2 (ja) | 半導体集積回路 | |
| JP3088203B2 (ja) | 半導体装置 | |
| JP2946547B2 (ja) | Ｍｏｓ型半導体集積回路 | |
| JPH0420117A (ja) | 半導体集積回路 | |
| JPH02105579A (ja) | 論理集積回路 | |
| JPH0786420A (ja) | 半導体装置 | |
| JPS6334653B2 (ja) | ||
| JPH04211156A (ja) | 半導体装置 | |
| JPH04359561A (ja) | Ｃｍｏｓ集積回路 | |
| JPH0358472A (ja) | Ｃｍｏｓ半導体装置 | |
| JPS61206252A (ja) | Ｃｍｏｓ半導体装置 | |
| KR950003238B1 (ko) | 다중-전극을 이용한 논리소자의 구조 | |
| JPH0125230B2 (ja) | ||
| JPH0590511A (ja) | 半導体素子 |