JPH0590511A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH0590511A JPH0590511A JP3251227A JP25122791A JPH0590511A JP H0590511 A JPH0590511 A JP H0590511A JP 3251227 A JP3251227 A JP 3251227A JP 25122791 A JP25122791 A JP 25122791A JP H0590511 A JPH0590511 A JP H0590511A
- Authority
- JP
- Japan
- Prior art keywords
- type
- channel
- source
- circuit
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 通常、２個の素子を必要とするインバータ回
路，バッファー回路を、１個の素子で構成し、集積度を
上げる。 【構成】 ゲートをなす金属膜７直下に絶縁膜６を挟ん
で、ｎ型チャンネル３と、ｐ型チャンネルをなすｐ型層
２がｎ型基板１の上に形成され、ｎ型チャンネル３はｎ
型ソース・ドレイン領域４とｎチャンネルのデプリージ
ョンＭＩＳＦＥＴを構成し、ｐ型チャンネルはｐ型ソー
ス・ドレイン領域とｐチャンネルＪＦＥＴを構成し、こ
れらのｎＭＩＳＦＥＴとｐＪＦＥＴはゲートを共通に
し、直交する形になっている。
路，バッファー回路を、１個の素子で構成し、集積度を
上げる。 【構成】 ゲートをなす金属膜７直下に絶縁膜６を挟ん
で、ｎ型チャンネル３と、ｐ型チャンネルをなすｐ型層
２がｎ型基板１の上に形成され、ｎ型チャンネル３はｎ
型ソース・ドレイン領域４とｎチャンネルのデプリージ
ョンＭＩＳＦＥＴを構成し、ｐ型チャンネルはｐ型ソー
ス・ドレイン領域とｐチャンネルＪＦＥＴを構成し、こ
れらのｎＭＩＳＦＥＴとｐＪＦＥＴはゲートを共通に
し、直交する形になっている。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子に関する。
【０００２】
【従来の技術】半導体技術により、メモリ，マイコン等
の論理回路は高度に集積化できたが、その基本素子は、
露光，酸化，エッチング，スパッタ，ＣＶＤ，イオン注
入，拡散，熱処理等のプレーナー技術によるＭＩＳＦＥ
Ｔである。とくにＳｉでは、Ｓｉ自体を酸化した良質な
絶縁体の二酸化シリコンをゲートの下に形成したＭＯＳ
ＦＥＴが、安定に作れるために、回路の高集積化をもた
らした。論理回路の構成は、そうしたＭＩＳＦＥＴによ
って組まれた、インバータ回路，ＮＡＮＤ回路，ＮＯＲ
回路からなっている。
の論理回路は高度に集積化できたが、その基本素子は、
露光，酸化，エッチング，スパッタ，ＣＶＤ，イオン注
入，拡散，熱処理等のプレーナー技術によるＭＩＳＦＥ
Ｔである。とくにＳｉでは、Ｓｉ自体を酸化した良質な
絶縁体の二酸化シリコンをゲートの下に形成したＭＯＳ
ＦＥＴが、安定に作れるために、回路の高集積化をもた
らした。論理回路の構成は、そうしたＭＩＳＦＥＴによ
って組まれた、インバータ回路，ＮＡＮＤ回路，ＮＯＲ
回路からなっている。
【０００３】
【発明が解決しようとする課題】半導体基板上に作られ
る、図７（Ａ），（Ｂ）の従来のＣＭＯＳのインバータ
回路，バッファー回路や図８（Ａ），（Ｂ）の従来のデ
プリージョン・エンハンスメントＭＩＳＦＥＴ構成のイ
ンバータ回路，バッファー回路は、ロードとドライブの
計２個のＭＩＳＦＥＴで構成されるが、より集積度を上
げる為には１個の素子でインバータ回路，バッファー回
路を構成しなければならない。
る、図７（Ａ），（Ｂ）の従来のＣＭＯＳのインバータ
回路，バッファー回路や図８（Ａ），（Ｂ）の従来のデ
プリージョン・エンハンスメントＭＩＳＦＥＴ構成のイ
ンバータ回路，バッファー回路は、ロードとドライブの
計２個のＭＩＳＦＥＴで構成されるが、より集積度を上
げる為には１個の素子でインバータ回路，バッファー回
路を構成しなければならない。
【０００４】本発明の目的は、インバータ回路，バッフ
ァー回路のＭＩＳＦＥＴ数を従来の２個から１個に減ら
すことのできる半導体素子を提供することにある。
ァー回路のＭＩＳＦＥＴ数を従来の２個から１個に減ら
すことのできる半導体素子を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体素子は、
第１型の半導体基板の上に、第２型の半導体領域があ
り、第２型の半導体領域には、第１型のソース・ドレイ
ンを持つ第１型チャンネルのデプレッション型ＭＩＳＦ
ＥＴと、そのＭＩＳＦＥＴとゲートを共通とし、ＭＩＳ
ＦＥＴのソース・ドレイン方向と直交する向きに、第２
型のソース・ドレインを持ち、ＭＩＳＦＥＴの第１型チ
ャンネルの下に、それと直交する第２型のチャンネルを
持つＪＦＥＴとから形成されることを特徴とする。
第１型の半導体基板の上に、第２型の半導体領域があ
り、第２型の半導体領域には、第１型のソース・ドレイ
ンを持つ第１型チャンネルのデプレッション型ＭＩＳＦ
ＥＴと、そのＭＩＳＦＥＴとゲートを共通とし、ＭＩＳ
ＦＥＴのソース・ドレイン方向と直交する向きに、第２
型のソース・ドレインを持ち、ＭＩＳＦＥＴの第１型チ
ャンネルの下に、それと直交する第２型のチャンネルを
持つＪＦＥＴとから形成されることを特徴とする。
【０００６】
【作用】ｎ型チャンネルＭＯＳＦＥＴを使ったインバー
タ回路において、ドライブのＭＩＳＦＥＴのゲートにＨ
信号が入力したとき、ドライブのＭＩＳＦＥＴが働き出
力がＬになる。逆にゲートにＬ信号が入力したとき、ド
ライブのＭＩＳＦＥＴが働かず出力がＨになる。これ
は、ドライブＭＩＳＦＥＴがｎ型のチャンネルを持ち、
ゲート電圧が高いと電流が流れやすくなるためである。
従って、ドライブのＭＩＳＦＥＴがｐチャンネルであれ
ば、ゲートにＬ信号が入力したとき、ドライブのＭＩＳ
ＦＥＴが働き出力がＬになり、逆にゲートにＨ信号が入
力したとき、ドライブのＭＩＳＦＥＴが働かず出力がＨ
になる。従って、単一の素子で、ｎチャンネルとｐチャ
ンネルを同時に有し、１つのゲートへの１つの入力信号
に対して、その入力信号と同じ信号と、逆の信号の２つ
を同時に出力することが行える素子があれば、よいこと
になる。
タ回路において、ドライブのＭＩＳＦＥＴのゲートにＨ
信号が入力したとき、ドライブのＭＩＳＦＥＴが働き出
力がＬになる。逆にゲートにＬ信号が入力したとき、ド
ライブのＭＩＳＦＥＴが働かず出力がＨになる。これ
は、ドライブＭＩＳＦＥＴがｎ型のチャンネルを持ち、
ゲート電圧が高いと電流が流れやすくなるためである。
従って、ドライブのＭＩＳＦＥＴがｐチャンネルであれ
ば、ゲートにＬ信号が入力したとき、ドライブのＭＩＳ
ＦＥＴが働き出力がＬになり、逆にゲートにＨ信号が入
力したとき、ドライブのＭＩＳＦＥＴが働かず出力がＨ
になる。従って、単一の素子で、ｎチャンネルとｐチャ
ンネルを同時に有し、１つのゲートへの１つの入力信号
に対して、その入力信号と同じ信号と、逆の信号の２つ
を同時に出力することが行える素子があれば、よいこと
になる。
【０００７】
【実施例】図１には、この発明の半導体素子の構造を示
す断面斜視図を示す。この半導体素子は、本発明をシリ
コンに適用し、ｎ型基板にイオン注入でｐ型領域を作っ
た場合である。図２は、図１の素子のｎＭＯＳＦＥＴの
ソース・ドレイン方向を通る面での断面図であり、ソー
ス・ドレインの間のｐ型領域がｐ型チャンネルとなって
いる。図３は、図１の素子のｐＪＦＥＴのソース・ドレ
イン方向を通る面での断面図であり、ソース・ドレイン
の間のｎ型領域がｎ型チャンネルとなっている。図４は
図１の素子にコンタクト配線（配線金属４）を設けた状
態を示す斜視図である。
す断面斜視図を示す。この半導体素子は、本発明をシリ
コンに適用し、ｎ型基板にイオン注入でｐ型領域を作っ
た場合である。図２は、図１の素子のｎＭＯＳＦＥＴの
ソース・ドレイン方向を通る面での断面図であり、ソー
ス・ドレインの間のｐ型領域がｐ型チャンネルとなって
いる。図３は、図１の素子のｐＪＦＥＴのソース・ドレ
イン方向を通る面での断面図であり、ソース・ドレイン
の間のｎ型領域がｎ型チャンネルとなっている。図４は
図１の素子にコンタクト配線（配線金属４）を設けた状
態を示す斜視図である。
【０００８】本実施例の半導体素子は、ゲートをなす金
属膜７直下に絶縁膜６を挟んで、ｎ型チャンネル３と、
ｐ型チャンネルをなすｐ型層２とがｎ型基板１の上に形
成され、ｎ型チャンネル３はｎ型ソース・ドレイン領域
４とｎチャンネルのデプリージョンＭＩＳＦＥＴを構成
し、ｐ型チャンネルはｐ型ソース、ドレイン領域５とｐ
チャンネルＪＦＥＴを構成し、これらのｎＭＩＳＦＥＴ
とｐＪＦＥＴはゲートを共通にし、直交する形になって
いる。
属膜７直下に絶縁膜６を挟んで、ｎ型チャンネル３と、
ｐ型チャンネルをなすｐ型層２とがｎ型基板１の上に形
成され、ｎ型チャンネル３はｎ型ソース・ドレイン領域
４とｎチャンネルのデプリージョンＭＩＳＦＥＴを構成
し、ｐ型チャンネルはｐ型ソース、ドレイン領域５とｐ
チャンネルＪＦＥＴを構成し、これらのｎＭＩＳＦＥＴ
とｐＪＦＥＴはゲートを共通にし、直交する形になって
いる。
【０００９】以上の構成を採った半導体素子は、ゲート
にＨ電圧がかかると、ｎチャンネルの部分は、チャンネ
ル電位の最大点が大きくなり、そこに電荷が流入しやす
くなるために低抵抗となり、一方ｐチャンネルの方は、
ｎチャンネルの電位の最大点が大きくなるにつれ、正孔
のない空乏層が広がり高抵抗となるため、図５（Ａ）の
等価回路になる。図５（Ｂ）は、この素子を使った例
を、等価回路で表している。図５（Ｂ）の回路では、入
力端子の信号がＨであればｎＭＯＳＦＥＴは低抵抗とな
り、ｐＪＦＥＴは高抵抗であるために、ｎＭＯＳＦＥＴ
につながった出力端子の信号はＬ、ｐＪＦＥＴにつなが
った出力端子の信号はＨとなる。次に入力端子の信号が
ＬであればｎＭＯＳＦＥＴは高抵抗となり、ｐＪＦＥＴ
は低抵抗であるために、ｎＭＯＳＦＥＴにつながった出
力端子の信号はＨ、ｐＪＦＥＴにつながった出力端子の
信号はＬとなる。
にＨ電圧がかかると、ｎチャンネルの部分は、チャンネ
ル電位の最大点が大きくなり、そこに電荷が流入しやす
くなるために低抵抗となり、一方ｐチャンネルの方は、
ｎチャンネルの電位の最大点が大きくなるにつれ、正孔
のない空乏層が広がり高抵抗となるため、図５（Ａ）の
等価回路になる。図５（Ｂ）は、この素子を使った例
を、等価回路で表している。図５（Ｂ）の回路では、入
力端子の信号がＨであればｎＭＯＳＦＥＴは低抵抗とな
り、ｐＪＦＥＴは高抵抗であるために、ｎＭＯＳＦＥＴ
につながった出力端子の信号はＬ、ｐＪＦＥＴにつなが
った出力端子の信号はＨとなる。次に入力端子の信号が
ＬであればｎＭＯＳＦＥＴは高抵抗となり、ｐＪＦＥＴ
は低抵抗であるために、ｎＭＯＳＦＥＴにつながった出
力端子の信号はＨ、ｐＪＦＥＴにつながった出力端子の
信号はＬとなる。
【００１０】図６（Ａ）は、図１の素子を１個使った場
合の等価回路の例である。図６（Ａ）において、素子の
ｎ+ 領域のドレインと、ｐ+領域のソースはつながり、
出力端子になっている。ｎ+ 領域のソースはＧＮＤにつ
ながり、ｐ+ 領域のドレインは電源ＶＤＤにつながって
いる。いまゲート入力がＬであれば、ｐＪＦＥＴは低抵
抗となり、ｎＭＯＳＦＥＴは高抵抗となるため、出力は
Ｈとなる。逆にゲート入力がＨであれば、ｎＭＯＳＦＥ
Ｔは低抵抗となり、ｐＪＦＥＴは高抵抗となるため、出
力はＬとなる。つまり、この回路は、インバータ回路と
なる。
合の等価回路の例である。図６（Ａ）において、素子の
ｎ+ 領域のドレインと、ｐ+領域のソースはつながり、
出力端子になっている。ｎ+ 領域のソースはＧＮＤにつ
ながり、ｐ+ 領域のドレインは電源ＶＤＤにつながって
いる。いまゲート入力がＬであれば、ｐＪＦＥＴは低抵
抗となり、ｎＭＯＳＦＥＴは高抵抗となるため、出力は
Ｈとなる。逆にゲート入力がＨであれば、ｎＭＯＳＦＥ
Ｔは低抵抗となり、ｐＪＦＥＴは高抵抗となるため、出
力はＬとなる。つまり、この回路は、インバータ回路と
なる。
【００１１】図６（Ｂ）は、図１の素子を１個使った場
合の等価回路の例である。図６（Ｂ）において、素子の
ｎ+ 領域のソースと、ｐ+ 領域のドレインはつながり、
出力端子になっている。ｎ+ 領域のドレインは電源ＶＤ
Ｄにつながり、ｐ+ 領域のソースはＧＮＤにつながって
いる。いまゲート入力がＬであれば、ｐＪＦＥＴは低抵
抗となり、ｎＭＯＳＦＥＴは高抵抗となるため、出力は
Ｌとなる。逆にゲート入力がＨであれば、ｎＭＯＳＦＥ
Ｔは低抵抗となり、ｐＪＦＥＴは高抵抗となるため、出
力はＨとなる。つまり、この回路は、バッファー回路と
なる。
合の等価回路の例である。図６（Ｂ）において、素子の
ｎ+ 領域のソースと、ｐ+ 領域のドレインはつながり、
出力端子になっている。ｎ+ 領域のドレインは電源ＶＤ
Ｄにつながり、ｐ+ 領域のソースはＧＮＤにつながって
いる。いまゲート入力がＬであれば、ｐＪＦＥＴは低抵
抗となり、ｎＭＯＳＦＥＴは高抵抗となるため、出力は
Ｌとなる。逆にゲート入力がＨであれば、ｎＭＯＳＦＥ
Ｔは低抵抗となり、ｐＪＦＥＴは高抵抗となるため、出
力はＨとなる。つまり、この回路は、バッファー回路と
なる。
【００１２】
【発明の効果】本発明の構造の半導体素子を用いること
で、インバータ回路，バッファー回路のＭＩＳＦＥＴ数
を従来の２個から１個に減らせる。
で、インバータ回路，バッファー回路のＭＩＳＦＥＴ数
を従来の２個から１個に減らせる。
【図１】本発明をシリコンに適用し、ｎ型基板にイオン
注入でｐ型領域を作った場合に適用した半導体素子の部
分断面斜視図である。
注入でｐ型領域を作った場合に適用した半導体素子の部
分断面斜視図である。
【図２】図１の半導体素子のｐ型ソース・ドレインを通
る面での断面図である。
る面での断面図である。
【図３】図１の半導体素子のｎ型のソース・ドレインを
通る面での断面図である。
通る面での断面図である。
【図４】図１の素子に配線を施した状態を示す部分断面
斜視図である。
斜視図である。
【図５】（Ａ）は図４の半導体素子の等価回路であり、
（Ｂ）は図４の半導体素子を使用した回路の等価回路図
である。
（Ｂ）は図４の半導体素子を使用した回路の等価回路図
である。
【図６】（Ａ）は図４の素子を１個使った、インバータ
回路の等価回路、（Ｂ）は図４の素子を１個使ったバッ
ファー回路の等価回路である。
回路の等価回路、（Ｂ）は図４の素子を１個使ったバッ
ファー回路の等価回路である。
【図７】（Ａ）は従来のＣＭＯＳ構成によるインバータ
回路、（Ｂ）は従来のＣＭＯＳ構成によるバッファー回
路である。
回路、（Ｂ）は従来のＣＭＯＳ構成によるバッファー回
路である。
【図８】（Ａ）は従来のデプリージョン・エンハンスメ
ントＭＩＳＦＥＴ構成によるインバータ回路、（Ｂ）は
従来の構成によるデプリージョン・エンハンスメントＭ
ＩＳＦＥＴバッファー回路である。
ントＭＩＳＦＥＴ構成によるインバータ回路、（Ｂ）は
従来の構成によるデプリージョン・エンハンスメントＭ
ＩＳＦＥＴバッファー回路である。
１ ｎ型基板 ２ ｐ型層 ３ ｎチャンネル ４ ｎ型ソース・ドレイン ５ ｐ型ソース・ドレイン ６ 絶縁体 ７ 金属膜 ８ 配線金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7739−4Ｍ Ｈ０１Ｌ 29/80 Ａ
Claims (1)
- 【請求項１】第１型の半導体基板の上に、第２型の半導
体領域があり、第２型の半導体領域には、第１型のソー
ス・ドレインを持つ第１型チャンネルのデプレッション
型ＭＩＳＦＥＴと、そのＭＩＳＦＥＴとゲートを共通と
し、ＭＩＳＦＥＴのソース・ドレイン方向と直交する向
きに、第２型のソース・ドレインを持ち、ＭＩＳＦＥＴ
の第１型チャンネルの下に、それと直交する第２型のチ
ャンネルを持つＪＦＥＴとから形成されることを特徴と
する半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251227A JPH0590511A (ja) | 1991-09-30 | 1991-09-30 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251227A JPH0590511A (ja) | 1991-09-30 | 1991-09-30 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590511A true JPH0590511A (ja) | 1993-04-09 |
Family
ID=17219602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3251227A Pending JPH0590511A (ja) | 1991-09-30 | 1991-09-30 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590511A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220143380A (ko) * | 2021-04-16 | 2022-10-25 | 인하대학교 산학협력단 | Misfet과 mesfet 이종구조 융합화 기술 |
-
1991
- 1991-09-30 JP JP3251227A patent/JPH0590511A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220143380A (ko) * | 2021-04-16 | 2022-10-25 | 인하대학교 산학협력단 | Misfet과 mesfet 이종구조 융합화 기술 |
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