JPS6235667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6235667A JPS6235667A JP60175092A JP17509285A JPS6235667A JP S6235667 A JPS6235667 A JP S6235667A JP 60175092 A JP60175092 A JP 60175092A JP 17509285 A JP17509285 A JP 17509285A JP S6235667 A JPS6235667 A JP S6235667A
- Authority
- JP
- Japan
- Prior art keywords
- well
- gate length
- type
- circuit pattern
- cmos circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
半導体装置の製造方法に関するもので、特に相補型ＭＯ
３ＦＥＴに関するものである。
３ＦＥＴに関するものである。
［概要］
この発明は、Ｐウェル方式で設計されたＣＭＯＳ回路パ
ターンどＮウェル方式のＣＭＯＳ回路パターンとを、各
々のパターンサイズと特性を変えることなく相互に変換
するために、Ｐウェル方式のＣＭＯＳ回路パターンのＮ
チャンネルＭＯＳＦＥＴのゲート長をより長く、かつＰ
チャンネルＭＯＳＦＥＴのゲート長をより短く、もしく
はＮウェル方式のＣＭＯＳ回路パターンのＮチャンネル
ＭＯＳＦＥＴのゲート長をより短くかつＰチャンネルＭ
ＯＳＦＥＴのゲート長をより長くするものである。
ターンどＮウェル方式のＣＭＯＳ回路パターンとを、各
々のパターンサイズと特性を変えることなく相互に変換
するために、Ｐウェル方式のＣＭＯＳ回路パターンのＮ
チャンネルＭＯＳＦＥＴのゲート長をより長く、かつＰ
チャンネルＭＯＳＦＥＴのゲート長をより短く、もしく
はＮウェル方式のＣＭＯＳ回路パターンのＮチャンネル
ＭＯＳＦＥＴのゲート長をより短くかつＰチャンネルＭ
ＯＳＦＥＴのゲート長をより長くするものである。
［従来の技術］
相補型半導体回路においては素子の電気的分離にウェル
を使用するのが通常である。
を使用するのが通常である。
Ｐ型かＮ型かのどちらかの基板を使用してそれとは逆導
電型の深い拡散を行ってウェルを形成する。
電型の深い拡散を行ってウェルを形成する。
Ｎ型基板を使ってＰウェル型にするか、Ｐ型基板を使っ
てＮウェル型にするかは重要な問題である。
てＮウェル型にするかは重要な問題である。
どちらを選択するかは総合的に考えなければならないが
、ＮチャンネルあるいはＰチャンネルのどちらの特性を
優先させるかや、全体のチップサイズを小さくする事や
、あるいは、特殊なデバイスを搭載する必要がないかな
どを考慮して決められる。
、ＮチャンネルあるいはＰチャンネルのどちらの特性を
優先させるかや、全体のチップサイズを小さくする事や
、あるいは、特殊なデバイスを搭載する必要がないかな
どを考慮して決められる。
ＰウェルＣＭＯＳはＮウェル０ＭＯ３に比較して製造工
程が簡単であり、また工業としての経験も豊富で確立さ
れたプロセスと言える。
程が簡単であり、また工業としての経験も豊富で確立さ
れたプロセスと言える。
［解決しようとする問題点］
基板にウェルを形成するとウェルの表面濃度は基板の表
面濃度よりも高くなってしまう。また、ＭＯＳＦＥＴの
電流特性は表面濃度の低い方が良好であるが、その理由
は電子あるいは正孔の移動度が、不純物が高くなる程、
小さくなるからである。
面濃度よりも高くなってしまう。また、ＭＯＳＦＥＴの
電流特性は表面濃度の低い方が良好であるが、その理由
は電子あるいは正孔の移動度が、不純物が高くなる程、
小さくなるからである。
更に、電子の移動度は不純物濃度が同じであるとすると
、正孔のそれより大きいのが通常である。従ってＮ型基
板にＰウェルを形成した方が、Ｐ型基板にＮウェルを形
成する場合よりも、Ｎチャンネル、Ｐチャンネルのバラ
ンスがとれ、この点を考えると、Ｐウェル方式の方が使
いやすい、しかし特にＮチャンネルＭＯＳＦＥＴの特性
を上げて使いたい場合とかＥＦＲＯＭの様な特殊なデバ
イスを搭載したい場合などにＮウェル方式が採用される
。Ｐウェル方式を取るにせよ、Ｎウェル方式にせよ、ト
ランジスタのディメンジョンを駆動する負荷に応じて設
計すれば、どちらを採用しても１通常の回路は構成でき
る。
、正孔のそれより大きいのが通常である。従ってＮ型基
板にＰウェルを形成した方が、Ｐ型基板にＮウェルを形
成する場合よりも、Ｎチャンネル、Ｐチャンネルのバラ
ンスがとれ、この点を考えると、Ｐウェル方式の方が使
いやすい、しかし特にＮチャンネルＭＯＳＦＥＴの特性
を上げて使いたい場合とかＥＦＲＯＭの様な特殊なデバ
イスを搭載したい場合などにＮウェル方式が採用される
。Ｐウェル方式を取るにせよ、Ｎウェル方式にせよ、ト
ランジスタのディメンジョンを駆動する負荷に応じて設
計すれば、どちらを採用しても１通常の回路は構成でき
る。
ところがＰウェルで設計した回路とＮウェルで設計した
回路を１つのチップに合わせたい場合がある。たとえば
、Ｐウェルで構成した、マイクロコンピュータ−とＮウ
ェルで構成した周辺ＣＭＯＳＥＰＲＯＭを１チツプにま
とめる様な場合である。このような場合Ｐウェル方式と
Ｎウェル方式なので、そのまま合成する事ができない。
回路を１つのチップに合わせたい場合がある。たとえば
、Ｐウェルで構成した、マイクロコンピュータ−とＮウ
ェルで構成した周辺ＣＭＯＳＥＰＲＯＭを１チツプにま
とめる様な場合である。このような場合Ｐウェル方式と
Ｎウェル方式なので、そのまま合成する事ができない。
Ｐウェル方式で設計されたトランジスタをＮウェル方式
に変えるとＮチャンネルＭＯＳＦＥＴについては鉢が大
きくなり、逆にＰチャンネル間Ｏ５ＦＥＴについては終
が小さくなる。これを補正するには、Ｗ／Ｌの比を変え
なければならない。
に変えるとＮチャンネルＭＯＳＦＥＴについては鉢が大
きくなり、逆にＰチャンネル間Ｏ５ＦＥＴについては終
が小さくなる。これを補正するには、Ｗ／Ｌの比を変え
なければならない。
しかしＷを変えるにはトランジスタの大きさ自体を変え
なければならず、全面的設計変更になり大変な作業にな
る。
なければならず、全面的設計変更になり大変な作業にな
る。
［問題を解決するための手段］
ＮチャンネルＭＯＳＦＥＴのゲート長をより長く、Ｐチ
ャンネル側のゲート長をより短くすることによって、Ｐ
ウェル方式のＣＭＯＳ回路パターンをＮウェル方式の０
Ｍ０３回路にトランジスタの大きさと特性を変化させず
に変更させる。
ャンネル側のゲート長をより短くすることによって、Ｐ
ウェル方式のＣＭＯＳ回路パターンをＮウェル方式の０
Ｍ０３回路にトランジスタの大きさと特性を変化させず
に変更させる。
［作 用コ
ＭＯＳ ＦＥＴの特性はドレイン電流ＩＤで評価するこ
とができ、そのドレイン電流ＩＯは（１）式で表わされ
る。
とができ、そのドレイン電流ＩＯは（１）式で表わされ
る。
そしてドレイン電流■。は（１）式の係数によって評価
することができ、 と表すことができる。
することができ、 と表すことができる。
なお。
Ｏｘ：ゲート絶縁膜の誘電率
ＴＯ！＝ゲート絶縁膜厚
ｖＧ：ゲート電圧 ＶＤ： ドレイン電圧ｖ、：
閾値電圧 ＩＬ＝移動度Ｗ：ゲート幅
Ｌ：ゲート長 である。
閾値電圧 ＩＬ＝移動度Ｗ：ゲート幅
Ｌ：ゲート長 である。
本発明はこれを簡単な方法で実現するもので、具体的に
はＭＯＳＦＥＴのゲート長であるＬを変更するものであ
る。
はＭＯＳＦＥＴのゲート長であるＬを変更するものであ
る。
（１）式でルが変った分をＮチャンネルトランジスタの
ＬとＰチャンネルトランジスタのＬを適当な長さに変更
してそれぞれ元のＰウェル方式でのｒｏ値と同じ値にす
る。
ＬとＰチャンネルトランジスタのＬを適当な長さに変更
してそれぞれ元のＰウェル方式でのｒｏ値と同じ値にす
る。
［実施例］
第２図にはＰウェル方式のＣＭＯＳ回路パターンを単純
化した要素のみが示されている。Ｎ型基板１内にＰウェ
ル６を形成し、そのウェル内にゲート長し、ゲート幅Ｗ
のＮチャンネルＭＯＳＦＥＴを設ける。このＦＥＴのゲ
ート長りは３ｐｍ、ゲート幅Ｗは２０．ｍで各トランジ
スタのβは１７３〜１９２Ｊｊ、 ／ｖの範囲にある。
化した要素のみが示されている。Ｎ型基板１内にＰウェ
ル６を形成し、そのウェル内にゲート長し、ゲート幅Ｗ
のＮチャンネルＭＯＳＦＥＴを設ける。このＦＥＴのゲ
ート長りは３ｐｍ、ゲート幅Ｗは２０．ｍで各トランジ
スタのβは１７３〜１９２Ｊｊ、 ／ｖの範囲にある。
一方Ｎ基板１内にＰ−ＭＯＳＦＥＴを設ける。このＦＥ
Ｔのゲート長し、ゲート幅Ｗはウェル中のＮ−ＭＯＳ
ＦＥＴのゲート長とＬゲート＠Ｗと等しい。そしてこの
Ｐ−ＭＯＳＦＥＴのβは１４１〜１７９ル ／Ｖである
。
Ｔのゲート長し、ゲート幅Ｗはウェル中のＮ−ＭＯＳ
ＦＥＴのゲート長とＬゲート＠Ｗと等しい。そしてこの
Ｐ−ＭＯＳＦＥＴのβは１４１〜１７９ル ／Ｖである
。
このＰウェル方式のＣＭＯＳ回路パターンをＮウェル方
式に変換したものが、第１図に示される０Ｍ０３回路で
ある。ここには複雑な０Ｍ０３回路の組み合わせを単純
化して、０Ｍ０３回路の要素のみが示されている。第２
図のＰウェル方式の０Ｍ０３回路を形成する各トランジ
スタとほぼ同一の特性（はぼ同一のβ）を実現するため
に、Ｎウェル方式の０Ｍ０３回路における各トランジス
タのゲート長りは変更されている。
式に変換したものが、第１図に示される０Ｍ０３回路で
ある。ここには複雑な０Ｍ０３回路の組み合わせを単純
化して、０Ｍ０３回路の要素のみが示されている。第２
図のＰウェル方式の０Ｍ０３回路を形成する各トランジ
スタとほぼ同一の特性（はぼ同一のβ）を実現するため
に、Ｎウェル方式の０Ｍ０３回路における各トランジス
タのゲート長りは変更されている。
Ｎ−ＭＯＳＦＥＴのゲート長りを３，４〜３，６ｐｍに
することによってゲート幅Ｗを２０ｇｍのままで第２図
のＮ−ＭＯＳＦＥＴとほぼ同一のβを実現することがで
きた。
することによってゲート幅Ｗを２０ｇｍのままで第２図
のＮ−ＭＯＳＦＥＴとほぼ同一のβを実現することがで
きた。
−・方、Ｐ−ＭＯＳＦＥＴのゲート長りを１．８６〜２
．１ ＪＬｍ 、ゲート幅を２０ＪＬｍにすることによ
って第２図のＰ−ＭＯＳＦＥＴと同一のβを実現するこ
とができた。このようにして、ＮチャンネルＭＯＳＦＥ
Ｔのゲート長をより長く、ＰチャンネルＭＯＳＦＥＴの
ゲート長をより短くすることにより、Ｐウェル方式で設
計されたＣＭＯＳ回路をＮウェル方式のＣＭＯＳ回路に
簡単に変更することができる。なお、この実施例のＰと
Ｎを逆にした関係に於ても、この発明が実施できること
は言うまでもない。
．１ ＪＬｍ 、ゲート幅を２０ＪＬｍにすることによ
って第２図のＰ−ＭＯＳＦＥＴと同一のβを実現するこ
とができた。このようにして、ＮチャンネルＭＯＳＦＥ
Ｔのゲート長をより長く、ＰチャンネルＭＯＳＦＥＴの
ゲート長をより短くすることにより、Ｐウェル方式で設
計されたＣＭＯＳ回路をＮウェル方式のＣＭＯＳ回路に
簡単に変更することができる。なお、この実施例のＰと
Ｎを逆にした関係に於ても、この発明が実施できること
は言うまでもない。
［発明の効果］
ゲート電極のゲート長のみを若干変更するだけで、Ｐウ
ェル方式で設計されたＣＭＯＳ回路パターンを、トラン
ジスタの大きさとその特性を変えることなくＮウェル方
式のＣ’ＭＯＳ回路パターンに変更できる。
ェル方式で設計されたＣＭＯＳ回路パターンを、トラン
ジスタの大きさとその特性を変えることなくＮウェル方
式のＣ’ＭＯＳ回路パターンに変更できる。
第１図は本発明の方法により変換されたＮウェル方式の
０Ｍ０３回路の一要素を示す図である。 第２図は本発明の方法により変換されたＰウェル方式の
０Ｍ０３回路の一要素を示す図である。 １・・・・Ｎ型基板 ２・・・・°Ｐ型基板３
・・・・ソース領域 ４・・・・ゲート領域５・
・・・ドレイン領域 ６・・・・Ｐウェル７・・・
・Ｎウェル
０Ｍ０３回路の一要素を示す図である。 第２図は本発明の方法により変換されたＰウェル方式の
０Ｍ０３回路の一要素を示す図である。 １・・・・Ｎ型基板 ２・・・・°Ｐ型基板３
・・・・ソース領域 ４・・・・ゲート領域５・
・・・ドレイン領域 ６・・・・Ｐウェル７・・・
・Ｎウェル
Claims (1)
- Ｐウェル方式のＣＭＯＳ回路パターンのＮチャンネルＭ
ＯＳＦＥＴのゲート長をより長く、ＰチャンネルＭＯＳ
ＦＥＴのゲート長をより短くすることによって、もしく
はＮウェル方式のＣＭＯＳ回路パターンのＮチャンネル
ＭＯＳＦＥＴのゲート長をより短く、ＰチャンネルＭＯ
ＳＦＥＴのゲート長をより長くすることによって上記Ｐ
ウェル方式のＣＭＯＳ回路パターンと上記Ｎウェル方式
のＣＭＯＳ回路パターンとを相互に変換する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175092A JPS6235667A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175092A JPS6235667A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235667A true JPS6235667A (ja) | 1987-02-16 |
Family
ID=15990106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60175092A Pending JPS6235667A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235667A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322565A (ja) * | 1989-06-20 | 1991-01-30 | Mitsubishi Electric Corp | 半導体装置 |
| US5789300A (en) * | 1997-02-25 | 1998-08-04 | Advanced Micro Devices, Inc. | Method of making IGFETs in densely and sparsely populated areas of a substrate |
| US5956591A (en) * | 1997-02-25 | 1999-09-21 | Advanced Micro Devices, Inc. | Method of making NMOS and PMOS devices having LDD structures using separate drive-in steps |
| US6030752A (en) * | 1997-02-25 | 2000-02-29 | Advanced Micro Devices, Inc. | Method of stitching segments defined by adjacent image patterns during the manufacture of a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558574A (en) * | 1978-10-26 | 1980-05-01 | Fujitsu Ltd | Cmos semiconductor device |
-
1985
- 1985-08-09 JP JP60175092A patent/JPS6235667A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558574A (en) * | 1978-10-26 | 1980-05-01 | Fujitsu Ltd | Cmos semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322565A (ja) * | 1989-06-20 | 1991-01-30 | Mitsubishi Electric Corp | 半導体装置 |
| US5789300A (en) * | 1997-02-25 | 1998-08-04 | Advanced Micro Devices, Inc. | Method of making IGFETs in densely and sparsely populated areas of a substrate |
| US5956591A (en) * | 1997-02-25 | 1999-09-21 | Advanced Micro Devices, Inc. | Method of making NMOS and PMOS devices having LDD structures using separate drive-in steps |
| US6030752A (en) * | 1997-02-25 | 2000-02-29 | Advanced Micro Devices, Inc. | Method of stitching segments defined by adjacent image patterns during the manufacture of a semiconductor device |
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