JP2555366B2 - 処理選択可能温度係数を持った電流源 - Google Patents
処理選択可能温度係数を持った電流源Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/51—Insulating materials associated therewith
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Description
【発明の詳細な説明】 技術分野 本発明は電流源に関するものであって、更に詳細に
は、処理選択可能温度係数を持った電流源に関するもの
である。
は、処理選択可能温度係数を持った電流源に関するもの
である。
従来技術 第１図は理想的な電流源に対する電流・電圧（IV）特
性を示している。従来公知の如く、理想的電流源を形成
することは不可能であり、従って、得ることの可能な最
良のものは、第１図の曲線の近似である。第２図は、従
来の構成要素を使用して製造した典型的な電流源のIV特
性曲線を示している。理解される如く、第２図の曲線
は、電流がゼロＡから所望の電流Isへ増加する第１領域
１、電流が電圧の関数として僅かだけ変化する第２領域
２、及び電流が該電流源を横断して印加される過剰な電
圧に応答して増加する第３領域３を有している。
性を示している。従来公知の如く、理想的電流源を形成
することは不可能であり、従って、得ることの可能な最
良のものは、第１図の曲線の近似である。第２図は、従
来の構成要素を使用して製造した典型的な電流源のIV特
性曲線を示している。理解される如く、第２図の曲線
は、電流がゼロＡから所望の電流Isへ増加する第１領域
１、電流が電圧の関数として僅かだけ変化する第２領域
２、及び電流が該電流源を横断して印加される過剰な電
圧に応答して増加する第３領域３を有している。
第２図の曲線の如きIV特性を与える典型的な電流源
は、第3a図に図示したデプリション型MOS電界効果トラ
ンジスタ（MOSFET）Q1である。MOSFETQ1はＮチャンネル
トランジスタである。デプリション型Ｐチャンネルトラ
ンジスタを使用する電流源を第3b図に示してある。従来
公知の如く、トランジスタQ1及びQ2の各々は一定の電流
を導通させ、従って、トランジスタピンチオフ電圧を越
える電圧がそれらのソースとドレインの間に印加される
場合に、電流源として機能する。
は、第3a図に図示したデプリション型MOS電界効果トラ
ンジスタ（MOSFET）Q1である。MOSFETQ1はＮチャンネル
トランジスタである。デプリション型Ｐチャンネルトラ
ンジスタを使用する電流源を第3b図に示してある。従来
公知の如く、トランジスタQ1及びQ2の各々は一定の電流
を導通させ、従って、トランジスタピンチオフ電圧を越
える電圧がそれらのソースとドレインの間に印加される
場合に、電流源として機能する。
更に、DOMSトランジスタを使用して電流源を製造する
ことも従来公知である。（DMOSトランジスタは、そのト
ランジスタのチャンネル長さが、共通端部乃至は境界か
ら逐次導入された不純物の拡散における差異によって画
定されるトランジスタである。DMOSトランジスタは、例
えば、1984年にスタンフォード大学によって発刊された
Plummer等著の「ディスクリート及び集積回路におけるM
OSデバイス（Power MOS Devices in Discrete and Inte
grated Circuits）」に記載されている。）この様な電
流源は、MOSFET電流源と同様な態様で動作する。
ことも従来公知である。（DMOSトランジスタは、そのト
ランジスタのチャンネル長さが、共通端部乃至は境界か
ら逐次導入された不純物の拡散における差異によって画
定されるトランジスタである。DMOSトランジスタは、例
えば、1984年にスタンフォード大学によって発刊された
Plummer等著の「ディスクリート及び集積回路におけるM
OSデバイス（Power MOS Devices in Discrete and Inte
grated Circuits）」に記載されている。）この様な電
流源は、MOSFET電流源と同様な態様で動作する。
典型的な電流源はMOSFET又はDMOSFETを使用して設計
されるので、この様な電流源の出力電源は、典型的な温
度依存性である。然し乍ら、多くの適用において、電流
源が温度独立性であるか、又は選択した温度依存性のい
ずれかを持っていることが望ましい。
されるので、この様な電流源の出力電源は、典型的な温
度依存性である。然し乍ら、多くの適用において、電流
源が温度独立性であるか、又は選択した温度依存性のい
ずれかを持っていることが望ましい。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、選択した態様での
温度依存性を持った出力電流を供給することの可能な電
流源を提供することを目的とする。
述した如き従来技術の欠点を解消し、選択した態様での
温度依存性を持った出力電流を供給することの可能な電
流源を提供することを目的とする。
構 成 本発明の１実施例においては、本発明電流源によって
供給される電流は温度独立性である。本発明の別の実施
例においては、本発明電流源によって供給される電流は
既知の選択した態様での温度依存性を持っている。本発
明電流源は、典型的に、デプリション型トランジスタを
有しており、該トランジスタにおけるソースはそのゲー
トへ電気的に結合されている。
供給される電流は温度独立性である。本発明の別の実施
例においては、本発明電流源によって供給される電流は
既知の選択した態様での温度依存性を持っている。本発
明電流源は、典型的に、デプリション型トランジスタを
有しており、該トランジスタにおけるソースはそのゲー
トへ電気的に結合されている。
本発明の１つの新規な特徴に拠れば、トランジスタ製
造プロセス中に、トランジスタのゲート絶縁膜内へイオ
ンをイオン注入する。注入したイオンは注入後において
もその電荷を維持し、従って電界を形成し、該電界は該
トランジスタのドレイン電流とゲート・ソース電圧との
間の特性をシフトさせる。重要なことであるが、この特
性曲線のシフト範囲は温度独立性である。
造プロセス中に、トランジスタのゲート絶縁膜内へイオ
ンをイオン注入する。注入したイオンは注入後において
もその電荷を維持し、従って電界を形成し、該電界は該
トランジスタのドレイン電流とゲート・ソース電圧との
間の特性をシフトさせる。重要なことであるが、この特
性曲線のシフト範囲は温度独立性である。
典型的に、ドレイン電流とゲート・ソース電圧との特
性曲線上において、ドレイン電流が温度独立的である１
つのゲート・ソース電圧がある。即ち、この場合、１つ
の特定のゲート・ソース電圧に対して、対応するドレイ
ン電流は温度に応答して変化することはない。この点が
ゲート・ソース電圧がゼロＶで発生する様にこの特性曲
線をシフトさせる（ゲート絶縁膜内にイオンを注入する
ことによって）ことによって、結果的に得られる電流源
は温度独立的な電流を供給する。
性曲線上において、ドレイン電流が温度独立的である１
つのゲート・ソース電圧がある。即ち、この場合、１つ
の特定のゲート・ソース電圧に対して、対応するドレイ
ン電流は温度に応答して変化することはない。この点が
ゲート・ソース電圧がゼロＶで発生する様にこの特性曲
線をシフトさせる（ゲート絶縁膜内にイオンを注入する
ことによって）ことによって、結果的に得られる電流源
は温度独立的な電流を供給する。
別の実施例においては、ドレイン電流が温度独立性で
ある様に特性曲線をシフトさせる代わりに、本電流源が
選択した量の温度依存性を示す様に特性曲線をシフトさ
せる。
ある様に特性曲線をシフトさせる代わりに、本電流源が
選択した量の温度依存性を示す様に特性曲線をシフトさ
せる。
本発明は、Ｎチャンネル又はＰチャンネルのいずれか
のトランジスタと、又MOSFET又はDMOSFETのいずれにお
いても使用することが可能である。
のトランジスタと、又MOSFET又はDMOSFETのいずれにお
いても使用することが可能である。
実施例 本発明の理解を助ける為に第４図が与えられており、
それは従来技術に基づいて構成された典型的な垂直DMOS
FETに対してのドレイン電流とドレイン・ソース電圧と
の間の関係を示している。該ドレイン電流は、典型的
に、ゲート電圧に依存する飽和電流へ上昇する。第５図
は、125℃、25℃、−55℃においての該トランジスタに
対しての飽和電流とゲート電圧との関係を示している。
所要のドレイン電流を供給する為のゲート電圧は温度に
依存する。例えば、125℃において4.0Aの電流を供給す
るのに必要なゲート電圧は、25℃において4.0Aの電流を
供給するのに必要なゲート電圧よりも一層大きい。所要
のドレイン電圧を供給するのに必要なゲート電圧におけ
る温度変動は、そのドレイン電流に依存する。例えば、
第５図のトランジスタ特性の場合、1.5Aのドレイン電流
において、温度に関係無くゲートとソースとの間に4.5V
ぽ印加せねばならない。然し乍ら、1.5Vを越えたドレイ
ン電流の場合、温度が高ければ高いほど、所要のドレイ
ン電流を供給するのに必要なゲート・ソース電圧は一層
大きくなる。1.5V未満のドレイン電流の場合、温度が低
ければ低いほど、そのドレイン電流を供給するのに必要
なゲート・ソース電圧は一層大きい。この現象が起こる
理由は従来公知である。ドレイン電流とトランジスタゲ
ート電圧との間の関係の温度依存性は、例えば、1984年
にシリコニクス社によって発刊された「MOSパワー応用
ハンドブック（MOSPOWER APPLICATIONS HANDBOOK）」、
５−９乃至５−14頁に記載されている。
それは従来技術に基づいて構成された典型的な垂直DMOS
FETに対してのドレイン電流とドレイン・ソース電圧と
の間の関係を示している。該ドレイン電流は、典型的
に、ゲート電圧に依存する飽和電流へ上昇する。第５図
は、125℃、25℃、−55℃においての該トランジスタに
対しての飽和電流とゲート電圧との関係を示している。
所要のドレイン電流を供給する為のゲート電圧は温度に
依存する。例えば、125℃において4.0Aの電流を供給す
るのに必要なゲート電圧は、25℃において4.0Aの電流を
供給するのに必要なゲート電圧よりも一層大きい。所要
のドレイン電圧を供給するのに必要なゲート電圧におけ
る温度変動は、そのドレイン電流に依存する。例えば、
第５図のトランジスタ特性の場合、1.5Aのドレイン電流
において、温度に関係無くゲートとソースとの間に4.5V
ぽ印加せねばならない。然し乍ら、1.5Vを越えたドレイ
ン電流の場合、温度が高ければ高いほど、所要のドレイ
ン電流を供給するのに必要なゲート・ソース電圧は一層
大きくなる。1.5V未満のドレイン電流の場合、温度が低
ければ低いほど、そのドレイン電流を供給するのに必要
なゲート・ソース電圧は一層大きい。この現象が起こる
理由は従来公知である。ドレイン電流とトランジスタゲ
ート電圧との間の関係の温度依存性は、例えば、1984年
にシリコニクス社によって発刊された「MOSパワー応用
ハンドブック（MOSPOWER APPLICATIONS HANDBOOK）」、
５−９乃至５−14頁に記載されている。
本発明者の知得したところでは、典型的なDMOSFETを
製造する為に使用するプロセスを修正することによっ
て、第５図に図示した特性曲線を矢印Ａの方向へシフト
させることが可能であり、その場合に、例えば、第６図
の特性曲線で特性付けられる如きトランジスタを提供す
ることが可能である。第５図の特性曲線のシフトは、例
えば、本願出願人に譲渡されている米国特許出願第06/7
71,444号、「DMOSトランジスタのスレッシュホールド電
圧をシフトする方法（Method for Shifting the Thresh
old Voltage of DMOS Transistors）」、1985年８月30
日出願、に開示されている様な製造プロセスの期間中
に、トランジスタのゲート絶縁膜内に荷電イオンをイオ
ン注入することによって達成することが可能である。第
６図のトランジスタはデプリション型トランジスタであ
って、それは、そのトランジスタのゲートをそのソース
へ接続し且つ或る範囲の電圧内の適宜の電圧をソースと
ドレインとの間に印加した場合に、約1.5Aの電流を導通
する。更に、そのトランジスタのドレイン電流は温度に
よって変化することはない。従って、本発明に基づいて
構成されており且つそのゲートをそのソースへ接続させ
ており且つ第６図に図示した特性を持ったトランジスタ
は、温度に無関係に1.5Aの電流を供給する電流源として
機能する。
製造する為に使用するプロセスを修正することによっ
て、第５図に図示した特性曲線を矢印Ａの方向へシフト
させることが可能であり、その場合に、例えば、第６図
の特性曲線で特性付けられる如きトランジスタを提供す
ることが可能である。第５図の特性曲線のシフトは、例
えば、本願出願人に譲渡されている米国特許出願第06/7
71,444号、「DMOSトランジスタのスレッシュホールド電
圧をシフトする方法（Method for Shifting the Thresh
old Voltage of DMOS Transistors）」、1985年８月30
日出願、に開示されている様な製造プロセスの期間中
に、トランジスタのゲート絶縁膜内に荷電イオンをイオ
ン注入することによって達成することが可能である。第
６図のトランジスタはデプリション型トランジスタであ
って、それは、そのトランジスタのゲートをそのソース
へ接続し且つ或る範囲の電圧内の適宜の電圧をソースと
ドレインとの間に印加した場合に、約1.5Aの電流を導通
する。更に、そのトランジスタのドレイン電流は温度に
よって変化することはない。従って、本発明に基づいて
構成されており且つそのゲートをそのソースへ接続させ
ており且つ第６図に図示した特性を持ったトランジスタ
は、温度に無関係に1.5Aの電流を供給する電流源として
機能する。
別の実施例においては、イオンをトランジスタのゲー
ト絶縁膜内にイオン注入して、温度が減少するに従いド
レイン電流が減少する様にトランジスタ特性曲線をシフ
トさせる。例えば、第７図に図示した特性を持っており
且つゲートをソースへ接続したトランジスタにおいて
は、125℃において、ドレイン電流は約0.5Aであり、且
つ−55℃において、ドレイン電流は約0.1Aである。
ト絶縁膜内にイオン注入して、温度が減少するに従いド
レイン電流が減少する様にトランジスタ特性曲線をシフ
トさせる。例えば、第７図に図示した特性を持っており
且つゲートをソースへ接続したトランジスタにおいて
は、125℃において、ドレイン電流は約0.5Aであり、且
つ−55℃において、ドレイン電流は約0.1Aである。
更に別の実施例においては、温度が上昇するとドレイ
ン電流が減少する様に特性曲線をシフトさせる。例え
ば、第８図に図示した特性を持っており且つゲートをソ
ースへ接続したトランジスタの場合、−55℃において、
ドレイン電流は4.5Aであるが、125℃においては、ドレ
イン電流は3.0Aである。この様なトランジスタは、熱暴
走を回避する目的の為に特に望ましい。（熱暴走は、温
度上昇がドレイン電流を増加させ、それが熱散逸を増加
させ、その為に温度及びドレイン電流が増加される場合
に発生する。熱暴走は、トランジスタ電流源を破壊する
ことがある。）温度の上昇と共にドレイン電流が減少す
るトランジスタとすることによって、熱暴走が回避され
る。
ン電流が減少する様に特性曲線をシフトさせる。例え
ば、第８図に図示した特性を持っており且つゲートをソ
ースへ接続したトランジスタの場合、−55℃において、
ドレイン電流は4.5Aであるが、125℃においては、ドレ
イン電流は3.0Aである。この様なトランジスタは、熱暴
走を回避する目的の為に特に望ましい。（熱暴走は、温
度上昇がドレイン電流を増加させ、それが熱散逸を増加
させ、その為に温度及びドレイン電流が増加される場合
に発生する。熱暴走は、トランジスタ電流源を破壊する
ことがある。）温度の上昇と共にドレイン電流が減少す
るトランジスタとすることによって、熱暴走が回避され
る。
上述した説明から理解される如く、本発明方法を使用
して、処理（プロセス）選択可能温度変化を示すドレイ
ン電流を供給するトランジスタを提供することが可能で
ある。
して、処理（プロセス）選択可能温度変化を示すドレイ
ン電流を供給するトランジスタを提供することが可能で
ある。
本発明方法を使用して、任意の所望の電流に対して電
流源として機能するトランジスタを提供することが可能
である。このことは、典型的に、トランジスタのチャン
ネル幅を変化させることによって行われる。従来周知の
如く、ゲートをソースへ接続させているデプリションモ
ードトランジスタを有する電流源によって供給される電
流は、トランジスタのチャンネル幅に比例する。従っ
て、電流源によって供給される電流は、チャンネル幅を
変化させることによって制御することが可能である。従
って、温度に対して逆の関係のドレイン電流を持ってい
るが25℃において1Aの電流を供給するトランジスタを製
造することが望まれる場合、チャンネル幅が第８図のト
ランジスの幅の約1/4である点を除いて、第８図の特性
を持ったトランジスタと同一の処理ステップを使用して
その様なトランジスタを製造することが可能である。
流源として機能するトランジスタを提供することが可能
である。このことは、典型的に、トランジスタのチャン
ネル幅を変化させることによって行われる。従来周知の
如く、ゲートをソースへ接続させているデプリションモ
ードトランジスタを有する電流源によって供給される電
流は、トランジスタのチャンネル幅に比例する。従っ
て、電流源によって供給される電流は、チャンネル幅を
変化させることによって制御することが可能である。従
って、温度に対して逆の関係のドレイン電流を持ってい
るが25℃において1Aの電流を供給するトランジスタを製
造することが望まれる場合、チャンネル幅が第８図のト
ランジスの幅の約1/4である点を除いて、第８図の特性
を持ったトランジスタと同一の処理ステップを使用して
その様なトランジスタを製造することが可能である。
本発明の１実施例に拠れば、複数個のトランジスタを
複数個の電流源として機能させるべく構成することが可
能であり、この場合、各電流源は温度と無関係な電流を
供給する。これらの複数個のトランジスタの各々は、異
なったチャンネル幅を持っており、従って、各々は異な
った量の電流を供給する。これらのトランジスタは又単
一の集積回路上に形成することが可能である。この様な
構造の１つの利点としては、大きな量のパワーが１個の
トランジスタによって消費される場合には、集積回路の
温度を上昇させることとなるが、他のトランジスタ電流
源を介して流れる電流は一定のままである。
複数個の電流源として機能させるべく構成することが可
能であり、この場合、各電流源は温度と無関係な電流を
供給する。これらの複数個のトランジスタの各々は、異
なったチャンネル幅を持っており、従って、各々は異な
った量の電流を供給する。これらのトランジスタは又単
一の集積回路上に形成することが可能である。この様な
構造の１つの利点としては、大きな量のパワーが１個の
トランジスタによって消費される場合には、集積回路の
温度を上昇させることとなるが、他のトランジスタ電流
源を介して流れる電流は一定のままである。
前述した如く、本発明に基づいて構成された電流源
は、MOSFET又はDMOSFETを使用して実現することが可能
である。第9a図及び第9b図は、本発明に基づく製造プロ
セス期間中のＮチャンネルDMOSFETQ3を図示している。
第9a図を参照すると、Ｐ＋ディープボディ領域12がＮ型
基板13内に形成されている。基板13は、典型的に、シリ
コンであり、且つ後に形成すべきトランジスタのドレイ
ンとして機能する。絶縁層14（典型的には二酸化シリコ
ン）が基板13の上に、例えば、熱酸化によって、形成さ
れており、ゲート絶縁層として機能する。ホトレジスト
マスク15を絶縁層14上に付与し、次いでパターン形成し
て、その際に窓領域15aを残存させる。次いで、窓領域1
5a内において、絶縁層14の一部にイオンを注入させる。
このプロセスの間に、正又は負のイオンを使用すること
が可能である。正のセシウムイオンの如き正イオンを絶
縁層14内に注入する場合には、結果的に得られるＮチャ
ンネルトランジスタのドレイン電流とドレイン・ソース
電圧との間の特性曲線は矢印Ａの方向（第５図）にシフ
トされる。負の沃素イオンの如き負イオンを絶縁層14内
に注入する場合には、この特性曲線は矢印Ａと反対の方
向へシフトされる。本発明のその他の実施例において
は、沃素又はセシウム以外のイオンを絶縁層14内にイオ
ン注入することが可能である。例えば、正のナトリウ
ム、カリウム、ルビジウムイオン、又は負の臭素、塩
素、又は弗素イオンを絶縁層14内にイオン注入してトラ
ンジスタ特性を調節することが可能である。
は、MOSFET又はDMOSFETを使用して実現することが可能
である。第9a図及び第9b図は、本発明に基づく製造プロ
セス期間中のＮチャンネルDMOSFETQ3を図示している。
第9a図を参照すると、Ｐ＋ディープボディ領域12がＮ型
基板13内に形成されている。基板13は、典型的に、シリ
コンであり、且つ後に形成すべきトランジスタのドレイ
ンとして機能する。絶縁層14（典型的には二酸化シリコ
ン）が基板13の上に、例えば、熱酸化によって、形成さ
れており、ゲート絶縁層として機能する。ホトレジスト
マスク15を絶縁層14上に付与し、次いでパターン形成し
て、その際に窓領域15aを残存させる。次いで、窓領域1
5a内において、絶縁層14の一部にイオンを注入させる。
このプロセスの間に、正又は負のイオンを使用すること
が可能である。正のセシウムイオンの如き正イオンを絶
縁層14内に注入する場合には、結果的に得られるＮチャ
ンネルトランジスタのドレイン電流とドレイン・ソース
電圧との間の特性曲線は矢印Ａの方向（第５図）にシフ
トされる。負の沃素イオンの如き負イオンを絶縁層14内
に注入する場合には、この特性曲線は矢印Ａと反対の方
向へシフトされる。本発明のその他の実施例において
は、沃素又はセシウム以外のイオンを絶縁層14内にイオ
ン注入することが可能である。例えば、正のナトリウ
ム、カリウム、ルビジウムイオン、又は負の臭素、塩
素、又は弗素イオンを絶縁層14内にイオン注入してトラ
ンジスタ特性を調節することが可能である。
第9b図を参照すると、ホトレジスト層15を除去し、且
つゲート16（典型的には、アルミニウム及びその合金等
のメタル、多結晶シリコン、又はシリサイド）を、以前
にイオンを注入した絶縁層14の部分の上方に形成する。
次いで、Ｐ型ボディ領域18及びＮ＋ソース領域17を基板
13内に形成する。第9a図及び第9b図のDMOSFETQ3を形成
する為に使用するプロセスに関する詳細は上掲の米国特
許出願第06/771,444号に記載されている。
つゲート16（典型的には、アルミニウム及びその合金等
のメタル、多結晶シリコン、又はシリサイド）を、以前
にイオンを注入した絶縁層14の部分の上方に形成する。
次いで、Ｐ型ボディ領域18及びＮ＋ソース領域17を基板
13内に形成する。第9a図及び第9b図のDMOSFETQ3を形成
する為に使用するプロセスに関する詳細は上掲の米国特
許出願第06/771,444号に記載されている。
第10a図及び第10b図は、概略断面図で、本発明に基づ
く製造プロセスの期間中のMOSFETQ4を示している。第10
a図を参照すると、ゲート絶縁層20がＮ型半導体基板21
上に形成されている。次いで、ゲート絶縁膜20内へイオ
ンを注入させる。典型的には、ホトレジストマスク22を
ゲート絶縁膜上方に形成し、トランジスタチャンネルを
形成すべき個所の上方のゲート絶縁膜20の部分内にのみ
イオンを注入させる。例えば正のセシウムイオンの如く
正のイオンをゲート絶縁膜20内に注入する場合には、ド
レイン電流とドレイン・ソース電圧との特性曲線は矢印
Ａの方向（第５図）へシフトされる。負の沃素イオンの
如き負のイオンをゲート絶縁膜20内にイオン注入する場
合には、該特性曲線は矢印Ａの方向とは反対の方向へシ
フトされる。本発明の別の実施例においては、沃素又は
セシウム以外のその他のイオンをゲート絶縁膜20内にイ
オン注入させる。第9b図において、ホトレジストマスク
22を除去し、且つゲート23を従来の態様で形成する。次
いで、例えばイオン注入によって、ソース及びドレイン
領域24及び25を形成する。トランジスタQ4を完成する為
に使用することの可能な方法の詳細は、例えば、1984年
５月22日にBatra et al.に対して発行された米国特許第
4,450,021号に開示されている。
く製造プロセスの期間中のMOSFETQ4を示している。第10
a図を参照すると、ゲート絶縁層20がＮ型半導体基板21
上に形成されている。次いで、ゲート絶縁膜20内へイオ
ンを注入させる。典型的には、ホトレジストマスク22を
ゲート絶縁膜上方に形成し、トランジスタチャンネルを
形成すべき個所の上方のゲート絶縁膜20の部分内にのみ
イオンを注入させる。例えば正のセシウムイオンの如く
正のイオンをゲート絶縁膜20内に注入する場合には、ド
レイン電流とドレイン・ソース電圧との特性曲線は矢印
Ａの方向（第５図）へシフトされる。負の沃素イオンの
如き負のイオンをゲート絶縁膜20内にイオン注入する場
合には、該特性曲線は矢印Ａの方向とは反対の方向へシ
フトされる。本発明の別の実施例においては、沃素又は
セシウム以外のその他のイオンをゲート絶縁膜20内にイ
オン注入させる。第9b図において、ホトレジストマスク
22を除去し、且つゲート23を従来の態様で形成する。次
いで、例えばイオン注入によって、ソース及びドレイン
領域24及び25を形成する。トランジスタQ4を完成する為
に使用することの可能な方法の詳細は、例えば、1984年
５月22日にBatra et al.に対して発行された米国特許第
4,450,021号に開示されている。
本発明の別の実施例においては、ソースとゲートとを
直接接続したデプリションモードトランジスタを提供す
る代わりに、トランジスタQ5（第11図）の如きトランジ
スタは電圧源32を介してゲート30をそのソース31へ結合
させている。電圧源32は周知の電池とすることが可能で
ある。トランジスタQ5は、ソース31とドレイン33との間
に適宜の電圧を印加した場合に、電流源として機能す
る。トランジスタQ5によって供給される電流は、部分的
には、電圧源32によって与えられる電圧に依存する。第
11図の電流源によって供給される電流の温度依存性は、
トランジスタQ5の製造過程中に、トランジスタQ5のゲー
ト絶縁膜内にイオンを注入させることによって制御され
る。従って、本発明に拠れば、トランジスタ電流源のゲ
ートは、直接的にデプリションモードトランジスタ用の
トランジスタソースへ接続させるか、又は電圧源を介し
てトランジスタソースへ接続させることが可能である。
トランジスタQ5は、エンハンスメントモードであっても
又はデプリションモードであっても良い。
直接接続したデプリションモードトランジスタを提供す
る代わりに、トランジスタQ5（第11図）の如きトランジ
スタは電圧源32を介してゲート30をそのソース31へ結合
させている。電圧源32は周知の電池とすることが可能で
ある。トランジスタQ5は、ソース31とドレイン33との間
に適宜の電圧を印加した場合に、電流源として機能す
る。トランジスタQ5によって供給される電流は、部分的
には、電圧源32によって与えられる電圧に依存する。第
11図の電流源によって供給される電流の温度依存性は、
トランジスタQ5の製造過程中に、トランジスタQ5のゲー
ト絶縁膜内にイオンを注入させることによって制御され
る。従って、本発明に拠れば、トランジスタ電流源のゲ
ートは、直接的にデプリションモードトランジスタ用の
トランジスタソースへ接続させるか、又は電圧源を介し
てトランジスタソースへ接続させることが可能である。
トランジスタQ5は、エンハンスメントモードであっても
又はデプリションモードであっても良い。
以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。例えば、本
発明方法はＰチャンネル又はＮチャンネルのいずれのト
ランジスタを形成する場合にも使用することが可能であ
る。
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。例えば、本
発明方法はＰチャンネル又はＮチャンネルのいずれのト
ランジスタを形成する場合にも使用することが可能であ
る。
第１図は理想的な電流源のIV特性を示したグラフ図、第
２図は従来技術によって構成された電流源のIV特性を示
したグラフ図、第3a図及び第3b図は夫々Ｎチャンネル及
びＰチャンネルデプリションモードトランジスタを使用
した従来の電流源を概略示した各概略図、第４図は従来
技術によって構成された典型的な縦型MDMOSFETのドレイ
ン電流とドレイン・ソース電圧との間の関係を示したグ
ラフ図、第５図は従来技術によって構成された典型的な
縦型DMOSFETに対するドレイン電流とゲート電圧との関
係を示したグラフ図、第６図乃至第８図は本発明に基づ
くプロセスを使用して縦型DMOSFETのドレイン電流とゲ
ート・ソース電圧との間の特性曲線をシフトさせた後の
特性曲線を示した各グラフ図、第9a図及び第9b図は本発
明に基づく製造プロセスの期間中のDMOSFETを示した各
概略断面図、第10a図及び第10b図は本発明に基づく製造
プロセスの期間中のMOSFETを示した各概略断面図、第11
図は本発明の別の実施例に基づく電流源として機能すべ
く構成されたMOSFETを示した概略図、である。 （符号の説明） 12:ディープボデイ領域 13:基板 14:絶縁層 15:ホトレジストマスク 15a:窓領域 17:N＋ソース領域 18:P型ボディ領域 20:ゲート絶縁膜 21:半導体基板 22:ホトレジストマスク 23:ゲート 24,25:ソース／ドレイン領域 30:ゲート 31:ソース 32:電圧源
２図は従来技術によって構成された電流源のIV特性を示
したグラフ図、第3a図及び第3b図は夫々Ｎチャンネル及
びＰチャンネルデプリションモードトランジスタを使用
した従来の電流源を概略示した各概略図、第４図は従来
技術によって構成された典型的な縦型MDMOSFETのドレイ
ン電流とドレイン・ソース電圧との間の関係を示したグ
ラフ図、第５図は従来技術によって構成された典型的な
縦型DMOSFETに対するドレイン電流とゲート電圧との関
係を示したグラフ図、第６図乃至第８図は本発明に基づ
くプロセスを使用して縦型DMOSFETのドレイン電流とゲ
ート・ソース電圧との間の特性曲線をシフトさせた後の
特性曲線を示した各グラフ図、第9a図及び第9b図は本発
明に基づく製造プロセスの期間中のDMOSFETを示した各
概略断面図、第10a図及び第10b図は本発明に基づく製造
プロセスの期間中のMOSFETを示した各概略断面図、第11
図は本発明の別の実施例に基づく電流源として機能すべ
く構成されたMOSFETを示した概略図、である。 （符号の説明） 12:ディープボデイ領域 13:基板 14:絶縁層 15:ホトレジストマスク 15a:窓領域 17:N＋ソース領域 18:P型ボディ領域 20:ゲート絶縁膜 21:半導体基板 22:ホトレジストマスク 23:ゲート 24,25:ソース／ドレイン領域 30:ゲート 31:ソース 32:電圧源
Claims (4)
- 【請求項１】トランジスタを具備する電流源において、
前記トランジスタは、ソース領域と、ドレイン領域と、
前記ソース領域及びドレイン領域間のチャンネルと、前
記チャンネル上方に設けられており所定量の電荷を含有
するゲート絶縁層と、前記ゲート絶縁層の上方に設けら
れており前記ソース領域に電気的に結合されているゲー
トと、を有しており、前記ゲート絶縁層が含有する所定
量の電荷は、所定の温度範囲にわたって実質的に一定の
ドレイン電流を与えるゲート電圧が実質的にゼロ電圧に
等しいことを特徴とする電流源。 - 【請求項２】トランジスタを具備する電流源において、
前記トランジスタは、ソース領域と、ドレイン領域と、
前記ソース領域及びドレイン領域間のチャンネルと、前
記チャンネル上方に設けられており所定量の電荷を含有
するゲート絶縁層と、前記ゲート絶縁層の上方に設けら
れており前記ソース領域に電気的に結合されているゲー
トと、を有しており、前記ゲート絶縁層が含有する所定
量の電荷は、所定の温度範囲にわたって実質的に一定の
ドレイン電流を与えるゲート電圧が正電圧であり且つ温
度が上昇するに従いドレイン電流を増加させるものであ
ることを特徴とする電流源。 - 【請求項３】トランジスタを具備する電流源において、
前記トランジスタは、ソース領域と、ドレイン領域と、
前記ソース領域及びドレイン領域間のチャンネルと、前
記チャンネル上方に設けられており所定量の電荷を含有
するゲート絶縁層と、前記ゲート絶縁層の上方に設けら
れており前記ソース領域に電気的に結合されているゲー
トと、を有しており、前記ゲート絶縁層が含有する所定
量の電荷は、所定の温度範囲にわたって実質的に一定の
ドレイン電流を与えるゲート電圧が負電圧であり且つ温
度が上昇するに従いドレイン電流を減少させるものであ
ることを特徴とする電流源。 - 【請求項４】トランジスタを具備する電流源の製造方法
において、半導体基板の表面の一部の上にゲート絶縁層
を形成し、前記ゲート絶縁層内に所定の量の電荷を導入
し、前記ゲート絶縁層上にゲートを形成し、前記半導体
基板内にソース領域とドレイン領域とを形成し、前記ソ
ース領域と前記ゲートとを電気的に結合させる、上記各
ステップを有しており、前記所定量の電荷を導入するス
テップにおいて、前記ゲート絶縁層内に導入すべきイオ
ンの数を制御して前記電流源の温度係数を制御して所望
値に設定することを特徴とするトランジスタを具備する
電流源の制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/890,218 US4978631A (en) | 1986-07-25 | 1986-07-25 | Current source with a process selectable temperature coefficient |
| US890218 | 1986-07-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336573A JPS6336573A (ja) | 1988-02-17 |
| JP2555366B2 true JP2555366B2 (ja) | 1996-11-20 |
Family
ID=25396410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62183777A Expired - Fee Related JP2555366B2 (ja) | 1986-07-25 | 1987-07-24 | 処理選択可能温度係数を持った電流源 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4978631A (ja) |
| EP (1) | EP0258070A3 (ja) |
| JP (1) | JP2555366B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250455A (en) * | 1990-04-10 | 1993-10-05 | Matsushita Electric Industrial Co., Ltd. | Method of making a nonvolatile semiconductor memory device by implanting into the gate insulating film |
| AU638812B2 (en) * | 1990-04-16 | 1993-07-08 | Digital Equipment Corporation | A method of operating a semiconductor device |
| US5172204A (en) * | 1991-03-27 | 1992-12-15 | International Business Machines Corp. | Artificial ionic synapse |
| JPH0661790A (ja) * | 1992-02-21 | 1994-03-04 | Yamaha Corp | ディジタルフィルタ |
| US5545909A (en) * | 1994-10-19 | 1996-08-13 | Siliconix Incorporated | Electrostatic discharge protection device for integrated circuit |
| US6538279B1 (en) | 1999-03-10 | 2003-03-25 | Richard A. Blanchard | High-side switch with depletion-mode device |
| US6331794B1 (en) | 1999-03-10 | 2001-12-18 | Richard A. Blanchard | Phase leg with depletion-mode device |
| US8183595B2 (en) * | 2005-07-29 | 2012-05-22 | International Rectifier Corporation | Normally off III-nitride semiconductor device having a programmable gate |
| US8482035B2 (en) | 2005-07-29 | 2013-07-09 | International Rectifier Corporation | Enhancement mode III-nitride transistors with single gate Dielectric structure |
| US7964913B2 (en) * | 2007-01-09 | 2011-06-21 | Maxpower Semiconductor, Inc. | Power MOS transistor incorporating fixed charges that balance the charge in the drift region |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
| CN103186154B (zh) * | 2011-12-29 | 2016-02-10 | 无锡华润华晶微电子有限公司 | 一种恒流源电路结构 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3328210A (en) * | 1964-10-26 | 1967-06-27 | North American Aviation Inc | Method of treating semiconductor device by ionic bombardment |
| DE2111979A1 (de) * | 1970-03-13 | 1971-10-21 | Hitachi Ltd | Feldeffekt-Halbleitereinrichtung |
| US3760199A (en) * | 1972-09-11 | 1973-09-18 | Burr Brown Res Corp | Fet zero temperature-coefficient bias |
| JPS4978483A (ja) * | 1972-11-30 | 1974-07-29 | ||
| JPS5029178A (ja) * | 1973-07-18 | 1975-03-25 | ||
| GB2028582A (en) * | 1978-08-17 | 1980-03-05 | Plessey Co Ltd | Field effect structure |
| JPS5552611A (en) * | 1978-10-11 | 1980-04-17 | Nec Corp | Constant-current circuit |
| JPS60154569A (ja) * | 1984-01-24 | 1985-08-14 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| US4675389A (en) * | 1984-06-05 | 1987-06-23 | The Hilton-Davis Chemical Co. | (2-alkoxy-4-sulfonyl-5-alkylphenyl)azo-1-hydroxynaphthalene sulfonic acids |
| EP0166261A3 (en) * | 1984-06-27 | 1989-01-11 | Energy Conversion Devices, Inc. | Static field-induced semiconductor devices |
-
1986
- 1986-07-25 US US06/890,218 patent/US4978631A/en not_active Expired - Lifetime
-
1987
- 1987-02-02 EP EP87400226A patent/EP0258070A3/en not_active Withdrawn
- 1987-07-24 JP JP62183777A patent/JP2555366B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336573A (ja) | 1988-02-17 |
| US4978631A (en) | 1990-12-18 |
| EP0258070A3 (en) | 1988-07-27 |
| EP0258070A2 (en) | 1988-03-02 |
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