JPS62291179A - 二重拡散ｍｏｓｆｅｔ - Google Patents
二重拡散ｍｏｓｆｅｔInfo
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- JPS62291179A JPS62291179A JP61136649A JP13664986A JPS62291179A JP S62291179 A JPS62291179 A JP S62291179A JP 61136649 A JP61136649 A JP 61136649A JP 13664986 A JP13664986 A JP 13664986A JP S62291179 A JPS62291179 A JP S62291179A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
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- 238000010276 construction Methods 0.000 abstract 2
- 238000009413 insulation Methods 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二重拡散ＭＯ８ＦＥＴ、特に大電流を制御し得
る、大電流二重拡散ＭＯ８ＦＥＴに関する。
る、大電流二重拡散ＭＯ８ＦＥＴに関する。
高耐圧ＩＣでは１チツプに数十Ｎ路の高圧出力を持つ場
合が多く、小さい面積で大電流がとれるトランジスタが
必要となってくる。バイポーラトランジスタはこの点に
おいて都合の良い素子であるが、熱暴走や、消費電流が
増加するなどの欠点があり、現在。ＭＯＳＦＥＴを使う
ことが主流となっている。ＭＯ８ＦＥＴ＃−１：単位面
積当シの電流駆動能力が小さいだめ、二重拡散により短
チャンネルにするなどして、電流の増加を計っている。
合が多く、小さい面積で大電流がとれるトランジスタが
必要となってくる。バイポーラトランジスタはこの点に
おいて都合の良い素子であるが、熱暴走や、消費電流が
増加するなどの欠点があり、現在。ＭＯＳＦＥＴを使う
ことが主流となっている。ＭＯ８ＦＥＴ＃−１：単位面
積当シの電流駆動能力が小さいだめ、二重拡散により短
チャンネルにするなどして、電流の増加を計っている。
第３図は従来の二重拡散ＭＯ８ＦＥＴの断面図である。
第３図の構成はＮ型半導体基板１の表面絶縁膜にあけら
れた窓を通して形成されたＰ−第２層２と、前記窓を通
して形成されたＮ 層４と、Ｐ−第２層２とＮ＋層４と
にまたがり形成されたリース電極７と、基板裏面に形成
されたドレイン電極６と、Ｎ＋層４の外側のＰ−第２層
２の表面にゲート絶縁膜８を介して形成されたゲート電
極５とからなる。チャンネル長はＰ−第２層２とＮ″−
層４の横方向の拡散長の違いによシ決定され、短いチャ
ンネル長が形成し得る。
れた窓を通して形成されたＰ−第２層２と、前記窓を通
して形成されたＮ 層４と、Ｐ−第２層２とＮ＋層４と
にまたがり形成されたリース電極７と、基板裏面に形成
されたドレイン電極６と、Ｎ＋層４の外側のＰ−第２層
２の表面にゲート絶縁膜８を介して形成されたゲート電
極５とからなる。チャンネル長はＰ−第２層２とＮ″−
層４の横方向の拡散長の違いによシ決定され、短いチャ
ンネル長が形成し得る。
このような二重拡散ＭＯＳ Ｆ’Ｅ Ｔで大電流を流す
には、Ｎ＋層４の横方向外側に残されたＰ−第２つまル
はチャンネル９の長さを短くするか、チャンネル部の濃
度を低くする必要がある。この場合ｐ型第２層２の縦方
向で残された部分も長さが短くなり濃度も低くなるため
、第４図に示すように、Ｐ−第２層２の横方向の抵抗Ｒ
が犬きくなシ、大電流駆動時には、Ｎ＋層４とＰ−第２
層２及びＮ型半導体基板１のＮ−Ｐ−Ｎによって構成さ
れる。いわゆる寄生バイポーラトランジスタが動作し易
くなるという欠点がある。
には、Ｎ＋層４の横方向外側に残されたＰ−第２つまル
はチャンネル９の長さを短くするか、チャンネル部の濃
度を低くする必要がある。この場合ｐ型第２層２の縦方
向で残された部分も長さが短くなり濃度も低くなるため
、第４図に示すように、Ｐ−第２層２の横方向の抵抗Ｒ
が犬きくなシ、大電流駆動時には、Ｎ＋層４とＰ−第２
層２及びＮ型半導体基板１のＮ−Ｐ−Ｎによって構成さ
れる。いわゆる寄生バイポーラトランジスタが動作し易
くなるという欠点がある。
本発明の二重拡散ＭＯ８ＦＥＴは、−導電型の第１層と
なる半導体基板の表面絶縁膜にあけられた窓を通して形
成された反対導電型第２層と、この反対導電型第２層内
に形成された高濃度反対導電型第３層と、前記窓を通し
て形成された一導電型第４層とを有し、この第４層の外
側に残された第２層の表面に絶縁膜を介してゲート電極
を設け、前記半導体基板に第１電極を設け、前記第２層
と前記第４層とに第２主電極をそれぞれ設けたことを特
徴とする。
なる半導体基板の表面絶縁膜にあけられた窓を通して形
成された反対導電型第２層と、この反対導電型第２層内
に形成された高濃度反対導電型第３層と、前記窓を通し
て形成された一導電型第４層とを有し、この第４層の外
側に残された第２層の表面に絶縁膜を介してゲート電極
を設け、前記半導体基板に第１電極を設け、前記第２層
と前記第４層とに第２主電極をそれぞれ設けたことを特
徴とする。
本発明では前記第４層と前記第２層との二重拡散におい
て、縦方向で残された部分に高濃度反対導電型第３層が
入るため、横方向抵抗が小さくなり、大電流駆動におい
ても寄生バイポーラは極めて動作しにくくなっている。
て、縦方向で残された部分に高濃度反対導電型第３層が
入るため、横方向抵抗が小さくなり、大電流駆動におい
ても寄生バイポーラは極めて動作しにくくなっている。
第１図は本発明の第１の実施例の断面図である。
この図においてＮ凝半導体基板１の表面絶縁膜にあけら
れた窓を通してＰ−型第２層２をイオン注入法などによ
り形成する。次に前記窓よシー回り小さいマスクを用い
てＰ＋型第３層３をイオン注入法などにより形成する。
れた窓を通してＰ−型第２層２をイオン注入法などによ
り形成する。次に前記窓よシー回り小さいマスクを用い
てＰ＋型第３層３をイオン注入法などにより形成する。
これはチャンネル９にＰ＋型層が達してＶｔ等を上げな
いようにするためである。現在の７オトレジストエ程を
用いればこの最適化は容易に実現できる。次に前記窓を
通してＮ＋型第４層４をイオン注入法などにより形成す
る。Ｐ−型第２層２及びＮ＋型第４層４の横方向の拡が
りの差がチャンネル９となる。チャンネル９の上にゲー
ト絶縁膜８を介して導電性のゲート電極５を形成する。
いようにするためである。現在の７オトレジストエ程を
用いればこの最適化は容易に実現できる。次に前記窓を
通してＮ＋型第４層４をイオン注入法などにより形成す
る。Ｐ−型第２層２及びＮ＋型第４層４の横方向の拡が
りの差がチャンネル９となる。チャンネル９の上にゲー
ト絶縁膜８を介して導電性のゲート電極５を形成する。
勿論ポリシリコンなどを用いてＰ−型第２層２及びＮ４
−型第４層４の拡散窓を形成すると同時にゲート電極を
形成することも可能である。
−型第４層４の拡散窓を形成すると同時にゲート電極を
形成することも可能である。
尚、上側はＮ型を一導電型、Ｐ型を反対導電型に対応さ
せて説明したが、この対応が逆の場合でも同様に本発明
は成り立つことはいうまでもない。
せて説明したが、この対応が逆の場合でも同様に本発明
は成り立つことはいうまでもない。
第２図は本発明の第２の実施例の断面図である。
この実施例は、本発明を高耐圧ＩＣに応用したものであ
る。この図ではＰ型半導体基板１２にＮ＋埋込層１０を
形成し、さらにエピタキシャル成長法を用いてＮ″″エ
ピタキシャル層１３を形成する。
る。この図ではＰ型半導体基板１２にＮ＋埋込層１０を
形成し、さらにエピタキシャル成長法を用いてＮ″″エ
ピタキシャル層１３を形成する。
次に、Ｎ−エピタキシャル層１３表面から接合の深いＮ
型第５層１１を形成し、Ｎ 埋込層１０に接続して低
抵抗でドレインを表面に引き出すものである。以下に続
くチャンネル部の形成は第１の実施例と同じである。
型第５層１１を形成し、Ｎ 埋込層１０に接続して低
抵抗でドレインを表面に引き出すものである。以下に続
くチャンネル部の形成は第１の実施例と同じである。
以上説明した様に本発明は、二重拡散ＭＯ８ＦＥＴにお
いて、Ｐ−第２層内部にＰ＋第３層を形成することによ
って、Ｐ−第２層の横方向抵抗を著しく減少させ、大電
流駆動時においても寄生バイポーラが極めて動作しにく
くなるという効果がある。
いて、Ｐ−第２層内部にＰ＋第３層を形成することによ
って、Ｐ−第２層の横方向抵抗を著しく減少させ、大電
流駆動時においても寄生バイポーラが極めて動作しにく
くなるという効果がある。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は従来の二重拡散Ｍ
Ｏ８ＦＥＴの断面図、第４図は従来の構造の問題点を説
明する模式断面図である。 ■・・・・・・Ｎ型半導体基板、２・・・・・・Ｐ−型
温２Ｎ。 ３・・・・・・Ｐ十型第３層、４・・・・・・Ｎ＋型第
４層、５・・・・・・ゲート電極、６・・・・・・第１
主電極、７・・・・・・第２主電極、８・−・・・・ゲ
ート絶縁膜、９・・・・−・チャンネル、ＩＯ・・・・
−・Ｎ＋埋込層、１１・・・・・・Ｎ＋型第５Ｎｉ、１
２・・・・・・Ｐ型半導体基板、１３・・・・・・Ｎ型
エピタキシャル層。 代理人 弁理士 内 原 １“（ｆｒ与゛、−（
Ａ’ｒＪ、
明の第２の実施例の断面図、第３図は従来の二重拡散Ｍ
Ｏ８ＦＥＴの断面図、第４図は従来の構造の問題点を説
明する模式断面図である。 ■・・・・・・Ｎ型半導体基板、２・・・・・・Ｐ−型
温２Ｎ。 ３・・・・・・Ｐ十型第３層、４・・・・・・Ｎ＋型第
４層、５・・・・・・ゲート電極、６・・・・・・第１
主電極、７・・・・・・第２主電極、８・−・・・・ゲ
ート絶縁膜、９・・・・−・チャンネル、ＩＯ・・・・
−・Ｎ＋埋込層、１１・・・・・・Ｎ＋型第５Ｎｉ、１
２・・・・・・Ｐ型半導体基板、１３・・・・・・Ｎ型
エピタキシャル層。 代理人 弁理士 内 原 １“（ｆｒ与゛、−（
Ａ’ｒＪ、
Claims (1)
- 一導電型の第１層となる半導体基板の表面絶縁膜にあけ
られた窓を通して形成された反対導電型第２層と、この
反対導電型第２層内に形成された高濃度反対導電型第３
層と、前記窓を通して形成された一導電型第４層とを有
し、この第４層の外側に残された第２層の表面に絶縁膜
を介してゲート電極を設け、前記半導体基板に第１主電
極を設け、前記第二層と前記第４層とに第２主電極をそ
れぞれ設けたことを特徴とする二重拡散ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136649A JPS62291179A (ja) | 1986-06-11 | 1986-06-11 | 二重拡散ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136649A JPS62291179A (ja) | 1986-06-11 | 1986-06-11 | 二重拡散ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62291179A true JPS62291179A (ja) | 1987-12-17 |
Family
ID=15180261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136649A Pending JPS62291179A (ja) | 1986-06-11 | 1986-06-11 | 二重拡散ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62291179A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260168A (ja) * | 1988-08-25 | 1990-02-28 | Nec Corp | 半導体装置 |
| JPH02283074A (ja) * | 1989-04-25 | 1990-11-20 | Fuji Electric Co Ltd | 半導体集積回路装置 |
| US5268586A (en) * | 1992-02-25 | 1993-12-07 | North American Philips Corporation | Vertical power MOS device with increased ruggedness and method of fabrication |
| JPH1084113A (ja) * | 1996-09-09 | 1998-03-31 | Nissan Motor Co Ltd | 電界効果トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186068A (ja) * | 1985-01-31 | 1985-09-21 | Hitachi Ltd | 絶縁ゲート電界効果トランジスタ |
-
1986
- 1986-06-11 JP JP61136649A patent/JPS62291179A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186068A (ja) * | 1985-01-31 | 1985-09-21 | Hitachi Ltd | 絶縁ゲート電界効果トランジスタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260168A (ja) * | 1988-08-25 | 1990-02-28 | Nec Corp | 半導体装置 |
| JPH02283074A (ja) * | 1989-04-25 | 1990-11-20 | Fuji Electric Co Ltd | 半導体集積回路装置 |
| US5268586A (en) * | 1992-02-25 | 1993-12-07 | North American Philips Corporation | Vertical power MOS device with increased ruggedness and method of fabrication |
| JPH1084113A (ja) * | 1996-09-09 | 1998-03-31 | Nissan Motor Co Ltd | 電界効果トランジスタ |
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