JPH1084113A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPH1084113A JP8237437A JP23743796A JPH1084113A JP H1084113 A JPH1084113 A JP H1084113A JP 8237437 A JP8237437 A JP 8237437A JP 23743796 A JP23743796 A JP 23743796A JP H1084113 A JPH1084113 A JP H1084113A
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Abstract

(57)【要約】 【課題】ブレイクダウン耐圧を維持しつつオン抵抗を低
減することの出来る電界効果トランジスタを提供する。 【解決手段】複数のベース領域５０間の半導体基体表面
上に凸形状のドレイン半導体領域２００が形成され、該
凸形状のドレイン半導体領域の一部分が前記半導体基体
よりもバンドギャップの大きなワイドバンドギャップ半
導体（例えばシリコンカーバイド）で形成されるととも
に、該ワイドバンドギャップ半導体がドレイン電極１３
０に接続され、かつ前記凸形状のドレイン半導体領域の
一部分がゲート電極１１０によって挟まれた構造を有す
ることを特徴とする電界効果トランジスタ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタに関し、特にパワーＭＯＳＦＥＴのオン抵抗を低減
する技術を提供するものである。
【０００２】
【従来の技術】従来の横型パワーＭＯＳＦＥＴとしては
例えば図１０に示す構造が知られている。図１０におい
ては、Ｐ型シリコン（以下Ｓｉと略記）基板１０とＰ型
Ｓｉエピタキシャル層２０との間に高濃度Ｎ+型Ｓｉ埋
込層３０が形成されている。また、前記Ｐ型Ｓｉエピタ
キシャル層２０内にはＮ型Ｓｉドレイン領域４０が前記
高濃度Ｎ+型Ｓｉ埋込層３０に接続して形成されてい
る。前記Ｎ型Ｓｉドレイン領域４０内にはＰ型Ｓｉベー
ス領域（チャネル領域）５０および高濃度Ｎ+型Ｓｉド
レイン領域１８０が形成されている。そして前記Ｐ型Ｓ
ｉベース領域５０内には高濃度Ｎ+型Ｓｉソース領域６
０が形成されており、Ｐ型Ｓｉベース領域５０上とＮ型
Ｓｉドレイン領域４０上の一部にはゲート酸化膜７０を
介して多結晶Ｓｉよりなるゲート電極１１０が形成され
ている。さらに前記ゲート電極１１０とは絶縁膜９０に
より絶縁されてソース電極１２０が形成され、ソース電
極１２０とは絶縁膜１００により絶縁されてドレイン電
極１３０が形成されている。
【０００３】前記の構造において、ドレイン電極１３０
とソース電極１２０との間に電圧が印加された状態で、
ゲート電極１１０に電圧が印加されるとゲート電極１１
０直下のＰ型Ｓｉベース領域表面にＮ型反転層が形成さ
れ、ドレイン電極１３０からソース電極１２０に電流が
流れる。
【０００４】
【発明が解決しようとする課題】しかし、図１０に示し
た従来例においては、電流オフ時におけるドレインとソ
ース間のブレイクダウン耐圧を所定値以上にするには、
Ｎ型Ｓｉドレイン領域４０の濃度を下げ、Ｐ型Ｓｉベー
ス領域５０と高濃度Ｎ+型Ｓｉドレイン領域１８０との
距離を長くしなければならないため、オン抵抗を低減す
るには限界があった。
【０００５】本発明は、上記のごとき問題を解決するた
めになされたものであり、ブレイクダウン耐圧を維持し
つつオン抵抗を低減することの出来る電界効果トランジ
スタを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、半導体
基体上に例えばシリコンカーバイド（以下ＳｉＣと略
記）のようなワイドバンドギャップ半導体材料よりなる
凸型状のドレイン半導体領域を形成し、このドレイン半
導体領域と半導体基体内のドレイン領域とで全体のドレ
イン領域を形成し、かつ上記凸型状のドレイン半導体領
域はゲート電極に挟まれるとともに、この凸型状のドレ
イン半導体領域にドレイン電極を接続するように構成し
ている。
【０００７】この構成により、ドレインとソース間に高
電圧が印加された場合に、ドレイン領域に電界が充分に
印加される場合はドレイン領域は従来と同様に濃度を下
げ空乏層を延ばして耐圧を確保するとともに、主電流通
路の一部分をワイドバンドギャップ半導体（ＳｉＣ）で
形成したことにより、ドレイン抵抗を大幅に低減し、パ
ワーＭＯＳＦＥＴのオン抵抗を低減することが出来る。
【０００８】なお、請求項１および請求項２は例えば第
１の実施の形態に相当し、請求項３は例えば第２に実施
の形態に相当し、請求項４および請求項５は例えば第３
の実施の形態に相当し、請求項６は全体の実施の形態に
共通する。
【０００９】
【発明の効果】本発明によれば、ブレイクダウン耐圧を
維持しつつオン抵抗を低減することが出来る、という効
果が得られる。また、請求項３に記載の構成において
は、上記の効果に加えて高耐圧化が容易である、という
効果が得られる。また、請求項４に記載の構成において
は、電流が二つのドレイン電極を通って流れるので電流
通路が増加し、より低オン抵抗化が可能になるという効
果が得られる。
【００１０】
【発明の実施の形態】以下、本発明を図面に基づいて説
明する。図１は本発明第１の実施の形態を示す断面図で
ある。まず構成を示す。図１においては、Ｐ型シリコン
基板１０とＰ型Ｓｉエピタキシャル層２０との間には高
濃度Ｎ+型Ｓｉ埋込層３０が形成されている。また前記
Ｐ型Ｓｉエピタキシャル層２０内にはＮ型Ｓｉドレイン
領域４０が前記高濃度Ｎ+型Ｓｉ埋込層３０に接続して
形成されている。また前記Ｎ型Ｓｉドレイン領域４０内
にはＰ型Ｓｉベース領域５０が形成されている。そして
前記Ｐ型Ｓｉベース領域５０内には高濃度Ｎ+型Ｓｉソ
ース領域６０が形成されており、Ｐ型Ｓｉベース領域５
０上とＮ型Ｓｉドレイン領域４０上の一部にはゲート酸
化膜７０を介して多結晶Ｓｉよりなるゲート電極１１０
が形成されている。
【００１１】さらに前記Ｎ型Ｓｉドレイン領域上の一部
分に凸型状のＮ型ＳｉＣドレイン領域２００が形成され
ており、該Ｎ型ＳｉＣドレイン領域２００は絶縁膜８０
を介してゲート電極１１０に挟まれている。また、前記
Ｎ型ＳｉＣドレイン領域２００内に高濃度Ｎ+型ＳｉＣ
ドレイン領域２１０が形成されている。なお、ＳｉＣは
シリコンカーバイドを示す。また、ゲート電極１１０と
は絶縁膜９０により絶縁されてソース電極１２０が形成
され、ソース電極１２０とは絶縁膜１００により絶縁さ
れてドレイン電極１３０が形成されている。そして前記
Ｎ型ＳｉＣドレイン領域２００は高濃度Ｎ+型ＳｉＣド
レイン領域２１０を介してドレイン電極１３０に接続さ
れている。
【００１２】上記の構造で、ドレイン電極１３０とソー
ス電極１２０との間に電圧が印加された状態で、ゲート
電極１１０に電圧が印加されると、ゲート電極１１０直
下のＰ型Ｓｉベース領域表面にＮ型反転層が形成され、
ドレイン電極１３０からソース電極１２０に電流が流れ
る。
【００１３】次に作用を説明する。ドレインとソース間
のブレイクダウン耐圧Ｖｂと、Ｎ型Ｓｉドレイン領域４
０もしくはＮ型ＳｉＣドレイン領域２００の不純物濃度
Ｎｄとの間には一次元近似モデルにより下記（数１）式
に示す関係がある。 Ｎｄ＝εＥｃ2／（２ｑＶｂ） …（数１） ただし、ε：誘電率、ｑ：素電荷、Ｅｃ：臨界電界 このとき空乏層の幅Ｗは下記（数２）式で示される。
【００１４】 Ｗ＝２Ｖｂ／Ｅｃ …（数２） よってＮ型Ｓｉドレイン領域４０もしくはＮ型ＳｉＣド
レイン領域２００の抵抗Ｒｄは下記（数３）式で表され
る。 Ｒｄ＝Ｗ／（ｑＮｄμｎ）＝４Ｖｂ2／（εμｎＥｃ3） …（数３） ただし、μｎ：各林料におけるバルク中の電子移動度 上記（数３）式から判るように、臨界電界Ｅｃが大きく
なるとドレイン抵抗Ｒｄは小さくなる。したがって、例
えばＳｉＣのようなワイドバンドギャップ半導体はＳｉ
と比べて臨界電界Ｅｃが１０倍近く高いので、ドレイン
抵抗Ｒｄを大幅に低減できる。
【００１５】また、ＮｄとＷに関して、Ｓｉの場合に
は、近似的に下記（数４）式、（数５）式の関係が成り
立つ。 Ｎｄ＝２.０１×１０18Ｖｂ~4/3 …（数４） Ｗ＝２.５８×１０~6Ｖｂ7/6 …（数５） 図１０に示した従来例のように、２００Ｖ系のパワーＭ
ＯＳＦＥＴをＳｉ半導体で形成する場合、Ｎ型Ｓｉドレ
イン領域４０の濃度は１.７×１０15ｃｍ~3でＰ型Ｓｉ
ベース領域５０と高濃度Ｎ+型Ｓｉドレイン領域１８０
との距離は１２.５μｍ必要となる。このときＳｉバル
ク中の電子移動度μｎを１３４０ｃｍ2／Ｖ・Ｓとする
と、ドレイン抵抗Ｒｄは３.４×１０~3Ωｃｍ2となる。
【００１６】これに対して、図１の本発明第１の実施の
形態に示したように、２００Ｖ系のパワーＭＯＳＦＥＴ
のドレイン領域の一部をＳｉＣ半導体で形成する場合に
は、ＳｉＣに対して下記（数６）式が実験で得られてい
る。 Ｅｃ＝１.９５×１０4Ｎｄ0.131 …（数６） Ｎ型ＳｉＣドレイン領域２００の濃度は１.６×１０17
ｃｍ~3で厚みは１.２μｍとなる。ゲート電極１１０と
対向しているＮ型Ｓｉドレイン領域４０の表面にはゲー
ト電圧によって低抵抗の蓄積層が形成されるので、Ｎ型
Ｓｉドレイン領域４０の抵抗のみについて考慮する。上
記（数６）式でＥｃを求め、ＳｉＣバルク中の電子移動
度μｎを３００ｃｍ2／Ｖ・Ｓとして前記（数３）式で
Ｒｄを計算すると、ＳｉＣのドレイン抵抗Ｒｄは１.６
×１０~5Ωｃｍ2となり、前記Ｓｉの３.４×１０~3Ωｃ
ｍ2に対して２桁も低減可能となる。
【００１７】次に、電流のオフ状態について考える。図
２はオフ状態においてドレインとソース間に高電圧が印
加された場合の電位分布を示す図である。ゲート電極１
１０直下のＮ型Ｓｉドレイン領域４０の表面には０Ｖに
固定されたゲート電極１１０によって空乏層が容易に伸
び、さらにＮ型Ｓｉドレイン領域４０とＮ型ＳｉＣドレ
イン領域２００の接続領域は、ゲート電極１１０に挟ま
れているので電位が比較的低く仰えられる。よって、高
電界点がＮ型ＳｉＣドレイン領域２００中に位置するの
で、ブレイクダウン耐圧を維持しつつオン抵抗の低減が
可能となる。
【００１８】なお、Ｐ−Ｎ接合をＳｉＣ半導体領域中に
形成する場合には、不純物の拡散係数が低く、不純物の
活性化には高温が必要なため、ＳｉＣ半導体領域中にＰ
−Ｎ接合を形成するのは困難であった。しかし、本発明
においては、Ｐ−Ｎ接合をＳｉ半導体領域中に形成して
いるので、その製造が容易である。
【００１９】次に、本発明第１の実施の形態の製造方法
を説明する。図３〜図６は第１の実施の形態の製造工程
を示す断面図である。なお、図３〜図６は一連の工程
（１）〜（１１）を示すが、表示の都合上、３枚に分割
して示している。
【００２０】まず、図３の工程（１）においては、Ｐ型
シリコン基板１０の一部分に、例えば固相拡散によって
Ｓｂを拡散させることにより、不純物濃度が１０18〜１
０20ｃｍ~3の高濃度Ｎ+型Ｓｉ埋込層３０を形成する。
その後、Ｐ型Ｓｉエピタキシャル層２０を１μｍ〜数十
μｍの厚さでエピタキシャル成長させて形成する。
【００２１】次に、図３の工程（２）においては、Ｐ型
Ｓｉエピタキシャル層２０内に、例えば不純物濃度が１
０14〜１０17ｃｍ~3のＮ型Ｓｉドレイン領域４０を形成
する。その後、例えば化学気相成長（ＣＶＤ：Chemical
Vapor Deposition）により厚さが０.１μｍ〜数μｍ、
不純物濃度が１０15〜１０18ｃｍ~3のＮ型ＳｉＣドレイ
ン領域を形成し、さらに高濃度Ｎ+型ＳｉＣドレイン領
域２１０を形成する。
【００２２】次に、図３の工程（３）においては、例え
ば酸化膜１４０をマスクとして反応性イオンエッチング
により、Ｎ型Ｓｉドレイン領域４０に達するように部分
的に高濃度Ｎ+型ＳｉＣドレイン領域２１０およびＮ型
ＳｉＣドレイン領域２００を除去し、一部のみを残すこ
とにより、凸型状のＮ型ＳｉＣドレイン領域２００と高
濃度Ｎ+型ＳｉＣドレイン領域２１０を形成する。
【００２３】次に、図４の工程（４）においては、上記
の凸型状のＮ型ＳｉＣドレイン領域２００の側壁に絶縁
膜８０を形成する。続いて、図４の工程（５）において
は、例えば１００Å〜２０００Åのゲート酸化膜７０を
形成する。また、図４の工程（６）においては、例えば
厚さ１０００Å〜７０００Åの多結晶シリコンよりなる
ゲート電極１１０を堆積する。
【００２４】次に、図５の工程（７）に示すように、ベ
ース領域を形成するための開口部をゲート電極１１０に
形成する。次に、図５の工程（８）においては、上記の
開口部から二重拡散を行なうことにより、例えば深さ
０.１μｍ〜５μｍ、不純物濃度１０16〜１０18ｃｍ~3
のＰ型Ｓｉベース領域５０および例えば深さ０.１μｍ
〜１μｍ、不純物濃度１０18〜１０20ｃｍ~3の高濃度Ｎ
+型Ｓｉソース領域６０を形成する。次に、図５の工程
（９）においては、絶縁膜９０を形成した後、該絶縁膜
９０にソース電極取り出し用の開口部を形成する。
【００２５】次に、図６の工程（１０）においては、ソ
ース電極１２０を形成した後、高濃度Ｎ+型ＳｉＣドレ
イン領域２１０の表面部分を除いた全表面に絶縁膜１０
０を形成する。次に、図６の工程（１１）においては、
上記の表面上にドレイン電極１３０を形成する。これに
より高濃度Ｎ+型ＳｉＣドレイン領域２１０とドレイン
電極１３０とが接続される。上記のようにして図１に示
した構造の素子を製造することが出来る。
【００２６】次に、図７は本発明第２の実施の形態を示
す断面図である。図７においては、図１のＰ型Ｓｉエピ
タキシャル層２０と高濃度Ｎ+型Ｓｉ埋込層３０がな
く、Ｎ型Ｓｉドレイン領域４０がＰ型Ｓｉ基板１０内に
形成されている。その他、図１と同符号は同じ部分を示
す。この第２の実施の形態では、電流がオフ状態におい
てドレインとソース間に高電圧が印加された場合に、Ｎ
型Ｓｉドレイン領域４０が空乏化して高電界がＳｉ半導
体領域に印加されるのを防止し、高耐圧化が容易であ
る、という効果が得られる。
【００２７】次に、図８は、本発明第３の実施の形態を
示す断面図である。図８においては、高濃度Ｎ+型Ｓｉ
基板１５０上に形成されたＮ型Ｓｉエピタキシャル層１
６０（ドレイン領域）内にＰ型Ｓｉベース領域５０が形
成されている。また高濃度Ｎ+型Ｓｉ基板１５０の裏面
には第２のドレイン電極１７０が形成され、高濃度で低
抵抗のＳｉ基板１５０を介してドレイン領域（Ｎ型Ｓｉ
エピタキシャル層１６０）に接続されている。その他、
図１と同符号は同じ部分を示す。
【００２８】この第３の実施の形態では、第２のドレイ
ン電極１７０とドレイン電極１３０を接続して用いた場
合に、電流は該二つのドレイン電極を通って流れるので
電流通路が増加し、より低オン抵抗化が可能になるとい
う効果がある。また、図９に示すように、抵抗Ｒ１とＲ
２でドレイン電圧を分圧し、第２のドレイン電極１７０
にドレイン電極１３０より低い電圧を接続した場合に
は、電流は主にドレイン電極１３０を通って流れるが、
Ｎ型Ｓｉエピタキシャル層１６０（ドレイン領域）が低
い電位に接続されるので、高耐圧化が容易という効果が
ある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す断面図。
【図２】第１の実施の形態における電流オフ時の電位分
布図。
【図３】第１の実施の形態の製造工程の一部を示す断面
図。
【図４】第１の実施の形態の製造工程の他の一部を示す
断面図。
【図５】第１の実施の形態の製造工程の他の一部を示す
断面図。
【図６】第１の実施の形態の製造工程の他の一部を示す
断面図。
【図７】本発明の第２の実施の形態を示す断面図。
【図８】本発明の第３の実施の形態を示す断面図。
【図９】第３の実施の形態における他の電極接続を示す
回路図。
【図１０】従来の横型パワーＭＯＳＦＥＴの一例の断面
図。
【符号の説明】
１０…Ｐ型Ｓｉ基板 ２０…Ｐ型Ｓｉエ
ピタキシャル層 ３０…高濃度Ｎ+型Ｓｉ埋込層 ４０…Ｎ型Ｓｉド
レイン領域 ５０…Ｐ型Ｓｉベース領域 ６０…高濃度Ｎ+
型Ｓｉソース領域 ７０…ゲート酸化膜 ８０…絶縁膜 ９０…絶縁膜 １００…絶縁膜 １１０…ゲート電極 １２０…ソース電
極 １３０…ドレイン電極 １４０…酸化膜 １５０…高濃度Ｎ+型Ｓｉ基板 １６０…Ｎ型Ｓｉ
エピタキシャル層 １７０…第２のドレイン電極 １８０…高濃度Ｎ
+型Ｓｉドレイン領域 ２００…Ｎ型ＳｉＣドレイン領域 ２１０…高濃皮Ｎ
+型ＳｉＣドレイン領域

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】半導体基体中に形成されたドレイン領域、
    ソース領域およびゲート電極によって伝導度が変調され
    る複数のベース領域を具備した電界効果トランジスタに
    おいて、 前記複数のベース領域間の半導体基体表面上に凸形状の
    ドレイン半導体領域が形成され、該凸形状のドレイン半
    導体領域の一部分が前記半導体基体よりもバンドギャッ
    プの大きなワイドバンドギャップ半導体で形成されると
    ともに、該ワイドバンドギャップ半導体がドレイン電極
    に接続され、かつ前記凸形状のドレイン半導体領域の一
    部分がゲート電極によって挟まれた構造を有することを
    特徴とする電界効果トランジスタ。
  2. 【請求項２】前記半導体基体内のドレイン領域が半導体
    基板上に形成されたエピタキシャル層内に形成され、か
    つ半導体基板との間に高濃度の埋込層を有することを特
    徴とする請求項１に記載の電界効果トランジスタ。
  3. 【請求項３】前記半導体基体中のドレイン領域がベース
    領域間の半導体基板自体に形成されることを特徴とする
    請求項１に記載の電界効果トランジスタ。
  4. 【請求項４】前記ワイドバンドギャップ半導体のドレイ
    ン半導体領域に接続された第１のドレイン電極と、 前記半導体基体中に形成されたドレイン領域に接続され
    た第２のドレイン電極とを有し、 前記第２のドレイン電極は、前記第１のドレイン電極の
    電圧より低いドレイン電圧に接続されることを特徴とす
    る請求項１乃至請求項３の何れかに記載の電界効果トラ
    ンジスタ。
  5. 【請求項５】前記半導体基体中に形成されたドレイン領
    域に接続された第２のドレイン電極は前記半導体基体の
    裏面に形成されていることを特徴とする請求項４に記載
    の電界効果トランジスタ。
  6. 【請求項６】前記半導体基体がシリコンからなり、前記
    ワイドバンドギャップ半導体がシリコンカーバイドから
    なることを特徴とする請求項１乃至請求項５の何れかに
    記載の電界効果トランジスタ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008511171A (ja) * 2004-08-24 2008-04-10 フリースケール セミコンダクター インコーポレイテッド 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法
US7947994B2 (en) 1998-03-12 2011-05-24 Nichia Corporation Nitride semiconductor device

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242784B1 (en) 1999-06-28 2001-06-05 Intersil Corporation Edge termination for silicon power devices
US6596593B2 (en) * 2000-12-05 2003-07-22 Seiko Instruments Inc. Method of manufacturing semiconductor device employing oxygen implantation
US6555883B1 (en) * 2001-10-29 2003-04-29 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
US7217950B2 (en) * 2002-10-11 2007-05-15 Nissan Motor Co., Ltd. Insulated gate tunnel-injection device having heterojunction and method for manufacturing the same
US7015104B1 (en) * 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
WO2005065140A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
KR20070038945A (ko) * 2003-12-19 2007-04-11 써드 디멘존 세미컨덕터, 인코포레이티드 수퍼 접합 장치의 제조 방법
JP4999464B2 (ja) * 2003-12-19 2012-08-15 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 広いメサを備えた超接合ディバイスの製造方法
JP4417962B2 (ja) * 2003-12-19 2010-02-17 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造での平坦化方法
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
TWI401749B (zh) * 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
JP2008538659A (ja) * 2005-04-22 2008-10-30 アイスモス テクノロジー コーポレイション 酸化物で内面が覆われた溝を有する超接合素子と酸化物で内面を覆われた溝を有する超接合素子を製造するための方法
US7446018B2 (en) * 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
KR100734143B1 (ko) * 2006-08-30 2007-06-29 동부일렉트로닉스 주식회사 디모스 트랜지스터 및 그 제조방법
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US7723172B2 (en) * 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
US8012806B2 (en) 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
US7846821B2 (en) * 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US8030133B2 (en) * 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
US8124983B2 (en) 2008-08-28 2012-02-28 Infineon Technologies Ag Power transistor
US8389348B2 (en) * 2010-09-14 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming SiC crystalline on Si substrates to allow integration of GaN and Si electronics
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
CN103117309A (zh) * 2013-02-22 2013-05-22 南京邮电大学 一种横向功率器件结构及其制备方法
DE102014009980B4 (de) * 2014-07-03 2019-03-21 Elmos Semiconductor Aktiengesellschaft MOS-Transistor mit hoher Ausgangsspannungsfestigkeit und niedrigem Ein-Widerstand (Ron)
WO2019191465A1 (en) * 2018-03-28 2019-10-03 Cornell University VERTICAL GALLIUM OXIDE (Ga2O3) POWER FETS
US11121235B2 (en) 2018-07-25 2021-09-14 National Tsing Hua University Structure and a manufacturing method of a MOSFET with an element of IVA group ion implantation

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60142568A (ja) * 1983-12-29 1985-07-27 Sharp Corp 炭化珪素電界効果トランジスタの製造方法
JPS62291179A (ja) * 1986-06-11 1987-12-17 Nec Corp 二重拡散ｍｏｓｆｅｔ
JPS6347984A (ja) * 1986-08-18 1988-02-29 Fujitsu Ltd 半導体装置
JPS6433970A (en) * 1987-07-29 1989-02-03 Fujitsu Ltd Field effect semiconductor device
JPH07254706A (ja) * 1993-11-29 1995-10-03 Texas Instr Inc <Ti> 高電圧デバイス構造およびその製造方法
JPH08213604A (ja) * 1995-02-03 1996-08-20 Nissan Motor Co Ltd パワーｍｏｓｆｅｔ
JPH09172159A (ja) * 1995-10-10 1997-06-30 Internatl Rectifier Corp ＳｉＣ半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6347987A (ja) * 1986-08-18 1988-02-29 Sanyo Electric Co Ltd 光起電力装置
FR2616966B1 (fr) * 1987-06-22 1989-10-27 Thomson Semiconducteurs Structure de transistors mos de puissance
US4980303A (en) * 1987-08-19 1990-12-25 Fujitsu Limited Manufacturing method of a Bi-MIS semiconductor device
JP2609619B2 (ja) * 1987-08-25 1997-05-14 三菱電機株式会社 半導体装置
US5192989A (en) * 1989-11-28 1993-03-09 Nissan Motor Co., Ltd. Lateral dmos fet device with reduced on resistance
US5510275A (en) * 1993-11-29 1996-04-23 Texas Instruments Incorporated Method of making a semiconductor device with a composite drift region composed of a substrate and a second semiconductor material
US5734180A (en) * 1995-06-02 1998-03-31 Texas Instruments Incorporated High-performance high-voltage device structures

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60142568A (ja) * 1983-12-29 1985-07-27 Sharp Corp 炭化珪素電界効果トランジスタの製造方法
JPS62291179A (ja) * 1986-06-11 1987-12-17 Nec Corp 二重拡散ｍｏｓｆｅｔ
JPS6347984A (ja) * 1986-08-18 1988-02-29 Fujitsu Ltd 半導体装置
JPS6433970A (en) * 1987-07-29 1989-02-03 Fujitsu Ltd Field effect semiconductor device
JPH07254706A (ja) * 1993-11-29 1995-10-03 Texas Instr Inc <Ti> 高電圧デバイス構造およびその製造方法
JPH08213604A (ja) * 1995-02-03 1996-08-20 Nissan Motor Co Ltd パワーｍｏｓｆｅｔ
JPH09172159A (ja) * 1995-10-10 1997-06-30 Internatl Rectifier Corp ＳｉＣ半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7947994B2 (en) 1998-03-12 2011-05-24 Nichia Corporation Nitride semiconductor device
JP2008511171A (ja) * 2004-08-24 2008-04-10 フリースケール セミコンダクター インコーポレイテッド 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法
JP4777987B2 (ja) * 2004-08-24 2011-09-21 フリースケール セミコンダクター インコーポレイテッド 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法

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GB2317054B (en) 1998-10-14

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