JPH09172159A - ＳｉＣ半導体装置 - Google Patents
ＳｉＣ半導体装置Info
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Abstract
(57)【要約】
【課題】 半導体装置、特にパワーデバイスのオン抵抗
を低減する。 【解決手段】 Ｓｉから形成された結晶成長層を有する
半導体デバイス構造が、ＳｉＣのようなバンドギャップ
の広い材料上に配置され、次にそれがＳｉのような半導
体基板上に配置される。
を低減する。 【解決手段】 Ｓｉから形成された結晶成長層を有する
半導体デバイス構造が、ＳｉＣのようなバンドギャップ
の広い材料上に配置され、次にそれがＳｉのような半導
体基板上に配置される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、高電圧半導体装置に関する。更に、本発明は、高
濃度、高ブレイクダウン電圧を必要とする半導体装置に
関する。
特に、高電圧半導体装置に関する。更に、本発明は、高
濃度、高ブレイクダウン電圧を必要とする半導体装置に
関する。
【０００２】
【従来の技術】炭化シリコン（ＳｉＣ）は、シリコン
（Ｓｉ）より広いバンドギャップを有し、それゆえに、
ＳｉＣは、Ｓｉより高い臨界アバランシ電界を有し、高
電圧装置においてシリコンより１００倍高い性能の電位
を備える。特に、３Ｃ−ＳｉＣはＳｉより約４倍高い臨
界アバランシ電界を有し、６Ｈ−ＳｉＣはＳｉより約８
倍高い臨界アバランシ電界を有し、４Ｈ−ＳｉＣはＳｉ
より約１０倍高い臨界アバランシ電界を有する。ＳｉＣ
の高い臨界電界は、より高いドーピングとより薄いドリ
フト領域を許容し、これにより通常のＳｉパワーデバイ
スに比べてＳｉＣパワーデバイスのオン抵抗を低減する
ことができる。
（Ｓｉ）より広いバンドギャップを有し、それゆえに、
ＳｉＣは、Ｓｉより高い臨界アバランシ電界を有し、高
電圧装置においてシリコンより１００倍高い性能の電位
を備える。特に、３Ｃ−ＳｉＣはＳｉより約４倍高い臨
界アバランシ電界を有し、６Ｈ−ＳｉＣはＳｉより約８
倍高い臨界アバランシ電界を有し、４Ｈ−ＳｉＣはＳｉ
より約１０倍高い臨界アバランシ電界を有する。ＳｉＣ
の高い臨界電界は、より高いドーピングとより薄いドリ
フト領域を許容し、これにより通常のＳｉパワーデバイ
スに比べてＳｉＣパワーデバイスのオン抵抗を低減する
ことができる。
【０００３】
【発明が解決しようとする課題】しかし、一般に、Ｓｉ
Ｃデバイスには問題がある。即ち、ドーパントをＳｉＣ
材料中に拡散させることが困難であった。特に、ＳｉＣ
中へのドーパントの拡散には１８００℃の領域の温度が
必要となる。他のＳｉＣの使用の問題は、ＳｉＣが半導
体装置のチャネル材料として使われた場合、この材料は
低いＭＯＳチャネルキャリア移動度を示し、チャネルの
導電率が低下することである。そこで、本発明は、かか
る欠陥を解決し、オン抵抗を低減した半導体装置の構造
を提供することを目的とする。
Ｃデバイスには問題がある。即ち、ドーパントをＳｉＣ
材料中に拡散させることが困難であった。特に、ＳｉＣ
中へのドーパントの拡散には１８００℃の領域の温度が
必要となる。他のＳｉＣの使用の問題は、ＳｉＣが半導
体装置のチャネル材料として使われた場合、この材料は
低いＭＯＳチャネルキャリア移動度を示し、チャネルの
導電率が低下することである。そこで、本発明は、かか
る欠陥を解決し、オン抵抗を低減した半導体装置の構造
を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、上述の従来技
術の欠陥を解決する半導体構造を提供するものであり、
該半導体装置はＳｉＣ材料のボディ上にＳｉの薄い結晶
成長層を有するものである。該薄い結晶成長層は約３μ
ｍの厚さであることが好ましい。本発明の構造は、パワ
ーＭＯＳＦＥＴ、トレンチパワーＭＯＳＦＥＴ、ダイオ
ード、および他の半導体装置にも使用することができ
る。コスト低減のために、上記ＳｉＣ層は高ドープのＳ
ｉ基板上に形成することができる（３Ｃ−ＳｉＣは、Ｓ
ｉ上に容易に成長できることが文献に報告されてい
る）。例えば、結晶成長したシリコン層を有するパワー
ＭＯＳＦＥＴのような構造は、現行のプロセスを用いた
現行のシリコンパワーＭＯＳＦＥＴ製造設備で製造可能
である。本発明の構造を利用した（例えばパワーＭＯＳ
ＦＥＴのような）デバイスのドリフト領域は主にＳｉＣ
から成り、ＳｉＣのドーピングはＳｉのドーピングより
ずっと高くできるため、（一方、従来のＳｉデバイスと
同じ電圧を供給でき）、本発明の新しいデバイス構造
は、従来のＳｉパワーデバイスに比べてより低いオン抵
抗を提供することができる。しかし、本発明のデバイス
構造のブレイクダウン電圧は、なおも、少なくともＳｉ
中の一部に形成されたＰボディ／Ｎ-ドリフト領域接合
の臨界電位により限定される。例えば、高電圧デバイス
（例えば６０Ｖより高い）では、本発明のデバイス構造
では、従来のＳｉデバイスに比べて２０％−９０％低い
オン抵抗の提供が期待される。本発明の新しい構造で
は、Ｐボディ／Ｎ-ドリフト領域接合を、完全にＳｉ中
に、またはＳｉ／ＳｉＣヘテロ接合に形成することがで
きる。大きな改良としては、Ｓｉ層はより薄く形成さ
れ、Ｐボディ拡散はＰボディ／Ｎ-ドリフト領域接合が
ＳｉＣ中に形成されるように作られることが好ましい。
しかし、そのような構造は、Ｓｉ中でのドーパントの拡
散に比べて、高温で、長時間のＳｉＣ中へのドーパント
の拡散が必要となる。他のバンドギャップの広い半導体
材料を利用した構造が、説明したＳｉＣ材料の代わりに
使用でき、本発明に採用できることは留意すべきであ
る。本発明の他の特徴および長所は、添付図面を用いて
言及する以下の記載から明らかになるであろう。
術の欠陥を解決する半導体構造を提供するものであり、
該半導体装置はＳｉＣ材料のボディ上にＳｉの薄い結晶
成長層を有するものである。該薄い結晶成長層は約３μ
ｍの厚さであることが好ましい。本発明の構造は、パワ
ーＭＯＳＦＥＴ、トレンチパワーＭＯＳＦＥＴ、ダイオ
ード、および他の半導体装置にも使用することができ
る。コスト低減のために、上記ＳｉＣ層は高ドープのＳ
ｉ基板上に形成することができる（３Ｃ−ＳｉＣは、Ｓ
ｉ上に容易に成長できることが文献に報告されてい
る）。例えば、結晶成長したシリコン層を有するパワー
ＭＯＳＦＥＴのような構造は、現行のプロセスを用いた
現行のシリコンパワーＭＯＳＦＥＴ製造設備で製造可能
である。本発明の構造を利用した（例えばパワーＭＯＳ
ＦＥＴのような）デバイスのドリフト領域は主にＳｉＣ
から成り、ＳｉＣのドーピングはＳｉのドーピングより
ずっと高くできるため、（一方、従来のＳｉデバイスと
同じ電圧を供給でき）、本発明の新しいデバイス構造
は、従来のＳｉパワーデバイスに比べてより低いオン抵
抗を提供することができる。しかし、本発明のデバイス
構造のブレイクダウン電圧は、なおも、少なくともＳｉ
中の一部に形成されたＰボディ／Ｎ-ドリフト領域接合
の臨界電位により限定される。例えば、高電圧デバイス
（例えば６０Ｖより高い）では、本発明のデバイス構造
では、従来のＳｉデバイスに比べて２０％−９０％低い
オン抵抗の提供が期待される。本発明の新しい構造で
は、Ｐボディ／Ｎ-ドリフト領域接合を、完全にＳｉ中
に、またはＳｉ／ＳｉＣヘテロ接合に形成することがで
きる。大きな改良としては、Ｓｉ層はより薄く形成さ
れ、Ｐボディ拡散はＰボディ／Ｎ-ドリフト領域接合が
ＳｉＣ中に形成されるように作られることが好ましい。
しかし、そのような構造は、Ｓｉ中でのドーパントの拡
散に比べて、高温で、長時間のＳｉＣ中へのドーパント
の拡散が必要となる。他のバンドギャップの広い半導体
材料を利用した構造が、説明したＳｉＣ材料の代わりに
使用でき、本発明に採用できることは留意すべきであ
る。本発明の他の特徴および長所は、添付図面を用いて
言及する以下の記載から明らかになるであろう。
【０００５】
【発明の実施の形態】添付図面において、図１は、本発
明による新しいＳｉＣパワーＤＭＯＳＦＥＴ構造であっ
て、Ｎ型ＳｉＣドリフト領域１１が従来型のＮ+Ｓｉ基
板上に配置された構造を示す。ＳｉＣ領域１１はＳｉよ
り、より高濃度にドープされ、ＳｉＣ領域１１は、従来
技術のＳｉドリフト領域より小さい抵抗を有する一方、
高いブレイクダウン電圧をも有する。３μｍ厚のＮ-結
晶成長層１２は、ＳｉＣドリフト領域１１の上部に成長
される。従来の（Ｐ-チャネル領域１３、１４；ボディ
領域１５、１６；Ｎ+ソース１７、１８；多結晶ゲート
１９；ゲート酸化膜２０；層間酸化膜２１；上を覆った
ソースコンタクト２２のような）パワーＭＯＳＦＥＴ接
合が、Ｎ-結晶成長層１２上に配置される。ドレインコ
ンタクト２３が、基板１０のボトム上に配置される。図
６を参照すると、ＳｉＣ領域１１中の電荷量が、同一の
ブレークダウン電圧のシリコンの電荷量の３倍以上であ
ることが示されている。図６は、Ｐ型Ｓｉ５１とＮ型Ｓ
ｉＣ５２との接合５０であって、対応するＥ電界が供給
されている接合を示す。ＳｉＭＯＳＦＥＴに比べて、ド
レイン領域がより低いオン抵抗を得るためには、高電圧
を維持するためのドリフト領域のドーピング（ＮD）は
高くすべきであり、高電圧を維持するためのドリフト領
域の厚さ（Ｗ）は小さくすべきである。言い代えれば、
ドレイン領域は、高いドーピング（ＮD）および最小膜
厚（Ｗ）を備えた阻止電圧を維持できなければならな
い。接合５０において、ガウスの法則により、以下の式
が成立する。 εSi＊ＥSi＝εSiC＊ＥSiC ＥSi〜（εSiC／εSi）＊ＥSiC ＥSi〜０．８２＊ＥSiC、 ３Ｃ−ＳｉＣの場合 ＥSiC〜１．２１＊ＥSi、 ３Ｃ−ＳｉＣの場合 一般に、ドリフト領域の均一ドーピングに対して、以下
の関係が成立する。 Ｅc＝ｑＮDＷc／ε 但し、Ｅcはブレイクダウンにおけるこの構造の臨界ア
バランシブレイクダウン電界である。 ＥSiC＝１．２１＊Ｅc，Si Ｅ電界の傾き＝ｄＥ／ｄＹ＝ｑＮD／ε ドリフト領域ドーピングＮDはＥdrift，maxに比例し、
ドリフト領域厚さＷはεに比例する。上述の式は、最短
距離でＥ電界が０になる（最小ドリフト領域厚さＷ）た
めには、ドリフト領域材料の誘電率（ε）が可能な限り
低くあるべきであることを示す。このように、より高い
ドリフト領域ドーピングに対しては、ドリフト領域は、
シリコンに比べてより高い臨界アバランシ電界を備えた
材料から形成されるべきである。より小さいドリフト領
域厚さに対して、ドリフト領域は、シリコンに比べてよ
り低い誘電率を備えた材料から形成されるべきである。
ＳｉＣはＳｉに比べて、より高い臨界アバランシ電界お
よびより低い誘電率を有する。このように、ＳｉＣはド
リフト領域材料として、ドリフト領域の抵抗を低くする
のに良く適し、ドリフト領域は、実質上ＳｉＣのような
材料から形成されるべきである。
明による新しいＳｉＣパワーＤＭＯＳＦＥＴ構造であっ
て、Ｎ型ＳｉＣドリフト領域１１が従来型のＮ+Ｓｉ基
板上に配置された構造を示す。ＳｉＣ領域１１はＳｉよ
り、より高濃度にドープされ、ＳｉＣ領域１１は、従来
技術のＳｉドリフト領域より小さい抵抗を有する一方、
高いブレイクダウン電圧をも有する。３μｍ厚のＮ-結
晶成長層１２は、ＳｉＣドリフト領域１１の上部に成長
される。従来の（Ｐ-チャネル領域１３、１４；ボディ
領域１５、１６；Ｎ+ソース１７、１８；多結晶ゲート
１９；ゲート酸化膜２０；層間酸化膜２１；上を覆った
ソースコンタクト２２のような）パワーＭＯＳＦＥＴ接
合が、Ｎ-結晶成長層１２上に配置される。ドレインコ
ンタクト２３が、基板１０のボトム上に配置される。図
６を参照すると、ＳｉＣ領域１１中の電荷量が、同一の
ブレークダウン電圧のシリコンの電荷量の３倍以上であ
ることが示されている。図６は、Ｐ型Ｓｉ５１とＮ型Ｓ
ｉＣ５２との接合５０であって、対応するＥ電界が供給
されている接合を示す。ＳｉＭＯＳＦＥＴに比べて、ド
レイン領域がより低いオン抵抗を得るためには、高電圧
を維持するためのドリフト領域のドーピング（ＮD）は
高くすべきであり、高電圧を維持するためのドリフト領
域の厚さ（Ｗ）は小さくすべきである。言い代えれば、
ドレイン領域は、高いドーピング（ＮD）および最小膜
厚（Ｗ）を備えた阻止電圧を維持できなければならな
い。接合５０において、ガウスの法則により、以下の式
が成立する。 εSi＊ＥSi＝εSiC＊ＥSiC ＥSi〜（εSiC／εSi）＊ＥSiC ＥSi〜０．８２＊ＥSiC、 ３Ｃ−ＳｉＣの場合 ＥSiC〜１．２１＊ＥSi、 ３Ｃ−ＳｉＣの場合 一般に、ドリフト領域の均一ドーピングに対して、以下
の関係が成立する。 Ｅc＝ｑＮDＷc／ε 但し、Ｅcはブレイクダウンにおけるこの構造の臨界ア
バランシブレイクダウン電界である。 ＥSiC＝１．２１＊Ｅc，Si Ｅ電界の傾き＝ｄＥ／ｄＹ＝ｑＮD／ε ドリフト領域ドーピングＮDはＥdrift，maxに比例し、
ドリフト領域厚さＷはεに比例する。上述の式は、最短
距離でＥ電界が０になる（最小ドリフト領域厚さＷ）た
めには、ドリフト領域材料の誘電率（ε）が可能な限り
低くあるべきであることを示す。このように、より高い
ドリフト領域ドーピングに対しては、ドリフト領域は、
シリコンに比べてより高い臨界アバランシ電界を備えた
材料から形成されるべきである。より小さいドリフト領
域厚さに対して、ドリフト領域は、シリコンに比べてよ
り低い誘電率を備えた材料から形成されるべきである。
ＳｉＣはＳｉに比べて、より高い臨界アバランシ電界お
よびより低い誘電率を有する。このように、ＳｉＣはド
リフト領域材料として、ドリフト領域の抵抗を低くする
のに良く適し、ドリフト領域は、実質上ＳｉＣのような
材料から形成されるべきである。
【０００６】図１を参照して、所望のトポリジがＮ-結
晶成長層１２中に接合を提供するために使用することが
でき、それにより本発明による他のＭＯＳゲートデバイ
スを得ることができる。図２は、本発明による構造を使
用したショットキバリヤダイオードを示す。図１の要素
に類似する要素は、同様の引用番号を有する。図１およ
び図２の構造の間の大きな相異は、（i）領域１２が接
合を有しない（むしろ従来のガードリングが用いられ
る）こと、（ii）カソード２２Ａは、モリブデンのよう
な高い仕事関数の材料であることが好ましいことであ
る。上述のように、ＳｉＣ材料中の電荷量は、同じブレ
イクダウン電圧のＳｉ中の電荷量に比べてずっと高く、
それゆえに、デバイスの導電性は、同じブレイクダウン
電圧を有する従来のデバイス以上に改良される。図３
は、本発明の構造を用いたトレンチパワーＭＯＳＦＥＴ
を示す。特に、Ｐ+ボディ３１から延びるＰシリコン層
３０は、ゲート酸化膜３２に向かって配置され、該ゲー
ト酸化膜３２はシリコン中にエッチングされたトレンチ
に沿っている。該トレンチは多結晶シリコンゲート３３
で充填されている。Ｎ+ソース拡散領域３４はＰ領域３
０、３１中に拡散され、ソースコンタクト２２は領域３
１、３４およびゲート酸化膜３２上に配置される。上で
議論したように、ＳｉＣ材料中の電荷量は、同じブレイ
クダウン電圧のＳｉの電荷量よりずっと高い。図４のデ
バイスは、本発明によるＭＯＳＦＥＴの代わりの具体例
であり、図１のデバイスに類似する。図４のデバイスで
は、Ｐ+ベース１５および１６が直接ＳｉＣドリフト領
域１１に接続し、比較的狭い結晶成長層１２を残す。図
５のデバイスは、Ｐ+領域３１、Ｐ領域３０およびＮ型
領域１１の間の接合がＳｉ／ＳｉＣヘテロ接合に形成さ
れる点を除いて、図３のデバイスに類似する。本発明に
ついては特別な具体例との関係で説明してきたが、多く
の他の変化、変形および他の用途は、当業者にとって明
らかになるであろう。それゆえに、本発明は、この特別
な説明により限定されるものではなく、添付の請求項に
よってのみ限定されるべきである。
晶成長層１２中に接合を提供するために使用することが
でき、それにより本発明による他のＭＯＳゲートデバイ
スを得ることができる。図２は、本発明による構造を使
用したショットキバリヤダイオードを示す。図１の要素
に類似する要素は、同様の引用番号を有する。図１およ
び図２の構造の間の大きな相異は、（i）領域１２が接
合を有しない（むしろ従来のガードリングが用いられ
る）こと、（ii）カソード２２Ａは、モリブデンのよう
な高い仕事関数の材料であることが好ましいことであ
る。上述のように、ＳｉＣ材料中の電荷量は、同じブレ
イクダウン電圧のＳｉ中の電荷量に比べてずっと高く、
それゆえに、デバイスの導電性は、同じブレイクダウン
電圧を有する従来のデバイス以上に改良される。図３
は、本発明の構造を用いたトレンチパワーＭＯＳＦＥＴ
を示す。特に、Ｐ+ボディ３１から延びるＰシリコン層
３０は、ゲート酸化膜３２に向かって配置され、該ゲー
ト酸化膜３２はシリコン中にエッチングされたトレンチ
に沿っている。該トレンチは多結晶シリコンゲート３３
で充填されている。Ｎ+ソース拡散領域３４はＰ領域３
０、３１中に拡散され、ソースコンタクト２２は領域３
１、３４およびゲート酸化膜３２上に配置される。上で
議論したように、ＳｉＣ材料中の電荷量は、同じブレイ
クダウン電圧のＳｉの電荷量よりずっと高い。図４のデ
バイスは、本発明によるＭＯＳＦＥＴの代わりの具体例
であり、図１のデバイスに類似する。図４のデバイスで
は、Ｐ+ベース１５および１６が直接ＳｉＣドリフト領
域１１に接続し、比較的狭い結晶成長層１２を残す。図
５のデバイスは、Ｐ+領域３１、Ｐ領域３０およびＮ型
領域１１の間の接合がＳｉ／ＳｉＣヘテロ接合に形成さ
れる点を除いて、図３のデバイスに類似する。本発明に
ついては特別な具体例との関係で説明してきたが、多く
の他の変化、変形および他の用途は、当業者にとって明
らかになるであろう。それゆえに、本発明は、この特別
な説明により限定されるものではなく、添付の請求項に
よってのみ限定されるべきである。
【０００７】
【発明の効果】Ｓｉ半導体装置のドリフト領域にＳｉＣ
を用いることより、ドーパント拡散の容易性、ＭＯＳチ
ャネルの高いキャリア移動度を維持しつつ、半導体装
置、特にパワーデバイスのオン抵抗の低減が可能とな
る。
を用いることより、ドーパント拡散の容易性、ＭＯＳチ
ャネルの高いキャリア移動度を維持しつつ、半導体装
置、特にパワーデバイスのオン抵抗の低減が可能とな
る。
【図１】 本発明の構造を用いたパワーＤＭＯＳＦＥＴ
デバイスの断面図である。
デバイスの断面図である。
【図２】 本発明の構造を用いたショットキバリアダイ
オードデバイスの断面図である。
オードデバイスの断面図である。
【図３】 本発明の構造を用いたトレンチパワーＭＯＳ
ＦＥＴデバイスの断面図である。
ＦＥＴデバイスの断面図である。
【図４】 本発明の構造を用いたパワーＤＭＯＳＦＥＴ
デバイスの代わりの具体例の断面図である。
デバイスの代わりの具体例の断面図である。
【図５】 本発明の構造を用いたトレンチパワーＭＯＳ
ＦＥＴデバイスの代わりの具体例の断面図である。
ＦＥＴデバイスの代わりの具体例の断面図である。
【図６】 本発明の図４のデバイスによる、Ｐ型シリコ
ンおよびＮ型炭化シリコンの接合の断面図および対応す
る上記接合を横切るＥ電界分布である。
ンおよびＮ型炭化シリコンの接合の断面図および対応す
る上記接合を横切るＥ電界分布である。
【図７】 図１のデバイス構造のより高い電圧を供給す
る接合の断面図および対応するＥ電界分布である。
る接合の断面図および対応するＥ電界分布である。
１０ Ｎ+基板、１１ Ｎ-ドリフト領域、１２ Ｎ-結
晶成長層、１５、１６Ｐ+ベース領域、１７、１８ Ｎ+
ソース、１９ 多結晶シリコンゲート、２０ゲート酸化
膜、２１ 層間酸化膜、２２ ソースコンタクト、２３
ドレインコンタクト。
晶成長層、１５、１６Ｐ+ベース領域、１７、１８ Ｎ+
ソース、１９ 多結晶シリコンゲート、２０ゲート酸化
膜、２１ 層間酸化膜、２２ ソースコンタクト、２３
ドレインコンタクト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/91 Ｄ
Claims (21)
- 【請求項１】 半導体基板と、 上記半導体基板上に配置されたドリフト領域を形成する
バンドギャップの広い材料と、 上記バンドギャップの広い材料上に配置された半導体材
料の結晶成長層とを含む半導体装置。 - 【請求項２】 上記ドリフト領域を形成するバンドギャ
ップの広い材料が、低誘電率、高キャリア移動度の材料
である請求項１に記載の半導体装置。 - 【請求項３】 上記半導体材料の結晶成長層が約３μｍ
の厚みである請求項１に記載の半導体装置。 - 【請求項４】 上記半導体基板材料がシリコンである請
求項１に記載の半導体装置。 - 【請求項５】 上記ドリフト領域を形成するバンドギャ
ップの広い材料が炭化シリコンである請求項１に記載の
半導体装置。 - 【請求項６】 上記半導体材料の結晶成長層がシリコン
である請求項１に記載の半導体装置。 - 【請求項７】 上記半導体基板材料がシリコンであり、 上記ドリフト領域を形成するバンドギャップの広い材料
が炭化シリコンであり、 上記半導体材料の結晶成長層がシリコンである請求項１
に記載の半導体装置。 - 【請求項８】 ドープされた半導体基板と、 上記ドープされた半導体基板上に配置されたドリフト領
域を形成するドープされたバンドギャップの広い材料
と、 上記バンドギャップの広い材料上に配置された半導体材
料のドープされた結晶成長層とを含むＭＯＳＦＥＴ半導
体装置。 - 【請求項９】 上記ドリフト領域を形成するドープされ
たバンドギャップの広い材料が、低誘電率、高キャリア
移動度の材料である請求項８に記載のＭＯＳＦＥＴ半導
体装置。 - 【請求項１０】 上記半導体材料の結晶成長層が約３μ
ｍの厚みである請求項８に記載のＭＯＳＦＥＴ半導体装
置。 - 【請求項１１】 上記半導体基板材料がシリコンである
請求項８に記載のＭＯＳＦＥＴ半導体装置。 - 【請求項１２】 上記ドリフト領域を形成するバンドギ
ャップの広い材料が炭化シリコンである請求項８に記載
のＭＯＳＦＥＴ半導体装置。 - 【請求項１３】 上記半導体材料の結晶成長層がシリコ
ンである請求項８に記載のＭＯＳＦＥＴ半導体装置。 - 【請求項１４】 上記半導体基板材料がシリコンであ
り、 上記ドリフト領域を形成するバンドギャップの広い材料
が炭化シリコンであり、 上記半導体材料の結晶成長層がシリコンである請求項８
に記載のＭＯＳＦＥＴ半導体装置。 - 【請求項１５】 ドープされた半導体基板と、 上記ドープされた半導体基板上に配置されたドリフト領
域を形成するドープされたバンドギャップの広い材料
と、 上記バンドギャップの広い材料上に配置された半導体材
料のドープされた結晶成長層とを含む半導体ダイオー
ド。 - 【請求項１６】 上記ドリフト領域を形成するドープさ
れたバンドギャップの広い材料が、低誘電率、高キャリ
ア移動度の材料である請求項１５に記載の半導体ダイオ
ード。 - 【請求項１７】 上記半導体材料の結晶成長層が約３μ
ｍの厚みである請求項１５に記載の半導体ダイオード。 - 【請求項１８】 上記半導体基板材料がシリコンである
請求項１５に記載の半導体ダイオード。 - 【請求項１９】 上記ドリフト領域を形成するバンドギ
ャップの広い材料が炭化シリコンである請求項１５に記
載の半導体ダイオード。 - 【請求項２０】 上記半導体材料の結晶成長層がシリコ
ンである請求項１５に記載の半導体ダイオード。 - 【請求項２１】 上記半導体基板材料がシリコンであ
り、 上記ドリフト領域を形成するバンドギャップの広い材料
が炭化シリコンである請求項１５に記載の半導体ダイオ
ード。
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