JP2003174187A - 薄膜半導体エピタキシャル基板及びその製造方法 - Google Patents
薄膜半導体エピタキシャル基板及びその製造方法Info
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Abstract
(57)【要約】
【課題】 順方向立ち上がり電圧の増大を抑えて逆方向
耐圧電圧特性を改善できる薄膜半導体エピタキシャル基
板及びその製造方法を提供すること。 【解決手段】 ｐｎ接合を構成するためのｎ+ ＧａＡｓ
層４とｐ+ ＧａＡｓ層８とを備えた薄膜半導体エピタキ
シャル基板１において、ｎ+ ＧａＡｓ層４の面４ａに、
ｎ+ ＧａＡｓ層４のバンドギャップ値よりも大きいバン
ドギャップ値を有するｉ−ＩｎＧａＰ層５を設けること
により、逆方向耐圧電圧特性を改善した。そしてｎ+ Ｇ
ａＡｓ層４の不純物濃度を適宜に設定することにより、
その導電性を調整し、耐圧特性の改善に伴う順方向立ち
上がり電圧上昇を抑えるようにした。
耐圧電圧特性を改善できる薄膜半導体エピタキシャル基
板及びその製造方法を提供すること。 【解決手段】 ｐｎ接合を構成するためのｎ+ ＧａＡｓ
層４とｐ+ ＧａＡｓ層８とを備えた薄膜半導体エピタキ
シャル基板１において、ｎ+ ＧａＡｓ層４の面４ａに、
ｎ+ ＧａＡｓ層４のバンドギャップ値よりも大きいバン
ドギャップ値を有するｉ−ＩｎＧａＰ層５を設けること
により、逆方向耐圧電圧特性を改善した。そしてｎ+ Ｇ
ａＡｓ層４の不純物濃度を適宜に設定することにより、
その導電性を調整し、耐圧特性の改善に伴う順方向立ち
上がり電圧上昇を抑えるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ｐｎ接合を有する
薄膜半導体エピタキシャル基板及びその製造方法に関す
る。
薄膜半導体エピタキシャル基板及びその製造方法に関す
る。
【０００２】
【従来の技術】高速・高周波半導体デバイスとしてガリ
ウムヒ素（ＧａＡｓ）等に代表される各種の化合物半導
体が開発されてきており、化合物半導体を用いて受発光
素子、マイクロ波又はミリ波帯用の各種トランジスタが
製造されている。このような電子デバイスにあっては基
板上にｐｎ接合を形成することが必要であるが、従来で
は、基板上に所要の半導体薄膜層を適宜の手段を用いて
順次エピタキシャル気相成長させることによりｐｎ接合
の形成を行っている。このようにして形成されるｐｎ接
合にはホモ接合及びヘテロ接合があるが、いずれにして
も、基板上に形成されたｐｎ接合の電子デバイスとして
の性能を評価する場合、逆バイアス電圧を印加したとき
の耐圧性能が問題とされる。特に負荷として誘導性素子
を用いる場合にはサージ電圧等により電源電圧よりも高
い逆起電圧が電子デバイスに印加されることとなり、電
子デバイスの信頼性を確保する観点からも、高耐圧性能
が要求されている。
ウムヒ素（ＧａＡｓ）等に代表される各種の化合物半導
体が開発されてきており、化合物半導体を用いて受発光
素子、マイクロ波又はミリ波帯用の各種トランジスタが
製造されている。このような電子デバイスにあっては基
板上にｐｎ接合を形成することが必要であるが、従来で
は、基板上に所要の半導体薄膜層を適宜の手段を用いて
順次エピタキシャル気相成長させることによりｐｎ接合
の形成を行っている。このようにして形成されるｐｎ接
合にはホモ接合及びヘテロ接合があるが、いずれにして
も、基板上に形成されたｐｎ接合の電子デバイスとして
の性能を評価する場合、逆バイアス電圧を印加したとき
の耐圧性能が問題とされる。特に負荷として誘導性素子
を用いる場合にはサージ電圧等により電源電圧よりも高
い逆起電圧が電子デバイスに印加されることとなり、電
子デバイスの信頼性を確保する観点からも、高耐圧性能
が要求されている。
【０００３】
【発明が解決しようとする課題】そこで、ｐｎ接合の耐
圧特性の改善のため従来から種々の提案がなされている
が、例えばトランジスタの場合であれば、ベース−コレ
クタ間のｐｎ接合の耐圧はコレクタのバンドギャップと
膜厚とで決定されるので、耐圧特性の改善にはその構造
を工夫する必要がある。これはダイオードの場合も同様
である。
圧特性の改善のため従来から種々の提案がなされている
が、例えばトランジスタの場合であれば、ベース−コレ
クタ間のｐｎ接合の耐圧はコレクタのバンドギャップと
膜厚とで決定されるので、耐圧特性の改善にはその構造
を工夫する必要がある。これはダイオードの場合も同様
である。
【０００４】しかし、耐圧の高性能化を図るためｐｎ接
合部の構造に工夫を加えると、耐圧性能は改善されても
順方向立ち上がり電圧（スレショールド電圧）Ｖｔｈが
同時に大きくなってしまい、結局、電子デバイスとして
全体的に満足できる特性の改善を図るのが難しいという
問題点を有している。
合部の構造に工夫を加えると、耐圧性能は改善されても
順方向立ち上がり電圧（スレショールド電圧）Ｖｔｈが
同時に大きくなってしまい、結局、電子デバイスとして
全体的に満足できる特性の改善を図るのが難しいという
問題点を有している。
【０００５】本発明の目的は、従来技術における上述の
問題点を解決し、順方向立ち上がり電圧の増大を抑えて
逆方向耐圧電圧特性を改善することができるようにした
薄膜半導体エピタキシャル基板及びその製造方法を提供
することにある。
問題点を解決し、順方向立ち上がり電圧の増大を抑えて
逆方向耐圧電圧特性を改善することができるようにした
薄膜半導体エピタキシャル基板及びその製造方法を提供
することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、ｐｎ接合を構成するための導電型が相互
に異なる一対の薄膜半導体層のうちの負極側の薄膜半導
体層のｐｎ接合界面側に、負極側の薄膜半導体層のバン
ドギャップ値よりも大きいバンドギャップ値を有する高
バンドギャップ薄膜半導体層を設け、これにより耐圧特
性を改善するようにしたものである。負極側の薄膜半導
体層の不純物濃度を適宜に設定することにより、その導
電性を調整し、耐圧特性の改善に伴う順方向立ち上がり
電圧の上昇を抑えることができる。
め、本発明は、ｐｎ接合を構成するための導電型が相互
に異なる一対の薄膜半導体層のうちの負極側の薄膜半導
体層のｐｎ接合界面側に、負極側の薄膜半導体層のバン
ドギャップ値よりも大きいバンドギャップ値を有する高
バンドギャップ薄膜半導体層を設け、これにより耐圧特
性を改善するようにしたものである。負極側の薄膜半導
体層の不純物濃度を適宜に設定することにより、その導
電性を調整し、耐圧特性の改善に伴う順方向立ち上がり
電圧の上昇を抑えることができる。
【０００７】ｐｎ接合の構造は、ｐ型薄膜半導体層とｎ
型薄膜半導体層とを直接接合した形態、ｐ型薄膜半導体
層とｎ型薄膜半導体層との間にノンドープ薄膜半導体層
を挟むようにして接合したＰＩＮダイオードの形態、又
はその他の適宜の形態であってもよい。各薄膜半導体層
は適宜の気相成長方法、例えば有機金属熱分解法を用い
て形成することができる。
型薄膜半導体層とを直接接合した形態、ｐ型薄膜半導体
層とｎ型薄膜半導体層との間にノンドープ薄膜半導体層
を挟むようにして接合したＰＩＮダイオードの形態、又
はその他の適宜の形態であってもよい。各薄膜半導体層
は適宜の気相成長方法、例えば有機金属熱分解法を用い
て形成することができる。
【０００８】請求項１の発明によれば、ｐｎ接合を構成
するための導電型が相互に異なる一対の薄膜半導体層を
備えた薄膜半導体エピタキシャル基板において、前記一
対の薄膜半導体層のうちの負極側の薄膜半導体層のｐｎ
接合界面側に前記負極側の薄膜半導体層のバンドギャッ
プよりも大きいバンドギャップ値を有する高バンドギャ
ップ薄膜半導体層を設けたことを特徴とする薄膜半導体
エピタキシャル基板が提案される。
するための導電型が相互に異なる一対の薄膜半導体層を
備えた薄膜半導体エピタキシャル基板において、前記一
対の薄膜半導体層のうちの負極側の薄膜半導体層のｐｎ
接合界面側に前記負極側の薄膜半導体層のバンドギャッ
プよりも大きいバンドギャップ値を有する高バンドギャ
ップ薄膜半導体層を設けたことを特徴とする薄膜半導体
エピタキシャル基板が提案される。
【０００９】請求項２の発明によれば、前記ｐｎ接合を
構成するための導電型が相互に異なる一対の薄膜半導体
層の間に、ノンドープ薄膜半導体層が設けられ、これに
よりＰＩＮ接合が構成されている薄膜半導体エピタキシ
ャル基板において、前記ノンドープ薄膜半導体層の一部
に、前記一対の薄膜半導体層のうちの負極側の薄膜半導
体層のバンドギャップよりも大きいバンドギャップ値を
有する高バンドギャップ薄膜半導体層を設けたことを特
徴とする薄膜半導体エピタキシャル基板が提案される。
構成するための導電型が相互に異なる一対の薄膜半導体
層の間に、ノンドープ薄膜半導体層が設けられ、これに
よりＰＩＮ接合が構成されている薄膜半導体エピタキシ
ャル基板において、前記ノンドープ薄膜半導体層の一部
に、前記一対の薄膜半導体層のうちの負極側の薄膜半導
体層のバンドギャップよりも大きいバンドギャップ値を
有する高バンドギャップ薄膜半導体層を設けたことを特
徴とする薄膜半導体エピタキシャル基板が提案される。
【００１０】請求項３の発明によれば、請求項１又は２
の発明において、前記一対の薄膜半導体層がＧａＡｓ化
合物半導体であり、前記高バンドギャップ薄膜半導体層
がＩｎＧａＰ化合物半導体である薄膜半導体エピタキシ
ャル基板が提案される。
の発明において、前記一対の薄膜半導体層がＧａＡｓ化
合物半導体であり、前記高バンドギャップ薄膜半導体層
がＩｎＧａＰ化合物半導体である薄膜半導体エピタキシ
ャル基板が提案される。
【００１１】請求項４の発明によれば、請求項３の発明
において、前記高バンドギャップ薄膜半導体層と前記一
対の薄膜半導体層のうちの正極側の薄膜半導体層との間
に、前記高バンドギャップ薄膜半導体層よりも高濃度に
ドーピングされた薄膜半導体層を設けた薄膜半導体エピ
タキシャル基板が提案される。
において、前記高バンドギャップ薄膜半導体層と前記一
対の薄膜半導体層のうちの正極側の薄膜半導体層との間
に、前記高バンドギャップ薄膜半導体層よりも高濃度に
ドーピングされた薄膜半導体層を設けた薄膜半導体エピ
タキシャル基板が提案される。
【００１２】請求項５の発明によれば、請求項１、２又
は３の発明において、前記高バンドギャップ薄膜半導体
層がｉ−ＩｎＧａＰ層である薄膜半導体エピタキシャル
基板が提案される。
は３の発明において、前記高バンドギャップ薄膜半導体
層がｉ−ＩｎＧａＰ層である薄膜半導体エピタキシャル
基板が提案される。
【００１３】請求項６の発明によれば、ｎ型薄膜半導体
層とｐ型薄膜半導体層とによるｐｎ接合構造を有する薄
膜半導体エピタキシャル基板の製造方法において、化合
物半導体基板を用意するステップと、該化合物半導体基
板上に前記ｎ型薄膜半導体層をエピタキシャル成長させ
て成膜するステップと、前記ｎ型薄膜半導体層よりも大
きいバンドギャップ値を有する高バンドギャップ薄膜半
導体層を前記ｎ型薄膜半導体層の上にエピタキシャル成
長させて成膜するステップと、該高バンドギャップ薄膜
半導体層の上に前記ｐ型薄膜半導体エピタキシャル成長
させて成膜するステップとを備えて成ることを特徴とす
る薄膜半導体エピタキシャル基板の製造方法が提案され
る。
層とｐ型薄膜半導体層とによるｐｎ接合構造を有する薄
膜半導体エピタキシャル基板の製造方法において、化合
物半導体基板を用意するステップと、該化合物半導体基
板上に前記ｎ型薄膜半導体層をエピタキシャル成長させ
て成膜するステップと、前記ｎ型薄膜半導体層よりも大
きいバンドギャップ値を有する高バンドギャップ薄膜半
導体層を前記ｎ型薄膜半導体層の上にエピタキシャル成
長させて成膜するステップと、該高バンドギャップ薄膜
半導体層の上に前記ｐ型薄膜半導体エピタキシャル成長
させて成膜するステップとを備えて成ることを特徴とす
る薄膜半導体エピタキシャル基板の製造方法が提案され
る。
【００１４】請求項７の発明によれば、ｎ型薄膜半導体
層とｐ型薄膜半導体層とによるｐｎ接合構造を有する薄
膜半導体エピタキシャル基板の製造方法において、化合
物半導体基板を用意するステップと、該化合物半導体基
板上に前記ｎ型薄膜半導体層をエピタキシャル成長させ
て成膜するステップと、前記ｎ型薄膜半導体層よりも大
きいバンドギャップ値を有する高バンドギャップ薄膜半
導体層を前記ｎ型薄膜半導体層の上にエピタキシャル成
長させて成膜するステップと、前記高バンドギャップ薄
膜半導体層の上にノンドープ半導体層をエピタキシャル
成長させて成膜するステップと、該ノンドープ半導体層
の上に前記ｐ型薄膜半導体エピタキシャル成長させて成
膜するステップとを備えて成ることを特徴とする薄膜半
導体エピタキシャル基板の製造方法が提案される。
層とｐ型薄膜半導体層とによるｐｎ接合構造を有する薄
膜半導体エピタキシャル基板の製造方法において、化合
物半導体基板を用意するステップと、該化合物半導体基
板上に前記ｎ型薄膜半導体層をエピタキシャル成長させ
て成膜するステップと、前記ｎ型薄膜半導体層よりも大
きいバンドギャップ値を有する高バンドギャップ薄膜半
導体層を前記ｎ型薄膜半導体層の上にエピタキシャル成
長させて成膜するステップと、前記高バンドギャップ薄
膜半導体層の上にノンドープ半導体層をエピタキシャル
成長させて成膜するステップと、該ノンドープ半導体層
の上に前記ｐ型薄膜半導体エピタキシャル成長させて成
膜するステップとを備えて成ることを特徴とする薄膜半
導体エピタキシャル基板の製造方法が提案される。
【００１５】請求項８の発明によれば、請求項６又は７
の発明において、各薄膜半導体層が有機金属熱分解法に
より成膜される薄膜半導体エピタキシャル基板の製造方
法が提案される。
の発明において、各薄膜半導体層が有機金属熱分解法に
より成膜される薄膜半導体エピタキシャル基板の製造方
法が提案される。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の一例につき詳細に説明する。
施の形態の一例につき詳細に説明する。
【００１７】図１は、本発明による、光デバイス用薄膜
半導体エピタキシャル基板の実施の形態の一例を示す断
面図である。薄膜半導体エピタキシャル基板１は、半絶
縁性のＧａＡｓ化合物半導体結晶から成るＧａＡｓ基板
２の上に有機金属熱分解法（ＭＯＣＶＤ法）により複数
の半導体薄膜結晶層を次々と積層させて形成されたもの
で、ＰＩＮダイオードの形態のｐｎ接合構造を有してお
り、光デバイスの製造に用いられる光デバイス用薄膜結
晶ウェーハとなっている。
半導体エピタキシャル基板の実施の形態の一例を示す断
面図である。薄膜半導体エピタキシャル基板１は、半絶
縁性のＧａＡｓ化合物半導体結晶から成るＧａＡｓ基板
２の上に有機金属熱分解法（ＭＯＣＶＤ法）により複数
の半導体薄膜結晶層を次々と積層させて形成されたもの
で、ＰＩＮダイオードの形態のｐｎ接合構造を有してお
り、光デバイスの製造に用いられる光デバイス用薄膜結
晶ウェーハとなっている。
【００１８】図１に示す薄膜半導体エピタキシャル基板
１について説明すると、ＧａＡｓ基板２上にはｉ−Ｇａ
Ａｓ層を成長させて成るバッファ層３及びｎ+ ＧａＡｓ
層４が形成されている。ｎ+ ＧａＡｓ層４の上には、ｉ
−ＩｎＧａＰ層５、ｎ+ ＧａＡｓ層６、ｉ−ＧａＡｓ層
７、ｐ+ ＧａＡｓ層８及びキャップ層９が、ＭＯＣＶＤ
法によりエピタキシャル成長によって、いずれも薄膜半
導体層として順次成層されている。
１について説明すると、ＧａＡｓ基板２上にはｉ−Ｇａ
Ａｓ層を成長させて成るバッファ層３及びｎ+ ＧａＡｓ
層４が形成されている。ｎ+ ＧａＡｓ層４の上には、ｉ
−ＩｎＧａＰ層５、ｎ+ ＧａＡｓ層６、ｉ−ＧａＡｓ層
７、ｐ+ ＧａＡｓ層８及びキャップ層９が、ＭＯＣＶＤ
法によりエピタキシャル成長によって、いずれも薄膜半
導体層として順次成層されている。
【００１９】ｎ+ ＧａＡｓ層４とｐ+ ＧａＡｓ層８と
は、ｉ−ＩｎＧａＰ層５、ｎ+ ＧａＡｓ層６およびｉ−
ＧａＡｓ層７を挟んでｐｎ接合を構成しており、光デバ
イスとして働くＰＩＮダイオードが構成されている。
は、ｉ−ＩｎＧａＰ層５、ｎ+ ＧａＡｓ層６およびｉ−
ＧａＡｓ層７を挟んでｐｎ接合を構成しており、光デバ
イスとして働くＰＩＮダイオードが構成されている。
【００２０】薄膜半導体エピタキシャル基板１において
は、導電型の異なる一対の薄膜半導体層であるｎ+ Ｇａ
Ａｓ層４とｐ+ ＧａＡｓ層８とによりｐｎ接合が構成さ
れている。このｐｎ接合の負極側の薄膜半導体層となる
ｎ+ ＧａＡｓ層４のｐｎ接合界面側にはｎ+ ＧａＡｓ層
４よりも大きなバンドギャップ値を有するｉ−ＩｎＧａ
Ｐ層５が高バンドギャップ薄膜半導体層として設けられ
ている。ｉ−ＩｎＧａＰ層５はｎ+ ＧａＡｓ層４の面４
ａに面接触するようにして形成されている。
は、導電型の異なる一対の薄膜半導体層であるｎ+ Ｇａ
Ａｓ層４とｐ+ ＧａＡｓ層８とによりｐｎ接合が構成さ
れている。このｐｎ接合の負極側の薄膜半導体層となる
ｎ+ ＧａＡｓ層４のｐｎ接合界面側にはｎ+ ＧａＡｓ層
４よりも大きなバンドギャップ値を有するｉ−ＩｎＧａ
Ｐ層５が高バンドギャップ薄膜半導体層として設けられ
ている。ｉ−ＩｎＧａＰ層５はｎ+ ＧａＡｓ層４の面４
ａに面接触するようにして形成されている。
【００２１】このように、ｐｎ接合構造において負極側
の半導体層となるｎ+ ＧａＡｓ層４の面４ａ側にｉ−Ｉ
ｎＧａＰ層５を設けることにより、ｐｎ接合構造に逆方
向電圧が印加されるような向きに薄膜半導体エピタキシ
ャル基板１に電圧を印加した場合、ｉ−ＩｎＧａＰ層５
の高バンドギャップ特性によりこの逆方向電圧の一部が
ｉ−ＩｎＧａＰ層５において受け持たれる。この結果、
ｎ+ ＧａＡｓ層４、ｉ−ＩｎＧａＰ層５、ｎ+ ＧａＡｓ
層６、ｉ−ＧａＡｓ層７およびｐ+ ＧａＡｓ層８で構成
されるＰＩＮ接合部の逆方向電圧に対する耐圧特性を改
善することができる。
の半導体層となるｎ+ ＧａＡｓ層４の面４ａ側にｉ−Ｉ
ｎＧａＰ層５を設けることにより、ｐｎ接合構造に逆方
向電圧が印加されるような向きに薄膜半導体エピタキシ
ャル基板１に電圧を印加した場合、ｉ−ＩｎＧａＰ層５
の高バンドギャップ特性によりこの逆方向電圧の一部が
ｉ−ＩｎＧａＰ層５において受け持たれる。この結果、
ｎ+ ＧａＡｓ層４、ｉ−ＩｎＧａＰ層５、ｎ+ ＧａＡｓ
層６、ｉ−ＧａＡｓ層７およびｐ+ ＧａＡｓ層８で構成
されるＰＩＮ接合部の逆方向電圧に対する耐圧特性を改
善することができる。
【００２２】このように、高バンドギャップ値を有する
薄膜半導体層を設けることにより耐圧特性を改善しよう
とする場合、ｐｎ接合部における順方向電圧の立ち上が
り電圧、すなわちスレショールド電圧Ｖｔｈも同時に大
きくなってしまう傾向を有する。この不具合をなくすた
め、図１に示した構成では、ｎ+ ＧａＡｓ層６のドーパ
ント量を調節することによりキャリア濃度を調節し、所
要の導電性を確保し、これにより、ｉ−ＩｎＧａＰ層５
を設けてもスレショールド電圧Ｖｔｈが大きくなるのを
抑える構成となっている。
薄膜半導体層を設けることにより耐圧特性を改善しよう
とする場合、ｐｎ接合部における順方向電圧の立ち上が
り電圧、すなわちスレショールド電圧Ｖｔｈも同時に大
きくなってしまう傾向を有する。この不具合をなくすた
め、図１に示した構成では、ｎ+ ＧａＡｓ層６のドーパ
ント量を調節することによりキャリア濃度を調節し、所
要の導電性を確保し、これにより、ｉ−ＩｎＧａＰ層５
を設けてもスレショールド電圧Ｖｔｈが大きくなるのを
抑える構成となっている。
【００２３】このように、薄膜半導体エピタキシャル基
板１においては、ｎ+ ＧａＡｓ層４の面４ａに接するよ
うにバンドギャップ値の大きい材料であるｉ−ＩｎＧａ
Ｐから成るｉ−ＩｎＧａＰ層５およびキャリア濃度を調
節したｎ+ ＧａＡｓ層６を設けることにより、ｉ−Ｉｎ
ＧａＰ層５の付加によるスレショールド電圧Ｖｔｈを小
さく抑えるようにしたので、従来のように、その膜厚を
より厚くして耐圧を向上させるのと異なり、薄膜半導体
エピタキシャル基板１に順方向電圧を印加したときのｐ
ｎ接合部の立ち上がり特性、すなわちスレショールド電
圧Ｖｔｈを大きくすることなしにその耐圧を改善できる
という格別の効果が得られる。
板１においては、ｎ+ ＧａＡｓ層４の面４ａに接するよ
うにバンドギャップ値の大きい材料であるｉ−ＩｎＧａ
Ｐから成るｉ−ＩｎＧａＰ層５およびキャリア濃度を調
節したｎ+ ＧａＡｓ層６を設けることにより、ｉ−Ｉｎ
ＧａＰ層５の付加によるスレショールド電圧Ｖｔｈを小
さく抑えるようにしたので、従来のように、その膜厚を
より厚くして耐圧を向上させるのと異なり、薄膜半導体
エピタキシャル基板１に順方向電圧を印加したときのｐ
ｎ接合部の立ち上がり特性、すなわちスレショールド電
圧Ｖｔｈを大きくすることなしにその耐圧を改善できる
という格別の効果が得られる。
【００２４】また、ｉ−ＩｎＧａＰ層５の材料は、Ｇａ
Ａｓよりも大きなバンドギャップ値を有するものであれ
ば効果が期待できる。実施の形態に示した以外の材料と
しては、例えば、ＡｌＧａＡｓ、ＡｌＩｎＰ、ＩｎＧａ
ＡｓＰ等のＧａＡｓより高バンドギャップ値を持つ材料
を用いることができる。
Ａｓよりも大きなバンドギャップ値を有するものであれ
ば効果が期待できる。実施の形態に示した以外の材料と
しては、例えば、ＡｌＧａＡｓ、ＡｌＩｎＰ、ＩｎＧａ
ＡｓＰ等のＧａＡｓより高バンドギャップ値を持つ材料
を用いることができる。
【００２５】バンドギャップの不連続の緩和のため、Ｉ
ｎＧａＰあるいは上記高バンドギャップ半導体薄膜の組
成を傾斜させて形成してもよい。
ｎＧａＰあるいは上記高バンドギャップ半導体薄膜の組
成を傾斜させて形成してもよい。
【００２６】また、ｎ+ ＧａＡｓ層６はδドープ層の形
態をもって代替することができる。
態をもって代替することができる。
【００２７】上記実施の形態では、ＧａＡｓ基板２上に
ｐｎ接合構造としてＰＩＮダイオード層を形成した場合
について説明したが、本発明はこの実施の形態の一例に
限定されるものではなく、ＧａＡｓ基板２上にｐｎ接合
を他の形態で形成した場合にも同様にして適用し、同様
の効果を得ることができる。例えば、図１の構成におい
て、ノンドープ層であるｉ−ＧａＡｓ層７およびｎ+ Ｇ
ａＡｓ層６を省略し、ｎ+ ＧａＡｓ層４とｐ+ ＧａＡｓ
層８とを直接接合させた形態のｐｎ接合構造において、
ｎ+ ＧａＡｓ層４の面４ａにｉ−ＩｎＧａＰ層５を同様
にして設けた構成であってもよく、また図１の構成にお
いて、ｉ−ＧａＡｓ層７がｎ型にドープされたｎ- Ｇａ
Ａｓ層であってもよく、これらの構成の場合にも同様の
効果が得られる。
ｐｎ接合構造としてＰＩＮダイオード層を形成した場合
について説明したが、本発明はこの実施の形態の一例に
限定されるものではなく、ＧａＡｓ基板２上にｐｎ接合
を他の形態で形成した場合にも同様にして適用し、同様
の効果を得ることができる。例えば、図１の構成におい
て、ノンドープ層であるｉ−ＧａＡｓ層７およびｎ+ Ｇ
ａＡｓ層６を省略し、ｎ+ ＧａＡｓ層４とｐ+ ＧａＡｓ
層８とを直接接合させた形態のｐｎ接合構造において、
ｎ+ ＧａＡｓ層４の面４ａにｉ−ＩｎＧａＰ層５を同様
にして設けた構成であってもよく、また図１の構成にお
いて、ｉ−ＧａＡｓ層７がｎ型にドープされたｎ- Ｇａ
Ａｓ層であってもよく、これらの構成の場合にも同様の
効果が得られる。
【００２８】
【実施例】次に、本発明の一実施例について説明する。
【００２９】（実施例１）図１に示した構成において、
各薄膜半導体層をＭＯＣＶＤ法により次のように形成し
た。 （１）バッファ層３は、ノンドープ層としてｉ−ＧａＡ
ｓ層を１００（ｎｍ）の厚さに形成した。 （２）ｎ+ ＧａＡｓ層４は、ドーパントとしてシリコン
（Ｓｉ）を用い、そのドーピング量を３×１０18（ｃｍ
-3）として、５００（ｎｍ）の厚さに形成した。 （３）ｉ−ＩｎＧａＰ層５は、ノンドープ層として１０
０（ｎｍ）の厚さに形成し、Ｉｎの組成を０．４８とし
た。 （４）ｎ+ ＧａＡｓ層６は、ドーパントとしてシリコン
（Ｓｉ）を用い、５（ｎｍ）の厚さに形成した。 （５）ｉ−ＧａＡｓ層７は、ノンドープ層として７３０
（ｎｍ）の厚さに形成した。 （６）ｐ+ ＧａＡｓ層８は、ドーパントとして炭素
（Ｃ）を用い、そのドーピング量を４×１０19（ｃ
ｍ-3）として、８０（ｎｍ）の厚さに形成した。
各薄膜半導体層をＭＯＣＶＤ法により次のように形成し
た。 （１）バッファ層３は、ノンドープ層としてｉ−ＧａＡ
ｓ層を１００（ｎｍ）の厚さに形成した。 （２）ｎ+ ＧａＡｓ層４は、ドーパントとしてシリコン
（Ｓｉ）を用い、そのドーピング量を３×１０18（ｃｍ
-3）として、５００（ｎｍ）の厚さに形成した。 （３）ｉ−ＩｎＧａＰ層５は、ノンドープ層として１０
０（ｎｍ）の厚さに形成し、Ｉｎの組成を０．４８とし
た。 （４）ｎ+ ＧａＡｓ層６は、ドーパントとしてシリコン
（Ｓｉ）を用い、５（ｎｍ）の厚さに形成した。 （５）ｉ−ＧａＡｓ層７は、ノンドープ層として７３０
（ｎｍ）の厚さに形成した。 （６）ｐ+ ＧａＡｓ層８は、ドーパントとして炭素
（Ｃ）を用い、そのドーピング量を４×１０19（ｃ
ｍ-3）として、８０（ｎｍ）の厚さに形成した。
【００３０】以上のようにして製造した薄膜半導体エピ
タキシャル基板１を用い、ＰＩＮダイオード層の接合面
積が３．２×１０-4（ｃｍ-2）のテストパターンで、Ｐ
ＩＮダイオード層に逆バイアス電圧を印加し、リーク電
流が１×１０-4（Ａ）となる逆バイアス電圧の値を耐圧
値として測定した。また、同テストパターンにおいて、
ＰＩＮダイオード層を順方向にバイアスし、このとき流
れた順方向電流の値が１×１０-6（Ａ）のときの順方向
バイアス電圧値をスレショールド電圧Ｖｔｈとして測定
した。
タキシャル基板１を用い、ＰＩＮダイオード層の接合面
積が３．２×１０-4（ｃｍ-2）のテストパターンで、Ｐ
ＩＮダイオード層に逆バイアス電圧を印加し、リーク電
流が１×１０-4（Ａ）となる逆バイアス電圧の値を耐圧
値として測定した。また、同テストパターンにおいて、
ＰＩＮダイオード層を順方向にバイアスし、このとき流
れた順方向電流の値が１×１０-6（Ａ）のときの順方向
バイアス電圧値をスレショールド電圧Ｖｔｈとして測定
した。
【００３１】（比較例）同様の測定を、図１に示す構成
からｉ−ＩｎＧａＰ層５およびｎ+ ＧａＡｓ層６を除
き、ｉ−ＧａＡｓ層７の厚さを８００（ｎｍ）にした構
成において、各層を下記のように形成した場合の比較例
に対しても行った。 （１）バッファ層３は、ノンドープ層としてｉ−ＧａＡ
ｓ層を１００（ｎｍ）の厚さに形成した。 （２）ｎ+ ＧａＡｓ層４は、ドーパントとしてシリコン
（Ｓｉ）を用い、そのドーピング量を３×１０18（ｃｍ
-3）として、５００（ｎｍ）の厚さに形成した。 （３）ｉ−ＧａＡｓ層７は、ノンドープ層として８００
（ｎｍ）の厚さに形成した。 （４）ｐ+ ＧａＡｓ層８は、ドーパントとして炭素
（Ｃ）を用い、そのドーピング量を４×１０19（ｃ
ｍ-3）として、８０（ｎｍ）の厚さに形成した。
からｉ−ＩｎＧａＰ層５およびｎ+ ＧａＡｓ層６を除
き、ｉ−ＧａＡｓ層７の厚さを８００（ｎｍ）にした構
成において、各層を下記のように形成した場合の比較例
に対しても行った。 （１）バッファ層３は、ノンドープ層としてｉ−ＧａＡ
ｓ層を１００（ｎｍ）の厚さに形成した。 （２）ｎ+ ＧａＡｓ層４は、ドーパントとしてシリコン
（Ｓｉ）を用い、そのドーピング量を３×１０18（ｃｍ
-3）として、５００（ｎｍ）の厚さに形成した。 （３）ｉ−ＧａＡｓ層７は、ノンドープ層として８００
（ｎｍ）の厚さに形成した。 （４）ｐ+ ＧａＡｓ層８は、ドーパントとして炭素
（Ｃ）を用い、そのドーピング量を４×１０19（ｃ
ｍ-3）として、８０（ｎｍ）の厚さに形成した。
【００３２】これらの測定結果は下記の通りであった。
実施例１の場合の平均値。
耐圧値は２７（Ｖ）でスレショールド電圧Ｖｔｈは０．
７０（Ｖ）。 比較例の場合の平均値。 耐圧値は２３（Ｖ）でスレショールド電圧Ｖｔｈは０．
７７（Ｖ）。
７０（Ｖ）。 比較例の場合の平均値。 耐圧値は２３（Ｖ）でスレショールド電圧Ｖｔｈは０．
７７（Ｖ）。
【００３３】（実施例２）実施例１において、ｎ+ Ｇａ
Ａｓ層６のキャリア濃度を２×１０18（ｃｍ-3）とした
場合に上記と同様の測定を行ったところ、耐圧値が２９
（Ｖ）でスレショールド電圧Ｖｔｈが０．８７（Ｖ）で
あった。
Ａｓ層６のキャリア濃度を２×１０18（ｃｍ-3）とした
場合に上記と同様の測定を行ったところ、耐圧値が２９
（Ｖ）でスレショールド電圧Ｖｔｈが０．８７（Ｖ）で
あった。
【００３４】（実施例３）実施例１において、ｎ+ Ｇａ
Ａｓ層６のキャリア濃度を３×１０18（ｃｍ-3）とした
場合に上記と同様の測定を行ったところ、耐圧値が２９
（Ｖ）でスレショールド電圧Ｖｔｈが０．７７（Ｖ）で
あった。
Ａｓ層６のキャリア濃度を３×１０18（ｃｍ-3）とした
場合に上記と同様の測定を行ったところ、耐圧値が２９
（Ｖ）でスレショールド電圧Ｖｔｈが０．７７（Ｖ）で
あった。
【００３５】以上の結果から、実施例１〜３のいずれも
逆方向電圧に対する耐圧は６Ｖ程度が改善されているこ
とが判る。また、スレショールド電圧Ｖｔｈについて
は、ｎ + ＧａＡｓ層６のキャリア濃度が大きくなる程ス
レショールド電圧Ｖｔｈを小さく抑えることができるこ
とが判る。特に、実施例３の場合には、スレショールド
電圧Ｖｔｈを大きくさせることなく耐圧値を大きく改善
できたことが確認された。以上の結果より、ｎ+ ＧａＡ
ｓ層６のキャリア濃度は、２×１０18〜３×１０ 18の範
囲であることが好ましい。
逆方向電圧に対する耐圧は６Ｖ程度が改善されているこ
とが判る。また、スレショールド電圧Ｖｔｈについて
は、ｎ + ＧａＡｓ層６のキャリア濃度が大きくなる程ス
レショールド電圧Ｖｔｈを小さく抑えることができるこ
とが判る。特に、実施例３の場合には、スレショールド
電圧Ｖｔｈを大きくさせることなく耐圧値を大きく改善
できたことが確認された。以上の結果より、ｎ+ ＧａＡ
ｓ層６のキャリア濃度は、２×１０18〜３×１０ 18の範
囲であることが好ましい。
【００３６】
【発明の効果】本発明によれば、上述の如く、ｐｎ接合
を構成するための導電型が相互に異なる一対の薄膜半導
体層を備えた薄膜半導体エピタキシャル基板において、
ｐｎ接合を構成する一対の薄膜半導体層のうちの負極側
の薄膜半導体層に対して高バンドギャップ層を設け、こ
れによりｐｎ接合構造の接合部に印加される逆方向電圧
に対する耐圧特性の改善を図るようにしたので、負極側
の薄膜半導体層の不純物濃度を適宜に調節してｐｎ接合
に順方向に電圧が印加された場合の順方向立ち上がり特
性を小さく抑えることができる。この結果、順方向立ち
上がり特性を損なうことなしに、すなわちスレショール
ド電圧を大きくせずに逆方向電圧印加時の耐圧特性を大
きく改善することができる。
を構成するための導電型が相互に異なる一対の薄膜半導
体層を備えた薄膜半導体エピタキシャル基板において、
ｐｎ接合を構成する一対の薄膜半導体層のうちの負極側
の薄膜半導体層に対して高バンドギャップ層を設け、こ
れによりｐｎ接合構造の接合部に印加される逆方向電圧
に対する耐圧特性の改善を図るようにしたので、負極側
の薄膜半導体層の不純物濃度を適宜に調節してｐｎ接合
に順方向に電圧が印加された場合の順方向立ち上がり特
性を小さく抑えることができる。この結果、順方向立ち
上がり特性を損なうことなしに、すなわちスレショール
ド電圧を大きくせずに逆方向電圧印加時の耐圧特性を大
きく改善することができる。
【図１】本発明による薄膜半導体エピタキシャル基板の
実施の形態の一例を示す断面図。
実施の形態の一例を示す断面図。
１ 薄膜半導体エピタキシャル基板
２ ＧａＡｓ基板
３ バッファ層
４ ｎ+ ＧａＡｓ層
５ ｉ−ＩｎＧａＰ層
６ ｎ+ ＧａＡｓ層
７ ｉ−ＧａＡｓ層
８ ｐ+ ＧａＡｓ層
９ キャップ層
Claims (8)
- 【請求項１】 ｐｎ接合を構成するための導電型が相互
に異なる一対の薄膜半導体層を備えた薄膜半導体エピタ
キシャル基板において、 前記一対の薄膜半導体層のうちの負極側の薄膜半導体層
のｐｎ接合界面側に前記負極側の薄膜半導体層のバンド
ギャップよりも大きいバンドギャップ値を有する高バン
ドギャップ薄膜半導体層を設けたことを特徴とする薄膜
半導体エピタキシャル基板。 - 【請求項２】 前記ｐｎ接合を構成するための導電型が
相互に異なる一対の薄膜半導体層の間に、ノンドープ薄
膜半導体層が設けられ、これによりＰＩＮ接合が構成さ
れている薄膜半導体エピタキシャル基板において、 前記ノンドープ薄膜半導体層の一部に、前記一対の薄膜
半導体層のうちの負極側の薄膜半導体層のバンドギャッ
プよりも大きいバンドギャップ値を有する高バンドギャ
ップ薄膜半導体層を設けたことを特徴とする薄膜半導体
エピタキシャル基板。 - 【請求項３】 前記一対の薄膜半導体層がＧａＡｓ化合
物半導体であり、前記高バンドギャップ薄膜半導体層が
ＩｎＧａＰ化合物半導体である請求項１又は２記載の薄
膜半導体エピタキシャル基板。 - 【請求項４】 前記高バンドギャップ薄膜半導体層と前
記一対の薄膜半導体層のうちの正極側の薄膜半導体層と
の間に、前記高バンドギャップ薄膜半導体層よりも高濃
度にドーピングされた薄膜半導体層を設けた請求項３記
載の薄膜半導体エピタキシャル基板。 - 【請求項５】 前記高バンドギャップ薄膜半導体層がｉ
−ＩｎＧａＰ層である請求項１、２又は３記載の薄膜半
導体エピタキシャル基板。 - 【請求項６】 ｎ型薄膜半導体層とｐ型薄膜半導体層と
によるｐｎ接合構造を有する薄膜半導体エピタキシャル
基板の製造方法において、 化合物半導体基板を用意するステップと、 該化合物半導体基板上に前記ｎ型薄膜半導体層をエピタ
キシャル成長させて成膜するステップと、 前記ｎ型薄膜半導体層よりも大きいバンドギャップ値を
有する高バンドギャップ薄膜半導体層を前記ｎ型薄膜半
導体層の上にエピタキシャル成長させて成膜するステッ
プと、 該高バンドギャップ薄膜半導体層の上に前記ｐ型薄膜半
導体エピタキシャル成長させて成膜するステップとを備
えて成ることを特徴とする薄膜半導体エピタキシャル基
板の製造方法。 - 【請求項７】 ｎ型薄膜半導体層とｐ型薄膜半導体層と
によるｐｎ接合構造を有する薄膜半導体エピタキシャル
基板の製造方法において、 化合物半導体基板を用意するステップと、 該化合物半導体基板上に前記ｎ型薄膜半導体層をエピタ
キシャル成長させて成膜するステップと、 前記ｎ型薄膜半導体層よりも大きいバンドギャップ値を
有する高バンドギャップ薄膜半導体層を前記ｎ型薄膜半
導体層の上にエピタキシャル成長させて成膜するステッ
プと、 前記高バンドギャップ薄膜半導体層の上にノンドープ半
導体層をエピタキシャル成長させて成膜するステップ
と、 該ノンドープ半導体層の上に前記ｐ型薄膜半導体エピタ
キシャル成長させて成膜するステップとを備えて成るこ
とを特徴とする薄膜半導体エピタキシャル基板の製造方
法。 - 【請求項８】 各薄膜半導体層が有機金属熱分解法によ
り成膜される請求項６又は７記載の薄膜半導体エピタキ
シャル基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373579A JP2003174187A (ja) | 2001-12-07 | 2001-12-07 | 薄膜半導体エピタキシャル基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373579A JP2003174187A (ja) | 2001-12-07 | 2001-12-07 | 薄膜半導体エピタキシャル基板及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003174187A true JP2003174187A (ja) | 2003-06-20 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113161458A (zh) * | 2021-01-26 | 2021-07-23 | 华灿光电(苏州）有限公司 | 红外发光二极管外延片及其制备方法 |
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-
2001
- 2001-12-07 JP JP2001373579A patent/JP2003174187A/ja active Pending
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| CN113161458B (zh) * | 2021-01-26 | 2022-05-13 | 华灿光电(苏州）有限公司 | 红外发光二极管外延片及其制备方法 |
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