JP2003133320A - 薄膜半導体エピタキシャル基板及びその製造方法 - Google Patents
薄膜半導体エピタキシャル基板及びその製造方法Info
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- JP2003133320A JP2003133320A JP2001327442A JP2001327442A JP2003133320A JP 2003133320 A JP2003133320 A JP 2003133320A JP 2001327442 A JP2001327442 A JP 2001327442A JP 2001327442 A JP2001327442 A JP 2001327442A JP 2003133320 A JP2003133320 A JP 2003133320A
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Abstract
(57)【要約】
【課題】 順方向立ち上がり電圧の増大を抑えて逆方向
耐圧電圧特性を改善できる薄膜半導体エピタキシャル基
板及びその製造方法を提供すること。 【解決手段】 ＧａＡｓ基板２上にｎ+ ＧａＡｓ層５１
とｉ−ＧａＡｓ層５２とｐ+ ＧａＡｓ層５３とから成る
ＰＩＮダイオード層５が形成された薄膜半導体エピタキ
シャル基板１において、ｎ+ ＧａＡｓ層５１内において
膜厚方向に沿ってキャリアに濃度勾配をつけ、これによ
り生じた電界によってＰＩＮダイオード層５の逆方向電
圧に対する耐圧特性の改善を図るようにした。キャリア
濃度に勾配をつける構成であるため、順方向立ち上がり
電圧を大きくせずに逆方向電圧印加時の耐圧特性を大き
く改善することができる。
耐圧電圧特性を改善できる薄膜半導体エピタキシャル基
板及びその製造方法を提供すること。 【解決手段】 ＧａＡｓ基板２上にｎ+ ＧａＡｓ層５１
とｉ−ＧａＡｓ層５２とｐ+ ＧａＡｓ層５３とから成る
ＰＩＮダイオード層５が形成された薄膜半導体エピタキ
シャル基板１において、ｎ+ ＧａＡｓ層５１内において
膜厚方向に沿ってキャリアに濃度勾配をつけ、これによ
り生じた電界によってＰＩＮダイオード層５の逆方向電
圧に対する耐圧特性の改善を図るようにした。キャリア
濃度に勾配をつける構成であるため、順方向立ち上がり
電圧を大きくせずに逆方向電圧印加時の耐圧特性を大き
く改善することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ｐｎ接合を有する
薄膜半導体エピタキシャル基板及びその製造方法に関す
る。
薄膜半導体エピタキシャル基板及びその製造方法に関す
る。
【０００２】
【従来の技術】高速・高周波半導体デバイスとしてガリ
ウムヒ素（ＧａＡｓ）等に代表される各種の化合物半導
体が開発されてきており、化合物半導体を用いて受発光
素子、マイクロ波又はミリ波帯用の各種トランジスタが
製造されている。このような電子デバイスにあっては基
板上にｐｎ接合を形成することが必要であるが、従来で
は、基板上に所要の半導体薄膜層を適宜の手段を用いて
順次エピタキシャル気相成長させることによりｐｎ接合
の形成を行っている。このようにして形成されるｐｎ接
合にはホモ接合及びヘテロ接合があるが、いずれにして
も、基板上に形成されたｐｎ接合の電子デバイスとして
の性能を評価する場合、逆バイアス電圧を印加した場合
の耐圧性能が問題とされる。特に負荷として誘導性素子
を用いる場合にはサージ電圧等により電源電圧よりも高
い逆起電圧が電子デバイスに印加されることとなり、電
子デバイスの信頼性を確保する観点からも、高耐圧性能
が要求されている。
ウムヒ素（ＧａＡｓ）等に代表される各種の化合物半導
体が開発されてきており、化合物半導体を用いて受発光
素子、マイクロ波又はミリ波帯用の各種トランジスタが
製造されている。このような電子デバイスにあっては基
板上にｐｎ接合を形成することが必要であるが、従来で
は、基板上に所要の半導体薄膜層を適宜の手段を用いて
順次エピタキシャル気相成長させることによりｐｎ接合
の形成を行っている。このようにして形成されるｐｎ接
合にはホモ接合及びヘテロ接合があるが、いずれにして
も、基板上に形成されたｐｎ接合の電子デバイスとして
の性能を評価する場合、逆バイアス電圧を印加した場合
の耐圧性能が問題とされる。特に負荷として誘導性素子
を用いる場合にはサージ電圧等により電源電圧よりも高
い逆起電圧が電子デバイスに印加されることとなり、電
子デバイスの信頼性を確保する観点からも、高耐圧性能
が要求されている。
【０００３】
【発明が解決しようとする課題】そこで、ｐｎ接合の耐
圧特性の改善のため、従来から種々の提案がなされてい
るが、例えばトランジスタの場合であれば、ベース−コ
レクタ間のｐｎ接合の耐圧はコレクタのバンドギャップ
と膜厚とで決定されるので、耐圧特性の改善にはその構
造を工夫する必要がある。これはダイオードの場合も同
様である。
圧特性の改善のため、従来から種々の提案がなされてい
るが、例えばトランジスタの場合であれば、ベース−コ
レクタ間のｐｎ接合の耐圧はコレクタのバンドギャップ
と膜厚とで決定されるので、耐圧特性の改善にはその構
造を工夫する必要がある。これはダイオードの場合も同
様である。
【０００４】しかし、耐圧の高性能化を図るため、ｐｎ
接合部の構造に工夫を加えると、耐圧性能は改善されて
も、順方向立ち上がり電圧（スレショールド電圧）Ｖｔ
ｈが同時に大きくなってしまい、結局、電子デバイスと
して全体的に満足できる特性の改善を図るのが難しいと
いう問題点を有している。
接合部の構造に工夫を加えると、耐圧性能は改善されて
も、順方向立ち上がり電圧（スレショールド電圧）Ｖｔ
ｈが同時に大きくなってしまい、結局、電子デバイスと
して全体的に満足できる特性の改善を図るのが難しいと
いう問題点を有している。
【０００５】本発明の目的は、従来技術における上述の
問題点を解決し、順方向立ち上がり電圧の増大を抑えて
逆方向耐圧電圧特性を改善することができるようにした
薄膜半導体エピタキシャル基板及びその製造方法を提供
することにある。
問題点を解決し、順方向立ち上がり電圧の増大を抑えて
逆方向耐圧電圧特性を改善することができるようにした
薄膜半導体エピタキシャル基板及びその製造方法を提供
することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、ｐｎ接合を構成するための導電型が相互
に異なる一対の薄膜半導体層を備えた薄膜半導体エピタ
キシャル基板において、ｐｎ接合を構成する一対の薄膜
半導体層のうちのカソード側の薄膜半導体層内におい
て、膜厚方向に沿ってキャリアが濃度勾配を生じるよう
にし、これにより耐圧特性を改善するようにしたもので
ある。ｐｎ接合の構造は、ｐ型薄膜半導体層とｎ型薄膜
半導体層とを接合した形態、ｐ型薄膜半導体層とｎ型薄
膜半導体層との間にノンドープ薄膜半導体層を挟むよう
にして接合したＰＩＮダイオードの形態、又はその他の
適宜の形態であってもよい。また、各薄膜半導体層は適
宜の気相成長方法、例えば有機金属熱分解法を用いて形
成することができる。
め、本発明は、ｐｎ接合を構成するための導電型が相互
に異なる一対の薄膜半導体層を備えた薄膜半導体エピタ
キシャル基板において、ｐｎ接合を構成する一対の薄膜
半導体層のうちのカソード側の薄膜半導体層内におい
て、膜厚方向に沿ってキャリアが濃度勾配を生じるよう
にし、これにより耐圧特性を改善するようにしたもので
ある。ｐｎ接合の構造は、ｐ型薄膜半導体層とｎ型薄膜
半導体層とを接合した形態、ｐ型薄膜半導体層とｎ型薄
膜半導体層との間にノンドープ薄膜半導体層を挟むよう
にして接合したＰＩＮダイオードの形態、又はその他の
適宜の形態であってもよい。また、各薄膜半導体層は適
宜の気相成長方法、例えば有機金属熱分解法を用いて形
成することができる。
【０００７】請求項１の発明によれば、ｐｎ接合を構成
するための導電型が相互に異なる一対の薄膜半導体層を
備えた薄膜半導体エピタキシャル基板において、前記一
対の薄膜半導体層のうちカソード側の薄膜半導体層内に
おいて、膜厚方向に沿ってキャリアに濃度勾配が与えら
れていることを特徴とする薄膜半導体エピタキシャル基
板が提案される。
するための導電型が相互に異なる一対の薄膜半導体層を
備えた薄膜半導体エピタキシャル基板において、前記一
対の薄膜半導体層のうちカソード側の薄膜半導体層内に
おいて、膜厚方向に沿ってキャリアに濃度勾配が与えら
れていることを特徴とする薄膜半導体エピタキシャル基
板が提案される。
【０００８】請求項２の発明によれば、請求項１の発明
において、前記濃度勾配がカソード側からアノード側に
向けてキャリア濃度が減少するように形成されている薄
膜半導体エピタキシャル基板が提案される。
において、前記濃度勾配がカソード側からアノード側に
向けてキャリア濃度が減少するように形成されている薄
膜半導体エピタキシャル基板が提案される。
【０００９】請求項３の発明によれば、半導体基板上に
ｎ型薄膜半導体層とノンドープ薄膜半導体層とｐ型薄膜
半導体層とから成るｐｎ接合構造を有する薄膜半導体エ
ピタキシャル基板において、前記ｎ型薄膜半導体層内に
おいて膜厚方向に沿ってキャリアに濃度勾配が与えられ
ていることを特徴とする薄膜半導体エピタキシャル基板
が提案される。
ｎ型薄膜半導体層とノンドープ薄膜半導体層とｐ型薄膜
半導体層とから成るｐｎ接合構造を有する薄膜半導体エ
ピタキシャル基板において、前記ｎ型薄膜半導体層内に
おいて膜厚方向に沿ってキャリアに濃度勾配が与えられ
ていることを特徴とする薄膜半導体エピタキシャル基板
が提案される。
【００１０】請求項４の発明によれば、請求項３の発明
において、前記濃度勾配が前記半導体基板側から前記ノ
ンドープ薄膜半導体層側に向けてキャリア濃度が減少す
るように形成されている薄膜半導体エピタキシャル基板
が提案される。
において、前記濃度勾配が前記半導体基板側から前記ノ
ンドープ薄膜半導体層側に向けてキャリア濃度が減少す
るように形成されている薄膜半導体エピタキシャル基板
が提案される。
【００１１】請求項５の発明によれば、ｐｎ接合を有す
る薄膜半導体エピタキシャル基板の製造方法において、
化合物半導体基板を用意するステップと、該化合物半導
体基板上にｎ型薄膜半導体層を膜厚方向にキャリアの濃
度勾配を生じるようにエピタキシャル成長させて成膜す
るステップと、前記ｎ型薄膜半導体層上にｐ型薄膜半導
体層をエピタキシャル成長により成膜するステップとを
備えたことを特徴とする薄膜半導体エピタキシャル基板
の製造方法が提案される。
る薄膜半導体エピタキシャル基板の製造方法において、
化合物半導体基板を用意するステップと、該化合物半導
体基板上にｎ型薄膜半導体層を膜厚方向にキャリアの濃
度勾配を生じるようにエピタキシャル成長させて成膜す
るステップと、前記ｎ型薄膜半導体層上にｐ型薄膜半導
体層をエピタキシャル成長により成膜するステップとを
備えたことを特徴とする薄膜半導体エピタキシャル基板
の製造方法が提案される。
【００１２】請求項６の発明によれば、請求項５の発明
において、前記ｎ型薄膜半導体層と前記ｐ型薄膜半導体
層との間にノンドープ薄膜半導体層をエピタキシャル成
長により成膜するステップをさらに備えた薄膜半導体エ
ピタキシャル基板の製造方法が提案される。
において、前記ｎ型薄膜半導体層と前記ｐ型薄膜半導体
層との間にノンドープ薄膜半導体層をエピタキシャル成
長により成膜するステップをさらに備えた薄膜半導体エ
ピタキシャル基板の製造方法が提案される。
【００１３】請求項７の発明によれば、請求項５又は６
の発明において、前記濃度勾配が、前記基板から離れる
につれてキャリア濃度が小さくなるようにドーピング量
の制御が行われる薄膜半導体エピタキシャル基板の製造
方法が提案される。
の発明において、前記濃度勾配が、前記基板から離れる
につれてキャリア濃度が小さくなるようにドーピング量
の制御が行われる薄膜半導体エピタキシャル基板の製造
方法が提案される。
【００１４】請求項８の発明によれば、請求項５又は６
の発明において、各薄膜半導体層が有機金属熱分解法に
より成膜される薄膜半導体エピタキシャル基板の製造方
法が提案される。
の発明において、各薄膜半導体層が有機金属熱分解法に
より成膜される薄膜半導体エピタキシャル基板の製造方
法が提案される。
【００１５】ｐｎ接合を構成するカソード側の薄膜半導
体層内には、その膜厚方向に沿ってキャリア濃度の勾配
が形成され、これにより生じた電界によってｐｎ接合構
造の界面に印加される逆方向電圧に対する耐圧特性の改
善が図られる。また、キャリア濃度に勾配をつける構成
であるため、ｐｎ接合に順方向に電圧が印加された場合
の順方向立ち上がり特性は、キャリア濃度勾配を適宜に
調整することにより大きくせずに済む。この結果、順方
向立ち上がり特性を損なうことなしに、すなわちスレシ
ョールド電圧を大きくせずに逆方向電圧印加時の耐圧特
性を大きく改善できる。
体層内には、その膜厚方向に沿ってキャリア濃度の勾配
が形成され、これにより生じた電界によってｐｎ接合構
造の界面に印加される逆方向電圧に対する耐圧特性の改
善が図られる。また、キャリア濃度に勾配をつける構成
であるため、ｐｎ接合に順方向に電圧が印加された場合
の順方向立ち上がり特性は、キャリア濃度勾配を適宜に
調整することにより大きくせずに済む。この結果、順方
向立ち上がり特性を損なうことなしに、すなわちスレシ
ョールド電圧を大きくせずに逆方向電圧印加時の耐圧特
性を大きく改善できる。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の一例につき詳細に説明する。
施の形態の一例につき詳細に説明する。
【００１７】図１は、本発明による、光デバイス用薄膜
半導体エピタキシャル基板の実施の形態の一例を示す断
面図である。薄膜半導体エピタキシャル基板１は、半絶
縁性のＧａＡｓ化合物半導体結晶から成るＧａＡｓ基板
２の上に有機金属熱分解法（ＭＯＶＰＥ法）により複数
の半導体薄膜結晶層を次々と積層させて形成されたもの
で、ＰＩＮダイオードの形態のｐｎ接合構造を有してお
り、光素子の製造に用いられる光デバイス用薄膜結晶ウ
ェーハとなっている。
半導体エピタキシャル基板の実施の形態の一例を示す断
面図である。薄膜半導体エピタキシャル基板１は、半絶
縁性のＧａＡｓ化合物半導体結晶から成るＧａＡｓ基板
２の上に有機金属熱分解法（ＭＯＶＰＥ法）により複数
の半導体薄膜結晶層を次々と積層させて形成されたもの
で、ＰＩＮダイオードの形態のｐｎ接合構造を有してお
り、光素子の製造に用いられる光デバイス用薄膜結晶ウ
ェーハとなっている。
【００１８】図１に示した薄膜半導体エピタキシャル基
板１について説明すると、ＧａＡｓ基板２上にｎ+ Ｇａ
Ａｓ層を成長させて成るバッファ層３及びｎ+ ＩｎＧａ
Ｐ層４が形成されており、ｎ+ ＩｎＧａＰ層４の上に
は、光デバイス層として働く、ｐｎ接合構造を有するＰ
ＩＮダイオード層５が形成されている。そして、ＰＩＮ
ダイオード層５の上には、キャップ層６が形成されてい
る。
板１について説明すると、ＧａＡｓ基板２上にｎ+ Ｇａ
Ａｓ層を成長させて成るバッファ層３及びｎ+ ＩｎＧａ
Ｐ層４が形成されており、ｎ+ ＩｎＧａＰ層４の上に
は、光デバイス層として働く、ｐｎ接合構造を有するＰ
ＩＮダイオード層５が形成されている。そして、ＰＩＮ
ダイオード層５の上には、キャップ層６が形成されてい
る。
【００１９】ＰＩＮダイオード層５は、ＰＩＮダイオー
ド層５のカソード側の薄膜半導体層となるｎ+ ＧａＡｓ
層５１の上にノンドープ層としてｉ−ＧａＡｓ層５２が
成膜され、ｉ−ＧａＡｓ層５２の上にＰＩＮダイオード
層５のアノード側の薄膜半導体層となるｐ+ ＧａＡｓ層
５３が成膜されて成り、これによりｐｎ接合部が構成さ
れている。そして、ｎ+ ＧａＡｓ層５１内には、キャリ
アの濃度がｎ+ ＩｎＧａＰ層４からｉ−ＧａＡｓ層５２
に向けて減少するキャリア濃度勾配がつけられている。
ド層５のカソード側の薄膜半導体層となるｎ+ ＧａＡｓ
層５１の上にノンドープ層としてｉ−ＧａＡｓ層５２が
成膜され、ｉ−ＧａＡｓ層５２の上にＰＩＮダイオード
層５のアノード側の薄膜半導体層となるｐ+ ＧａＡｓ層
５３が成膜されて成り、これによりｐｎ接合部が構成さ
れている。そして、ｎ+ ＧａＡｓ層５１内には、キャリ
アの濃度がｎ+ ＩｎＧａＰ層４からｉ−ＧａＡｓ層５２
に向けて減少するキャリア濃度勾配がつけられている。
【００２０】図２は、ｎ+ ＧａＡｓ層５１内に形成され
たキャリア濃度勾配の様子の一例を示すグラフであり、
ここでは、ｎ+ ＧａＡｓ層５１とｎ+ ＩｎＧａＰ層４と
の界面のキャリア濃度がｎ+ ＩｎＧａＰ層４のキャリア
濃度と略等しく、ｎ+ ＧａＡｓ層５１とｉ−ＧａＡｓ層
５２との界面のキャリア濃度がｉ−ＧａＡｓ層５２のキ
ャリア濃度と略等しくなっており、ｎ+ ＧａＡｓ層５１
内においてはカソード側からアノード側に向け、その膜
厚方向に沿ってキャリア濃度がなだらかに減少する形態
となっている。
たキャリア濃度勾配の様子の一例を示すグラフであり、
ここでは、ｎ+ ＧａＡｓ層５１とｎ+ ＩｎＧａＰ層４と
の界面のキャリア濃度がｎ+ ＩｎＧａＰ層４のキャリア
濃度と略等しく、ｎ+ ＧａＡｓ層５１とｉ−ＧａＡｓ層
５２との界面のキャリア濃度がｉ−ＧａＡｓ層５２のキ
ャリア濃度と略等しくなっており、ｎ+ ＧａＡｓ層５１
内においてはカソード側からアノード側に向け、その膜
厚方向に沿ってキャリア濃度がなだらかに減少する形態
となっている。
【００２１】ｐｎ接合を構成するカソード側の薄膜半導
体層であるｎ+ ＧａＡｓ層５１内に、上述の如く、その
膜厚方向に沿ってカソード側からアノード側に向けてキ
ャリア濃度が図２に示すように減少するキャリア濃度勾
配がつけられているため、これにより生じる電界により
ＰＩＮダイオード層５に逆方向電圧が印加されたときの
ＰＩＮダイオード層５の耐圧特性が改善される。図１及
び図２に示したＰＩＮダイオード層５の構成によると、
上述の如く、キャリア濃度勾配により生じた電界により
ＰＩＮダイオード層５の耐圧向上を図るものであるか
ら、従来のように、その膜厚をより厚くして耐圧を向上
させるのと異なり、ＰＩＮダイオード層５に順方向電圧
を印加したときの立ち上がり特性、すなわちスレショー
ルド電圧Ｖｔｈを大きくすることなしに耐圧特性を改善
できるという格別の効果が得られる。
体層であるｎ+ ＧａＡｓ層５１内に、上述の如く、その
膜厚方向に沿ってカソード側からアノード側に向けてキ
ャリア濃度が図２に示すように減少するキャリア濃度勾
配がつけられているため、これにより生じる電界により
ＰＩＮダイオード層５に逆方向電圧が印加されたときの
ＰＩＮダイオード層５の耐圧特性が改善される。図１及
び図２に示したＰＩＮダイオード層５の構成によると、
上述の如く、キャリア濃度勾配により生じた電界により
ＰＩＮダイオード層５の耐圧向上を図るものであるか
ら、従来のように、その膜厚をより厚くして耐圧を向上
させるのと異なり、ＰＩＮダイオード層５に順方向電圧
を印加したときの立ち上がり特性、すなわちスレショー
ルド電圧Ｖｔｈを大きくすることなしに耐圧特性を改善
できるという格別の効果が得られる。
【００２２】なお、上記実施の形態では、ＧａＡｓ基板
２上にｐｎ接合構造としてＰＩＮダイオード層５を形成
した場合について説明したが、本発明はこの実施の形態
の一例に限定されるものではなく、ＧａＡｓ基板２上に
ｐｎ接合を他の形態で形成した場合にも同様にして適用
することができる。例えば、図１の構成において、ノン
ドープ層であるｉ−ＧａＡｓ層５２を省略し、ｎ+ Ｇａ
Ａｓ層５１とｐ+ ＧａＡｓ層５３とを直接接合させた形
態のｐｎ接合構造において、ｎ+ ＧａＡｓ層５１のキャ
リア濃度勾配を図２に示すようにした構成であってもよ
く、この場合にも同様の効果が得られる。
２上にｐｎ接合構造としてＰＩＮダイオード層５を形成
した場合について説明したが、本発明はこの実施の形態
の一例に限定されるものではなく、ＧａＡｓ基板２上に
ｐｎ接合を他の形態で形成した場合にも同様にして適用
することができる。例えば、図１の構成において、ノン
ドープ層であるｉ−ＧａＡｓ層５２を省略し、ｎ+ Ｇａ
Ａｓ層５１とｐ+ ＧａＡｓ層５３とを直接接合させた形
態のｐｎ接合構造において、ｎ+ ＧａＡｓ層５１のキャ
リア濃度勾配を図２に示すようにした構成であってもよ
く、この場合にも同様の効果が得られる。
【００２３】
【実施例】次に、本発明の一実施例について説明する。
（実施例１）図１に示した構成において、各薄膜半導体
層をＭＯＣＶＤ法により次のように形成した。 （１）バッファ層３は、ドーパントとしてシリコン（Ｓ
ｉ）を用い、そのドーピング量を３×１０18（ｃｍ-3）
として、５００（ｎｍ）の厚さに形成した。 （２）ｎ+ ＩｎＧａＰ層４は、ドーパントとしてシリコ
ン（Ｓｉ）を用い、そのドーピング量を３×１０18（ｃ
ｍ-3）として、１０（ｎｍ）の厚さに形成した。 （３）ｎ+ ＧａＡｓ層５１は、ドーパントとしてシリコ
ン（Ｓｉ）を用い、そのドーピング量を最初は３×１０
18（ｃｍ-3）とし、以後ドーピング量を徐々に小さく
し、その成膜終了時にはノンドープ状態とし、次に形成
するｎ- ＧａＡｓ層５２のキャリア濃度と略同一となる
ようにして、３０（ｎｍ）の厚さに形成した。 （４）ｉ−ＧａＡｓ層５２は、ノンドープ層として８０
０（ｎｍ）の厚さに形成した。 （５）ｐ+ ＧａＡｓ層５３は、ドーパントとして炭素
（Ｃ）を用い、そのドーピング量を４×１０19（ｃ
ｍ-3）として、８０（ｎｍ）の厚さに形成した。 以上のようにして製造した薄膜半導体エピタキシャル基
板１を用い、ＰＩＮダイオード層５の接合面積が３．２
×１０-4（ｃｍ-2）のテストパターンで、ＰＩＮダイオ
ード層５に逆バイアス電圧を印加し、リーク電流が１×
１０-4（Ａ）となる逆バイアス電圧の値を耐圧値として
測定した。また、同テストパターンにおいて、ＰＩＮダ
イオード層５を順方向にバイアスし、このとき流れた順
方向電流の値が１×１０-6（Ａ）のときの順方向バイア
ス電圧値をスレショールド電圧Ｖｔｈとして測定した。
層をＭＯＣＶＤ法により次のように形成した。 （１）バッファ層３は、ドーパントとしてシリコン（Ｓ
ｉ）を用い、そのドーピング量を３×１０18（ｃｍ-3）
として、５００（ｎｍ）の厚さに形成した。 （２）ｎ+ ＩｎＧａＰ層４は、ドーパントとしてシリコ
ン（Ｓｉ）を用い、そのドーピング量を３×１０18（ｃ
ｍ-3）として、１０（ｎｍ）の厚さに形成した。 （３）ｎ+ ＧａＡｓ層５１は、ドーパントとしてシリコ
ン（Ｓｉ）を用い、そのドーピング量を最初は３×１０
18（ｃｍ-3）とし、以後ドーピング量を徐々に小さく
し、その成膜終了時にはノンドープ状態とし、次に形成
するｎ- ＧａＡｓ層５２のキャリア濃度と略同一となる
ようにして、３０（ｎｍ）の厚さに形成した。 （４）ｉ−ＧａＡｓ層５２は、ノンドープ層として８０
０（ｎｍ）の厚さに形成した。 （５）ｐ+ ＧａＡｓ層５３は、ドーパントとして炭素
（Ｃ）を用い、そのドーピング量を４×１０19（ｃ
ｍ-3）として、８０（ｎｍ）の厚さに形成した。 以上のようにして製造した薄膜半導体エピタキシャル基
板１を用い、ＰＩＮダイオード層５の接合面積が３．２
×１０-4（ｃｍ-2）のテストパターンで、ＰＩＮダイオ
ード層５に逆バイアス電圧を印加し、リーク電流が１×
１０-4（Ａ）となる逆バイアス電圧の値を耐圧値として
測定した。また、同テストパターンにおいて、ＰＩＮダ
イオード層５を順方向にバイアスし、このとき流れた順
方向電流の値が１×１０-6（Ａ）のときの順方向バイア
ス電圧値をスレショールド電圧Ｖｔｈとして測定した。
【００２４】同様の測定を、図１に示す構成であって、
ｎ+ ＧａＡｓ層５１にイオン濃度勾配をつけず、ｎ+ Ｇ
ａＡｓ層５１全体に亘ってシリコンドーピング量を３×
１０ 18（ｃｍ-3）とした比較例に対しても行った。その
結果は下記の通りであった。本発明による実施例１の場
合の平均値。耐圧値は２７（Ｖ）でスレショールド電圧
Ｖｔｈは０．７０（Ｖ）であった。比較例の場合の平均
値。耐圧値は２３（Ｖ）でスレショールド電圧Ｖｔｈは
０．７７（Ｖ）であった。以上から、スレショールド電
圧Ｖｔｈを大きくさせることなく耐圧値を大きく改善で
きたことが確認された。
ｎ+ ＧａＡｓ層５１にイオン濃度勾配をつけず、ｎ+ Ｇ
ａＡｓ層５１全体に亘ってシリコンドーピング量を３×
１０ 18（ｃｍ-3）とした比較例に対しても行った。その
結果は下記の通りであった。本発明による実施例１の場
合の平均値。耐圧値は２７（Ｖ）でスレショールド電圧
Ｖｔｈは０．７０（Ｖ）であった。比較例の場合の平均
値。耐圧値は２３（Ｖ）でスレショールド電圧Ｖｔｈは
０．７７（Ｖ）であった。以上から、スレショールド電
圧Ｖｔｈを大きくさせることなく耐圧値を大きく改善で
きたことが確認された。
【００２５】
【発明の効果】本発明によれば、上述の如く、ｐｎ接合
を構成するための導電型が相互に異なる一対の薄膜半導
体層を備えた薄膜半導体エピタキシャル基板において、
ｐｎ接合を構成する一対の薄膜半導体層のうちのカソー
ド側の薄膜半導体層内において、膜厚方向に沿ってキャ
リアが濃度勾配を生じるようにし、これにより生じた電
界によってｐｎ接合構造の界面に印加される逆方向電圧
に対する耐圧特性の改善が図られる。また、キャリア濃
度に勾配をつける構成であるため、ｐｎ接合に順方向に
電圧が印加された場合の順方向立ち上がり特性は、キャ
リア濃度勾配を適宜に調整することにより大きくせずに
済み、この結果、順方向立ち上がり特性を損なうことな
しに、すなわちスレショールド電圧を大きくせずに逆方
向電圧印加時の耐圧特性を大きく改善することができ
る。
を構成するための導電型が相互に異なる一対の薄膜半導
体層を備えた薄膜半導体エピタキシャル基板において、
ｐｎ接合を構成する一対の薄膜半導体層のうちのカソー
ド側の薄膜半導体層内において、膜厚方向に沿ってキャ
リアが濃度勾配を生じるようにし、これにより生じた電
界によってｐｎ接合構造の界面に印加される逆方向電圧
に対する耐圧特性の改善が図られる。また、キャリア濃
度に勾配をつける構成であるため、ｐｎ接合に順方向に
電圧が印加された場合の順方向立ち上がり特性は、キャ
リア濃度勾配を適宜に調整することにより大きくせずに
済み、この結果、順方向立ち上がり特性を損なうことな
しに、すなわちスレショールド電圧を大きくせずに逆方
向電圧印加時の耐圧特性を大きく改善することができ
る。
【図１】本発明による薄膜半導体エピタキシャル基板の
実施の形態の一例を示す断面図。
実施の形態の一例を示す断面図。
【図２】図１のｎ+ ＧａＡｓ層内のキャリア濃度勾配の
様子の一例を示すグラフ。
様子の一例を示すグラフ。
１ 薄膜半導体エピタキシャル基板
２ ＧａＡｓ基板
３ バッファ層
４ ｎ+ ＩｎＧａＰ層
５ ＰＩＮダイオード層
６ キャップ層
５１ ｎ+ ＧａＡｓ層
５２ ｉ−ＧａＡｓ層
５３ ｐ+ ＧａＡｓ層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F045 AA04 AB10 AB17 AC07 AC19
AF04 AF05 BB16 CA13 DA52
DA58
5F049 MA04 NA20 PA05 PA08 SS04
Claims (8)
- 【請求項１】 ｐｎ接合を構成するための導電型が相互
に異なる一対の薄膜半導体層を備えた薄膜半導体エピタ
キシャル基板において、 前記一対の薄膜半導体層のうちカソード側の薄膜半導体
層内において、膜厚方向に沿ってキャリア濃度勾配が与
えられていることを特徴とする薄膜半導体エピタキシャ
ル基板。 - 【請求項２】 前記濃度勾配がカソード側からアノード
側に向けてキャリア濃度が減少するように形成されてい
る請求項１記載の薄膜半導体エピタキシャル基板。 - 【請求項３】 半導体基板上にｎ型薄膜半導体層とノン
ドープ薄膜半導体層とｐ型薄膜半導体層とから成るｐｎ
接合構造を有する薄膜半導体エピタキシャル基板におい
て、 前記ｎ型薄膜半導体層内において膜厚方向に沿ってキャ
リアに濃度勾配が与えられていることを特徴とする薄膜
半導体エピタキシャル基板。 - 【請求項４】 前記濃度勾配が前記半導体基板側から前
記ノンドープ薄膜半導体層側に向けてキャリア濃度が減
少するように形成されている請求項３記載の薄膜半導体
エピタキシャル基板。 - 【請求項５】 ｐｎ接合を有する薄膜半導体エピタキシ
ャル基板の製造方法において、 化合物半導体基板を用意するステップと、 該化合物半導体基板上にｎ型薄膜半導体層を膜厚方向に
キャリアの濃度勾配を生じるようにエピタキシャル成長
させて成膜するステップと、 前記ｎ型薄膜半導体層上にｐ型薄膜半導体層をエピタキ
シャル成長により成膜するステップとを備えたことを特
徴とする薄膜半導体エピタキシャル基板の製造方法。 - 【請求項６】 前記ｎ型薄膜半導体層と前記ｐ型薄膜半
導体層との間にノンドープ薄膜半導体層をエピタキシャ
ル成長により成膜するステップをさらに備えた請求項５
記載の薄膜半導体エピタキシャル基板の製造方法。 - 【請求項７】 前記濃度勾配が、前記基板から離れるに
つれてキャリア濃度が小さくなるようにドーピング量の
制御が行われる請求項５又は６記載の薄膜半導体エピタ
キシャル基板の製造方法。 - 【請求項８】 各薄膜半導体層が有機金属熱分解法によ
り成膜される請求項５又は６記載の薄膜半導体エピタキ
シャル基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327442A JP2003133320A (ja) | 2001-10-25 | 2001-10-25 | 薄膜半導体エピタキシャル基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327442A JP2003133320A (ja) | 2001-10-25 | 2001-10-25 | 薄膜半導体エピタキシャル基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133320A true JP2003133320A (ja) | 2003-05-09 |
Family
ID=19143668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001327442A Pending JP2003133320A (ja) | 2001-10-25 | 2001-10-25 | 薄膜半導体エピタキシャル基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003133320A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003174187A (ja) * | 2001-12-07 | 2003-06-20 | Sumitomo Chem Co Ltd | 薄膜半導体エピタキシャル基板及びその製造方法 |
| JP2005064166A (ja) * | 2003-08-11 | 2005-03-10 | Sony Corp | ダイオード素子及び同ダイオード素子を有する半導体装置並びに同半導体装置の製造方法 |
| CN113005520A (zh) * | 2019-12-20 | 2021-06-22 | 阿聚尔斯佩西太阳能有限责任公司 | 气相外延方法 |
| CN113005514A (zh) * | 2019-12-20 | 2021-06-22 | 阿聚尔斯佩西太阳能有限责任公司 | 气相外延方法 |
| US20210193464A1 (en) * | 2019-12-20 | 2021-06-24 | Azur Space Solar Power Gmbh | Vapor phase epitaxy method |
-
2001
- 2001-10-25 JP JP2001327442A patent/JP2003133320A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2005064166A (ja) * | 2003-08-11 | 2005-03-10 | Sony Corp | ダイオード素子及び同ダイオード素子を有する半導体装置並びに同半導体装置の製造方法 |
| CN113005520A (zh) * | 2019-12-20 | 2021-06-22 | 阿聚尔斯佩西太阳能有限责任公司 | 气相外延方法 |
| CN113005514A (zh) * | 2019-12-20 | 2021-06-22 | 阿聚尔斯佩西太阳能有限责任公司 | 气相外延方法 |
| US20210193464A1 (en) * | 2019-12-20 | 2021-06-24 | Azur Space Solar Power Gmbh | Vapor phase epitaxy method |
| US20210193465A1 (en) * | 2019-12-20 | 2021-06-24 | Azur Space Solar Power Gmbh | Vapor phase epitaxy method |
| US20210193463A1 (en) * | 2019-12-20 | 2021-06-24 | Azur Space Solar Power Gmbh | Vapor phase epitaxy method |
| JP2021100116A (ja) * | 2019-12-20 | 2021-07-01 | アズール スペース ソーラー パワー ゲゼルシャフト ミット ベシュレンクテル ハフツングＡＺＵＲ ＳＰＡＣＥ Ｓｏｌａｒ Ｐｏｗｅｒ ＧｍｂＨ | 気相エピタキシー法 |
| JP7078703B2 (ja) | 2019-12-20 | 2022-05-31 | アズール スペース ソーラー パワー ゲゼルシャフト ミット ベシュレンクテル ハフツング | 気相エピタキシー法 |
| US11859310B2 (en) * | 2019-12-20 | 2024-01-02 | Azur Space Solar Power Gmbh | Vapor phase epitaxy method |
| CN113005520B (zh) * | 2019-12-20 | 2024-02-20 | 阿聚尔斯佩西太阳能有限责任公司 | 气相外延方法 |
| CN113005514B (zh) * | 2019-12-20 | 2024-04-02 | 阿聚尔斯佩西太阳能有限责任公司 | 气相外延方法 |
| US11955334B2 (en) * | 2019-12-20 | 2024-04-09 | Azur Space Solar Power Gmbh | Vapor phase epitaxy method |
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