JP2003142492A - ３−５族化合物半導体および半導体装置 - Google Patents
３−５族化合物半導体および半導体装置Info
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Abstract
(57)【要約】
【課題】 基板上に高密度に形成したバイポーラ動作を
行う素子間のリーク電流の発生を有効に抑えること。 【解決手段】 導電性のｎ型ＧａＡｓ基板１上に化合物
半導体から成るｐｎ接合界面を含む活性層６を設けて成
る３−５族化合物半導体１０において、ｎ型ＧａＡｓ基
板１と活性層６との間にｐ型層４１、４３、４５とｎ型
層４２、４４、４６とによるｐｎ接合を有するｐｎ積層
構造層４を絶縁層として設け、ｐｎ積層構造層４を垂直
方向に流れようとする電流を抑えるようにした。ｐｎ積
層構造層４に代えて、又はこれに加えて、酸素ドープＡ
ｌＧａＡｓ層３を高抵抗層として設けてもよい。さら
に、下ヘテロ障壁層５の導電型を活性層６の下ヘテロ障
壁層５に接する部分の導電型と同一にしてｐｎ接合界面
を含む活性層６とｎ型ＧａＡｓ基板１との間に流れる電
流を抑えるようにした。
行う素子間のリーク電流の発生を有効に抑えること。 【解決手段】 導電性のｎ型ＧａＡｓ基板１上に化合物
半導体から成るｐｎ接合界面を含む活性層６を設けて成
る３−５族化合物半導体１０において、ｎ型ＧａＡｓ基
板１と活性層６との間にｐ型層４１、４３、４５とｎ型
層４２、４４、４６とによるｐｎ接合を有するｐｎ積層
構造層４を絶縁層として設け、ｐｎ積層構造層４を垂直
方向に流れようとする電流を抑えるようにした。ｐｎ積
層構造層４に代えて、又はこれに加えて、酸素ドープＡ
ｌＧａＡｓ層３を高抵抗層として設けてもよい。さら
に、下ヘテロ障壁層５の導電型を活性層６の下ヘテロ障
壁層５に接する部分の導電型と同一にしてｐｎ接合界面
を含む活性層６とｎ型ＧａＡｓ基板１との間に流れる電
流を抑えるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、３−５族化合物半
導体および半導体装置に関し、特に、ｐｎ接合を有する
素子アレイを構成するのに好適なエピタキシャル成長結
晶の層構造を有する３−５族化合物半導体および半導体
装置に関する。
導体および半導体装置に関し、特に、ｐｎ接合を有する
素子アレイを構成するのに好適なエピタキシャル成長結
晶の層構造を有する３−５族化合物半導体および半導体
装置に関する。
【０００２】
【従来の技術】近年、半導体ｐｎ接合層を含む各種高速
電子素子あるいは光素子において、単一半導体基板上に
モノリシックに多数の素子を積載した高密度集積素子ア
レイの開発が進んでいる。しかし、各種素子を高密度に
単一基板上、特に導電性基板上に、集積化させようとす
ると、集積した素子間におけるリーク電流が増大し、素
子相互の干渉作用が増大するという問題が生じる。
電子素子あるいは光素子において、単一半導体基板上に
モノリシックに多数の素子を積載した高密度集積素子ア
レイの開発が進んでいる。しかし、各種素子を高密度に
単一基板上、特に導電性基板上に、集積化させようとす
ると、集積した素子間におけるリーク電流が増大し、素
子相互の干渉作用が増大するという問題が生じる。
【０００３】
【発明が解決しようとする課題】このような干渉作用を
引き起こす素子間リーク電流を抑える手段としては、各
素子を半絶縁性の基板上に形成し、各素子間の電気的絶
縁をこの半絶縁性基板にまで達する深さの素子分離溝を
形成することによって図るようにした方法、あるいは導
電性基板の上に半絶縁性のエピタキシャル層を形成し、
この半絶縁性のエピタキシャル層の上にデバイス層を形
成し、各素子間の電気的絶縁を、この半絶縁性のエピタ
キシャル層にまで達する深さの素子分離溝を形成するこ
とによって図るようにした方法などが考えられている。
引き起こす素子間リーク電流を抑える手段としては、各
素子を半絶縁性の基板上に形成し、各素子間の電気的絶
縁をこの半絶縁性基板にまで達する深さの素子分離溝を
形成することによって図るようにした方法、あるいは導
電性基板の上に半絶縁性のエピタキシャル層を形成し、
この半絶縁性のエピタキシャル層の上にデバイス層を形
成し、各素子間の電気的絶縁を、この半絶縁性のエピタ
キシャル層にまで達する深さの素子分離溝を形成するこ
とによって図るようにした方法などが考えられている。
【０００４】上述した２つの方法のうち、特に、後者の
方法は基板の伝導型に関して自由度が高いため設計上有
利である。また、素子アレイ、例えばｐｎ接合ダイオー
ド、ｎｐｎ接合を含むバイポーラトランジスタ、あるい
はｐｎｐｎ接合を含むサイリスターのような素子アレイ
の信頼性を高めるためには、結晶性の高い低転位密度の
基板を用いることが特に有効であるところ、低転位密度
化のためには添加する不純物元素によって導電性が付与
される場合が多い。したがって、導電性基板を用い素子
分離に半絶縁性のエピタキシャル層を設ける後者の方法
が有望である。
方法は基板の伝導型に関して自由度が高いため設計上有
利である。また、素子アレイ、例えばｐｎ接合ダイオー
ド、ｎｐｎ接合を含むバイポーラトランジスタ、あるい
はｐｎｐｎ接合を含むサイリスターのような素子アレイ
の信頼性を高めるためには、結晶性の高い低転位密度の
基板を用いることが特に有効であるところ、低転位密度
化のためには添加する不純物元素によって導電性が付与
される場合が多い。したがって、導電性基板を用い素子
分離に半絶縁性のエピタキシャル層を設ける後者の方法
が有望である。
【０００５】同様に、各半導体素子間の干渉効果の問題
が、各種の半導体素子を高密度に集積して作製されたそ
の他の半導体装置の場合に生じている。そして、素子密
度が上がり素子間距離が小さくなるほど、素子間干渉の
防止が重要な課題となっている。
が、各種の半導体素子を高密度に集積して作製されたそ
の他の半導体装置の場合に生じている。そして、素子密
度が上がり素子間距離が小さくなるほど、素子間干渉の
防止が重要な課題となっている。
【０００６】素子間の絶縁の目的で使用される半絶縁性
のエピタキシャル層を基板上に形成する場合、従来にあ
っては、ドーパント原料を供給しないで成長させた、い
わゆるアンドープエピタキシャル層を用いていた。しか
しながら、アンドープエピタキシャル層をこの種の目的
で形成しても、これにより実用上十分な電気的絶縁性を
もった層を形成するのは容易ではなく、半導体素子間の
リーク電流を十分抑えることができない場合が多い。こ
の結果、例えばｐｎ接合ダイオードアレイ、ｎｐｎバイ
ポーラトランジスタアレイ、あるいはｐｎｐｎサイリス
ターアレイを製作する場合、導電性基板上にアンドープ
エピタキシャル層を形成して素子間のリーク電流を抑え
るようにしても、必ずしも十分ではなく各ダイオードを
十分に独立させた状態で作動させることは容易ではな
い。
のエピタキシャル層を基板上に形成する場合、従来にあ
っては、ドーパント原料を供給しないで成長させた、い
わゆるアンドープエピタキシャル層を用いていた。しか
しながら、アンドープエピタキシャル層をこの種の目的
で形成しても、これにより実用上十分な電気的絶縁性を
もった層を形成するのは容易ではなく、半導体素子間の
リーク電流を十分抑えることができない場合が多い。こ
の結果、例えばｐｎ接合ダイオードアレイ、ｎｐｎバイ
ポーラトランジスタアレイ、あるいはｐｎｐｎサイリス
ターアレイを製作する場合、導電性基板上にアンドープ
エピタキシャル層を形成して素子間のリーク電流を抑え
るようにしても、必ずしも十分ではなく各ダイオードを
十分に独立させた状態で作動させることは容易ではな
い。
【０００７】本発明の目的は、基板上に各種半導体素子
を高密度に形成した場合に問題となる素子間のリーク電
流の発生を有効に抑えることができるようにした３−５
族化合物半導体および半導体装置並びに素子アレイを提
供することにある。
を高密度に形成した場合に問題となる素子間のリーク電
流の発生を有効に抑えることができるようにした３−５
族化合物半導体および半導体装置並びに素子アレイを提
供することにある。
【０００８】本発明の目的は、また、素子間リーク電流
の発生を十分に抑え、高密度に素子を集積したアレイを
作製することを可能にする、３−５族化合物半導体およ
び半導体装置並びに素子アレイを提供することにある。
の発生を十分に抑え、高密度に素子を集積したアレイを
作製することを可能にする、３−５族化合物半導体およ
び半導体装置並びに素子アレイを提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、導電性基板上に化合物半導体から成る
デバイス層をエピタキシャル成長により設けて成る３−
５族化合物半導体において、基板とデバイス層との間に
ｐ型伝導性の層とｎ型伝導性の層とによるｐｎ接合を有
するｐｎ積層構造層を絶縁層として設けた構成としたも
のである。このｐｎ積層構造層に代えて、又はこれに加
えて、酸素ドープＡｌＧａＡｓ層を高抵抗層として設け
た構成とすることもできる。
め、本発明では、導電性基板上に化合物半導体から成る
デバイス層をエピタキシャル成長により設けて成る３−
５族化合物半導体において、基板とデバイス層との間に
ｐ型伝導性の層とｎ型伝導性の層とによるｐｎ接合を有
するｐｎ積層構造層を絶縁層として設けた構成としたも
のである。このｐｎ積層構造層に代えて、又はこれに加
えて、酸素ドープＡｌＧａＡｓ層を高抵抗層として設け
た構成とすることもできる。
【００１０】また、本発明によれば、導電性基板上に３
−５族化合物半導体から成るｐｎ接合を含むダブルへテ
ロ型デバイス層を形成して成る半導体素子アレイにおい
て、当該デバイス層と上記導電性基板との間に設けられ
ているヘテロ障壁層の導電型を該ヘテロ障壁層と隣接
し、ｐｎ接合界面を含む活性層当該へテロ障壁層に接す
る部分の導電型と同一とし、これにより価電子帯に組成
差に起因するバンド不連続を発生させて、デバイス層と
導電性基板との間に流れる電流を抑えるようにした構成
が提案される。
−５族化合物半導体から成るｐｎ接合を含むダブルへテ
ロ型デバイス層を形成して成る半導体素子アレイにおい
て、当該デバイス層と上記導電性基板との間に設けられ
ているヘテロ障壁層の導電型を該ヘテロ障壁層と隣接
し、ｐｎ接合界面を含む活性層当該へテロ障壁層に接す
る部分の導電型と同一とし、これにより価電子帯に組成
差に起因するバンド不連続を発生させて、デバイス層と
導電性基板との間に流れる電流を抑えるようにした構成
が提案される。
【００１１】請求項１の発明によれば、導電性基板上に
３−５族化合物半導体のデバイス層をエピタキシャル成
長させて成る３−５族化合物半導体において、前記導電
性基板と前記デバイス層との間に、ｐ型伝導性を有する
ｐ型層とｎ型伝導性を有するｎ型層との積層による少な
くとも１つのｐｎ接合を有するｐｎ積層構造層が設けら
れていることを特徴とする３−５族化合物半導体が提案
される。
３−５族化合物半導体のデバイス層をエピタキシャル成
長させて成る３−５族化合物半導体において、前記導電
性基板と前記デバイス層との間に、ｐ型伝導性を有する
ｐ型層とｎ型伝導性を有するｎ型層との積層による少な
くとも１つのｐｎ接合を有するｐｎ積層構造層が設けら
れていることを特徴とする３−５族化合物半導体が提案
される。
【００１２】ｐ型層とｎ型層との積層により、少なくと
も１つのｐｎ接合層を形成することにより、この少なく
とも１つのｐｎ接合により形成されるエネルギーバリア
によってそのｐｎ積層構造層を垂直方向に流れようとす
る電流が抑えられ、導電性基板とデバイス層との間の所
要の電気的絶縁状態を確保することができ、リークの低
減に役立つ。ｐ型層とｎ型層とによる積層構造は、少な
くとも１組あればよいが、それ以上の繰り返し積層構造
とすれば、ｐｎ積層構造層と垂直方向に流れる電流をよ
り効果的に抑えることができるようになる。
も１つのｐｎ接合層を形成することにより、この少なく
とも１つのｐｎ接合により形成されるエネルギーバリア
によってそのｐｎ積層構造層を垂直方向に流れようとす
る電流が抑えられ、導電性基板とデバイス層との間の所
要の電気的絶縁状態を確保することができ、リークの低
減に役立つ。ｐ型層とｎ型層とによる積層構造は、少な
くとも１組あればよいが、それ以上の繰り返し積層構造
とすれば、ｐｎ積層構造層と垂直方向に流れる電流をよ
り効果的に抑えることができるようになる。
【００１３】請求項２の発明によれば、導電性基板上に
３−５族化合物半導体のデバイス層をエピタキシャル成
長させて成る３−５族化合物半導体において、前記導電
性基板と前記デバイス層との間に、酸素ドープＡｌＧａ
Ａｓ層が設けられていることを特徴とする３−５族化合
物半導体が提案される。
３−５族化合物半導体のデバイス層をエピタキシャル成
長させて成る３−５族化合物半導体において、前記導電
性基板と前記デバイス層との間に、酸素ドープＡｌＧａ
Ａｓ層が設けられていることを特徴とする３−５族化合
物半導体が提案される。
【００１４】酸素ドープＡｌＧａＡｓ層は高抵抗層とな
り、その膜厚方向の抵抗値はＡｌ組成、酸素ドープ濃
度、形成される層の厚み寸法によって決まる。膜厚方向
に対して高抵抗を呈する酸素ドープＡｌＧａＡｓ層が設
けられることによりその膜厚方向に電流が流れようとす
るのが抑えられ、デバイス層と導電性基板との間に電流
が流れるのを有効に抑えることができ、リーク電流の問
題を解決できる。すなわち、酸素ドープＡｌＧａＡｓ層
を設けることによって、導電性基板とデバイス層との間
の所要の電気的絶縁状態を確保することができ、リーク
電流を低減させることができる。
り、その膜厚方向の抵抗値はＡｌ組成、酸素ドープ濃
度、形成される層の厚み寸法によって決まる。膜厚方向
に対して高抵抗を呈する酸素ドープＡｌＧａＡｓ層が設
けられることによりその膜厚方向に電流が流れようとす
るのが抑えられ、デバイス層と導電性基板との間に電流
が流れるのを有効に抑えることができ、リーク電流の問
題を解決できる。すなわち、酸素ドープＡｌＧａＡｓ層
を設けることによって、導電性基板とデバイス層との間
の所要の電気的絶縁状態を確保することができ、リーク
電流を低減させることができる。
【００１５】請求項３の発明によれば、請求項１の発明
において、前記導電性基板と前記デバイス層との間に、
さらに、酸素ドープＡｌＧａＡｓ層が設けられている３
−５族化合物半導体が提案される。
において、前記導電性基板と前記デバイス層との間に、
さらに、酸素ドープＡｌＧａＡｓ層が設けられている３
−５族化合物半導体が提案される。
【００１６】請求項４の発明によれば、請求項３の発明
において、前記酸素ドープＡｌＧａＡｓ層が前記導電性
基板と前記ｐｎ積層構造層との間に設けられている３−
５族化合物半導体が提案される。
において、前記酸素ドープＡｌＧａＡｓ層が前記導電性
基板と前記ｐｎ積層構造層との間に設けられている３−
５族化合物半導体が提案される。
【００１７】請求項５の発明によれば、請求項１、２、
３又は４記載の３−５族化合物半導体を用いたことを特
徴とする半導体装置が提案される。
３又は４記載の３−５族化合物半導体を用いたことを特
徴とする半導体装置が提案される。
【００１８】請求項６の発明によれば、導電性基板上
に、エピタキシャル成長により形成された３−５族化合
物半導体のデバイス層を設けて成り、該デバイス層が活
性層を一対のヘテロ障壁層で挟んで成るダブルへテロ型
デバイス層となっている素子アレイであって、前記一対
のヘテロ障壁層のうち前記導電性基板側に設けられてい
る下ヘテロ障壁層の導電型が前記活性層の導電型と同一
であることを特徴とする素子アレイが提案される。
に、エピタキシャル成長により形成された３−５族化合
物半導体のデバイス層を設けて成り、該デバイス層が活
性層を一対のヘテロ障壁層で挟んで成るダブルへテロ型
デバイス層となっている素子アレイであって、前記一対
のヘテロ障壁層のうち前記導電性基板側に設けられてい
る下ヘテロ障壁層の導電型が前記活性層の導電型と同一
であることを特徴とする素子アレイが提案される。
【００１９】このように、下ヘテロ障壁層の導電型をこ
れに隣接する活性層の導電型と同一とすることにより、
価電子帯に組成差に起因するバンド不連続が発生し、こ
のエネルギーバリアによって活性層と導電性基板との間
に流れる電流を抑え、素子間干渉を改善することができ
る。
れに隣接する活性層の導電型と同一とすることにより、
価電子帯に組成差に起因するバンド不連続が発生し、こ
のエネルギーバリアによって活性層と導電性基板との間
に流れる電流を抑え、素子間干渉を改善することができ
る。
【００２０】請求項７の発明によれば、請求項６の発明
において、前記下ヘテロ障壁層と前記導電性基板との間
に、ｐ型伝導性を有するｐ型層とｎ型伝導性を有するｎ
型層とにより少なくとも１つのｐｎ接合を有するように
構成されたｐｎ積層構造層が設けられている素子アレイ
が提案される。
において、前記下ヘテロ障壁層と前記導電性基板との間
に、ｐ型伝導性を有するｐ型層とｎ型伝導性を有するｎ
型層とにより少なくとも１つのｐｎ接合を有するように
構成されたｐｎ積層構造層が設けられている素子アレイ
が提案される。
【００２１】請求項８の発明によれば、請求項６の発明
において、前記下ヘテロ障壁層と前記導電性基板との間
に酸素ドープＡｌＧａＡｓ層が設けられている素子アレ
イが提案される。
において、前記下ヘテロ障壁層と前記導電性基板との間
に酸素ドープＡｌＧａＡｓ層が設けられている素子アレ
イが提案される。
【００２２】請求項９の発明によれば、請求項７の発明
において、前記下ヘテロ障壁層と前記導電性基板との間
にさらに酸素ドープＡｌＧａＡｓ層が設けられている素
子アレイが提案される。
において、前記下ヘテロ障壁層と前記導電性基板との間
にさらに酸素ドープＡｌＧａＡｓ層が設けられている素
子アレイが提案される。
【００２３】請求項１０の発明によれば、請求項９の発
明において、前記酸素ドープＡｌＧａＡｓ層は、前記導
電性基板と前記ｐｎ積層構造層との間に設けられている
素子アレイが提案される。
明において、前記酸素ドープＡｌＧａＡｓ層は、前記導
電性基板と前記ｐｎ積層構造層との間に設けられている
素子アレイが提案される。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の一例につき詳細に説明する。
施の形態の一例につき詳細に説明する。
【００２５】図１は、本発明による３−５族化合物半導
体の実施の形態の一例を示す断面図である。３−５族化
合物半導体１０はダブルヘテロ型のｐｎ接合ダイオード
アレイの製造のために用いられるものであり、導電性の
ｎ型ＧａＡｓ基板１上に有機金属気相成長法（ＭＯＶＰ
Ｅ法）を用いて活性層を含む複数の化合物半導体薄膜結
晶層を次々と積層させて形成した層構造となっている。
体の実施の形態の一例を示す断面図である。３−５族化
合物半導体１０はダブルヘテロ型のｐｎ接合ダイオード
アレイの製造のために用いられるものであり、導電性の
ｎ型ＧａＡｓ基板１上に有機金属気相成長法（ＭＯＶＰ
Ｅ法）を用いて活性層を含む複数の化合物半導体薄膜結
晶層を次々と積層させて形成した層構造となっている。
【００２６】本実施の形態では、ｎ型ＧａＡｓ基板１上
にバッファ層２をｎ- 型ＧａＡｓ層として積層形成した
後、バッファ層２の上に高抵抗層として働くＯドープＡ
ｌ0. 3 Ｇａ0.7 Ａｓ層である酸素ドープＡｌＧａＡｓ層
３、ｐｎ接合によるエネルギーバリアにより電流の流れ
を抑えるためのｐｎ積層構造層４をさらに積層形成した
構成となっている。
にバッファ層２をｎ- 型ＧａＡｓ層として積層形成した
後、バッファ層２の上に高抵抗層として働くＯドープＡ
ｌ0. 3 Ｇａ0.7 Ａｓ層である酸素ドープＡｌＧａＡｓ層
３、ｐｎ接合によるエネルギーバリアにより電流の流れ
を抑えるためのｐｎ積層構造層４をさらに積層形成した
構成となっている。
【００２７】そして、ｐｎ積層構造層４の上には、ｎ-
型Ａｌ0.15Ｇａ0.85Ａｓ層から成る活性層６と、その上
下を活性層６よりもエネルギーギャップの大きな下ヘテ
ロ障壁層５と上ヘテロ障壁層７とで挟んで成る、いわゆ
るダブルヘテロ構造となっている、３−５族化合物半導
体のダブルヘテロ型デバイス層が形成されている。本実
施の形態では、下ヘテロ障壁層５および上ヘテロ障壁層
７はｎ- 型Ａｌ0.6 Ｇａ0.4 Ａｓ層から成り、さらに上
ヘテロ障壁層７の上にはｎ- 型ＧａＡｓ層から成るコン
タクト層８が形成されている。
型Ａｌ0.15Ｇａ0.85Ａｓ層から成る活性層６と、その上
下を活性層６よりもエネルギーギャップの大きな下ヘテ
ロ障壁層５と上ヘテロ障壁層７とで挟んで成る、いわゆ
るダブルヘテロ構造となっている、３−５族化合物半導
体のダブルヘテロ型デバイス層が形成されている。本実
施の形態では、下ヘテロ障壁層５および上ヘテロ障壁層
７はｎ- 型Ａｌ0.6 Ｇａ0.4 Ａｓ層から成り、さらに上
ヘテロ障壁層７の上にはｎ- 型ＧａＡｓ層から成るコン
タクト層８が形成されている。
【００２８】ｐｎ積層構造層４は、ｐ型伝導性を有する
ｐ- 型Ａｌ0.4 Ｇａ0.6 Ａｓ層から成るｐ型層４１、４
３、４５と、ｎ型伝導性を有するｎ- 型Ａｌ0.4 Ｇａ
0.6 Ａｓ層から成るｎ型層４２、４４、４６とが図示の
如く積層されて成っている。すなわち、ｐｎ積層構造層
４は、ｐ型層とｎ型層とが交互に積層された繰り返し積
層構造を有しており、これによりｐ型層とこれに隣接す
るｎ型層との間にｐｎ接合が形成されている。
ｐ- 型Ａｌ0.4 Ｇａ0.6 Ａｓ層から成るｐ型層４１、４
３、４５と、ｎ型伝導性を有するｎ- 型Ａｌ0.4 Ｇａ
0.6 Ａｓ層から成るｎ型層４２、４４、４６とが図示の
如く積層されて成っている。すなわち、ｐｎ積層構造層
４は、ｐ型層とｎ型層とが交互に積層された繰り返し積
層構造を有しており、これによりｐ型層とこれに隣接す
るｎ型層との間にｐｎ接合が形成されている。
【００２９】本実施の形態では、ｐ型層とｎ型層との繰
り返し積層数が６の６層構造となっており、ｐ型層とｎ
型層とが３組含まれており、ｐｎ接合の数は５つとなっ
ている。
り返し積層数が６の６層構造となっており、ｐ型層とｎ
型層とが３組含まれており、ｐｎ接合の数は５つとなっ
ている。
【００３０】上述の如くｐｎ接合の繰り返しからなるｐ
ｎ積層構造層４は、ｐｎ接合で形成されるエネルギーバ
リアを利用して、デバイス活性層である活性層６からｎ
型ＧａＡｓ基板１にリーク電流が流れるのを防止するた
めの電気的絶縁層として設けられたものである。すなわ
ちｐｎ接合の繰り返しからなるｐｎ積層構造層４に形成
されるこのエネルギーバリアにより、３−５族化合物半
導体１０の各層に垂直方向に流れる電子およびホールは
ｐｎ積層構造層４によってブロックされることになる。
ｎ積層構造層４は、ｐｎ接合で形成されるエネルギーバ
リアを利用して、デバイス活性層である活性層６からｎ
型ＧａＡｓ基板１にリーク電流が流れるのを防止するた
めの電気的絶縁層として設けられたものである。すなわ
ちｐｎ接合の繰り返しからなるｐｎ積層構造層４に形成
されるこのエネルギーバリアにより、３−５族化合物半
導体１０の各層に垂直方向に流れる電子およびホールは
ｐｎ積層構造層４によってブロックされることになる。
【００３１】したがって、上述の如く構成されている３
−５族化合物半導体１０を用いることにより、後で詳し
く説明されるように、電流は本来の電流経路のみに流れ
るようになりリーク電流の発生を抑えることができるの
である。
−５族化合物半導体１０を用いることにより、後で詳し
く説明されるように、電流は本来の電流経路のみに流れ
るようになりリーク電流の発生を抑えることができるの
である。
【００３２】一般に、ｐｎ接合のエネルギーバリアは、
エネルギーギャップの大きな材料を用いる方が大きくで
きるので、例えばＡｌＧａＡｓ系でこの層構造をつくる
場合には、Ａｌ組成は結晶品質を損なわない範囲で大き
い方が望ましい。
エネルギーギャップの大きな材料を用いる方が大きくで
きるので、例えばＡｌＧａＡｓ系でこの層構造をつくる
場合には、Ａｌ組成は結晶品質を損なわない範囲で大き
い方が望ましい。
【００３３】ｐ型層４１、４３、４５及びｎ型層４２、
４４、４６の各層の層厚は、キャリア濃度によって決ま
るｐｎ接合部の空乏層厚程度あるいはそれ以上であるこ
とが望ましく、これ以下であるとリーク経路へ電流が流
れるのを抑止する効果が十分に得られない場合が生じ
る。空乏層厚はキャリア濃度の２分の１乗に反比例する
ので、キャリア濃度の高いｐｎ接合を形成するほど各層
の厚さは薄くできる。なお、ここで、ｐｎ積層構造層４
を構成するｐ型層及びｎ型層の伝導性は実質的なキャリ
ア濃度で規定すべきものであり、例えばドーパントを供
給しないで成長した層（いわゆるアンドープ層）でも、
ｐ型又はｎ型の伝導性を示すものであれば、ｐ型層又は
ｎ型層と考えるものとする。
４４、４６の各層の層厚は、キャリア濃度によって決ま
るｐｎ接合部の空乏層厚程度あるいはそれ以上であるこ
とが望ましく、これ以下であるとリーク経路へ電流が流
れるのを抑止する効果が十分に得られない場合が生じ
る。空乏層厚はキャリア濃度の２分の１乗に反比例する
ので、キャリア濃度の高いｐｎ接合を形成するほど各層
の厚さは薄くできる。なお、ここで、ｐｎ積層構造層４
を構成するｐ型層及びｎ型層の伝導性は実質的なキャリ
ア濃度で規定すべきものであり、例えばドーパントを供
給しないで成長した層（いわゆるアンドープ層）でも、
ｐ型又はｎ型の伝導性を示すものであれば、ｐ型層又は
ｎ型層と考えるものとする。
【００３４】ｐｎ接合の繰り返し数は、１つでも効果が
得られるので、ｐｎ積層構造層４はｐ型層とｎ型層とを
それぞれ少なくとも１つだけ有していれば充分である
が、その積層繰り返し数を増やすとよりリーク電流阻止
効果が大きくなる。特にキャリア濃度の高いｐｎ接合で
薄い層を利用する場合にはバリアの厚さが薄くなるので
トンネル効果によるリーク電流が発生する可能性があ
る。これを抑えるために、積層繰り返し数が大きいほど
リーク電流の抑制効果が大きくなる。
得られるので、ｐｎ積層構造層４はｐ型層とｎ型層とを
それぞれ少なくとも１つだけ有していれば充分である
が、その積層繰り返し数を増やすとよりリーク電流阻止
効果が大きくなる。特にキャリア濃度の高いｐｎ接合で
薄い層を利用する場合にはバリアの厚さが薄くなるので
トンネル効果によるリーク電流が発生する可能性があ
る。これを抑えるために、積層繰り返し数が大きいほど
リーク電流の抑制効果が大きくなる。
【００３５】本実施の形態では、ｐｎ積層構造層４によ
るリーク電流の抑止を図るのに加えて、さらに、酸素ド
ープＡｌＧａＡｓ層３を形成して高抵抗層を設け、これ
によってもリーク電流の抑止を図っている。
るリーク電流の抑止を図るのに加えて、さらに、酸素ド
ープＡｌＧａＡｓ層３を形成して高抵抗層を設け、これ
によってもリーク電流の抑止を図っている。
【００３６】すなわち、酸素ドープＡｌＧａＡｓ層３に
よる高抵抗層は、ｎ型ＧａＡｓ基板１に流れるリーク電
流を防止するために、高抵抗になることが知られている
酸素ドープＡｌＧａＡｓ層を利用したものである。酸素
ドープＡｌＧａＡｓ層３は、アンドープエピタキシャル
層に比べて安定して高抵抗の結晶を成長させることがで
きるという利点を有している。
よる高抵抗層は、ｎ型ＧａＡｓ基板１に流れるリーク電
流を防止するために、高抵抗になることが知られている
酸素ドープＡｌＧａＡｓ層を利用したものである。酸素
ドープＡｌＧａＡｓ層３は、アンドープエピタキシャル
層に比べて安定して高抵抗の結晶を成長させることがで
きるという利点を有している。
【００３７】酸素ドープＡｌＧａＡｓ層３の膜厚方向の
抵抗率は、Ａｌ組成、酸素ドープ濃度、膜厚によって決
まる。Ａｌ組成は結晶品質を損なわない範囲で高い方が
望ましく、Ａｌ組成は０．３〜０．５程度が実用上好ま
しい。酸素ドープ濃度も結晶品質を損なわない範囲で高
い方が望ましく、酸素ドープ濃度は７×１０15〜１×１
０19程度が望ましい。また、酸素ドープＡｌＧａＡｓ層
３の層厚は成長時間に支障がない範囲で厚い方が望まし
い。
抵抗率は、Ａｌ組成、酸素ドープ濃度、膜厚によって決
まる。Ａｌ組成は結晶品質を損なわない範囲で高い方が
望ましく、Ａｌ組成は０．３〜０．５程度が実用上好ま
しい。酸素ドープ濃度も結晶品質を損なわない範囲で高
い方が望ましく、酸素ドープ濃度は７×１０15〜１×１
０19程度が望ましい。また、酸素ドープＡｌＧａＡｓ層
３の層厚は成長時間に支障がない範囲で厚い方が望まし
い。
【００３８】本実施の形態では、さらに、下ヘテロ障壁
層５の導電型を制御することによってｎ型ＧａＡｓ基板
１に流れるリーク電流を抑止することができる構成とも
なっている。一般に、ＡｌＧａＡｓ系結晶でｐｎ接合ダ
イオードアレイを構成しようとする場合、下ヘテロ障壁
層５は絶縁機能をも持たせるためにアンドープの層と
し、その上部に形成する活性層６および上ヘテロ障壁層
７をｎ型層とする。該ｎ型活性層６および上ヘテロ障壁
層７の一部にｐ型不純物をイオン注入法または熱拡散法
により添加し、または選択エピタキシャル成長法により
ｐ型半導体層を形成し、ｐｎ接合素子を形成することが
できる。しかしながら、Ａｌ組成の高いアンドープＡｌ
ＧａＡｓを用いた下側へテロ障壁層は低濃度のｐ型伝導
性を示すものになりやすく、しかもｐ型キャリア濃度を
安定させるのは困難である。このため活性層６と下ヘテ
ロ障壁層５との間の価電子帯においてホールに対するエ
ネルギーバリアができず、ホールがｎ型ＧａＡｓ基板１
側にリークする可能性がある。これを防止するために、
下ヘテロ障壁層５の導電型を隣接する活性層６の導電型
と同じ型（ｎ型化）にすることで価電子帯に組成差に起
因するバンド不連続を発生させ、これによりホールのｎ
型ＧａＡｓ基板１下方向へのリークを抑制することがで
きる構成となっている。
層５の導電型を制御することによってｎ型ＧａＡｓ基板
１に流れるリーク電流を抑止することができる構成とも
なっている。一般に、ＡｌＧａＡｓ系結晶でｐｎ接合ダ
イオードアレイを構成しようとする場合、下ヘテロ障壁
層５は絶縁機能をも持たせるためにアンドープの層と
し、その上部に形成する活性層６および上ヘテロ障壁層
７をｎ型層とする。該ｎ型活性層６および上ヘテロ障壁
層７の一部にｐ型不純物をイオン注入法または熱拡散法
により添加し、または選択エピタキシャル成長法により
ｐ型半導体層を形成し、ｐｎ接合素子を形成することが
できる。しかしながら、Ａｌ組成の高いアンドープＡｌ
ＧａＡｓを用いた下側へテロ障壁層は低濃度のｐ型伝導
性を示すものになりやすく、しかもｐ型キャリア濃度を
安定させるのは困難である。このため活性層６と下ヘテ
ロ障壁層５との間の価電子帯においてホールに対するエ
ネルギーバリアができず、ホールがｎ型ＧａＡｓ基板１
側にリークする可能性がある。これを防止するために、
下ヘテロ障壁層５の導電型を隣接する活性層６の導電型
と同じ型（ｎ型化）にすることで価電子帯に組成差に起
因するバンド不連続を発生させ、これによりホールのｎ
型ＧａＡｓ基板１下方向へのリークを抑制することがで
きる構成となっている。
【００３９】図１に示した実施の形態にあっては、ｐｎ
接合を含むデバイス層とｎ型ＧａＡｓ基板１との間での
電流のリークを抑止するため、上で詳しく説明した３つ
の層、すなわち、ｐｎ積層構造層４と、酸素ドープＡｌ
ＧａＡｓ層３と、ヘテロ障壁層により挟まれた活性層６
の下へテロ障壁層に接する部分と同一導電型とした下ヘ
テロ障壁層５とを設けた構成とした。しかし、これらの
各層は単独で使用してもリーク電流の抑止を充分に行う
ことができるものであり、必ずしも３つの層を全て使用
しなければならないことはない。しかし、これら３つの
層のうちのいずれかの層のみを単独で用いた場合に比
べ、任意の２つの層又は実施の形態に示したように３つ
の層全てを用いることにより、より効果的にリーク電流
の発生を抑止することができる。
接合を含むデバイス層とｎ型ＧａＡｓ基板１との間での
電流のリークを抑止するため、上で詳しく説明した３つ
の層、すなわち、ｐｎ積層構造層４と、酸素ドープＡｌ
ＧａＡｓ層３と、ヘテロ障壁層により挟まれた活性層６
の下へテロ障壁層に接する部分と同一導電型とした下ヘ
テロ障壁層５とを設けた構成とした。しかし、これらの
各層は単独で使用してもリーク電流の抑止を充分に行う
ことができるものであり、必ずしも３つの層を全て使用
しなければならないことはない。しかし、これら３つの
層のうちのいずれかの層のみを単独で用いた場合に比
べ、任意の２つの層又は実施の形態に示したように３つ
の層全てを用いることにより、より効果的にリーク電流
の発生を抑止することができる。
【００４０】図１に示した実施の形態は、ｐｎ接合ダイ
オード素子アレイを製造するための層構造を有する３−
５族化合物半導体の場合を示したが、本発明はｐｎ接合
ダイオード素子アレイの製造のためのみの３−５族化合
物半導体に限定されるものではなく、他の素子、例えば
ｎｐｎ接合、ｐｎｐ接合を有するヘテロバイポーラトラ
ンジスタ、あるいはｐｎｐｎ接合を有するサイリスター
等における同様のリーク電流（素子間干渉）の抑止のた
めに本発明を同様に適用することができるものである。
オード素子アレイを製造するための層構造を有する３−
５族化合物半導体の場合を示したが、本発明はｐｎ接合
ダイオード素子アレイの製造のためのみの３−５族化合
物半導体に限定されるものではなく、他の素子、例えば
ｎｐｎ接合、ｐｎｐ接合を有するヘテロバイポーラトラ
ンジスタ、あるいはｐｎｐｎ接合を有するサイリスター
等における同様のリーク電流（素子間干渉）の抑止のた
めに本発明を同様に適用することができるものである。
【００４１】図２には、図１に示した３−５族化合物半
導体１０を用いて構成された半導体装置であるｐｎ接合
ダイオードアレイの一例が断面図にて示されている。図
２に示したｐｎ接合ダイオードアレイ２０の層構造は図
１のそれと全く同様であるから、図２の各部のうち図１
の各部に対応する部分にはそれと同一の符号を付してい
る。
導体１０を用いて構成された半導体装置であるｐｎ接合
ダイオードアレイの一例が断面図にて示されている。図
２に示したｐｎ接合ダイオードアレイ２０の層構造は図
１のそれと全く同様であるから、図２の各部のうち図１
の各部に対応する部分にはそれと同一の符号を付してい
る。
【００４２】ｐｎ接合ダイオードアレイ２０は、素子分
離溝２１をｎ型ＧａＡｓ基板１に達する深さにまで形成
することにより２つのｐｎ接合ダイオード３０、５０を
形成したものであり、ｐｎ接合ダイオードの上面３０Ａ
には、ｎ電極３２がｎ型領域であるコンタクト層８の上
に、ｐ電極３３がｐｎ接合ダイオード３０の上部に形成
されたｐ型領域３１の上にそれぞれ形成されている。ｐ
ｎ接合ダイオード３０の同一面内に設けられたｎ電極３
２及びｐ電極３３に電圧を印加することによりｐｎ接合
による整流特性が得られる。ｐｎ接合ダイオード５０
も、同様に、コンタクト層８の上にｎ電極５２が、ｐ型
領域５１の上にｐ電極５３が設けられている。
離溝２１をｎ型ＧａＡｓ基板１に達する深さにまで形成
することにより２つのｐｎ接合ダイオード３０、５０を
形成したものであり、ｐｎ接合ダイオードの上面３０Ａ
には、ｎ電極３２がｎ型領域であるコンタクト層８の上
に、ｐ電極３３がｐｎ接合ダイオード３０の上部に形成
されたｐ型領域３１の上にそれぞれ形成されている。ｐ
ｎ接合ダイオード３０の同一面内に設けられたｎ電極３
２及びｐ電極３３に電圧を印加することによりｐｎ接合
による整流特性が得られる。ｐｎ接合ダイオード５０
も、同様に、コンタクト層８の上にｎ電極５２が、ｐ型
領域５１の上にｐ電極５３が設けられている。
【００４３】ｐｎ接合ダイオードアレイ２０は以上のよ
うに構成されているので、例えばｐｎ接合ダイオード３
０のみを駆動させる場合、ｐｎ接合ダイオード３０から
ｐｎ接合ダイオード５０に流れようとするリーク電流
は、下ヘテロ障壁層５、ｐｎ積層構造層４、及び酸素ド
ープＡｌＧａＡｓ層３によって抑止されるので、ｎ型Ｇ
ａＡｓ基板１が導電性であっても、ｎ型ＧａＡｓ基板１
を介してｐｎ接合ダイオード５０にリーク電流が流れる
のを実質的に防止できる。したがって、ｐｎ接合ダイオ
ードアレイ２０に示す構成のｐｎ接合ダイオードアレイ
によれば、各ｐｎ接合ダイオード間でのリーク電流によ
る電流電圧特性への干渉効果の発生を有効に抑えること
ができる。ｐｎ接合ダイオード５０のみを駆動させる場
合も同様である。また、ｐｎ接合ダイオード３０、５０
を同時に駆動する場合には、両者間における干渉を効果
的に抑えることができる。
うに構成されているので、例えばｐｎ接合ダイオード３
０のみを駆動させる場合、ｐｎ接合ダイオード３０から
ｐｎ接合ダイオード５０に流れようとするリーク電流
は、下ヘテロ障壁層５、ｐｎ積層構造層４、及び酸素ド
ープＡｌＧａＡｓ層３によって抑止されるので、ｎ型Ｇ
ａＡｓ基板１が導電性であっても、ｎ型ＧａＡｓ基板１
を介してｐｎ接合ダイオード５０にリーク電流が流れる
のを実質的に防止できる。したがって、ｐｎ接合ダイオ
ードアレイ２０に示す構成のｐｎ接合ダイオードアレイ
によれば、各ｐｎ接合ダイオード間でのリーク電流によ
る電流電圧特性への干渉効果の発生を有効に抑えること
ができる。ｐｎ接合ダイオード５０のみを駆動させる場
合も同様である。また、ｐｎ接合ダイオード３０、５０
を同時に駆動する場合には、両者間における干渉を効果
的に抑えることができる。
【００４４】
【実施例】次に、本発明の実施例について説明する。以
下に示す実施例は、ＧａＡｓ基板上のＡｌＧａＡｓ系３
−５族化合物半導体の層構造に関しての例となっている
が、本発明は必ずしもこの系に限定されるものではな
い。たとえば、ＧａＡｓ基板上のＡｌＩｎＧａＰ系３−
５族化合物半導体、ＩｎＰ基板上のＩｎＧａＡｓＰ系３
−５族化合物半導体、ＧａＮ基板上のＩｎＧａＮ系３−
５族化合物半導体等にも本発明は同様にして適用可能で
ある。またｐｎ接合ダイオード素子の例を記しているの
みであるが、酸素ドープＡｌＧａＡｓ層３及びｐｎ積層
構造層４を設ける構成については、必ずしもｐｎ接合ダ
イオード素子に限るものではなく、ｐｎｐ接合、ｎｐｎ
接合、ｐｎｐｎ接合を含む各種のバイポーラ動作可能な
発光素子、受光素子、電子素子等でもよく、アレイ状に
配列した素子や２次元的に配列した素子にも同様にして
適用可能である。
下に示す実施例は、ＧａＡｓ基板上のＡｌＧａＡｓ系３
−５族化合物半導体の層構造に関しての例となっている
が、本発明は必ずしもこの系に限定されるものではな
い。たとえば、ＧａＡｓ基板上のＡｌＩｎＧａＰ系３−
５族化合物半導体、ＩｎＰ基板上のＩｎＧａＡｓＰ系３
−５族化合物半導体、ＧａＮ基板上のＩｎＧａＮ系３−
５族化合物半導体等にも本発明は同様にして適用可能で
ある。またｐｎ接合ダイオード素子の例を記しているの
みであるが、酸素ドープＡｌＧａＡｓ層３及びｐｎ積層
構造層４を設ける構成については、必ずしもｐｎ接合ダ
イオード素子に限るものではなく、ｐｎｐ接合、ｎｐｎ
接合、ｐｎｐｎ接合を含む各種のバイポーラ動作可能な
発光素子、受光素子、電子素子等でもよく、アレイ状に
配列した素子や２次元的に配列した素子にも同様にして
適用可能である。
【００４５】また、以下に示す実施例は、いずれも、図
２に示された構成のｐｎ接合ダイオードアレイについて
のものである。
２に示された構成のｐｎ接合ダイオードアレイについて
のものである。
【００４６】（実施例１）ｐｎ積層構造層４は、その繰
り返し数を６回とし、ｐ型層（ｐ- 型Ａｌ0.4 Ｇａ0.6
Ａｓ）はキャリア濃度が２×１０18で、層厚を４０ｎｍ
とした。ｎ型層（ｎ- 型Ａｌ0.4 Ｇａ0.6 Ａｓ）はキャ
リア濃度が２×１０18で、層厚を４０ｎｍとした。酸素
ドープＡｌＧａＡｓ層（酸素ドープＡｌ0.3 Ｇａ0.7 Ａ
ｓ）３は、酸素濃度が５×１０18で、層厚を２２０ｎｍ
とした。下ヘテロ障壁層５の伝導型はｎ型とした。
り返し数を６回とし、ｐ型層（ｐ- 型Ａｌ0.4 Ｇａ0.6
Ａｓ）はキャリア濃度が２×１０18で、層厚を４０ｎｍ
とした。ｎ型層（ｎ- 型Ａｌ0.4 Ｇａ0.6 Ａｓ）はキャ
リア濃度が２×１０18で、層厚を４０ｎｍとした。酸素
ドープＡｌＧａＡｓ層（酸素ドープＡｌ0.3 Ｇａ0.7 Ａ
ｓ）３は、酸素濃度が５×１０18で、層厚を２２０ｎｍ
とした。下ヘテロ障壁層５の伝導型はｎ型とした。
【００４７】これを詳しく説明する。ｎ型ＧａＡｓ基板
上に図２に示した層構造のエピタキシャル層を成長させ
た。すなわち、ｎ- 型ＧａＡｓバッファ層の上に、酸素
濃度５×１０18ｃｍ-3の酸素ドープＡｌ0.3 Ｇａ0.7 Ａ
ｓ層２２０ｎｍを成長させたのち、引き続いてＡｌ0.4
Ｇａ0.6 Ａｓからなる６周期のｐｎ積層構造層を成長さ
せた。ｐ型層およびｎ型層の濃度はどちらも２×１０18
ｃｍ-3であり、層厚は各々４０ｎｍである。引き続いて
ダブルへテロ構造を成長させた。すなわち、ｎ - 型Ａｌ
0.6 Ｇａ0.4 Ａｓ下ヘテロ障壁層、ｎ- 型Ａｌ0.15Ｇａ
0.85Ａｓ活性層、ｎ- 型Ａｌ0.6 Ｇａ0.4 Ａｓ上ヘテロ
障壁層である。さらに引き続いてｎ- 型ＧａＡｓコンタ
クト層を成長させた。
上に図２に示した層構造のエピタキシャル層を成長させ
た。すなわち、ｎ- 型ＧａＡｓバッファ層の上に、酸素
濃度５×１０18ｃｍ-3の酸素ドープＡｌ0.3 Ｇａ0.7 Ａ
ｓ層２２０ｎｍを成長させたのち、引き続いてＡｌ0.4
Ｇａ0.6 Ａｓからなる６周期のｐｎ積層構造層を成長さ
せた。ｐ型層およびｎ型層の濃度はどちらも２×１０18
ｃｍ-3であり、層厚は各々４０ｎｍである。引き続いて
ダブルへテロ構造を成長させた。すなわち、ｎ - 型Ａｌ
0.6 Ｇａ0.4 Ａｓ下ヘテロ障壁層、ｎ- 型Ａｌ0.15Ｇａ
0.85Ａｓ活性層、ｎ- 型Ａｌ0.6 Ｇａ0.4 Ａｓ上ヘテロ
障壁層である。さらに引き続いてｎ- 型ＧａＡｓコンタ
クト層を成長させた。
【００４８】こうして作製したエピタキシャル結晶の上
に、選択イオン注入技術を用いてＺｎを注入し、活性化
熱処理を加えることにより深さが活性層の途中まである
ｐ型領域を形成してｐｎ接合ダイオードを形成した。次
にブロック間の素子分離を行うために、基板まで達する
分離溝をフォトリソグラフィ技術により形成した。次に
ｐ型領域の上にｐ型オーミック電極を形成し、ｎ型領域
の上にｎ型オーミック電極を形成した。
に、選択イオン注入技術を用いてＺｎを注入し、活性化
熱処理を加えることにより深さが活性層の途中まである
ｐ型領域を形成してｐｎ接合ダイオードを形成した。次
にブロック間の素子分離を行うために、基板まで達する
分離溝をフォトリソグラフィ技術により形成した。次に
ｐ型領域の上にｐ型オーミック電極を形成し、ｎ型領域
の上にｎ型オーミック電極を形成した。
【００４９】こうして作製したｐｎ接合ダイオードアレ
イを用いて、以下に示す方法によりダイオード間リーク
電流の大きさを評価した。一方のｐｎ接合ダイオードの
ｐ電極に定電流５ｍＡを通電しながら、他方のｐｎ接合
ダイオードのｐ電極において電流を０から２０ｍＡまで
スイープし、スイープ中の一方のｐｎ接合ダイオードの
隣のｎ電極と他方のｐｎ接合ダイオードの隣のｎ電極を
流れる電流を各々測定した。スイープ電流が２０ｍＡの
ときの一方のｐｎ接合ダイオードの隣のｎ電極を流れる
電流値Ｉから以下の式により素子間干渉の大きさＡを算
出した。 Ａ（％） ＝ （Ｉ−Ｉ0 ）／Ｉ0 × １００ Ｉ0 ＝ ５ｍＡ ｐｎダイオード素子間干渉の大きさＡは小さい方が望ま
しい。本実施例で得られた、素子間干渉の大きさの平均
値は、０．４％であった。
イを用いて、以下に示す方法によりダイオード間リーク
電流の大きさを評価した。一方のｐｎ接合ダイオードの
ｐ電極に定電流５ｍＡを通電しながら、他方のｐｎ接合
ダイオードのｐ電極において電流を０から２０ｍＡまで
スイープし、スイープ中の一方のｐｎ接合ダイオードの
隣のｎ電極と他方のｐｎ接合ダイオードの隣のｎ電極を
流れる電流を各々測定した。スイープ電流が２０ｍＡの
ときの一方のｐｎ接合ダイオードの隣のｎ電極を流れる
電流値Ｉから以下の式により素子間干渉の大きさＡを算
出した。 Ａ（％） ＝ （Ｉ−Ｉ0 ）／Ｉ0 × １００ Ｉ0 ＝ ５ｍＡ ｐｎダイオード素子間干渉の大きさＡは小さい方が望ま
しい。本実施例で得られた、素子間干渉の大きさの平均
値は、０．４％であった。
【００５０】（実施例２）実施例１の場合とエピタキシ
ャル結晶の層構造が以下の点で異なる以外は、同一の方
法でｐｎ接合ダイオードアレイを作製し、同じ方法でダ
イオード間リーク電流による素子間干渉効果を評価し
た。すなわち、ｐｎ積層構造層４は、その繰り返し数を
２４回とし、ｎ型層（ｎ-型Ａｌ0.4 Ｇａ0.6 Ａｓ）は
キャリア濃度が２×１０18で、層厚を１０ｎｍとした。
ｐ型層（ｐ- 型Ａｌ0.4 Ｇａ0.6 Ａｓ）はアンドープ
で、層厚を１０ｎｍとした。酸素ドープＡｌＧａＡｓ層
３は、実施例１と同一条件とした。下ヘテロ障壁層５の
伝導型も実施例１と同一とした。測定結果、素子間干渉
の大きさは０．７％であった。
ャル結晶の層構造が以下の点で異なる以外は、同一の方
法でｐｎ接合ダイオードアレイを作製し、同じ方法でダ
イオード間リーク電流による素子間干渉効果を評価し
た。すなわち、ｐｎ積層構造層４は、その繰り返し数を
２４回とし、ｎ型層（ｎ-型Ａｌ0.4 Ｇａ0.6 Ａｓ）は
キャリア濃度が２×１０18で、層厚を１０ｎｍとした。
ｐ型層（ｐ- 型Ａｌ0.4 Ｇａ0.6 Ａｓ）はアンドープ
で、層厚を１０ｎｍとした。酸素ドープＡｌＧａＡｓ層
３は、実施例１と同一条件とした。下ヘテロ障壁層５の
伝導型も実施例１と同一とした。測定結果、素子間干渉
の大きさは０．７％であった。
【００５１】（実施例３）実施例１とエピタキシャル結
晶の層構造が後述の点で異なる以外は、同一の方法でｐ
ｎ接合ダイオードアレイを作製し、同じ方法で評価し
た。すなわち、ｐｎ積層構造層４はなし。酸素ドープＡ
ｌＧａＡｓ層３は、層厚が３００ｎｍであることを除い
て実施例１と同一条件とした。下ヘテロ障壁層５の伝導
型も実施例１と同一とした。測定結果、素子間干渉の大
きさは２．５％であった。
晶の層構造が後述の点で異なる以外は、同一の方法でｐ
ｎ接合ダイオードアレイを作製し、同じ方法で評価し
た。すなわち、ｐｎ積層構造層４はなし。酸素ドープＡ
ｌＧａＡｓ層３は、層厚が３００ｎｍであることを除い
て実施例１と同一条件とした。下ヘテロ障壁層５の伝導
型も実施例１と同一とした。測定結果、素子間干渉の大
きさは２．５％であった。
【００５２】（実施例４）実施例１とエピタキシャル結
晶の層構造が後述の点で異なる以外は、同一の方法でｐ
ｎ接合ダイオードアレイを作製し、同じ方法で評価し
た。すなわち、ｐｎ積層構造層４は、その繰り返し数を
２４回とし、ｎ型層（ｎ-型ＧａＡｓ）はキャリア濃度
が２×１０18で、層厚を１０ｎｍとした。ｐ型層（ｐ-
型Ａｌ0.4 Ｇａ0.6 Ａｓ）はアンドープで、層厚を１０
ｎｍとした。酸素ドープＡｌＧａＡｓ層３は形成しなか
った。下ヘテロ障壁層５の伝導型はアンドープ（ｐ型）
とした。測定結果、素子間干渉の大きさは１０．３％で
あった。
晶の層構造が後述の点で異なる以外は、同一の方法でｐ
ｎ接合ダイオードアレイを作製し、同じ方法で評価し
た。すなわち、ｐｎ積層構造層４は、その繰り返し数を
２４回とし、ｎ型層（ｎ-型ＧａＡｓ）はキャリア濃度
が２×１０18で、層厚を１０ｎｍとした。ｐ型層（ｐ-
型Ａｌ0.4 Ｇａ0.6 Ａｓ）はアンドープで、層厚を１０
ｎｍとした。酸素ドープＡｌＧａＡｓ層３は形成しなか
った。下ヘテロ障壁層５の伝導型はアンドープ（ｐ型）
とした。測定結果、素子間干渉の大きさは１０．３％で
あった。
【００５３】（実施例５）実施例１とエピタキシャル結
晶の層構造が後述の点で異なる以外は、同一の方法でｐ
ｎ接合ダイオードアレイを作製し、同じ方法で評価し
た。すなわち、ｐｎ積層構造層４は、その繰り返し数を
１０回とし、ｎ型層（ｎ-型ＧａＡｓ）はキャリア濃度
が２×１０18で、層厚を１０ｎｍとした。ｐ型層（ｐ-
型Ａｌ0.4 Ｇａ0.6 Ａｓ）はアンドープで、層厚を１０
ｎｍとした。酸素ドープＡｌＧａＡｓ層３は、層厚が２
８０ｎｍであることを除いて実施例１と同一条件とし
た。下ヘテロ障壁層５の伝導型はアンドープ（ｐ型）と
した。測定結果、素子間干渉の大きさは１１．７％であ
った。
晶の層構造が後述の点で異なる以外は、同一の方法でｐ
ｎ接合ダイオードアレイを作製し、同じ方法で評価し
た。すなわち、ｐｎ積層構造層４は、その繰り返し数を
１０回とし、ｎ型層（ｎ-型ＧａＡｓ）はキャリア濃度
が２×１０18で、層厚を１０ｎｍとした。ｐ型層（ｐ-
型Ａｌ0.4 Ｇａ0.6 Ａｓ）はアンドープで、層厚を１０
ｎｍとした。酸素ドープＡｌＧａＡｓ層３は、層厚が２
８０ｎｍであることを除いて実施例１と同一条件とし
た。下ヘテロ障壁層５の伝導型はアンドープ（ｐ型）と
した。測定結果、素子間干渉の大きさは１１．７％であ
った。
【００５４】（比較例）実施例１とエピタキシャル結晶
の層構造が後述の点で異なる以外は、同一の方法でｐｎ
接合ダイオードアレイを作製し、同じ方法で評価した。
すなわち、ｐｎ積層構造層４は形成しなかった。酸素ド
ープＡｌＧａＡｓ層３も形成しなかった。下ヘテロ障壁
層５の伝導型はアンドープ（ｐ型）とした。測定結果、
素子間干渉の大きさは１９％であった。
の層構造が後述の点で異なる以外は、同一の方法でｐｎ
接合ダイオードアレイを作製し、同じ方法で評価した。
すなわち、ｐｎ積層構造層４は形成しなかった。酸素ド
ープＡｌＧａＡｓ層３も形成しなかった。下ヘテロ障壁
層５の伝導型はアンドープ（ｐ型）とした。測定結果、
素子間干渉の大きさは１９％であった。
【００５５】実施例１〜５及び比較例の各測定結果か
ら、次のことが明白である。 （１）ｐｎ積層構造層４、酸素ドープＡｌＧａＡｓ層
３、又は下ヘテロ障壁層によるバリアのうちいずれか１
つを採用するだけで、従来に比べて素子間干渉を著しく
改善することができる。 （２）ｐｎ積層構造層４の繰り返し数は１回でも充分に
素子間干渉抑制の効果を得ることができるが、その数を
大きくすることにより、より一層効果的となる。
ら、次のことが明白である。 （１）ｐｎ積層構造層４、酸素ドープＡｌＧａＡｓ層
３、又は下ヘテロ障壁層によるバリアのうちいずれか１
つを採用するだけで、従来に比べて素子間干渉を著しく
改善することができる。 （２）ｐｎ積層構造層４の繰り返し数は１回でも充分に
素子間干渉抑制の効果を得ることができるが、その数を
大きくすることにより、より一層効果的となる。
【００５６】
【発明の効果】本発明によれば、基板上に各種半導体素
子を高密度に形成した場合に問題となる素子間のリーク
電流による素子間干渉の発生をｐ型層とｎ型層とを繰り
返し積層するという簡単な工程を付加するか、又は酸素
ドープＡｌＧａＡｓ層を形成することにより有効に抑え
ることができる。酸素ドープＡｌＧａＡｓ層はアンドー
プエピタキシャル層に比べて高抵抗結晶を安定して成長
させることができるので、信頼性の高い素子を提供でき
る。
子を高密度に形成した場合に問題となる素子間のリーク
電流による素子間干渉の発生をｐ型層とｎ型層とを繰り
返し積層するという簡単な工程を付加するか、又は酸素
ドープＡｌＧａＡｓ層を形成することにより有効に抑え
ることができる。酸素ドープＡｌＧａＡｓ層はアンドー
プエピタキシャル層に比べて高抵抗結晶を安定して成長
させることができるので、信頼性の高い素子を提供でき
る。
【００５７】また、ダブルへテロ接合型ｐｎ接合ダイオ
ード素子の用途の場合には、上記に代えて、又は上記に
加えて、ヘテロ障壁層に挟まれた活性層と同じ導電型の
ヘテロ障壁層を基板との間に設けることにより、価電子
帯に組成差に起因するバンド不連続を生じさせ、これに
より電流リークを減少させて素子間干渉の改善を図るこ
とができるので、従来の工程に若干の変更を加えるだけ
で、素子間干渉の発生を十分に抑え、ダイオード特性の
安定したダイオード素子アレイを作製することが可能と
なる。
ード素子の用途の場合には、上記に代えて、又は上記に
加えて、ヘテロ障壁層に挟まれた活性層と同じ導電型の
ヘテロ障壁層を基板との間に設けることにより、価電子
帯に組成差に起因するバンド不連続を生じさせ、これに
より電流リークを減少させて素子間干渉の改善を図るこ
とができるので、従来の工程に若干の変更を加えるだけ
で、素子間干渉の発生を十分に抑え、ダイオード特性の
安定したダイオード素子アレイを作製することが可能と
なる。
【図１】本発明による３−５族化合物半導体の実施の形
態の一例を示す断面図。
態の一例を示す断面図。
【図２】図１に示した３−５族化合物半導体を用いて構
成されたｐｎ接合ダイオードアレイの一例を示す断面
図。
成されたｐｎ接合ダイオードアレイの一例を示す断面
図。
１ ｎ型ＧａＡｓ基板
２ バッファ層
３ 酸素ドープＡｌＧａＡｓ層
４ ｐｎ積層構造層
５ 下ヘテロ障壁層
６ 活性層
７ 上ヘテロ障壁層
８ コンタクト層
１０ ３−５族化合物半導体
２０ ｐｎ接合ダイオードアレイ
３０、５０ ｐｎ接合ダイオード
３１、５１ ｐ型領域
３２、５２ ｎ電極
３３、５３ ｐ電極
４１、４３、４５ ｐ型層
４２、４４、４６ ｎ型層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 佐沢 洋幸
千葉県市原市姉崎海岸５番１号 住友化学
工業株式会社内
Ｆターム(参考） 5F003 AP04 BA27 BC01 BC02 BF06
BG06 BM03 BP31
5F052 DA04 GC04 JA05 JA07 KA01
KA05
Claims (10)
- 【請求項１】 導電性基板上に３−５族化合物半導体の
デバイス層をエピタキシャル成長させて成る３−５族化
合物半導体において、 前記導電性基板と前記デバイス層との間に、ｐ型伝導性
を有するｐ型層とｎ型伝導性を有するｎ型層との積層に
よる少なくとも１つのｐｎ接合を有するｐｎ積層構造層
が設けられていることを特徴とする３−５族化合物半導
体。 - 【請求項２】 導電性基板上に３−５族化合物半導体の
デバイス層をエピタキシャル成長させて成る３−５族化
合物半導体において、 前記導電性基板と前記デバイス層との間に、酸素ドープ
ＡｌＧａＡｓ層が設けられていることを特徴とする３−
５族化合物半導体。 - 【請求項３】 前記導電性基板と前記デバイス層との間
に、さらに、酸素ドープＡｌＧａＡｓ層が設けられてい
る請求項１記載の３−５族化合物半導体。 - 【請求項４】 前記酸素ドープＡｌＧａＡｓ層が前記導
電性基板と前記ｐｎ積層構造層との間に設けられている
請求項３記載の３−５族化合物半導体。 - 【請求項５】 請求項１、２、３又は４記載の３−５族
化合物半導体を用いたことを特徴とする半導体装置。 - 【請求項６】 導電性基板上に、エピタキシャル成長に
より形成された３−５族化合物半導体のデバイス層を設
けて成り、該デバイス層が活性層を一対のヘテロ障壁層
で挟んで成るダブルへテロ型デバイス層となっている素
子アレイであって、 前記一対のヘテロ障壁層のうち前記導電性基板側に設け
られている下ヘテロ障壁層の導電型が前記活性層の導電
型と同一であることを特徴とする素子アレイ。 - 【請求項７】 前記下ヘテロ障壁層と前記導電性基板と
の間に、ｐ型伝導性を有するｐ型層とｎ型伝導性を有す
るｎ型層とにより少なくとも１つのｐｎ接合を有するよ
うに構成されたｐｎ積層構造層が設けられている請求項
６記載の素子アレイ。 - 【請求項８】 前記下ヘテロ障壁層と前記導電性基板と
の間に酸素ドープＡｌＧａＡｓ層が設けられている請求
項６記載の素子アレイ。 - 【請求項９】 前記下ヘテロ障壁層と前記導電性基板と
の間にさらに酸素ドープＡｌＧａＡｓ層が設けられてい
る請求項７記載の素子アレイ。 - 【請求項１０】 前記酸素ドープＡｌＧａＡｓ層は、前
記導電性基板と前記ｐｎ積層構造層との間に設けられて
いる請求項９記載の素子アレイ。
Priority Applications (6)
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|---|---|---|---|
| JP2001333129A JP2003142492A (ja) | 2001-10-30 | 2001-10-30 | ３−５族化合物半導体および半導体装置 |
| SG200206326A SG98076A1 (en) | 2001-10-30 | 2002-10-21 | 3-5 group compound semiconductor and semiconductor device |
| TW091124375A TW564542B (en) | 2001-10-30 | 2002-10-22 | 3-5 group compound semiconductor and semiconductor device |
| US10/278,979 US20030080331A1 (en) | 2001-10-30 | 2002-10-24 | 3-5 Group compound semiconductor and semiconductor device |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001333129A JP2003142492A (ja) | 2001-10-30 | 2001-10-30 | ３−５族化合物半導体および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142492A true JP2003142492A (ja) | 2003-05-16 |
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ID=19148448
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| KR (1) | KR20030036032A (ja) |
| SG (1) | SG98076A1 (ja) |
| TW (1) | TW564542B (ja) |
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| US7556976B2 (en) * | 2002-10-25 | 2009-07-07 | The University Of Connecticut | Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation |
| US7776753B2 (en) * | 2002-10-25 | 2010-08-17 | University Of Connecticut | Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation |
| US7015120B2 (en) * | 2002-10-25 | 2006-03-21 | The University Of Connecticut | Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation |
| WO2005015642A1 (ja) * | 2003-08-08 | 2005-02-17 | Sanken Electric Co., Ltd. | 半導体装置及びその製造方法 |
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| KR101007087B1 (ko) * | 2009-10-26 | 2011-01-10 | 엘지이노텍 주식회사 | 발광소자 및 그 제조방법 |
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| CN106847809B (zh) * | 2017-02-23 | 2018-09-04 | 无锡新硅微电子有限公司 | 用于片上集成的整流桥结构 |
| JP6654596B2 (ja) * | 2017-03-24 | 2020-02-26 | 日機装株式会社 | 半導体発光素子および半導体発光素子の製造方法 |
| CN108550664B (zh) * | 2018-04-02 | 2020-08-07 | 江西壹创军融光电科技有限公司 | 一种基于砷化镓衬底的平面式led外延结构及其制作方法 |
| DE102018115222A1 (de) * | 2018-06-25 | 2020-01-02 | Otto-Von-Guericke-Universität Magdeburg | Halbleiterschichtstapel und Verfahren zu dessen Herstellung |
| CN112289902A (zh) * | 2020-10-29 | 2021-01-29 | 錼创显示科技股份有限公司 | 微型发光二极管 |
| US11949043B2 (en) | 2020-10-29 | 2024-04-02 | PlayNitride Display Co., Ltd. | Micro light-emitting diode |
Family Cites Families (20)
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|---|---|---|---|---|
| US1827A (en) * | 1840-10-14 | Cooking-stove | ||
| US3881113A (en) * | 1973-12-26 | 1975-04-29 | Ibm | Integrated optically coupled light emitter and sensor |
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