KR20030036032A - 3 내지 5족 화합물 반도체 및 반도체 장치 - Google Patents

3 내지 5족 화합물 반도체 및 반도체 장치 Download PDF

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하타마사히코
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스미또모 가가꾸 고교 가부시끼가이샤
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Abstract

본 발명은 p형 전도율을 갖는 p형 층과 n형 전도율을 갖는 n형 층을 전도성 기판과 장치 층 사이에 포함하는 하나 이상의 pn 접합을 갖는 pn 적층 구조 층을 포함하는, 전도성 기판과 당해 전도성 기판 위에 적층 성장시킴으로써 형성된 3 내지 5족 화합물 반도체의 장치 층을 포함하는, 3 내지 5족 화합물 반도체에 관한 것이다.

Description

3 내지 5족 화합물 반도체 및 반도체 장치{3-5 Group compound semiconductor and semiconductor device}
본 발명은 3 내지 5족 화합물 반도체 및 반도체 장치에 관한 것이다. 더욱 특히, 본 발명은 pn 접합을 갖는 소자 어레이(element array)를 구성하기에 적합한 적층 성장 결정 층 구조를 갖는 3 내지 5족 화합물 반도체 및 반도체 장치에 관한 것이다.
최근 몇년 동안, 반도체 pn 접합 층을 갖는 고속 전기 소자 또는 광학 소자의 다양한 영역에서, 단일 반도체 기판 및 이 위에 단단하게 장착된 다수의 소자를포함하는 고밀도 집적 소자 어레이를 개발하기 위한 많은 노력이 있었다. 그러나, 단일 기판, 특히 반도체 기판 위에 고밀도로 다양한 소자를 집적시키는 경우, 집적 소자들 사이의 누전이 증가하며, 소자들 사이에서 서로 간섭이 증가하는 문제가 발생한다.
이러한 간섭으로 기인한 내부소자 누전을 억제하기 위한 수단으로서, 예를 들면, 각각의 소자를 반절연 기판 위에서 형성시키고, 반절연 기판을 수득할 수 있는 깊이를 갖는 소자-분리 그루브(groove)를 형성시켜 각각의 소자들 사이에 절연성을 수득하는 방법, 및 반절연 적층 성장 층을 도체 기판 위에 형성시킨 다음 장치 층을 반절연 적층 성장 층위에 형성시키고, 반절연 적층 성장 층을 수득할 수 있는 깊이를 갖는 소자-분리 그루브를 형성시켜 각각의 소자들 사이에 절연성을 수득하는 방법이 제안되었다.
상기된 2가지 방법중에서, 특히 후자의 방법이 기판의 전도 형태를 고려하여 고수준의 자유도를 갖기 때문에, 설계 관점에서 유리하다. 또한, pn 접합 다이오드, npn 접합을 함유하는 바이폴라(bypolar) 트랜지스터 또는 pnpn 접합을 함유하는 사이리스터로서 이러한 소자 어레이를 강화시키기 위하여, 높은 결정도를 갖는 낮은 전위 밀도의 기판의 사용이 특히 효과적이다. 많은 경우에서, 전도성은 낮은 전위 밀도를 수득하기 위해 첨가되는 다수의 소자에 의해 전달된다. 따라서, 후자의 방법에서, 사용되는 전도성 기판 및 분리 소자용으로 제공된 반절연성 적층 성장 층이 더욱 유망하다.
유사하게, 각각의 반도체 소자들 사이의 간섭 문제는 다양한 반도체 소자를고밀도로 집적시켜 제조된 기타 반도체 장치의 경우에 발생한다. 내부 소자 간섭을 예방하는 문제는 소자 밀도가 더욱 높아지며 내부 소자 거리가 더욱 작아짐에 따라 더욱 중요하게 된다.
소자들 사이의 절연을 위해 사용되는 반절연 적층 성장 층이 기판 상에 형성되는 경우, 지금까지는 도펀트(dopant) 공급원의 공급없이 성장하는 소위 도핑되지 않은 적층 성장 층이 사용되었다. 그러나, 심지어 이러한 목적으로 도핑되지 않은 적층 성장 층이 형성되는 경우에도, 이에 따라 사실상 충분한 절연 특성을 갖는 층을 형성하는 것이 용이하지 않으며, 많은 경우 반도체 소자들 사이의 누전이 충분히 억제될 수 없다. 결과적으로, 예를 들면, pn 접합 다이오드 어레이, npn 바이폴라 트랜지스터 어레이 또는 pnpn 사이리스터 어레이의 제조에서, 심지어 내부-소자의 누전을 억제하기 위해 도핑되지 않은 적층 성장 층이 반도체 기판 위에 형성되는 경우에서도 항상 만족할 만한 결과가 수득되는 것은 아니며, 충분히 독립적인 조건 하에서 각각의 다이오드를 조작하는 것이 쉽지 않다.
본 발명의 목적은 3 내지 5족 화합물 반도체, 반도체 장치, 및 기판 상에 고밀도로 다양한 반도체 소자가 형성되는 경우에서의 문제점의 원인이 되는 소자들 사이의 누전의 발생이 효과적으로 억제될 수 있는 소자 어레이를 제공한다.
본 발명의 또다른 목적은 3 내지 5족 화합물 반도체, 반도체 장치, 및 내부-소자의 누전의 발생이 충분하게 억제되며, 소자들이 고밀도로 집적되는 어레이를제조할 수 있는 소자 어레이를 제공한다.
앞서 언급된 문제점을 해결하기 위하여, 본 발명에 따라, 전도성 기판, 및 상기 전도성 기판 위에 적층 성장시킴으로써 형성되는 화합물 반도체의 장치 층을 포함하는 3 내지 5족 화합물 반도체를 제공하며, 당해 구조는 절연 층으로서, 기판과 장치 층 사이에 제공되는 p형 전도 층 및 n형 전도 층으로 이루어진 pn 접합을 갖는 pn 적층 구조 층을 포함한다. 또한, 반도체 구조는 pn 적층 구조 층 대신, 또는 이에 더불어 고저항 층으로서 산소 도핑된 AlGaAs 층을 포함한다.
추가로, 본 발명에 따라, 전도성 기판, 및 전도성 기판 위에 형성된 3 내지 5족 화합물 반도체로 이루어진 pn 접합을 함유하는 이중 이형 장치 층을 포함하는 반도체 소자 어레이가 제공되며, 상기 장치 층과 전도성 기판 사이에 제공된 이형 차단 층의 전도체 형태의 구조는 이형 차단 층과 인접하며 pn 접합 계면을 함유하고 이형 차단 층과 접촉하는 활성 층 부분의 전도체 형태와 동일하게 제조되고, 이로써 상이한 조성으로 인한 밴드 불연속이 가수(valence) 밴드중에 발생함으로써 장치 층과 전도성 기판 사이에서 흐르는 전류를 억제한다.
본 발명의 제1항의 양태에 따라, 전도성 기판, 및 상기 전도성 기판 위에 적층 성장시킴으로써 형성된 3 내지 5족 화합물 반도체의 장치 층(여기서, 전도성 기판과 장치 층 사이의 pn 적층 구조 층은 p형 전도율을 갖는 p형 층과 n형 전도율을 갖는 n형 층을 포함하는 하나 이상의 pn 접합 층을 갖는다)을 포함하는 3 내지 5족 화합물 반도체가 수득된다.
p형 층과 n형 층의 적층화에 의해 하나 이상의 pn 접합 층을형성시킴으로써, 수직 방향으로 pn 적층 구조를 통해 흐르는 경향이 있는 전류를 하나 이상의 pn 접합에 의해 형성된 에너지 차단막에 의해 억제시킬 수 있으며, 전도성 기판과 장치 층 사이에서 필요한 절연 조건이 확보될 수 있고, 누전을 감소시킬 수 있다. 하나 이상의 쌍으로 제공되는 경우에 p형 층과 n형 층을 포함하는 적층 구조가 효과적이지만, 2쌍 이상의 반복된 적층 구조가 사용되는 경우에 pn 적층 구조로 수직 방향으로 흐르는 전류는 더욱 효과적으로 억제될 수 있다.
본 발명의 제2항의 양태에 따라, 전도성 층과 장치 증 사이에 제공된 산소-도핑된 AlGaAs 층을 포함하는, 전도성 기판, 및 상기 전도성 기판 위에 적층 성장시킴으로써 형성된 3 내지 5족 화합물 반도체의 장치 층을 포함하는 3 내지 5족 화합물 반도체가 수득된다.
산소-도핑된 AlGaAs 층은 고저항 층으로 구성된다. 막 두께 방향에서의 이의 저항은 Al 조성물, 산소-도핑된 농도 및 형성된 층의 두께에 의해 측정된다. 막 두께 방향으로 높은 저항을 나타내는 산소-도핑된 AlGaAs 층을 제공함으로써, 이의 두께 방향으로 흐르는 전류가 억제될 수 있으며, 장치 층과 전도성 기판 사이에 흐르는 전류가 효과적으로 억제되고, 누전으로 인한 문제점이 해결될 수 있다. 따라서, 산소-도핑된 AlGaAs 층을 제공함으로써, 전도성 기판과 장치 층 사이에 필요한 절연 조건이 확보되며, 누전을 감소시킬 수 있다.
본 발명의 제3항의 양태에 따라, 전도성 기판과 장치 층 사이에 산소-도핑된 AlGaAs 층을 추가로 포함하는 제1항에 따르는 3 내지 5족 화합물 반도체가 수득된다.
본 발명의 제4항의 양태에 따라, 산소-도핑된 AlGaAs 층이 전도성 기판과 pn 적층 구조 층 사이에 제공된, 제3항에 따르는 3 내지 5족 화합물 반도체가 수득된다.
본 발명의 제5항의 양태에 따라, 제1항, 제2항, 제3항 또는 제4항에 따르는 3 내지 5족 화합물 반도체를 포함하는 반도체 장치가 수득된다.
본 발명의 제6항의 양태에 따라, 전도성 기판, 및 상기 전도성 기판 위에 적층 성장시킴으로써 형성된 3 내지 5족 화합물 반도체의 장치 층[여기서, 이중 이형 장치 층인 장치 층은 한 쌍의 이형 차단 층 및 이형 차단 층들 사이에 고정된 활성 층을 포함하며, 전도성 기판 면(이후로, 하부 이형 차단 층으로 언급된다)에 제공되는 한 쌍의 이형 차단 층들에서 이형 차단 층의 전도 형태는 활성 층의 그것과 동일하다]을 포함하는 소자 어레이가 수득된다.
따라서, 인접한 활성층의 전도 형태와 동일한 하부 이형 차단 층의 전도 형태를 제조함으로써, 가수 밴드중의 상이한 조성으로 인해 밴드 불연속이 발생하며, 이에 따라 형성된 에너지 차단에 의해 활성 층과 전도 기판 사이에 흐르는 전류가 억제되어, 내부-소자 간섭이 감소될 수 있다.
본 발명의 제7항의 양태에 따라, 이형 차단 층과 전도성 기판 사이에, p형 전도율을 갖는 p형 층과 n형 전도율을 갖는 n형 층을 포함하는 하나 이상의 pn 접합을 갖는 pn 적층 구조 층을 포함하는, 제6항에 따르는 소자 어레이가 수득된다.
본 발명의 제8항의 양태에 따라, 하부 이형 차단 층과 전도성 기판 사이에 산소-도핑된 AlGaAs 층을 추가로 포함하는, 제6항에 따르는 소자 어레이가 수득된다.
본 발명의 제9항의 양태에 따라, 하부 이형 차단 층과 전도성 기판 사이에 산소-도핑된 AlGaAs 층을 추가로 포함하는, 제7항에 따르는 소자 어레이가 수득된다.
본 발명의 제10항의 양태에 따라, 산소-도핑된 AlGaAs 층이 전도성 기판과 pn 적층 구조 층 사이에 제공된, 제9항에 따르는 소자 어레이가 수득된다.
본 발명에 따라, 다양한 반도체 소자가 기판 위에 고밀도로 형성되는 경우에 심각한 문제를 야기하는 누전으로 인한 내부-소자 간섭의 발생은 p형 층과 n형 층을 반복적으로 적층시키는 단순한 단계를 추가하거나, 산소-도핑된 AlGaAs 층을 형성시킴으로써 효과적으로 억제할 수 있다. 산소-도핑된 AlGaAs 층이 도핑되지 않은 적층 성장 층과 비교하여 더욱 안정하게 고저항 결정을 성장시킬 수 있기 때문에, 높은 신뢰도를 갖는 소자를 수득할 수 있다.
기판의 한 면 위에 한 쌍의 이형 차단 층중의 하나를 제공함으로써, 상기된 소자 대신 또는 이에 추가로 이중 이형 접합 형태의 pn-접합 다이오드 소자를 사용하는 데에 있어서, 하나의 이형 차단 층은 활성 층의 전도 형태와 동일한 전도 형태를 가지며, 가수 밴드중의 불연속성이 활성 층과 이형 차단 층 사이의 Al 함량의 차이로 인해 발생하여, 이로써 누전이 억제되며 내부-소자 간섭이 감소될 수 있다. 따라서, 단지 앞선 공정 단계를 약간 변화시킴으로써, 내부-소자 간섭의 발생이 충분하게 억제되며, 안정한 다이오드 특성을 나타내는 다이오드 소자 어레이를 제조하는 것이 가능하게 된다.
도 1은 본 발명에 따르는 3 내지 5족 화합물 반드체의 양태의 한 가지 예를 나타내는 단면도이다.
도 2는 도 1에 나타낸 3 내지 5족 화합물 반도체를 사용함으로써 제조되는 pn 접합 다이오드 어레이(array)의 한 가지 예를 나타내는 단면도이다.
본 발명의 양태의 한 가지 예는 도면을 참조로 하여 아래에 상세하게 기술된다.
도 1은 본 발명에 따르는 3 내지 5족 화합물 반도체의 양태의 한 가지 예를 나타내는 단면도이다. 3 내지 5족 화합물 반도체 10은 이중 이형 pn 접합 다이오드 어레이를 제조하기 위해 사용되며, 이의 층 구조는 전도성 n형 GaAs 기판 1과 금속 유기 증기 상 적층(MOVPE)을 사용하여 연속적으로 적층시킴으로써 기판 1위에 형성된 활성 층을 함유하는 다수의 화합물 반도체 박막 결정 층을 포함한다.
이러한 양태에서, 완충 층 2는 n형 GaAs 기판 1 위에 n-형 GaAs 층으로서 적층된다. 이어서, 완충 층 2 위에 O-도핑된 Al0.3Ga0.7As 층인 산소-도핑된 AlGaAs 층 3이 적층되어 높은 저항 층으로서 작용하고, 추가로 pn 접합에 의해 기인되는 에너지 차단에 의한 전류 억제에 사용하기 위해 pn 적층 구조 층 4가 적층된다.
pn 적층 구조 층 4가 활성 층 6을 포함하는 소위 이중 이형 구조의 3 내지 5족 화합물 반도체의 이중 이형 장치 층을 형성하는 경우, 각각 활성 층 6보다 큰 에너지를 갖는 하부 이형 차단 층 5와 상부 이형 차단 층 7 사이에 고정된 n-형 Al0.15Ga0.85As 층을 포함한다. 본 발명의 양태에서, 하부 이형 차단 층 5와 상부 이형 차단 층 7은 각각 n-형 Al0.6Ga0.4As 층을 포함하며, n-형 GaAs 층을 포함하는 접촉 층 8이 상부 이형 차단 층 7 위에 추가로 형성된다.
pn 적층 구조 층 4는 도 1에 나타낸 바와 같이 적층된, 각각 p형 전도율을 갖는 p-형 Al0.4Ga0.6As 층을 포함하는 p형 층 41, 43 및 45, 및 각각 n형 전도율을 갖는 n-형 Al0.4Ga0.6As 층을 포함하는 n형 층 42, 44 및 46을 포함한다. 따라서, pn 적층 구조 층 4가 p형 층과 n형 층이 교대로 적층된 반복된 적층 구조를 가져, p형 층과 여기에 인접된 n형 층 사이에 pn 접합이 형성된다.
본 발명의 양태에서, pn 적층 구조 층 4는 p형 층과 n형 층의 반복된 적층의 수가 6개인 6층 구조를 가지며, 3쌍의 p형 층과 n형 층을 함유하고, pn 접합의 수는 5이다.
상기한 바와 같이, 반복된 pn 접합을 포함하는 pn 적층 구조 층 4는 pn 접합에 의해 형성된 에너지 차단을 사용하여 장치 활성 층인 활성 층 6으로부터 n형 GaAs 기판 1로 흐르는 누전을 예방하기 위한 절연 층으로서 제공된다. 따라서, 반복된 pn 접합을 포함하는 pn 적층 구조 층 4에서 형성된 에너지 차단의 작용에 의해, 3 내지 5족 화합물 반도체의 각각의 층에 대해 수직 방향으로 흐르는 전자 및 양공은 pn 적층 구조 층 4에 의해 차단된다.
따라서, 앞서 언급한 바와 같이 구성된 3 내지 5족 화합물 반도체 10을 사용함으로써, 아래에 상세하게 기술한 바와 같이, 전류는 단지 적합한 경로를 통해서만이 흐르게 되며, 누전의 발생을 억제시킬 수 있다.
일반적으로, pn 접합의 에너지 차단은 사용되는 물질의 에너지 간격이 클수록 더욱 커질 수 있으며, 따라서 위에서 언급된 층 구조가 예를 들면, AlGaAs형 물질로 구성된 경우, 결정질에 해가 되지 않는 범위 내에서 높은 Al 함량이 바람직하다.
p형 층 41, 43 및 45, 및 n형 층 42, 44 및 46의 각각의 두께는 담체 농도에 따르는 pn 접합의 감소 층의 두께와 거의 동일하거나 큰 것이 바람직하다. 두께가 앞서 기술된 것보다 작을 경우, 어떠한 경우에서는 누전 경로로부터 흐르는 전류의 예방에 대한 충분한 효과를 수득할 수 없다. 감소 층 두께가 담체 농도의 제곱근에 반비례하기 때문에, 각각의 층의 두께는 형성된 pn 접합의 담체 농도가 높아질수록 작아지게 된다. 여기서, pn 적층 구조 층 4를 구성하는 p형 층과 n형 층의 전도률은 실질적으로 담체 농도에 의해 특징지워 지며, 예를 들면 도펀트의 공급없이 성장하는 층(소위, 도핑되지 않은 층)에서, p형 층 또는 n형 층으로서 간주되는 p형 또는 n형 전도율을 나타낸다.
pn 접합의 반복 수가 1인 경우에도 유리한 효과가 수득될 수 있기 때문에, pn 적층 구조 층 4는 하나 이상의 p형 층 및 하나 이상의 n형 층만 가지면 충분하지만, 적층 반복 수가 증가하는 경우에 누전 예방 효과가 커지게 된다. 특히, 박층이 고농도의 담체를 갖는 pn 접합에 사용되는 경우, 차단 두께가 작아지기 때문에 터널 효과로 인한 누전이 발생하는 경향이 생긴다. 이러한 경우, 적층 반복 수를 크게하면 누전 억제 효과가 커진다.
본 발명의 양태에서, pn 적층 구조 층 4의 사용에 의한 누전 억제에 더불어,추가로 산소-도핑된 AlGaAs 층 3을 형성시켜 고저항 층을 제공함으로써, 누전을 억제한다.
따라서, 고저항을 갖는 것으로 공지된 산소-도핑된 AlGaAs 층을 사용한 산소-도핑된 AlGaAs 층 3에 의해 제공된 고저항은 n형 GaAs 기판 1로 흐르는 누전을 예방한다. 산소-도핑된 AlGaAs 층 3은 도핑되지 않은 적층 성장 층과 비교하여 더욱 안정한 고저항 결정을 성장시킬 수 있다는 장점을 갖는다.
필름의 두께 방향에서 산소-도핑된 AlGaAs 층 3의 저항율은 Al 함량, 산소 도핑 농도 및 층 두께에 의해 측정된다. Al 함량은 결정 질에 해가 없는 범위 내에서 높을수록 바람직하며, 실제로 바람직하게는 약 0.3 내지 0.5이다. 산소 도핑은 결정 질에 해가되지 않는 범위 내에서 고농도일수록 바람직하며, 약 7 x 1015내지 1 x 1019cm-3이 바람직하다. 산소-도핑된 AlGaAs 층 3의 두께는 성장 시간에 해를 주지 않는 범위 내에서 두꺼울수록 바람직하다.
추가로, 본 발명의 양태에서, 누전이 n형 GaAs 기판 1로 흐르는 구조의 반도체는 하부 이형 차단 층 5의 전도 형태를 조절함으로써 억제할 수 있다. 일반적으로, AlGaAs 형 결정을 사용한 pn 접합 다이오드 어레이를 제조하는 경우, 하부 이형 차단 층 5는 절연 작용을 갖도록 도핑되지 않은 층으로서 형성되며, 이의 상부에 제공되는 활성 층 6 및 상부 이형 차단 층 7은 n형 층으로서 형성된다. n형 활성층 및 상부 이형 차단 층 7의 일부에 이온 이식 또는 열 확산에 의해 p형 불순물을 첨가하거나, 선택적인 적층 성장에 의해 p형 반도체 층을 형성시킴으로써 pn 접합 소자를 형성시킬 수 있다. 그러나, 높은 Al 함량을 갖는 도핑되지 않은 AlGaAs에 의해 수득된 하부면 이형 차단 층은 저농도 p형 전도율을 나타내며, 또한 p형 담체 농도는 안정화시키는 것이 어렵다. 결과적으로, 양공에 대한 에너지 차단은 활성 층 6과 하부 이형 차단 층 5 사이의 가수 밴드에서 형성되기 어려우며, 양공은 n형 GaAs 기판 1의 측면으로 누전될 수 있다. 이러한 문제점을 피하기 위하여, 하부 이형 차단 층 5의 전도 형태 구조의 반도체 10은 층 5에 인접한 활성 층 6의 전도 형태(n형태)와 동일하게 제조함으로써, 상이한 조성물로 인한 밴드 불연속이 수가 밴드 중에 형성되어, n형 GaAs 기판 1의 하부로의 누전이 억제될 수 있다.
도 1에 나타낸 양태에서, 반도체 10은 pn 접합을 함유하는 장치 층과 n형 GaAs 기판 1 사이의 누전을 억제하기 위해 상기된 3개의 층을 사용하여 수득된 구조이다. 구체적으로, pn 적층 구조 층 4, 산소-도핑된 AlGaAs 층 3 및 하부 이형 차단 층 5를 갖는 반도체 10은 이형 차단 층들 사이에 고정된 활성 층 6의 하부 이형 차단 층에 인접한 부분의 것과 동일한 전도 형태를 갖는다. 그러나, 각각의 이들 층은 단독으로 사용되는 경우에도 충분하게 누전을 억제할 수 있으며, 3개의 층이 모두 사용될 필요는 없다. 그러나, 3개의 층 중에 하나만을 단독으로 사용하는 경우와 비교하여, 2개의 층 또는 본 발명의 양태에 나타낸 바와 같은 3개의 층을 모두 사용하는 것이 누전 발생을 더욱 효과적으로 억제할 수 있다.
도 1에 나타낸 양태가 pn 접합 다이오드 소자 어레이를 제조하기 위해 사용되는 층 구조를 갖는 3 내지 5족 화합물 반도체의 예를 나타내지만, 본 발명은 단지 pn 접합 다이오드 소자 어레이를 제조하기 위한 3 내지 5족 화합물 반도체로 제한되지 않으며, 예를 들면, non 접합 및 ppn 접합을 갖는 바이폴라 트랜지스터 또는 pnpn 접합을 갖는 사이리스터와 같은 기타 소자들에서 누전(내부-소자 간섭)을 억제하기 위해 유사하게 적용시킬 수 있다.
도 2는 도 1에 나타낸 3 내지 5족 화합물 반도체를 사용하여 구성된 반도체 장치인 pn 접합 다이오드 어레이의 하나의 예의 단면도를 나타낸다. 도 2에서 나타낸 pn 접합 다이오드 어레이 20의 층 구조가 도 1에 나타낸 바와 정확하게 동일하기 때문에, 도 2에서 각각의 부분에서 도 1에 상응하는 부분은 각각 동일한 인요 번호에 의해 표시된다.
pn 접합 다이오드 어레이 20은 n형 GaAs 기판 1에 닿는 깊이로 소자 분리 그루브 21을 형성함으로써 제조된 2개의 pn 접합 다이오드 30 및 50을 포함한다. pn 접합 다이오드의 상부 표면 30A는 n형 영역인 접촉 층 8 위의 n 전극 32, 및 pn 접합 다이오드 30의 상부에서 형성된 p형 영역 31 위의 p 전극 33을 각각 형성한다. pn 접합 다이오드 30의 동일한 표면위에 수득된 n 전극 32 및 p 전극 33에 전압을 적용시켜, pn 접합을 기본으로 함을 특징으로 하는 정류가 수득된다. 유사하게, 접촉 층 8위에 n 전극 52, 및 p형 영역 51위에 p 전극 53을 갖는 pn 접합 다이오드 50이 수득된다.
pn 접합 다이오드 어레이 20이 상기한 바와 같이 구성되기 때문에, 예를 들면, pn 접합 다이오드 30이 단독으로 작동하는 경우, pn 접합 다이오드 30으로부터 pn 접합 다이오드 50으로 흐르는 경향이 있는 누전이 하부 이형 차단 층 5, pn 적층 구조 층 4 및 산소-도핑된 AlGaAs 층 3에 의해 억제되어, 심지어 n형 GaAs 기판1이 전도성이더라도 n형 GaAs 기판 1을 통해 pn 접합 다이오드로의 흐르는 누전이 실질적으로 억제될 수 있다. 따라서, pn 접합 다이오드 어레이 20과 같은 구조를 갖는 pn 접합 다이오드 어레이에서, 각각의 pn 접합 다이오드들 사이의 누전으로 기인하는 전류-전압 특성면의 간섭 효과의 발생이 효과적을 억제될 수 있다. pn 접합 다이오드 50이 단독으로 작동되는 경우에도 동일하게 적용된다. 추가로, pn 접합 다이오드 30 및 50이 동시에 작동하는 경우, 2개의 다이오드 사이의 간섭이 효과적으로 억제될 수 있다.
추가로 본 발명은 아래의 실시예를 통해 상세하게 설명된다.
비록 아래에 나타낸 실시예가 GaAs 기판 위의 AlGaAs형 3 내지 5족 화합물 반도체의 층 구조에 관한 것이지만, 본 발명은 이러한 형태로 제한될 필요는 없다. 예를 들면, 본 발명은 GaAs 기판 위의 AlInGaP형 3 내지 5족 화합물 반도체, InP 기판 위의 InGaAsP형 3 내지 5족 화합물 반도체 및 GaN 기판 위의 InGaN형 3 내지 5족 화합물 반도체에서도 동일하게 적용시킬 수 있다. 추가로, 당해 실시예는 단지 산소-도핑된 AlGaAs 층 3 및 pn 적층 구조 층 4를 사용하여 수득된 구조를 고려한 pn 접합 다이오드 소자의 예를 기술하고 있지만, 본 발명의 적용은 pn 접합 다이오드 소자들로 제한할 필요는 없다. 본 발명은 바이폴라 조작이 가능하며, ppn 접합, npn 접합 및 pnpn 접합을 함유하는 다양한 발광 소자, 광-검출기, 전기 소자 등, 어레이 형태로 배열된 소자 및 2개의 3차원적으로 배열된 소자들에 유사하게 적용시킬 수 있다.
본 실시예는 도2에 나타낸 구조를 갖는 pn 접합 다이오드 어레이와 연관된모든 것을 나타낸다.
실시예 1
pn 적층 구조 4를 담체 농도 2 x 1018cm-3및 층 두께 40nm의 p형 층(p-형 Al0.4Ga0.6As)과 2 x 1018cm-3및 층 두께 40nm의 n형 층(n-형 Al0.4Ga0.6As)을 6회의 반복수로 형성시킨다.
산소-도핑된 AlGaAs 층(산소-도핑된 Al0.3Ga0.7As) 3은 산소 농도 5 x 10`8cm-3및 층 두께 220nm를 갖는다.
하부 이형 치단 층의 전도 형태는 n형이다.
앞서 언급한 구조는 아래에 상세하게 기술된다. n형 GaAs 기판 위에 도 2에 나타낸 층 구조를 갖는 적층 성장 층을 성장시킨다. 이어서, n-형 GaAs 완충 층 위에 5 x 1018cm-3의 산소 농도를 갖는 산소-도핑된 Al0.3Ga0.7As 층 220nm을 성장시킨 다음, Al0.4Ga0.6As를 포함하는 pn 적층 구조 층을 6회 성장시킨다. p형 층과 n형 층은 각각 2 x 1018cm-3의 농도 및 40nm의 층 두께를 갖는다. 이어서, n-형 Al0.6Ga0.4As 하부 이형 차단 층, n-형 Al0.15Ga0.85As 활성 층 및 n-형 Al0.6Ga0.4As 상부 이형 차단층을 포함하는 이중 이형 구조를 성장시킨다. 이어서, 추가로 n-형 GaAs 접촉 층을 성장시킨다.
이어서, 적층 성장 결정 위로 선택적인 이온 이식에 의해 Zn을 주입하고, 활성화 열처리하여 활성 층의 중간쯤에 도달하는 깊이를 갖는 p형 영역을 형성시켜 pn 접합 다이오드를 형성시킨다. 이어서, 블럭들 사이의 소자 분리를 수행하기 위해 사진 석판술에 의해 형성된 기판을분리 그루브에 닿게 한다. 이어서, p형 저항 전극을 p형 영역에 형성시키고, n형 저항 전극을 n형 영역에 형성시킨다.
이어서, 제조된 pn 접합 다이오드 어레이를 하기 방법에 의해 다이오드 사이의 누전을 측정하는 데에 사용한다. 5mA의 일정한 전류를 pn 접합 다이오드의 한 면의 p 전극에 통과시킴과 동시에, pn 접합 다이오드의 다른 면의 p 전극에 0 내지 20mA의 전류를 스위핑시킨다. 스위핑시키는 동안, pn 접합 다이오드의 한 면에 인접한 n 전극을 통해 흐르는 전류 및 pn 접합 다이오드의 다른 면에 인접한 n 전극을 통해 스르는 전류를 각각 측정한다. pn 접합 다이오드의 한 면에 인접한 n 전극을 통해 흐르는 전류값 I로부터, 스위핑 전류가 20mA인 경우, 내부 소자 간섭의 수준 A는 아래의 수학식 1에 의해 계산된다.
I0= 5mA
pn 다이오드 소자들 사이의 간섭의 수준 A가 작을수록, 더욱 바람직하다.
실시예에서 수득된 내부-소자 간석의 평균 수준은 0.4%이다.
실시예 2
실시예 1과 동일한 방법에 따라 pn 접합 다이오드 어레이를 제조하되, 적층 성장 결정의 층 구조가 하기와 같이 상이하며, 다이오드들 사이의 누전으로 인한 내부-소자 간섭 효과는 동일한 방법에 따라 평가된다.
이어서, 2 x 1018cm-3의 담체 농도 및 10nm의 층 두께를 갖는 n형 층(n-형 Al0.4Ga0.6As)과 10nm의 층 두께를 갖는 도핑되지 않은 p형 층(p-형 Al0.4Ga0.6As)을 24회의 반복수를 사용하여 pn 적층 구조 층 4를 구성한다.
실시예 1과 동일한 조건 하에 산소-도핑된 AlGaAs 층 3을 제조한다.
또한, 하부 이형 차단 층의 전도 형태는 실시예 1과 동일하다.
내부-소자 간섭 수준을 나타내는 측정값은 0.7%이다.
실시예 3
실시예 1과 동일한 방법에 따라 pn 접합 다이오드 어레이를 제조하되, 적층 성장 결정 층 구조가 하기와 같이 상이하며, 동일한 방법에 따라 평가된다.
즉, pn 적층 구조 층 4는 없다.
실시예 1과 동일한 조건하에 산소-도핑된 AlGaAs 층 3을 제조하되, 층 두께는 300nm이다.
또한, 하부 이형 차단 층 5의 전도 형태는 실시예 1과 동일하다.
내부-소자 간섭 수준을 나타내는 측정값은 2.5%이다.
실시예 4
실시예 1과 동일한 방법에 따라 pn 접합 다이오드 어레이를 제조하되, 적층 성장 결정 층 구조가 하기와 같이 상이하며, 동일한 방법에 따라 평가된다.
즉, 2 x 1018cm-3의 담체 농도 및 10nm의 층 두께를 갖는 n형 층(n-형 GaAs)과 10nm의 층 두께를 갖는 도핑되지 않은 p형 층(p-형 Al0.4Ga0.6As)을 24회의 반복수를 사용하여 pn 적층 구조 층 4를 구성한다.
산소-도핑된 AalGaAs 층 3은 형성되지 않는다.
하부 이형 차단 층 5의 전도 형태는 도핑되지 않은 형태(p형)이다.
내부-소자 간섭 수준을 나타내는 측정값은 10.3%이다.
실시예 5
실시예 1과 동일한 방법에 따라 pn 접합 다이오드 어레이를 제조하되, 적층 성장 결정 층 구조가 하기와 같이 상이하며, 동일한 방법에 따라 평가된다.
즉, 2 x 1018cm-3의 담체 농도 및 10nm의 층 두께를 갖는 n형 층(n-형 GaAs)과 10nm의 층 두께를 갖는 도핑되지 않은 p형 층(p-형 Al0.4Ga0.6As)을 10회의 반복수를사용하여 pn 적층 구조 층 4를 구성한다.
실시예 1과 동일한 조건 하에 산소-도핑된 AlGaAs 층 3을 제조하되, 층 두께는 280nm이다.
하부 이형 차단 층 5의 전도 형태는 도핑되지 않은 형태(p형)이다.
내부-소자 간섭 수준을 나타내는 측정값은 11.7%이다.
비교 실시예
실시예 1과 동일한 방법에 따라 pn 접합 다이오드 어레이를 제조하되, 적층 성장 결정 층 구조가 하기와 같이 상이하며, 동일한 방법에 따라 평가된다.
즉, pn 적층 구조 층 4와 산소-도핑된 AlGaAs 층 3이 형성되지 않는다.
하부 이형 차단 층 5의 전도 형태는 도핑되지 않은 형태(p형)이다.
내부-소자 간섭 수준을 나타내는 측정값은 19%이다.
실시예 1 내지 5 및 비교 실시예의 각각의 측정 결과로 부터, 아래와 같이 명백하다:
(1) 단지 pn 적층 구조 층 4, 산소-도핑된 AlGaAs 층 3 또는 하부 이형 차단 층중에 하나만을 사용함으로써, 내부-소자 간섭이 이전보다 현저하게 개선될 수 있으며,
(2) pn 적층 구조 층 4의 반복 수가 1인 경우에서 내부-소자 간섭 억제의 효과가 충분히 수득될 수 있다 하더라도, 반복 수가 증가할수록 더욱 증강된 효과가 수득될 수 있다.
본 발명은 3 내지 5족 화합물 반도체, 반도체 장치, 및 기판 상에 고밀도로 다양한 반도체 소자가 형성되는 경우에서의 문제점의 원인이 되는 소자들 사이의 누전의 발생이 효과적으로 억제되며, 소자들이 고밀도로 집적되는 어레이를 제조할 수 있는 소자 어레이를 제공한다.

Claims (10)

  1. 전도성 기판과 당해 전도성 기판 위에 적층 성장시킴으로써 형성된 3 내지 5족 화합물 반도체의 장치 층을 포함하는 3 내지 5족 화합물 반도체로서,
    p형 전도율을 갖는 p형 층과 n형 전도율을 갖는 n형 층을 전도성 기판과 장치 층 사이에 포함하는 하나 이상의 pn 접합을 갖는 pn 적층 구조 층을 포함함을 특징으로 하는 3 내지 5족 화합물 반도체.
  2. 전도성 기판과 당해 전도성 기판 위에 적층 성장시킴으로써 형성된 3 내지 5족 화합물 반도체의 장치 층을 포함하는 3 내지 5족 화합물 반도체로서,
    산소-도핑된 AlGaAs 층을 전도성 기판과 장치 층 사이에 포함함을 특징으로 하는 3 내지 5족 화합물 반도체.
  3. 제1항에 있어서, 산소-도핑된 AlGaAs 층을 전도성 기판과 장치 층 사이에 추가로 포함하는 3 내지 5족 화합물 반도체.
  4. 제3항에 있어서, 산소-도핑된 AlGaAs 층이 전도성 기판과 pn 적층 구조 층 사이에 제공되어 있는 3 내지 5족 화합물 반도체.
  5. 제1항 내지 제4항 중의 어느 한 항에 따르는 3 내지 5족 화합물 반도체를 포함하는 반도체 장치.
  6. 전도성 기판과 당해 전도성 기판 위에 적층 성장시킴으로써 형성된 3 내지 5족 화합물 반도체의 장치 층을 포함하는 소자 어레이(element array)에 있어서,
    장치 층이 한 쌍의 이형 차단 층과 당해 차단 층들 사이에 고정된 활성층을 포함하는 이중 이형 장치 층이며, 전도성 기판 면 위에 제공된 한 쌍의 이형 차단 층중의 이형 차단 층(이후, 하부 이형 차단 층이라고 함)의 전도 형태가 활성 층의 전도 형태와 동일한 소자 어레이.
  7. 제6항에 있어서, p형 전도율을 갖는 p형 층과 n형 전도율을 갖는 n형 층을 이형 차단 층과 전도성 기판 사이에 포함하는 하나 이상의 pn 접합을 갖는 pn 적층 구조 층을 포함하는 소자 어레이.
  8. 제6항에 있어서, 산소-도핑된 AlGaAs 층을 하부 이형 차단 층과 전도성 기판 사이에 추가로 포함하는 소자 어레이.
  9. 제7항에 있어서, 산소-도핑된 AlGaAs 층을 하부 이형 차단 층과 전도성 기판 사이에 추가로 포함하는 소자 어레이.
  10. 제9항에 있어서, 산소-도핑된 AlGaAs 층이 전도성 기판과 pn 접합 구조 층사이에 제공되어 있는 소자 어레이.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4292747B2 (ja) * 2002-02-25 2009-07-08 富士ゼロックス株式会社 発光サイリスタおよび自己走査型発光素子アレイ
US7015120B2 (en) * 2002-10-25 2006-03-21 The University Of Connecticut Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation
US7776753B2 (en) * 2002-10-25 2010-08-17 University Of Connecticut Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation
US7556976B2 (en) * 2002-10-25 2009-07-07 The University Of Connecticut Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation
WO2005015642A1 (ja) * 2003-08-08 2005-02-17 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
US8080820B2 (en) * 2009-03-16 2011-12-20 Intel Corporation Apparatus and methods for improving parallel conduction in a quantum well device
KR101007087B1 (ko) 2009-10-26 2011-01-10 엘지이노텍 주식회사 발광소자 및 그 제조방법
JP2011249776A (ja) * 2010-04-30 2011-12-08 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法
US9590136B2 (en) * 2015-06-11 2017-03-07 Opel Solar, Inc. Semiconductor device for optoelectronic integrated circuits
CN106847809B (zh) * 2017-02-23 2018-09-04 无锡新硅微电子有限公司 用于片上集成的整流桥结构
JP6654596B2 (ja) * 2017-03-24 2020-02-26 日機装株式会社 半導体発光素子および半導体発光素子の製造方法
CN108550664B (zh) * 2018-04-02 2020-08-07 江西壹创军融光电科技有限公司 一种基于砷化镓衬底的平面式led外延结构及其制作方法
DE102018115222A1 (de) * 2018-06-25 2020-01-02 Otto-Von-Guericke-Universität Magdeburg Halbleiterschichtstapel und Verfahren zu dessen Herstellung
CN112289902A (zh) * 2020-10-29 2021-01-29 錼创显示科技股份有限公司 微型发光二极管
US11949043B2 (en) 2020-10-29 2024-04-02 PlayNitride Display Co., Ltd. Micro light-emitting diode

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1827A (en) * 1840-10-14 Cooking-stove
US3881113A (en) * 1973-12-26 1975-04-29 Ibm Integrated optically coupled light emitter and sensor
US4309670A (en) * 1979-09-13 1982-01-05 Xerox Corporation Transverse light emitting electroluminescent devices
JPS58213491A (ja) * 1982-06-07 1983-12-12 Omron Tateisi Electronics Co 半導体レ−ザ
JPS60101976A (ja) * 1983-11-08 1985-06-06 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
JPS6119187A (ja) * 1984-07-05 1986-01-28 Matsushita Electric Ind Co Ltd 光集積回路素子
GB2172742B (en) * 1985-03-21 1988-08-24 Stc Plc Photoconductor
DE3736009C2 (de) * 1986-10-23 1998-03-19 Sony Corp Sperrschicht-FET
US4855797A (en) * 1987-07-06 1989-08-08 Siemens Corporate Research And Support, Inc. Modulation doped high electron mobility transistor with n-i-p-i structure
JPH02155278A (ja) * 1988-12-08 1990-06-14 Ricoh Co Ltd 光機能素子
JPH03136234A (ja) * 1989-10-20 1991-06-11 Sanyo Electric Co Ltd 結晶成長方法
JP2893827B2 (ja) * 1990-03-27 1999-05-24 ソニー株式会社 半導体レーザ
US5844303A (en) * 1991-02-19 1998-12-01 Fujitsu Limited Semiconductor device having improved electronic isolation
US5243207A (en) * 1991-03-15 1993-09-07 Texas Instruments Incorporated Method to integrate HBTs and FETs
JPH0817232B2 (ja) * 1992-12-21 1996-02-21 日本電気株式会社 ヘテロ接合電界効果トランジスタ
US5716459A (en) * 1995-12-13 1998-02-10 Hughes Aircraft Company Monolithically integrated solar cell microarray and fabrication method
US5764676A (en) * 1996-09-26 1998-06-09 Xerox Corporation Transversely injected multiple wavelength diode laser array formed by layer disordering
DE19640003B4 (de) * 1996-09-27 2005-07-07 Siemens Ag Halbleitervorrichtung und Verfahren zu dessen Herstellung
US6127716A (en) * 1998-10-09 2000-10-03 Kabushiki Kaisha Toshiba Heterojunction bipolar transistor and manufacturing method thereof
JP2001044418A (ja) * 1999-07-30 2001-02-16 Hitachi Cable Ltd 化合物半導体エピタキシャルウエハ

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Publication number Publication date
JP2003142492A (ja) 2003-05-16
EP1309010A3 (en) 2005-02-23
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TW564542B (en) 2003-12-01
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