JP5140347B2 - バイポーラトランジスタ及びその製造方法 - Google Patents

Description

本発明は、バイポーラトランジスタならびにサイリスタに代表されるバイポーラ素子に関するものである。本願バイポーラ素子は、特に、小型あるいは高周波スイッチング可能な電力に用いて有用である。

従来の電力用パワーバイポーラトランジスタは、半導体材料としてＳｉＣを用い、コレクタ層、ベース層及びエミッタ層の配置は、例えば図３に示す配置であった。代表的な例としての図３は、装置の縦断面構造図である。ｎ型基板９１上に、２．５×１０^１５ｃｍ^−３程度のドナー密度を有するコレクタ層９２、３×１０^１７ｃｍ^−３程度のアクセプタ密度を有するベース層９３、及び１×１０^１９ｃｍ^−３程度のドナー密度を有する第エミッタ層９５がエピタキシャル成長される。こうした積層体に、エミッタ層９５およびベース層９３からなるメサ構造１０３を形成する。その後、イオン注入ならびに活性化アニールの手段により高濃度アクセプタを発生させたベースコンタクト領域９７を介してベース電極１００を形成、更に、上記エミッタ層９５に直接エミッタ電極９９を、ｎ型ＳｉＣ基板９１裏面に直接コレクタ電極１０１を設けた構造としていた。尚、符号９８はコレクタ層９２内の電界が、ベース層９３およびコレクタ層９２からなる第２のメサ構造１０７に集中するのを緩和するためにアクセプタイオン注入を行ったアイソレーション領域、９６は表面保護絶縁膜、１０２は上層電極である。尚、これまでの電力用パワーバイポーラトランジスタ構造の代表的な例は、ソリッド・ステート・エレクトロニクス第４６巻第５６７頁から第５７２頁（２００２年）Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ ｖｏｌ．４６ ｐｐ．５６７−５７２（２００２）に見られる（非特許文献１）。

また、従来の電力用サイリスタにおける、半導体材料としてＳｉＣを用い、ドリフト層、ゲート層及びアノード層の配置の例は、図４のごときものである。代表的な例としての図４は、装置の縦断面構造図である。ｎ型基板１１１上に、２×１０^１４ｃｍ^-3程度のアクセプタ密度を有するドリフト層１１２、２×１０^１７ｃｍ^-3程度のドナー密度を有するゲート層１１３、及び１×１０¹⁹ｃｍ^−３程度のアクセプタ密度を有するアノード層１１５がエピタキシャル成長される。こうした積層体に、アノード層１１５およびゲート層１１３からなるメサ構造１２３を形成する。その後、イオン注入ならびに活性化アニールの手段により高濃度ドナーを発生させたゲートコンタクト領域１１７を介してゲート電極１２０を形成、更に、上記アノード層１１５に直接アノード電極１１９を、ｎ型ＳｉＣ基板１１１裏面に直接カソード電極１２１を設けた構造としていた。尚、符号１１８はドリフト層１１２内の電界が、ゲート層１１３およびドリフト層１１２からなる第２のメサ構造１２７に集中するのを緩和するためにドナーイオン注入を行ったアイソレーション領域、１１６は表面保護絶縁膜、１２２は上層電極である。これまでの電力用サイリスタ構造の代表的な例は、特許第３７５１９７６号に見られる（特許文献１）。更に、この改良案として、低濃度エミッタ層の表面近傍に、再結合抑制半導体領域を形成する手法が特開２００６−３５１６２１号公報に見られる（特許文献２）。この技術については、発明が解決しようとする課題に関連して、更に詳細に言及する。

特許第３７５１９７６号 特開２００６−３５１６２１号 ソリッド・ステート・エレクトロニクス第４６巻第５６７頁〜第５７２頁（２００２年）Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ ｖｏｌ．４６ ｐｐ．５６７−５７２（２００２）

前述の図３および図４に示した例では、半導体材料として用いるＳｉＣに適当なウエットエッチング液がないことから、メサ構造１０３および１２３の形成にドライエッチングを使用せざるを得なかった。ドライエッチングで露出された層９３および層１１３の表面とＳｉＯ_２等の表面保護絶縁膜９６および１１６との界面には、ドライエッチング後の、イオン注入に対する活性化アニールや電極に対するアニール等、他の工程における熱処理工程を経ても、高密度の再結合中心（図３および図４に、×で示した１０４および１２４）が残留する。この為、エミッタ層９５からベース層９３に注入された電子、あるいはアノード層１１５からゲート層１１３に注入された正孔のうち、横方向に拡散し、再結合中心１０４あるいは１２４で再結合して消失する割合が無視できなかった。その結果、バイポーラトランジスタでは電流増幅率のエミッタサイズ依存性が生じ、エミッタを従来の１２μｍ程度から微細化すると、実用上必要な電流増幅率３５を確保できない問題があった。また、サイリスタではターンオン時のゲート電流が大きく、スイッチング周波数を１ｋＨｚ以上に上げると直流損失に対してターンオン損失が無視できない程度となるため、スイッチング周波数の向上が困難であった。

それに対し、上記課題のうち、バイポーラトランジスタのエミッタメサ表面での再結合を低減する目的で、次のような手法が特開２００６−３５１６２１号公報に見られる（特許文献２）。即ち、図５に示すように、従来のエミッタ層９５とベース層９３の間に低濃度エミッタ層９４を挿入し、エミッタメサ１０３形成工程で低濃度エミッタ層９４を露出させ、イオン注入を用いて露出した低濃度エミッタ層９４の表面近傍に、再結合抑制半導体領域１０５を形成するものである。この手法をサイリスタにも適用すると、図６に示す構造が考えられる。即ち、従来のアノード層１１５とゲート層１１３の間に低濃度アノード層１１４を挿入し、アノードメサ１２３形成工程で低濃度アノード層１１４を露出させ、イオン注入を用いて露出した低濃度アノード層１１４の表面近傍に再結合抑制半導体領域１２５を形成する。

こうした改良手法によって、従来問題だったドライエッチダメージに起因した表面保護絶縁膜界面での再結合の影響は低減される。ところが、図５、図６の再結合抑制半導体領域１０５、１２５内に×で図示したように、イオン注入によって、バルク再結合中心が導入される結果、依然として、バイポーラトランジスタにあっては電流増幅率のエミッタサイズ依存性が生じる。この為、エミッタを１０μｍ程度から微細化すると、実用上必要な電流増幅率３５を確保できない問題があった。また、サイリスタにあっては、ターンオン時のゲート電流が大きく、スイッチング周波数を１ｋＨｚ以上に上げると直流損失に対してターンオン損失が無視できない程度となるため、スイッチング周波数の向上が困難であった。

本発明は、こうした課題を解決するためになされたもので、実用上十分な電流増幅率を確保でき、小型化に適したバイポーラトランジスタを提供することを第１の目的とする。

また、本発明は、高周波スイッチングを低ターンオン損失で可能とするサイリスタを提供することを第２の目的とする。

また、本発明は、ベース駆動回路の消費電力を無視できる程度まで低減した、極めて高い電流増幅率を有する電力用バイポーラトランジスタを提供することを第３の目的とする。

更に、本発明は、前記特徴を有するバイポーラトランジスタおよびサイリスタの製造方法を提供することを第４の目的とする。

前記第１の課題を解決するために、本願発明の第１の形態は、前記再結合抑制半導体領域を前記低濃度エミッタ層と同一のドナー密度を有する同一の半導体から構成し、前記ベース層と前記表面保護絶縁膜とに接して存在させるとともに、該再結合抑制半導体領域の幅を前記ベース層中の電子の拡散距離以上にしたバイポーラトランジスタである。
本バイポーラトランジスタは電力用として好適である。

尚、ここで、再結合抑制半導体領域とは、キャリアの再結合を抑制する為の半導体領域のことを指す。以下、同様である。

また、前記第２の課題を解決するために、本願発明の第２の形態は、前記再結合抑制半導体領域を前記低濃度アノード層と同一のアクセプタ密度を有する同一の半導体から構成し、前記ゲート層と前記表面保護絶縁膜とに接して存在させるとともに、該再結合抑制半導体領域の幅を前記ゲート層中の正孔の拡散距離以上にしたサイリスタである。本サイリスタは電力用として好適である。

また、前記第３の課題を解決するために、本願発明の第３の形態は、前記低濃度エミッタ層上の高濃度エミッタ層上に、正孔バリア層、及びエミッタコンタクト層、あるいは正孔バリア層、伝導帯不連続緩和層、及びエミッタコンタクト層を順次積層したバイポーラトランジスタである。

尚、ここで、正孔バリア層とは、二つの半導体層の界面で、正孔の移動にバリアとなるようなバンド構造を形成する半導体層を指す。又、伝導帯不連続緩和層とは、二つの半導体層の界面における伝導帯の不連続量を緩和するための半導体層を指す。以下、同様である。

さらに、前記第４の課題を解決するために、次の工程を採る。即ち、（ａ）ｎ型半導体基板上に、ｐ型半導体からなるベース層あるいはｎ型半導体からなるゲート層、ｎ型半導体からなる第１のエミッタ層あるいはｐ型半導体からなる第１のゲート層、及びドナー密度が前記第１のエミッタ層に比較して高いｎ型半導体からなる第２のエミッタ層あるいはアクセプタ密度が前記第１のアノード層に比較して高いｐ型半導体からなる第２のアノード層を順次積層する工程と、（ｂ）前記第２のエミッタ層あるいは第２のアノード層、及び前記第１のエミッタ層の一部あるいは前記第１のアノード層の一部を部分的にエッチングしてエミッタ領域あるいはアノード領域を形成する工程と、（ｃ）前記エッチングにより露出した第１のエミッタ層あるいは第１のアノード領域を介して前記ベース層あるいはゲート層に電気的に接続するベースコンタクト領域あるいはアノードコンタクト領域を形成する工程と、（ｄ）エミッタ、ベース、コレクタの各電極あるいはアノード、ゲート、カソードの各電極を形成する工程と、（ｅ）表面保護絶縁膜を前記エッチングにより露出された第１のエミッタ層あるいは第１のアノード層に接して形成する工程とを有する製造方法である。

本発明によれば、バイポーラ素子において、小型化・高周波化を実現することができる。更に、その構造を再現性・制御性良く実現することができる。

即ち、第１には、実用上十分な電流増幅率を確保でき、小型化に適したバイポーラトランジスタを提供することが出来る。

第２には、高周波スイッチングを低ターンオン損失で可能とするサイリスタを提供することが出来る。

第３には、ベース駆動回路の消費電力を無視できる程度まで低減した、極めて高い電流増幅率を有するバイポーラトランジスタを提供することが出来る。

第４には、前記特徴を有するバイポーラトランジスタおよびサイリスタの製造方法を提供することが出来る。

尚、いずれのバイポーラ素子も電力用として極めて有用である。

具体的な実施の形態を例示するに先立って、本発明の諸手段の効果を、図１、図３、図５、図２２、図２８、図２９、および図３０を用いて概説する。なお、ここではバイポーラトランジスタを例に説明するが、バイポーラ素子であるサイリスタに関しても導電型が反転する以外、全く同様の作用となる。

図１は、上記第１の目的を達成するためのバイポーラトランジスタの縦断面構造図である。例えば、ｎ型ＳｉＣ基板１上に、ｎ型ＳｉＣからなるコレクタ層２、ｐ型ＳｉＣからなるベース層３、低濃度ｎ型ＳｉＣからなる第１のエミッタ層４、高濃度ｎ型ＳｉＣからなる第２のエミッタ層５が積層されて存在し、第２のエミッタ層５、第１のエミッタ層４とベース層３とによりメサ構造１３が形成されている。又、オーミック電極はエミッタ電極９が第２のエミッタ層５に直接、コレクタ電極１１がｎ型ＳｉＣ基板１裏面に直接、ベース電極１０がＡｌイオン注入により形成したベースコンタクト領域７を介して形成されている。符号１２は上層電極である。符号１７は別なメサ部を示す。尚、本構造のより具体的な構成例は、実施例において詳述される。

それに対し、図３は前記従来技術によるバイポーラトランジスタの縦断面構造図、図５は、前記したところの従来技術の改良案によるバイポーラトランジスタの縦断面構造図である。

図２８は、（ａ）が図３のＢ−Ｂ’切断面、（ｂ）が図５のＣ−Ｃ’切断面、（ｃ）が図１のＡ−Ａ’切断面におけるバンド模式図である。即ち、図２８の（ａ）は前記従来技術、（ｂ）はこれまでの改良案、（ｃ）は本発明に関するもので、いずれも、ＳｉＯ２膜と外部ベース層（ｐ−ＳｉＣ層）の界面でのバンド構造図である。

図３および図２８（ａ）に示す前記従来技術の場合、上述の通り、ドライエッチングで露出された層９３の表面とＳｉＯ_２等の表面保護絶縁膜９６との界面には、高密度の再結合中心が存在する結果、次のような現象が生ずる。即ち、エミッタからベースへ注入された電子が横方向に拡散し、界面再結合中心（図には、界面準位として示される）に捕獲されると、ベース層中の多数キャリアである正孔がそこで再結合する。この結果、多数キャリアが、エミッタ層からベース層に注入された電子の中で、界面再結合により消失する割合が無視できなかった。

図５および図２８（ｃ）に示す前記改良案の場合、空乏化した再結合抑制半導体領域が従来技術で問題であった界面再結合を抑制するものの、この再結合抑制半導体領域内にバルク再結合中心（図には、バルク準位として示される）が存在する結果、多数キャリアが、バルク再結合により消失する割合は無視できなかった。即ち、エミッタからベースへ注入された電子が横方向に拡散し、該バルク界面再結合中心に捕獲されると、ベース層中の多数キャリアである正孔がそこで再結合する。この結果、エミッタ層からベース層に注入された電子の中で、バルク再結合により消失する割合が無視できなかった。

それに対し、図１および図２８（ｃ）に示す本発明の場合、空乏化した再結合抑制半導体領域が従来技術で問題であった界面再結合を抑制し、且つ、該再結合抑制半導体領域内にもイオン注入に起因したバルク再結合中心が存在しない。この為、エミッタからベースへ注入された電子が横方向に拡散しても、間接遷移半導体であるＳｉＣベース層内では、多数キャリアである正孔と再結合する割合は無視できる程度にまで改善することが出来る。従って、本発明の構造では、エミッタサイズを縮減しても、実用上必要な３５程度の電流増幅率を維持できる効果がある。

さらに、電流増幅率を１００程度以上にまで向上させるには、上記電流増幅率のエミッタサイズ依存性を抑制しつつ、ベース層からエミッタ層へ注入される正孔の数を抑制する必要がある。図２２は、こうした効果を有するバイポーラトランジスタの縦断面構造図、図２９は図２２のＤ−Ｄ’切断面におけるバンド模式図を示している。なお、図２２の第２のエミッタ層５５は図１と異なり、その厚さを正孔の拡散長以下に薄くした上で、その上に正孔バリア層６３、伝導帯不連続緩和層６４、エミッタコンタクト層６５を有している。

尚、図２２に例示するｎｐｎ型ＳｉＣバイポーラトランジスタの具体的構造例は次のごとくである。ｎ型ＳｉＣ基板（（０００１）Ｓｉ５１上に、ｎ型ＳｉＣからなるコレクタ層５２、ｐ型ＳｉＣからなるベース層５３、ｎ型ＳｉＣからなる第１のエミッタ層５４、ｎ型ＳｉＣからなる第２のエミッタ層５５、ＨｆＯ_２からなる正孔バリア層６３、非晶質ＳｉＮからなる伝導帯不連続緩和層６４、多結晶Ｓｉからなるエミッタコンタクト層６５が形成されている。そして、エミッタコンタクト層６５、伝導帯不連続緩和層６４、正孔バリア層６３、第２のエミッタ層６５、第１のエミッタ層６４とベース層６３とによりメサ構造６６が形成されている。また、オーミック電極はエミッタ電極５９がエミッタコンタクト層６５に直接、コレクタ電極６１がｎ型ＳｉＣ基板１裏面に直接、ベース電極６０がＡｌイオン注入により形成したベースコンタクト領域５７を介して形成されている。本構造のより具体的な構成例は後述の実施例において例示される。

なお、第２のエミッタ層５５およびエミッタコンタクト層６５との間の伝導帯不連続量の小さな正孔バリア層６３を採用する場合、図３０のバンド構造図に示すように、伝導帯不連続緩和層６４を用いなくともよい。図２９、図３０いずれの場合も、ベース層５３から第１のエミッタ層５４に注入された正孔は第２のエミッタ層５４まで拡散するものの、価電子帯不連続量の大きな正孔バリア６３によってエミッタコンタクト層６５まで侵入できない。その結果、エミッタ電流に占める電子電流の比により定義されるエミッタ効率を高くでき、従来のＳｉＣホモ接合を用いたバイポーラトランジスタでは実現困難であった電流増幅率１００程度以上を実現できる効果がある。

以上、本願発明の骨子を説明したが、以下、本願発明の主な形態を列挙する。
（１）ｐ型半導体からなるベース層、ｎ型半導体からなる第１のエミッタ層、及びドナー密度が前記第１のエミッタ層に比較して高いｎ型半導体からなる第２のエミッタ層が順次積層され、且つ
前記第１のエミッタ層の一部、前記第２のエミッタ層、及び表面保護絶縁膜を有してなるメサ構造を有し、且つ
前記第２のエミッタ層の周辺に再結合抑制半導体領域を挟んで設けられ、前記ベース層に電気的に接続するベースコンタクト領域を有するバイポーラトランジスタであって、
前記再結合抑制半導体領域が前記第１のエミッタ層と同一のドナー密度を有する同一の半導体からなり、前記ベース層と前記表面保護絶縁膜とに接して存在するとともに、
該再結合抑制半導体領域の幅が前記ベース層中の電子の拡散距離以上あることを特徴とするバイポーラトランジスタ。
（２）ｎ型半導体からなるゲート層、ｐ型半導体からなる第１のアノード層、及びアクセプタ密度が前記第１のアノード層に比較して高いｐ型半導体からなる第２のアノード層が順次積層され、且つ
前記第１のアノード層の一部、前記第２のアノード層、及び表面保護絶縁膜を有してなるメサ構造を有し、且つ
前記第２のアノード層の周辺に再結合抑制半導体領域を挟んで設けられ、前記ゲート層に電気的に接続するゲートコンタクト領域を有するサイリスタであって、
前記再結合抑制半導体領域が前記第１のアノード層と同一のアクセプタ密度を有する同一の半導体からなり、前記ゲート層と前記表面保護絶縁膜とに接して存在するとともに、
該再結合抑制半導体領域の幅が前記ゲート層中の正孔の拡散距離以上あることを特徴とするサイリスタ。
（３）前記第２のエミッタ層上に、正孔バリア層、エミッタコンタクト層が、更に、順次積層されたことを特徴とする前項（１）に記載のバイポーラトランジスタ。
（４）前記第２のエミッタ層上に、正孔バリア層、伝導帯不連続緩和層、エミッタコンタクト層が、更に、順次積層されたことを特徴とする前項（１）に記載のバイポーラトランジスタ。
（５）前記ベース層、前記第１のエミッタ層、及び前記第２のエミッタ層はＳｉＣからなることを特徴とする前項（１）、（３）ならびに（４）に記載のバイポーラトランジスタ。
（６）前記ゲート層、前記第１のアノード層、及び前記第２のアノード層はＳｉＣからなることを特徴とする前項（２）に記載のサイリスタ。
（７）前記エミッタコンタクト層は多結晶Ｓｉからなることを特徴とする前項（３）から（５）に記載のバイポーラトランジスタ。
（８）前記正孔バリア層はＡｌＧａＮ混晶からなることを特徴とする前項（３）、（４）、（５）ならびに（７）に記載のバイポーラトランジスタ。
（９）前記正孔バリア層はＨｆＯ_２または相対する面をＳｉＮに挟まれたＨｆＯ_２からなることを特徴とする前項（３）、（４）、（５）ならびに（７）に記載のバイポーラトランジスタ。
（１０）前記伝導帯不連続緩和層はＳｉＮからなることを特徴とする前項（４）、及び前項（７）から（９）に記載のバイポーラトランジスタ。
（１１）ｎ型半導体基板上にｐ型半導体からなるベース層、ｎ型半導体からなる第１のエミッタ層、及びドナー密度が前記第１のエミッタ層に比較して高いｎ型半導体からなる第２のエミッタ層を順次積層する工程と、
前記第２のエミッタ層と前記第１のエミッタ層の一部を部分的にエッチングしてエミッタ領域を形成する工程と、
前記エッチングにより露出した第１のエミッタ層を介して前記ベース層に電気的に接続するベースコンタクト領域を形成する工程と、
エミッタ、ベース、コレクタの各電極をそれぞれ前記第２のエミッタ層、前記ベースコンタクト領域、前記ｎ型半導体基板に形成する工程と、
表面保護絶縁膜を前記エッチングにより露出された第１のエミッタ層に接して形成する工程と
を有することを特徴とするバイポーラトランジスタの製造方法。
（１２）ｎ型半導体基板上にｎ型半導体からなるゲート層、ｐ型半導体からなる第１のアノード層、及びアクセプタ密度が前記第１のアノード層に比較して高いｐ型半導体からなる第２のアノード層を順次積層する工程と、
前記第２のアノード層と前記第１のアノード層の一部を部分的にエッチングしてアノード領域を形成する工程と、
前記エッチングにより露出した第１のアノード層を介して前記ゲート層に電気的に接続するゲートコンタクト領域を形成する工程と、
アノード、ゲート、カソードの各電極をそれぞれ前記アノード層、前記ゲートコンタクト領域、前記ｎ型半導体基板に形成する工程と、
表面保護絶縁膜を前記エッチングにより露出された第１のアノード層に接して形成する工程と
を有することを特徴とするサイリスタの製造方法。
（１３）ｎ型半導体基板上にｐ型半導体からなるベース層、ｎ型半導体からなる第１のエミッタ層、ドナー密度が前記第１のエミッタ層に比較して高いｎ型半導体からなる第２のエミッタ層、正孔バリア層、及びエミッタコンタクト層を順次積層する工程と、
前記エミッタコンタクト層、前記正孔バリア層、及び第２のエミッタ層と、前記第１のエミッタ層の一部を部分的にエッチングしてエミッタ領域を形成する工程と、
前記エッチングにより露出した第１のエミッタ層を介して前記ベース層に電気的に接続するベースコンタクト領域を形成する工程と、
エミッタ、ベース、コレクタの各電極をそれぞれ前記エミッタコンタクト層、前記ベースコンタクト領域、前記ｎ型半導体基板に形成する工程と、
表面保護絶縁膜を前記エッチングにより露出された第１のエミッタ層に接して形成する工程と
を有することを特徴とするバイポーラトランジスタの製造方法。
（１４）ｎ型半導体基板上にｐ型半導体からなるベース層、ｎ型半導体からなる第１のエミッタ層、ドナー密度が前記第１のエミッタ層に比較して高いｎ型半導体からなる第２のエミッタ層、正孔バリア層、伝導帯不連続緩和層、及びエミッタコンタクト層を順次積層する工程と、
前記エミッタコンタクト層、前記伝導帯不連続緩和層、前記正孔バリア層、及び第２のエミッタ層と、前記第１のエミッタ層の一部を部分的にエッチングしてエミッタ領域を形成する工程と、
前記エッチングにより露出した第１のエミッタ層を介して前記ベース層に電気的に接続するベースコンタクト領域を形成する工程と、
エミッタ、ベース、コレクタの各電極をそれぞれ前記エミッタコンタクト層、前記ベースコンタクト領域、前記ｎ型半導体基板に形成する工程と、
表面保護絶縁膜を前記エッチングにより露出された第１のエミッタ層に接して形成する工程と、を有することを特徴とするバイポーラトランジスタの製造方法。

本明細書においては、ＳｉＣの例について説明するが、本発明は表面再結合が問題となるバイポーラ素子に適用可能なことは、上述の発明の作用効果に関する説明から明らかであろう。

次に、図面を参照しながら本発明のバイポーラ素子およびその製造工程を具体的に説明する。

＜実施例１＞
本発明の第１の実施例であるｎｐｎ型ＳｉＣバイポーラトランジスタとその製造工程を図１、図７から図１１、及び図２３を用いて説明する。

図１は本発明の第１の実施例であるｎｐｎ型ＳｉＣバイポーラトランジスタの縦断面構造図、図２３はその平面図である。両図で符号は同様に用いられている。ｎ型ＳｉＣ基板（（０００１）Ｓｉ面、ドナー（Ｎ）密度３×１０^１８ｃｍ^−３）１上に、ｎ型ＳｉＣ（厚さ１５μｍ、ドナー（Ｎ）密度２×１０^１６ｃｍ^−３層）からなるコレクタ層２、ｐ型ＳｉＣ（厚さ１μｍ、アクセプタ（Ａｌ）密度２×１０^１７ｃｍ^−３）からなるベース層３、ｎ型ＳｉＣ（厚さ１００ｎｍｍ、ドナー（Ｎ）密度３×１０^１７ｃｍ^−３）からなる第１のエミッタ層４、ｎ型ＳｉＣ（厚さ１μｍ、ドナー（Ｎ）密度１×１０^１９ｃｍ^−３）からなる第２のエミッタ層５が形成されている。そして、第２のエミッタ層５、第１のエミッタ層４とベース層３とによりメサ構造１３が形成されている。また、オーミック電極はエミッタ電極（Ｎｉ／Ｔｉ）９が第２のエミッタ層５に直接、コレクタ電極（Ｎｉ／Ｔｉ）１１がｎ型ＳｉＣ基板１裏面に直接、ベース電極（Ｔｉ／Ａｌ）１０がＡｌイオン注入により形成したベースコンタクト領域（平均Ａｌ濃度１×１０^１９ｃｍ^−３）７を介して形成されている。

ここで、第１のエミッタ層４はメサ構造１３の外側で厚さ５０ｎｍ程度残って、空乏化して再結合抑制半導体領域１４として存在している。再結合抑制半導体領域１４は下面がベース層３に接し、上面が表面保護絶縁膜６に接するとともに、メサ構造１３端からベースコンタクト領域までの距離Ｌとして、ベース層３中の電子の拡散長（本実施例の場合、電子移動度４００ｃｍ^２／Ｖｓ、寿命１０ｎｓ程度であり３．２μｍ）以上有している。Ｌがベース層３中の電子の拡散長以下になると、ベースコンタクト領域７内に存在するイオン注入に起因したバルク再結合中心に電子が捕獲されてしまうため、電流増幅率のエミッタサイズ依存性を抑制できなくなる。

以下、図１（断面図）及び図２３(平面図)に示したｎｐｎ型ＳｉＣバイポーラトランジスタの製造工程の例を図７から図１１に示す縦断面構造図を用いて説明する。

はじめに、ｎ型ＳｉＣ基板１上にｎ型ＳｉＣコレクタ層２、ｐ型ＳｉＣベース層３、ｎ型ＳｉＣ第１のエミッタ層４、ｎ型ＳｉＣ第２のエミッタ層５を化学的気相成長法によりエピタキシャル成長させる（図７）。

次に、ＳｉＯ_２膜６を堆積させ、ホトリソグラフィー及びＳｉＯ_２ドライエッチング後、ホトレジストを除去することにより、ＳｉＯ_２パタンを形成する。そして、ＳｉＯ_２パタンをマスクに、ｎ型ＳｉＣ第２のエミッタ層５とｎ型ＳｉＣ第１のエミッタ層４の一部をドライエッチングにより第１のメサ加工を行う（図８）。

続いて、ＳｉＯ_２パタンをフッ酸により除去し、再びＳｉＯ_２膜６を堆積し、ホトリソグラフィーおよびＳｉＯ_２ドライエッチングによりＳｉＯ_２パタンを形成し、ベースコンタクト領域７へのＡｌイオン注入を行う（図９）。

その後、ＳｉＯ_２をフッ酸により除去し、再びＳｉＯ_２膜６を堆積し、ホトリソグラフィーおよびＳｉＯ_２ドライエッチングを行い、ホトレジストを除去することにより、ＳｉＯ_２パタンを形成する。続いて、第１のエミッタ層４の残り、ベース層３とコレクタ層２の一部をドライエッチングにより第２のメサ加工を行い、電界緩和を目的としたアイソレーション領域８用イオン注入を行う（図１０）。

続いて、ＳｉＣ基板１裏面にコレクタ電極１１を形成後、ＳｉＯ_２パタンをフッ酸により除去し、エミッタ電極９、ベース電極１０を堆積ならびにリフトオフにより形成し、１５００℃程度でアニールを行い、表面にＳｉＯ_２膜６を堆積する（図１１）。

最後に、ホトリソグラフィーおよびＳｉＯ_２ドライエッチングを行い、Ａｌ上層電極１２を形成してバイポーラトランジスタを作製した（図１）。

本実施例により作製されたバイポーラトランジスタでは、エミッタ幅を従来の１２μｍ程度から６μｍ程度にまで縮減しても、電流増幅率は３５のまま低減しないことが確認できた。

本実施例によれば、エミッタからベースに注入された電子が横方向に拡散しても、界面再結合中心やバルク再結合中心で再結合する割合が無視できる程度に小さくなる。この結果、本例を用いて、実用上十分な電流増幅率と小型化を両立させたＳｉＣバイポーラトランジスタを実現することができる。

＜実施例２＞
本発明の第２の実施例であるＳｉＣサイリスタとその製造工程を図２、図１２から図１６を用いて説明する。

図２は本発明の第２の実施例であるＳｉＣサイリスタの縦断面構造図である。ｎ型ＳｉＣ基板（（０００１）Ｓｉ面、ドナー（Ｎ）密度３×１０^１８ｃｍ^−３）３１上に、ｐ型ＳｉＣ（厚さ１００μｍ、アクセプタ（Ａｌ）密度２×１０^１４ｃｍ^−３層）からなるドリフト層３２、ｎ型ＳｉＣ（厚さ１μｍ、ドナー（Ｎ）密度２×１０^１７ｃｍ^−３）からなるゲート層３３、ｐ型ＳｉＣ（厚さ１００ｎｍｍ、アクセプタ（Ａｌ）密度３×１０^１７ｃｍ^−３）からなる第１のアノード層３４、ｐ型ＳｉＣ（厚さ１μｍ、アクセプタ（Ａｌ）密度１×１０^１９ｃｍ^−３）からなる第２のアノード層３５が形成されている。そして、第２のアノード層３５、第１のアノード層３４とゲート層３３とによりメサ構造４３が形成されている。また、オーミック電極はアノード電極（Ｔｉ／Ａｌ）３９が第２のアノード層３５に直接、カソード電極（Ｔｉ／Ａｌ）４１がｎ型ＳｉＣ基板１裏面に直接、ゲート電極（Ｎｉ／Ｔｉ）４０がＮイオン注入により形成したゲートコンタクト領域（平均Ｎ濃度１×１０^１９ｃｍ^−３）３７を介して形成されている。

ここで、第１のアノード層３４はメサ構造４３の外側で厚さ５０ｎｍ程度残って、空乏化して再結合抑制半導体領域４４として存在している。再結合抑制半導体領域４４は下面がゲート層３３に接し、上面が表面保護絶縁膜３６に接するとともに、メサ構造４３端からゲートコンタクト領域までの距離Ｌとして、ゲート層３３中の正孔の拡散長（本実施例の場合、電子移動度５００ｃｍ^２／Ｖｓ、寿命１０ｎｓ程度であり１．１μｍ）以上有している。Ｌがゲート層３３中の正孔の拡散長以下になると、ゲートコンタクト領域３７内に存在するイオン注入に起因したバルク再結合中心に正孔が捕獲されてしまうため、ターンオン損失が増大してしまう。

以下、図２に示したＳｉＣサイリスタの製造工程の例を図１２から図１６に示す縦断面構造図を用いて説明する。

はじめに、ｎ型ＳｉＣ基板３１上にｐ型ＳｉＣドリフト層３２、ｎ型ＳｉＣゲート層３３、ｐ型ＳｉＣ第１のアノード層３４、ｐ型ＳｉＣ第２のアノード層３５を化学的気相成長法によりエピタキシャル成長させる（図１２）。

次に、ＳｉＯ_２膜３６を堆積させ、ホトリソグラフィー及びＳｉＯ_２ドライエッチング後、ホトレジストを除去することにより、ＳｉＯ_２パタンを形成する。そして、ＳｉＯ_２パタンをマスクに、ｐ型ＳｉＣ第２のアノード層３５とｐ型ＳｉＣ第１のアノード層３４の一部をドライエッチングにより第１のメサ加工を行う（図１３）。

続いて、ＳｉＯ_２パタンをフッ酸により除去し、再びＳｉＯ_２膜３６を堆積し、ホトリソグラフィーおよびＳｉＯ_２ドライエッチングによりＳｉＯ_２パタンを形成し、ゲートコンタクト領域３７へのＮイオン注入を行う（図１４）。

その後、ＳｉＯ_２をフッ酸により除去し、再びＳｉＯ_２膜３６を堆積し、ホトリソグラフィーおよびＳｉＯ_２ドライエッチングを行い、ホトレジストを除去することにより、ＳｉＯ_２パタンを形成する。続いて、第１のアノード層３４の残り、ゲート層３３とドリフト層３２の一部をドライエッチングにより第２のメサ加工を行い、電界緩和を目的としたアイソレーション領域３８用イオン注入を行う（図１５）。

続いて、ＳｉＣ基板１裏面にカソード電極４１を形成後、ＳｉＯ_２パタンをフッ酸により除去し、アノード電極３９、ゲート電極４０を堆積ならびにリフトオフにより形成し、１５００℃程度でアニールを行い、表面にＳｉＯ_２膜３６を堆積する（図１６）。

最後に、ホトリソグラフィーおよびＳｉＯ_２ドライエッチングを行い、Ａｌ上層電極４２を形成してサイリスタを作製した（図２）。

本実施例により作製されたサイリスタは、スイッチング周波数を１ｋＨｚ以上に増加させても、ターンオン損失が無視できる程度に小さいことが確認できた。

本実施例によれば、アノードからゲートに注入された正孔が横方向に拡散しても、界面再結合中心やバルク再結合中心で再結合する割合が無視できる程度に小さくなる結果、高周波スイッチングを低ターンオン損失で可能とする電力用サイリスタを実現できる効果がある。

＜実施例３＞
本発明の第３の実施例であるｎｐｎ型ＳｉＣバイポーラトランジスタとその製造工程を図１７から図２３及び図２９を用いて説明する。

図２２は本発明の第３の実施例であるｎｐｎ型ＳｉＣバイポーラトランジスタの縦断面構造図、図２３はその平面図、図２９は図２２のＤ−Ｄ’切断面におけるバンド模式図である。ｎ型ＳｉＣ基板（（０００１）Ｓｉ面、ドナー（Ｎ）密度３×１０^１８ｃｍ^−３）５１上に、ｎ型ＳｉＣ（厚さ１５μｍ、ドナー（Ｎ）密度２×１０^１６ｃｍ^−３層）からなるコレクタ層５２、ｐ型ＳｉＣ（厚さ１μｍ、アクセプタ（Ａｌ）密度２×１０^１７ｃｍ^−３）からなるベース層５３、ｎ型ＳｉＣ（厚さ１００ｎｍｍ、ドナー（Ｎ）密度３×１０^１７ｃｍ^−３）からなる第１のエミッタ層５４、ｎ型ＳｉＣ（厚さ１５ｎｍ、ドナー（Ｎ）密度１×１０^１９ｃｍ^−３）からなる第２のエミッタ層５５、ＨｆＯ_２（厚さ１ｎｍ）からなる正孔バリア層６３、非晶質ＳｉＮ（厚さ０．５μｍ、Ｎ／Ｓｉ比を正孔バリア層６３端で０．９５、エミッタコンタクト層６５端で０．３と徐々に変化）からなる伝導帯不連続緩和層６４、多結晶Ｓｉ（厚さ０．５μｍ、ドナー（Ｐ）密度５×１０^２０ｃｍ^−３）からなるエミッタコンタクト層６５が形成されている。そして、エミッタコンタクト層６５、伝導帯不連続緩和層６４、正孔バリア層６３、第２のエミッタ層６５、第１のエミッタ層６４とベース層６３とによりメサ構造６６が形成されている。また、オーミック電極はエミッタ電極（Ｎｉ／Ｔｉ）５９がエミッタコンタクト層６５に直接、コレクタ電極（Ｎｉ／Ｔｉ）６１がｎ型ＳｉＣ基板１裏面に直接、ベース電極（Ｔｉ／Ａｌ）６０がＡｌイオン注入により形成したベースコンタクト領域（平均Ａｌ濃度１×１０^１９ｃｍ^−３）５７を介して形成されている。

ここで、第１のエミッタ層５４はメサ構造６６の外側で厚さ５０ｎｍ程度残って、空乏化して再結合抑制半導体領域６７として存在している。再結合抑制半導体領域６７は下面がベース層５３に接し、上面が表面保護絶縁膜５６に接するとともに、メサ構造６６端からベースコンタクト領域までの距離Ｌとして、ベース層３中の電子の拡散長（本実施例の場合、電子移動度４００ｃｍ^２／Ｖｓ、寿命１０ｎｓ程度であり３．２μｍ）以上有している。Ｌがベース層５３中の電子の拡散長以下になると、ベースコンタクト領域５７内に存在するイオン注入に起因したバルク再結合中心に電子が捕獲されてしまうため、電流増幅率のエミッタサイズ依存性を抑制できなくなる。

以下、図２２（断面図）及び図２３（平面図）に示したｎｐｎ型ＳｉＣバイポーラトランジスタの製造工程の例を図１７から図２２に示す縦断面構造図を用いて説明する。

はじめに、ｎ型ＳｉＣ基板５１上にｎ型ＳｉＣコレクタ層５２、ｐ型ＳｉＣベース層５３、ｎ型ＳｉＣ第１のエミッタ層５４、ｎ型ＳｉＣ第２のエミッタ層５５を化学的気相成長法によりエピタキシャル成長させる。続いて、スパッタによりＨｆＯ_２正孔バリア層６３を堆積後、化学的気相堆積法により非晶質ＳｉＮ伝導帯不連続緩和層６４および多結晶Ｓｉエミッタコンタクト層６５を形成する（図１７）。

次に、ＳｉＯ_２膜５６を堆積させ、ホトリソグラフィー及びＳｉＯ_２ドライエッチング後、ホトレジストを除去することにより、ＳｉＯ_２パタンを形成する。そして、ＳｉＯ_２パタンをマスクに、多結晶Ｓｉエミッタコンタクト層６５、非晶質ＳｉＮ伝導帯不連続緩和層６４、ＨｆＯ_２正孔バリア層６３、ｎ型ＳｉＣ第２のエミッタ層５５と、ｎ型ＳｉＣ第１のエミッタ層５４の一部をドライエッチングにより第１のメサ加工を行う（図１８）。

続いて、ＳｉＯ_２パタンをフッ酸により除去し、再びＳｉＯ_２膜５６を堆積し、ホトリソグラフィーおよびＳｉＯ_２ドライエッチングによりＳｉＯ_２パタンを形成し、ベースコンタクト領域５７へのＡｌイオン注入を行う（図１９）。

その後、ＳｉＯ_２をフッ酸により除去し、再びＳｉＯ_２膜５６を堆積し、ホトリソグラフィーおよびＳｉＯ_２ドライエッチングを行い、ホトレジストを除去することにより、ＳｉＯ_２パタンを形成する。続いて、第１のエミッタ層５４の残り、ベース層５３とコレクタ層５２の一部をドライエッチングにより第２のメサ加工を行い、電界緩和を目的としたアイソレーション領域５８用イオン注入を行う（図２０）。

続いて、ＳｉＣ基板５１裏面にコレクタ電極６１を形成後、ＳｉＯ_２パタンをフッ酸により除去し、エミッタ電極５９、ベース電極６０を堆積ならびにリフトオフにより形成し、１５００℃程度でアニールを行い、表面にＳｉＯ_２膜５６を堆積する（図２１）。

最後に、ホトリソグラフィーおよびＳｉＯ_２ドライエッチングを行い、Ａｌ上層電極を形成してバイポーラトランジスタを作製した（図２２）。

本実施例により作製されたバイポーラトランジスタでは、図２９に示すように、ベース層５３から第１のエミッタ層５４に注入された正孔は第２のエミッタ層５４まで拡散するものの、価電子帯不連続量の大きな正孔バリア６３によってエミッタコンタクト層６５まで侵入できない。その結果、エミッタ電流に占める電子電流の比により定義されるエミッタ効率を高くでき、従来のＳｉＣホモ接合を用いたバイポーラトランジスタでは実現困難であった電流増幅率１００程度以上を、エミッタ幅を３μｍ程度にまで縮減しても実現できることが確認できた。

本実施例によれば、エミッタからベースに注入された電子が横方向に拡散しても、界面再結合中心やバルク再結合中心で再結合する割合が無視できる程度に小さくなるとともに、ベースからエミッタへの正孔注入も無視できる程度に低減する結果、極めて高い電流増幅率と小型化を両立させたＳｉＣバイポーラトランジスタを実現できる効果がある。

＜実施例４＞
実施例３におけるＨｆＯ_２正孔バリア層６３に代えて、積層構造ＳｉＮ／ＨｆＯ_２／ＳｉＮからなる正孔バリア層を採用した。その結果、製造ごとのＨｆＯ_２特性ばらつきが大幅に低減した。尚、積層構造の各層は、ＳｉＮが厚さ１ｎｍ、ＨｆＯ_２が厚さ１ｎｍ、ＳｉＮが厚さ１ｎｍとした。

本実施例によれば、極めて高い電流増幅率と小型化を両立させたＳｉＣバイポーラトランジスタを再現性よく実現できる効果がある。

＜実施例５＞
実施例３におけるＨｆＯ_２正孔バリア層６３および非晶質ＳｉＮ伝導帯不連続緩和層６４に代えて、Ａｌ_ｘＧａ_１−ｘＮ（厚さ５ｎｍ、ｘは０．３固定、あるいは０から０．３の範囲で変化）を用いた。一般に、エミッタコンタクト層、正孔バリア層、第２のエミッタ層の材質によらず、正孔バリア層と、エミッタコンタクト層および第２のエミッタ層とのその伝導帯不連続量が０．１５ｅＶを超えると、エミッタコンタクト層中のほとんどの電子が正孔バリアでブロックされてしまうため、実施例３に記載したような伝導帯不連続緩和層が必要となる。それに対し、Ａｌ_ｘＧａ_1-ｘＮ正孔バリア層はｘ＝０．３において、多結晶Ｓｉエミッタコンタクト層およびｎ型ＳｉＣ第２のエミッタ層との伝導帯不連続量がほぼ０と小さく、実施例３および実施例４において必要だった伝導帯不連続緩和層が不要となる。なお、伝導帯不連続量が０であれば、正孔バリア層はその材質や他の層の材質によらず、有効質量の大きな正孔のトンネルを抑制できる厚さ、具体的には１ｎｍ以上あればよく、厚さの上限はない。伝導帯不連続量が０．１５ｅＶ以下の有限の値となるＡｌ_ｘＧａ_1-ｘＮ（０＜ｘ＜０．３）を正孔バリア層に用いる場合には、電子がトンネルできる厚さである必要があり、例えば伝導帯不連続量が０．１５ｅＶの場合、５ｎｍ以下とする必要がある。

本実施例により作製されたバイポーラトランジスタでは、図３０のバンド構造図に示すように、ベース層５３から第１のエミッタ層５４に注入された正孔は第２のエミッタ層５４まで拡散するものの、価電子帯不連続量の大きな正孔バリアによってエミッタコンタクト層６５まで侵入できない。その結果、エミッタ電流に占める電子電流の比により定義されるエミッタ効率を高くでき、従来のＳｉＣホモ接合を用いたバイポーラトランジスタでは実現困難であった電流増幅率１００程度以上を、エミッタ幅を３μｍ程度にまで縮減しても実現できることが確認できた。

本実施例によれば、極めて高い電流増幅率と小型化を両立させたＳｉＣバイポーラトランジスタを低コストで実現できる効果がある。

＜実施例６＞
本発明の第６の実施例である電力スイッチング用マルチフィンガー型バイポーラトランジスタを図２４の平面図に基づき説明する。

本実施例では、実施例１、３、及び４に記述したＳｉＣバイポーラトランジスタのいずれかをｎ型ＳｉＣ基板上に複数並べ、並列接続して（図２４）、マルチフィンガー型のバイポーラトランジスタとしている。尚、図２４においてベース電極配線は取り纏められ、ベースパッド７１に集約されている。又、エミッタパッド７２はその下側のエミッタ電極配線ならびにベース電極配線を図示するため、周辺を破線で示した中空の矩形で示している。マルチフィンガー型バイポーラトランジスタの平面構成の具体例は次の通りである。即ち、エミッタ電極９あるいは５９と、ｐ型ベースコンタクト領域７あるいは５７及びベース電極１０あるいは６０とが交互に配置された構成としており、電界緩和アイソレーション領域８あるいは５８はフィンガーごとではなく、チップ周辺にのみ形成している。

本実施例によれば、高い電流増幅率と小型化が両立でき、大電力をスイッチングできるマルチフィンガー型バイポーラトランジスタを実現できる効果がある。

＜実施例７＞
本発明の第７の実施例であるインバータを、図２５から図２７を用いて説明する。

図２５は本実施例によるインバータの等価回路図である。Ｔｒ１およびＴｒ２はともに実施例６に示した電力スイッチング用マルチフィンガー型バイポーラトランジスタであり、Ｄ１は市販されているＳｉＣショットキーバリアダイオードを用いる。Ｔｒ１、Ｔｒ２のダーリントン接続により実効的に１０００を超える電流増幅率が得られるが、実施例３から５に示した１００を超える電流増幅率を有するバイポーラトランジスタをメルチフィンガー接続した場合にはダーリントン接続を用いなくともよい。電源電圧＋Ｖ_ＣＣはＴｒ１およびＴｒ２共通のコレクタとＤ１のカソードを接続した端子に、入力はＴｒ１のベース端子に、出力はＴｒ２のエミッタとＤ１のアノードを接続した端子に、それぞれ接続される。

図２６は図２５の回路図に従い実装した平面図である。７８はカソード電極、７９はアノード電極接続パタン、８０はコレクタ電極接続パタン、８１はボンディングワイヤである。Ｔｒ１、Ｔｒ２、入力、出力、及びＶｃｃなどは図２５の等価回路のそれを示している。図２７は図２６におけるＥ−Ｅ’切断面における縦断面構造図である。放熱フィン８２を有するパッケージ基板８３上に電気的に接続されたＴｒ１、Ｔｒ２、Ｄ１の各チップがそれぞれボンディングワイヤ８１を介して電気的に接続されている。

本実施例によれば、高い電流増幅率と小型化が両立でき、大電力をスイッチングできるマルチフィンガー型バイポーラトランジスタを採用した結果、低損失なインバータを実現できる効果がある。

本発明の第１の実施例を示す縦断面構造図である。 本発明の第１の実施例を示す縦断面構造図である。 従来技術を示す縦断面構造図である。 従来技術を示す縦断面構造図である。 改良従来技術を示す縦断面構造図である。 改良従来技術を示す縦断面構造図である。 本発明の第１の実施例の製造工程を示す縦断面構造図である。 本発明の第１の実施例の製造工程を示す縦断面構造図である。 本発明の第１の実施例の製造工程を示す縦断面構造図である。 本発明の第１の実施例の製造工程を示す縦断面構造図である。 本発明の第１の実施例の製造工程を示す縦断面構造図である。 本発明の第２の実施例の製造工程を示す縦断面構造図である。 本発明の第２の実施例の製造工程を示す縦断面構造図である。 本発明の第２の実施例の製造工程を示す縦断面構造図である。 本発明の第２の実施例の製造工程を示す縦断面構造図である。 本発明の第２の実施例の製造工程を示す縦断面構造図である。 本発明の第３の実施例の製造工程を示す縦断面構造図である。 本発明の第３の実施例の製造工程を示す縦断面構造図である。 本発明の第３の実施例の製造工程を示す縦断面構造図である。 本発明の第３の実施例の製造工程を示す縦断面構造図である。 本発明の第３の実施例の製造工程を示す縦断面構造図である。 本発明の第３の実施例を示す縦断面構造図である。 本発明の第１、３、４、５の実施例を示す平面図である。 本発明の第６の実施例を示す平面図である。 本発明の第７の本実施例を示す等価回路図である。 本発明の第７の本実施例を示す平面図である。 図２６のＥ−Ｅ’切断面における縦断面構造図である。 図３のＢ−Ｂ’ 切断面、図５のＣ−Ｃ’切断面、及び図１のＡ−Ａ’におけるバンド模式図である。 本発明の実施例３におけるエミッタ・ベース接合近傍におけるバンド模式図である。 本発明の実施例５におけるエミッタ・ベース接合近傍におけるバンド模式図である。

符号の説明

１、３１、５１、９１、１１１…基板、２、５２、９２…コレクタ層、３、５３、９３…ベース層、４、５、５４、５５、９４、９５…エミッタ層、６、３６、５６、９６、１１６…表面保護膜、７、５７、９７…ベースコンタクト領域、８、３８、５８、９８、１１８…電界緩和アイソレーション領域、９、５９、９９…エミッタ電極、１０、６０、１００…ベース電極、１１、６１、１０１…コレクタ電極、１２、４２、６２、１０２、１２２…上層電極、１３、１７、４３、４７、６６、１０３、１０７、１２３、１２７…メサ構造、１４、４４、６７、１０５、１２５…再結合抑制半導体領域、３２、１１２…ドリフト層、３３、１１３…ゲート層、３４、３５、１１４、１１５…アノード層、３７、１１７…ゲートコンタクト領域、３９、１１９…アノード電極、４０、１２０…ゲート電極、４１、１２１…カソード電極、１０４、１２４…界面再結合中心、１０６、１２６…バルク界面再結合中心、６３…正孔バリア層、６４…伝導帯不連続緩和層、６５…エミッタコンタクト層、７１…ベースパッド、７２…エミッタパッド、７７…電源ラインパタン、７８…カソード電極、７９…アノード電極接続パタン、８０…コレクタ電極接続パタン、８１…ボンディングワイヤ、８２…放熱フィン、８３…パッケージ基板。

Claims (11)

1. ｐ型半導体からなるベース層、ｎ型半導体からなる第１のエミッタ層、及びドナー密度が前記第１のエミッタ層に比較して高いｎ型半導体からなる第２のエミッタ層が順次積層され、且つ
   前記第１のエミッタ層の一部、前記第２のエミッタ層、及び表面保護絶縁膜を有してなるメサ構造を有し、且つ
   前記第２のエミッタ層の周辺に再結合抑制半導体領域を挟んで設けられ、前記ベース層に電気的に接続するベースコンタクト領域を有するバイポーラトランジスタであって、
   前記再結合抑制半導体領域が前記第１のエミッタ層と同一のドナー密度を有する同一の半導体からなり、前記ベース層と前記表面保護絶縁膜とに接して存在するとともに、
   該再結合抑制半導体領域の幅が前記ベース層中の電子の拡散距離以上あり、
   前記第２のエミッタ層上に、正孔バリア層、エミッタコンタクト層が、更に、順次積層されたことを特徴とするバイポーラトランジスタ。
2. ｐ型半導体からなるベース層、ｎ型半導体からなる第１のエミッタ層、及びドナー密度が前記第１のエミッタ層に比較して高いｎ型半導体からなる第２のエミッタ層が順次積層され、且つ
   前記第１のエミッタ層の一部、前記第２のエミッタ層、及び表面保護絶縁膜を有してなるメサ構造を有し、且つ
   前記第２のエミッタ層の周辺に再結合抑制半導体領域を挟んで設けられ、前記ベース層に電気的に接続するベースコンタクト領域を有するバイポーラトランジスタであって、
   前記再結合抑制半導体領域が前記第１のエミッタ層と同一のドナー密度を有する同一の半導体からなり、前記ベース層と前記表面保護絶縁膜とに接して存在するとともに、
   該再結合抑制半導体領域の幅が前記ベース層中の電子の拡散距離以上あり、
   前記第２のエミッタ層上に、正孔バリア層、伝導帯不連続緩和層、エミッタコンタクト層が、更に、順次積層されたことを特徴とするバイポーラトランジスタ。
3. 前記ベース層、前記第１のエミッタ層、及び前記第２のエミッタ層はＳｉＣからなることを特徴とする請求項１に記載のバイポーラトランジスタ。
4. 前記ベース層、前記第１のエミッタ層、及び前記第２のエミッタ層はＳｉＣからなることを特徴とする請求項１又は２に記載のバイポーラトランジスタ。
5. 前記エミッタコンタクト層は多結晶Ｓｉからなることを特徴とする請求項１に記載のバイポーラトランジスタ。
6. 前記正孔バリア層はＡｌＧａＮ混晶からなることを特徴とする請求項２に記載のバイポーラトランジスタ。
7. 前記正孔バリア層はＨｆＯ _２ または相対する面をＳｉＮに挟まれたＨｆＯ _２ からなることを特徴とする請求項１に記載のバイポーラトランジスタ。
8. 前記正孔バリア層はＨｆＯ _２ または相対する面をＳｉＮに挟まれたＨｆＯ _２ からなることを特徴とする請求項２に記載のバイポーラトランジスタ。
9. 前記伝導帯不連続緩和層はＳｉＮからなることを特徴とする請求項２に記載のバイポーラトランジスタ。
10. ｎ型半導体基板上にｐ型半導体からなるベース層、ｎ型半導体からなる第１のエミッタ層、ドナー密度が前記第１のエミッタ層に比較して高いｎ型半導体からなる第２のエミッタ層、正孔バリア層、及びエミッタコンタクト層を順次積層する工程と、
    前記エミッタコンタクト層、前記正孔バリア層、及び第２のエミッタ層と、前記第１のエミッタ層の一部を部分的にエッチングしてエミッタ領域を形成する工程と、
    前記エッチングにより露出した第１のエミッタ層を介して前記ベース層に電気的に接続するベースコンタクト領域を形成する工程と、
    エミッタ、ベース、コレクタの各電極をそれぞれ前記エミッタコンタクト層、前記ベースコンタクト領域、前記ｎ型半導体基板に形成する工程と、
    表面保護絶縁膜を前記エッチングにより露出された第１のエミッタ層に接して形成する工程と
    を有することを特徴とするバイポーラトランジスタの製造方法。
11. ｎ型半導体基板上にｐ型半導体からなるベース層、ｎ型半導体からなる第１のエミッタ層、ドナー密度が前記第１のエミッタ層に比較して高いｎ型半導体からなる第２のエミッタ層、正孔バリア層、伝導帯不連続緩和層、及びエミッタコンタクト層を順次積層する工程と、
    前記エミッタコンタクト層、前記伝導帯不連続緩和層、前記正孔バリア層、及び第２のエミッタ層と、前記第１のエミッタ層の一部を部分的にエッチングしてエミッタ領域を形成する工程と、
    前記エッチングにより露出した第１のエミッタ層を介して前記ベース層に電気的に接続するベースコンタクト領域を形成する工程と、
    エミッタ、ベース、コレクタの各電極をそれぞれ前記エミッタコンタクト層、前記ベースコンタクト領域、前記ｎ型半導体基板に形成する工程と、
    表面保護絶縁膜を前記エッチングにより露出された第１のエミッタ層に接して形成する工程と
    を有することを特徴とするバイポーラトランジスタの製造方法。

Images