CN104285301A - 半导体装置及其制造方法 - Google Patents

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Abstract

MOSFET的源极区域(12)包含与源极焊盘(41)连接的源极接触区域(12a)、与阱区域(20)的沟道区域邻接的源极延伸区域(12b)、以及配置在源极延伸区域(12b)与源极接触区域(12a)之间且杂质浓度不同于源极延伸区域(12b)以及源极接触区域(12a)的源极电阻控制区域(15a)。这三个区域被串联连接在源极焊盘(41)与阱区域(20)的沟道区域之间。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置的结构及其制造方法。
背景技术
以碳化硅(SiC)半导体为母材的半导体元件作为能够实现高耐压·低损耗的器件受到关注。特别是对于金属/绝缘体/半导体结的场效应型晶体管(Metal-Oxide Semiconductor Field Effect Transistor；MOSFET)，从应用于电力电子学的观点考虑要求高可靠性。
例如，当将这种半导体元件应用于逆变器电路等而使感应性负载、电阻性负载动作时，在产生臂短路等的负载短路，如果对导通状态的元件的漏极施加作为电源电压的高电压，则成为在该元件中流经大电流的状态。在该状态下，元件中感应出额定电流的几倍～几十倍的漏极电流，如果没有恰当的保护功能则造成元件损坏。
为了事先防止这种情况，需要在发生元件损坏之前检测过剩的漏极电流(过电流)、并据此向栅极电极输入关断信号来切断漏极电流。因此，从负载短路等的发生起至检测过电流而向栅极电极输入关断信号为止的时间以上中，要求在元件中不发生元件损坏的鲁棒性。即，强烈希望抗短路能力高。此外，抗短路能力被定义为从产生负载短路等起至元件损坏为止所需的时间。
专利文献1公开了提高作为典型的功率器件的IGBT(InsulatedGate Bipolar Transistor：绝缘栅双极型晶体管)的抗短路能力的技术。在专利文献1的IGBT中，成为如下结构：成为导通电流的路径的发射极层被交替地配置，使得高电阻的发射极层(高电阻区域)和低电阻的发射极层(低电阻区域)在发射极电极与沟道区域之间相互并联连接。根据该结构，当发生负载短路时流经发射极层的电子电流导致的电压下降变大，饱和电流值下降，因此提高了抗短路能力。而且，低电阻区域降低发射极电极与发射极层之间的接触电阻，因此还实现了低的导通电压。
专利文献1：日本特开2003-332577号公报
发明内容
当如专利文献1那样由并联连接了的高电阻区域以及低电阻区域构成发射极层时，发射极层整体的电阻值大体上由低电阻区域的电阻值所支配。因此，还想到如下情况：从沟道区域到发射极电极为止的电压下降不怎么大，不能充分获得降低饱和电流的效果。而且，发射极电极不仅连接到低电阻区域，而且还连接到高电阻区域，因此实际的接触电阻变得比只有低电阻区域的情况时高。
本发明是为了解决如以上那样的问题而作出的，其目的在于提供一种能够增大从沟道区域到源极电极为止的电压下降来实现抗短路能力的提高、且能够将源极电极与源极区域的接触电阻维持得低的半导体装置。
本发明的半导体装置具备：半导体基板(1a)；第1导电类型的漂移层(2)，形成在所述半导体基板(1a)上；第2导电类型的阱区域(20)，选择性地形成在所述漂移层(2)的表层部；第1导电类型的源极区域(12)，形成在所述阱区域(20)内的表层部；JFET区域(11)，是与所述阱区域(20)邻接的所述漂移层(2)的部分；沟道区域，是被所述源极区域(12)和所述JFET区域(11)夹着的所述阱区域(20)的部分；栅极电极(35)，在所述漂移层(2)上隔着栅极绝缘膜(30)而被配置、并且横跨所述源极区域(12)、所述沟道区域以及所述JFET区域(11)而延展；源极电极(41)，与所述源极区域(12)连接；以及漏极电极(43)，形成在所述半导体基板(1a)的背面，所述源极区域(12)具备：源极接触区域(12a)，与所述源极电极(41)连接；源极延伸区域(12b)，与所述沟道区域邻接；以及源极电阻控制区域(15a)，配置在所述源极延伸区域(12b)与所述源极接触区域(12a)之间，该源极电阻控制区域(15a)的第1导电类型的杂质浓度不同于所述源极延伸区域(12b)以及所述源极接触区域(12a)，所述源极接触区域(12a)和所述源极延伸区域(12b)具有相同的杂质浓度分布，所述栅极电极(35)只与所述源极区域(12)中的所述源极延伸区域(12b)重叠。
根据本发明的半导体装置，具有在沟道区域与源极电极之间串联插入了源极电阻控制区域的结构，因此在半导体装置的负载短路时能够调整源极区域的电压下降。当增大该电压下降时，半导体装置的饱和电流值降低，抗短路能力提高。另外在源极区域中的与源极电极的连接部分不形成源极电阻控制区域，而形成了低电阻的源极接触层，因此能够将源极电极与源极区域的接触电阻维持得低。另外通过将源极电阻控制区域配置在低电阻的源极接触区域以及源极延伸区域之间，能够高精度地规定源极电阻控制区域的长度。
附图说明
图1是实施方式1的半导体装置的俯视图。
图2是表示实施方式1的半导体装置的漂移层(drift layer)的表面结构的俯视图。
图3是实施方式1的半导体装置的周边部中的纵截面图。
图4是表示实施方式1的半导体装置的单位单元(unit cell)的漂移层的表面结构的俯视图。
图5是表示实施方式1的半导体装置的单位单元的变形例的俯视图。
图6是表示实施方式1的半导体装置的单位单元的布局的俯视图。
图7是表示实施方式1的半导体装置的单位单元的布局的变形例的俯视图。
图8是表示实施方式1的半导体装置的单位单元的布局的变形例的俯视图。
图9是表示实施方式1的半导体装置的制造方法的纵截面图。
图10是表示实施方式1的半导体装置的制造方法的纵截面图。
图11是表示实施方式1的半导体装置的制造方法的纵截面图。
图12是表示实施方式1的半导体装置的制造方法的纵截面图。
图13是表示实施方式1的半导体装置的制造方法的纵截面图。
图14是表示实施方式1的半导体装置的制造方法的纵截面图。
图15是表示实施方式1的半导体装置的制造工序中的、用于形成源极接触区域以及源极延伸区域的注入掩模的电子显微镜照片的图。
图16是表示实施方式1的半导体装置的制造方法的变形例的纵截面图。
图17是表示实施方式1的半导体装置的制造方法的变形例的纵截面图。
图18是表示实施方式1的半导体装置的变形例的纵截面图。
图19是表示实施方式1的半导体装置的电流-电压特性的图。
图20是表示实施方式1的半导体装置的电气特性的一览的图。
图21是表示实施方式2的半导体装置的制造方法的纵截面图。
图22是表示实施方式2的半导体装置的源极区域中的第1导电类型的杂质浓度分布的数值计算结果的图。
图23是表示实施方式2的半导体装置的制造方法的纵截面图。
图24是表示实施方式2的半导体装置的制造方法的纵截面图。
图25是表示实施方式2的半导体装置的源极区域中的第1导电类型的杂质浓度分布的数值计算结果的图。
图26是表示实施方式2的半导体装置的源极区域中的第1导电类型的杂质浓度分布的数值计算结果的图。
图27是表示实施方式2的半导体装置的制造方法的纵截面图。
图28是表示实施方式2的半导体装置的制造方法的纵截面图。
图29是表示实施方式3的半导体装置的制造方法的纵截面图。
图30是表示实施方式3的半导体装置的制造方法的纵截面图。
图31是表示实施方式4的半导体装置的制造方法的纵截面图。
图32是表示实施方式4的半导体装置的制造方法的纵截面图。
图33是表示实施方式4的半导体装置的制造方法的纵截面图。
图34是表示实施方式4的半导体装置的制造方法的纵截面图。
图35是表示实施方式4的半导体装置的制造方法的纵截面图。
图36是表示实施方式4的半导体装置的制造方法的纵截面图。
图37是表示实施方式4的半导体装置的制造方法的纵截面图。
图38是表示实施方式4的半导体装置的制造方法的纵截面图。
图39是表示实施方式4的半导体装置的制造方法的纵截面图。
图40是表示实施方式5的半导体装置的制造方法的纵截面图。
图41是表示实施方式5的半导体装置的制造方法的纵截面图。
图42是表示实施方式5的半导体装置的制造方法的纵截面图。
图43是表示实施方式5的半导体装置的制造方法的纵截面图。
图44是表示实施方式5的半导体装置的制造方法的纵截面图。
图45是表示实施方式5的半导体装置的制造方法的纵截面图。
图46是表示实施方式5的半导体装置的源极区域以及阱(well)区域中的杂质浓度分布的数值计算结果的曲线图。
(附图标记说明)
1a：半导体基板；1b：半导体基板；2：阱层；5：芯片；7：有源区域；10：单位单元；11：JFET区域；12：源极区域；12a：源极接触区域；12b：源极延伸区域；13：场截止区域；15a：源极电阻控制区域；20：阱区域；21：终端阱区域；22：高杂质浓度阱区域；23：阱桥区域；24：追加注入阱区域；25：阱接触区域；26：凹部(recess)；28：终端低电阻区域；30：栅极绝缘膜；31：场氧化膜；32：层间绝缘膜；35：栅极电极；40：欧姆电极；42：欧姆电极；41：源极焊盘；43：漏极电极；44：栅极布线；45：栅极焊盘；50：FLR区域；100a、100b、100bN、100c、101b、101c、100cN、100d、100dN：注入掩模；101：注入掩模的拐角部；110：沟槽。
具体实施方式
在下面的实施方式中，作为杂质的导电类型的定义，将“第1导电类型”设为n型，将“第2导电类型”设为p型，但是该定义也可以是相反的。即也可以将“第1导电类型”设为p型，将“第2导电类型”设为n型。
另外，在本说明书中，在狭义的意义上将各个半导体元件称为“半导体装置”，但是在广义的意义上，例如在引线框上搭载半导体元件的芯片、反并联地连接到该半导体元件的续流二极管、以及向该半导体元件的栅极电极施加电压的控制电路而一体地封装而成的半导体模块(例如，逆变器模块等功率模块)也包含在“半导体装置”中。
<实施方式1>
图1是示意性地表示实施方式1的作为半导体装置的碳化硅MOSFET的上表面结构的图。另外图2是表示该半导体装置的半导体层的最表面的结构的图。即，该半导体装置是在图2所示的半导体层之上形成图1所示的各要素而构成的。
如图1那样，在半导体装置的芯片5的上表面形成有源极焊盘(源极电极)41、栅极布线44以及栅极焊盘45。栅极焊盘45配置在芯片5的一个边的中央附近。栅极布线44与栅极焊盘45连接，并以包围源极焊盘41的周围的方式而形成。
由图2的虚线所包围的区域7是并列配置了MOSFET的多个单位单元10的有源区域7，源极焊盘41以覆盖该有源区域7的上方的方式形成。
单位单元10的栅极电极隔着栅极布线44与栅极焊盘45连接，从外部的控制电路(未图示)施加到栅极焊盘45的栅极电压被传递到各单位单元10的栅极电极。同样地，各单位单元10的源极区域与源极焊盘41连接。
如图2所示，在有源区域7的外侧的区域(终端区域)以包围有源区域7的方式形成有后述的终端阱区域21、终端低电阻区域28、FLR(Field Limiting Ring：场限环)区域50。终端低电阻区域28形成在终端阱区域21的内部，FLR区域50形成在终端阱区域21的外端。而且，以从FLR区域50离开而包围FLR区域50的外侧的方式形成有场截止区域13。场截止区域13的外周延伸到芯片5的端部为止。
此外，在半导体装置的实际的产品中，大多在芯片5中配设用于使外部的保护电路动作的温度传感器、电流传感器用的各电极，但是这些电极与本发明的关联弱，因此本实施方式中省略。另外，栅极焊盘45、栅极布线44以及源极焊盘41的布局不限于图1所示的例子。它们的形状、个数等根据产品而多种多样。温度传感器以及电流传感器用的电极的有无、各电极的布局不怎么影响本发明的效果，因此可以是任意的。
图3是示意性地表示实施方式1的半导体装置(碳化硅MOSFET)的周边部的结构的纵截面图，与图1所示的A1-A2截面相对应。同图中示出了最外周的单位单元10及其外侧的终端区域。
如图3所示，该MOSFET使用外延基板而形成，该外延基板由以第1导电类型(n型)的碳化硅形成的半导体基板1a、以及在其表面上外延生长了的第1导电类型的漂移层2(碳化硅半导体层)构成。在半导体基板1a的背面侧隔着与半导体基板1a欧姆连接的欧姆电极42形成有漏极电极43。
在漂移层2中，在有源区域7的表层部选择性地形成有第2导电类型(p型)的多个阱区域20。漂移层2的表层部中与阱区域20邻接的部分11被称为“JFET区域”。
在阱区域20的表层部选择性地形成有第1导电类型的源极区域12。阱区域20中的源极区域12与JFET区域11之间的部分是当MOSFET导通时形成沟道的区域，被称为“沟道区域”。
如图3所示，源极区域12都由第1导电类型的源极接触区域12a、源极延伸区域12b、以及源极电阻控制区域15a构成。源极接触区域12a隔着与其欧姆连接的欧姆电极40而连接到源极焊盘41。源极电阻控制区域15a以包围源极接触区域12a的外侧的方式形成。源极延伸区域12b以包围源极电阻控制区域15a的外侧方式形成。源极延伸区域12b是源极区域12的最外周部，与沟道区域邻接。
在源极电阻控制区域15a中，杂质浓度设定得低于源极接触区域12a以及源极延伸区域12b。源极接触区域12a的杂质浓度和源极延伸区域12b的杂质浓度可以是相同程度。如后所述，源极接触区域12a和源极延伸区域12b能够同时形成，在这种情况下，两者具有相同的杂质分布。
在源极接触区域12a的内侧形成有隔着欧姆电极40而与源极焊盘41连接的第2导电类型的阱接触区域25。阱接触区域25贯通源极接触区域12a而到达阱区域20，将源极焊盘41与阱区域20电连接。
栅极电极35隔着栅极绝缘膜30而形成在漂移层2上，横跨源极延伸区域12b、阱区域20(沟道区域)以及JFET区域11而延展。构成源极区域12的三个区域中的源极延伸区域12b与栅极绝缘膜30以及栅极电极35一起形成MOS结构。
另一方面，在有源区域7的外侧的区域(终端区域)，在漂移层2的表层部形成有第2导电类型的终端阱区域21。在终端阱区域21的表层部形成有隔着欧姆电极40而与源极焊盘41连接的、第2导电类型的终端低电阻区域28。由此，源极焊盘41与源极接触区域12a连接，并且还隔着阱接触区域25以及终端低电阻区域28电与阱区域20以及终端阱区域21电连接。此外，可以同时形成终端阱区域21和阱区域20，在这种情况下，两者具有相同的杂质分布。
在终端阱区域21的外周部，第2导电类型的FLR区域50被形成在漂移层2的表层部。而且，以包围FLR区域50的外侧的方式，第1导电类型的场截止区域13被形成在从终端阱区域21离开的位置。
在漂移层2中的终端区域的表面，在没有形成栅极绝缘膜30的部分形成有场氧化膜31。栅极电极35的一部分延展到场氧化膜31上为止，在该部分中完成栅极电极35与栅极布线44的连接。
栅极电极35上被层间绝缘膜32覆盖，源极焊盘41、栅极布线44、以及栅极焊盘45形成在其之上。因此，在层间绝缘膜32形成有使源极焊盘41与源极接触区域12a、阱接触区域25以及终端低电阻区域28连接的接触孔(源极接触孔)、以及使栅极布线44与栅极电极35连接的接触孔(栅极接触孔)。
图4是示意性地表示单位单元10的最表面部的平面结构的图。如前所述，单位单元10的源极区域12由源极接触区域12a、源极延伸区域12b以及它们之间的源极电阻控制区域15a这样的三个区域构成。
图4的源极接触区域12a内所示的虚线表示使源极焊盘41与单位单元10连接的欧姆电极40的形成区域(接触孔)。欧姆电极40只与上述三个区域中的源极接触区域12a接触。由此，源极接触区域12a、源极电阻控制区域15a以及源极延伸区域12b在欧姆电极40与阱区域20的沟道区域之间串联连接。此外，源极接触区域12a的杂质浓度高，因此在与欧姆电极40之间实现接触电阻低的欧姆接触。
在MOSFET的导通动作时或者负载短路时，从漏极电极43流入漂移层2的漏极电流(导通电流)流经如下路径：通过形成在JFET区域11以及阱区域20的表面部(沟道区域)的沟道区域、并通过源极延伸区域12b、源极电阻控制区域15a以及源极接触区域12a而从欧姆电极40向源极电极41流出。
在各单位单元10中，源极电阻控制区域15a形成为导通电流流经的方向、即从源极延伸区域12b朝向源极接触区域12a的方向的长度(电流的路径长)均一。特别是，源极接触区域12a的外周(源极电阻控制区域15a的内周)以及源极延伸区域12b的内周(源极电阻控制区域15a的外周)的各拐角部成为圆形形状，源极接触区域12a的外周曲率半径中心与源极延伸区域12b的内周曲率半径中心相同。当这样在单位单元10内使源极电阻控制区域15a的长度均一时，源极电阻的偏差被抑制。由此，能够防止当短路电流等过剩电流被瞬时施加时电流集中于特定的部分，能够提高半导体装置的可靠性。关于表示该效果的实验结果将后述。
另外，也可以如下：将源极延伸区域12b的外周拐角部也设为圆形形状，将其曲率半径中心设为与源极接触区域12a的外周曲率半径中心以及源极延伸区域12b的内周曲率半径中心相同。在这种情况下，源极延伸区域12b的寄生电阻在单位单元10内被均一化。
而且，也可以如下：将阱区域20的外周拐角部也设为圆形形状，将其曲率半径中心设为与源极接触区域12a的外周曲率半径中心以及源极延伸区域12b的内周曲率半径中心相同，使沟道长度均一化。在这种情况下，使沟道电阻均一化，元件特性以及电流分布的偏差被抑制，成为可靠性更高的单位单元10结构。
此外，在图4中示出了具有四边形的平面结构的单位单元10，但是单位单元10的形状可以是任意的，例如也可以是六边形、八边形、圆形等。另外MOSFET可以是由多个单位单元10构成的单元结构，也可以是例如图5所示的梳子形状的结构。一般来说，梳子形状结构容易形成，但是与单元结构相比沟道宽密度低，因此元件的导通电阻变得比较高。
另外，在本实施方式中，假定多个单位单元10如图6那样矩阵状配置，但是例如也可以如图7那样交错地(交错状地)配置单位单元10。
另外在图6的配置中，当向MOSFET的漏极电极施加了反向偏置时，在各阱区域20的拐角部上的栅极绝缘膜容易产生高电场，有时对半导体装置的可靠性带来影响。因此，也可以如图8那样形成第2导电类型的阱桥区域23，使得对阱区域20的拐角部彼此之间进行搭桥。阱桥区域23也可以以不同于阱区域20的工序形成，但是如果通过形成阱区域20的离子注入来同时形成，则掩模图案形成工序以及离子注入工序的增加被抑制，能够削减半导体装置的制造成本。
接着，说明实施方式1的半导体装置(碳化硅MOSFET)的制造方法。图9～图14是用于说明该制造方法的工序图。图9～图14与在有源区域7内被配置的多个单位单元10中的一个的右侧一半的纵截面相当。即，图9～图14不包含终端区域，示出了有源区域7内的区域的任意位置的截面(沿图1的B1-B2线的截面)。
首先，准备由第1导电类型的碳化硅构成的半导体基板1a。在半导体基板1a中除了碳化硅之外，也可以使用带隙大于硅的其它宽带隙半导体。作为宽带隙半导体，除了碳化硅之外，例如还有氮化镓、氮化铝、金刚石等。半导体基板1a的面方位可以是任意的，例如其表面垂直方向可以相对于c轴方向倾斜8°以下，也可以不倾斜。半导体基板1a的厚度也可以是任意的，例如可以是350μm左右，也可以是100μm左右。
接着，在半导体基板1a上，通过外延结晶生长形成第1导电类型的漂移层2。漂移层2的第1导电类型的杂质浓度设为1×1013cm-3～1×1018cm-3左右，其厚度设为3μm～200μm。
希望漂移层2的杂质浓度分布在厚度方向上是固定的，但是也可以不是固定的，也可以有意地例如在表面附近提高杂质浓度，相反地也可以降低杂质浓度。在提高了漂移层2的表面附近的杂质浓度的情况下，除了获得降低后面形成的JFET区域11的电阻的效果、提高沟道移动率的效果之外，还能够将元件的阈值电压设定得低。另外，在将其降低了的情况下，当向元件施加了反向偏置时产生在栅极绝缘膜30的电场降低，除了元件的可靠性提高之外，还能够将元件的阈值电压设定得高。
之后，如图9那样，形成通过照片制版处理所加工了的注入掩模100a(例如抗蚀剂、氧化硅膜)，通过使用了它的选择性离子注入，形成第2导电类型的阱区域20。另外与此同时，在终端区域(未图示)形成终端阱区域21。当离子注入时，希望半导体基板1a以100℃～800℃进行加热，但是也可以不过热。另外，关于进行离子注入的杂质(掺杂剂)，作为n型的杂质优选是氮、磷，作为p型的杂质优选是铝、硼。
需要将阱区域20的底的深度设定为不超过漂移层2的底，例如设为0.2μm～2.0μm左右。另外，阱区域20的最大杂质浓度超过漂移层2的表面附近的杂质浓度，例如设定在1×1015cm-3～1×1019cm-3的范围内。但是，限于漂移层2的最表面附近，为了提高沟道区域的导电性，也可以使阱区域20的第2导电类型的杂质浓度低于漂移层2的第1导电类型的杂质浓度。
进而，在终端区域(未图示)形成第2导电类型的FLR区域50。FLR区域50也通过使用了由照片制版处理加工了的掩模(抗蚀剂或者氧化硅膜等)的选择性离子注入来形成。
接着，如图10那样，通过使用了由照片制版处理加工了的注入掩模100b、100bN(抗蚀剂或者氧化硅膜)的选择性离子注入来形成第1导电类型的源极接触区域12a、和第1导电类型的源极延伸区域12b。另外与此同时，在终端区域(未图示)形成第1导电类型的场截止区域13。
将源极接触区域12a以及源极延伸区域12b的底的深度设定为不超过阱区域20的底。另外它们的杂质浓度在各区域内超过阱区域20的杂质浓度，例如其最大杂质浓度被设定为1×1018cm-3～1×1021cm-3左右。
这里，源极接触区域12a的形成区域与源极延伸区域12b的形成区域之间的注入掩模100bN规定了之后形成的源极电阻控制区域15a的长度LN0。LN0例如是0.1μm～10μm，但是在使单位单元10的单元间距不过大、并抑制沟道宽密度的降低的基础上，0.1μm～1μm的范围是有效的。
图15中示出了用于本工序的注入掩模100b、100bN的电子显微镜照片。通过使用了注入掩模100b、100bN的选择性的离子注入，在注入掩模100b、100bN之间形成源极接触区域12a以及源极延伸区域12b。在图15中，观察到注入掩模100bN的外周的拐角部以及内周的拐角部成为圆形形状、注入掩模100bN的外周曲率半径中心与内周曲率半径中心相同。通过将注入掩模100bN设为这种形状，源极接触区域12a的外周(源极电阻控制区域15a的内周)以及源极延伸区域12b的内周(源极电阻控制区域15a的外周)的各拐角部成为圆形形状，而且源极接触区域12a的外周曲率半径中心与源极延伸区域12b的内周曲率半径中心相同。其结果，能够在单位单元10内使LN0均一。此外，在图15所示的例子中，LN0的长度成为0.7μm。
另外，当该MOSFET被微细化、源极延伸区域12b、源极接触区域12a的各自的长度、以及LN0被缩小到1μm以下程度时，考虑到难以将注入掩模加工成如图10所示的注入掩模100b、100bN那样的形状。这是因为为了确保作为注入掩模的功能，需要充分确保掩模厚度，因此掩模图案的纵横比更进一步变高。特别地，形成在源极电阻控制区域15a的形成区域上的注入掩模100bN的纵横比变高，因此变得形成困难。
在这种情况下，可以如图11所示那样在源极电阻控制区域15a的形成区域上使用专用的微细图案形成用抗蚀剂等来形成由氧化硅膜、多晶硅等构成的注入掩模101a，这之后进行掩模图案的纵横比可以较低的注入掩模100b的图案形成。如果使用由该注入掩模100b、101a构成的复合掩模，则能够容易地实现源极延伸区域12b、源极接触区域12a、以及源极电阻控制区域15a的各长度的缩小化。
接着，如图12那样，进行使用了由照片制版处理加工了的注入掩模100c(例如抗蚀剂)的选择性的离子注入，形成第1导电类型的源极电阻控制区域15a。源极电阻控制区域15a的第1导电类型的杂质浓度超过阱区域20的最表面的第2导电类型杂质浓度，设定在例如1×1015cm-3～1×1018cm-3的范围内，更优选1×1015cm-3～1×1017cm-3的范围内。
源极电阻控制区域15a与源极接触区域12a以及源极延伸区域12b相比第1导电类型的杂质浓度设定得更低。例如，使源极电阻控制区域15a与源极接触区域12a以及源极延伸区域12b的第1导电类型的杂质浓度相差10～1000倍左右。在这种情况下，片电阻也相差10～1000倍左右。
在本申请发明中，通过向源极区域12内插入第1导电类型的杂质浓度低的源极电阻控制区域15a，以被控制了的形式有意地使源极区域12的电阻增加，特别是与MOSFET的导通电阻程度相比获得了其以上的调制效果。另一方面，为了实现MOSFET的寄生电阻的降低、进一步实现与欧姆电极40的接触电阻的降低，源极接触区域12a以及源极延伸区域12b提高第1导电类型的杂质浓度而降低了片电阻。
为了获得片电阻大的源极电阻控制区域15a，源极电阻控制区域15a中的第1导电类型的杂质浓度可以如上述那样是源极接触区域12a以及源极延伸区域12b的第1导电类型的杂质浓度的1/10～1/1000左右。另外，源极电阻控制区域15a的基板深度方向的厚度可以比源极接触区域12a以及源极延伸区域12b的基板深度方向的厚度还薄。
这样源极电阻控制区域15a相对于源极接触区域12a以及源极延伸区域12b，杂质浓度充分小，厚度也薄。由此，即使如图12那样使源极电阻控制区域15a重叠到源极接触区域12a以及源极延伸区域12b而形成，也不会对源极延伸区域12b以及源极接触区域12a中的第1导电类型的杂质浓度带来大的影响。因此，在图13以后的工序图中，源极电阻控制区域15a只图示在源极延伸区域12b与源极接触区域12a之间。但是，形成了源极电阻控制区域15a之后的源极接触区域12a以及源极延伸区域12b严格地说在其一部分中包含第1导电类型的杂质浓度增加了的区域(与源极电阻控制区域15a重叠了的区域)。
另外如图12那样，源极电阻控制区域15a的形成区域可以如下地形成：与源极接触区域12a重叠其整体，与源极延伸区域12b重叠其一部分。在这种情况下，能够减少需要对形成源极电阻控制区域15a时的注入掩模100c进行微细加工的部分。当然，也可以使用只有源极接触区域12a与源极延伸区域12b之间开口的注入掩模来形成源极电阻控制区域15a。
接着，为了获得阱区域20与源极焊盘41之间的良好的连接，通过选择性的离子注入形成第2导电类型的杂质浓度比阱区域20高的阱接触区域25。希望该离子注入以150℃以上的基板温度来执行。通过这样，能够形成片电阻低的阱接触区域25。阱接触区域25形成为其底到达第2导电类型的阱区域20。
另外，与阱接触区域25的形成同时地，在终端区域(未图示)的阱接触区域25形成第2导电类型的终端低电阻区域28。终端低电阻区域28能够减少阱接触区域25的寄生电阻，能够设为例如抗dV/dt的优良的终端区域的结构。当然，终端低电阻区域28也可以以不同于阱接触区域25的工序形成。
之后，进行用于使注入到漂移层2的杂质电活化的热处理。该热处理可以在氩或者氮等惰性气体气氛或者真空中以1500℃～2200℃的温度、0.5分钟～60分钟的时间进行。在该热处理时，也可以以用由碳构成的膜覆盖了漂移层2的表面的状态、或者用由碳构成的膜覆盖了漂移层2的表面、半导体基板1的背面、以及半导体基板1a及漂移层2的各端面的状态进行。由此，能够抑制热处理时与装置内的残留水分、残留氧的反应引起的蚀刻导致漂移层2的表面粗糙。
接着，通过热氧化在漂移层2的表面形成氧化硅膜(牺牲氧化膜)，通过硼酸除去该酸化膜，由此除去表面的变质层来获得清洁的面。并且，通过CVD(Chemical Vapor Deposition：化学气相沉积)法等在漂移层2上形成氧化硅膜，对该氧化硅膜进行在有源区域7上开口的图案形成，由此在有源区域7的外侧的区域形成场氧化膜31。场氧化膜31的厚度是0.5μm～2μm即可。
接着，在漂移层2的表面上形成氧化硅膜的栅极绝缘膜30。作为栅极绝缘膜30的形成方法，例如可举出热氧化法、堆积法。另外，也可以在通过热氧化法、堆积法形成了氧化硅膜之后，进行氮氧化物气体(NO、N2O等)气氛、氨气氛中的热处理、惰性气体(氩等)气氛中的热处理。
然后，在栅极绝缘膜30上通过CVD法堆积多晶硅、多晶碳化硅，进行基于照片制版处理以及蚀刻的图案形成，由此形成栅极电极35。其结果，获得图13所示的结构。
希望用于栅极电极35的多晶硅、多晶碳化硅含有磷、硼、铝等，具有n形或者p形的低片电阻。多晶硅、多晶碳化硅中含有的磷、硼、铝既可以在其成膜过程中放入，也可以在成膜后进行离子注入而进行活性化热处理。进而，栅极电极35的材料可以是金属、金属间化合物或者它们的多层膜。
接着，在漂移层2上通过CVD法等形成层间绝缘膜32。然后，例如通过干蚀刻法将用于使源极焊盘41连接于源极接触区域12a、阱接触区域25以及终端低电阻区域28的接触孔(源极接触孔)形成在层间绝缘膜32。另外，也可以将用于使栅极布线44连接于栅极电极35的接触孔(栅极接触孔)与它同时形成。由此，能够简化处理工序，削减制造成本。
接着，在暴露在源极接触孔的底的漂移层2的表面形成欧姆电极40。欧姆电极40实现与源极接触区域12a、阱接触区域25以及终端低电阻区域28的欧姆接触。作为欧姆电极40的形成方法，可举出如下方法：在包含源极接触内在内的漂移层2的整个面形成以Ni为主成分的金属膜，通过600～1100℃的热处理与碳化硅进行反应来形成成为欧姆电极40的硅化物膜，之后将残留在层间绝缘膜32上的未反应的金属膜通过使用了硝酸、硫酸或者盐酸或者与它们的过氧化氢水溶液的混合液等的湿蚀刻来除去。也可以在除去了残留在层间绝缘膜32上的金属膜之后再次进行热处理。在这种情况下，通过以比先前的热处理更高温进行，形成更低接触电阻的欧姆接触。
此外，如果在先前的工序中形成了栅极接触孔，则在栅极接触孔底也形成由硅化物构成的欧姆电极。如果在先前的工序中没有形成栅极接触孔，则接下来通过照片制版处理和蚀刻来形成应该在之后由栅极布线44所填充的栅极接触孔。
对于欧姆电极40，也可以是其整体由相同的金属间化合物构成，也可以是连接在p型区域的部分和连接在n型区域的部分由适于各自的不同的金属间化合物构成。欧姆电极40具有相对于第1导电类型的源极接触区域12a充分低的欧姆接触电阻，这对于MOSFET的导通电阻降低是重要的。另一方面，欧姆电极40具有相对于第2导电类型的阱接触区域25充分低的欧姆接触电阻，这从阱区域20的向地电位的固定、内置于MOSFET的体二极管的正向特性改善的观点考虑是优选的。通过分别制作在欧姆电极40中与p型区域连接的部分和与n型区域连接的部分，能够实现该两者。这能够通过使用照片制版处理而分别进行用于形成硅化物膜的金属膜的图案形成来实现。
另外，在漂移层2上形成欧姆电极40的过程中，在半导体基板1的背面也以相同的方法形成成为欧姆电极42的硅化物膜。欧姆电极42与半导体基板1a欧姆接触，在之后形成的漏极电极43与半导体基板1a之间实现良好的连接。
接着，通过溅射法、蒸镀法形成规定的金属膜，将其进行图案形成，从而在层间绝缘膜32上形成源极焊盘41、栅极布线44以及栅极焊盘45。作为上述金属膜，考虑Al、Ag、Cu、Ti、Ni、Mo、W、Ta、它们的氮化物、它们的层叠膜、它们的合金膜等。而且，通过在半导体基板1a的背面的欧姆电极42上形成Ti、Ni、Ag或者Au等金属膜来形成漏极电极43，由此完成图14所示的结构的MOSFET。
虽然省略图示，但是所形成的MOSFET上也可以由氮化硅膜、聚酰亚胺等保护膜来覆盖。在该保护膜上，在栅极焊盘45以及源极焊盘41上设置有开口，使得栅极焊盘45以及源极焊盘41能够与外部的控制电路连接。
而且，也可以在形成了保护膜之后，将半导体基板1a从背面侧磨削而薄板化至100μm左右的厚度为止。在这种情况下，在薄板化后进行磨削面的清洁化，在背面整个面形成以Ni为主成分的金属膜之后，通过激光退火等局部加热法来在半导体基板1a的背面形成硅化物膜，由此形成欧姆电极42。然后，与上述的工序同样地，在欧姆电极42上形成由Ti、Ni、Ag、Au等金属膜构成的漏极电极43。
另外，也可以在形成上面说明的源极电阻控制区域15a的离子注入工序(图12)之后，使用此时的注入掩模100c来离子注入第2导电类型的杂质，从而如图16所示地形成宽度比阱区域20窄的高杂质浓度阱区域22。图17示出了设置了高杂质浓度阱区域22的情况下的MOSFET的结构。
高杂质浓度阱区域22能够提高阱区域20的第2导电类型的杂质浓度而降低其片电阻，由此能够实现MOSFET的开关动作时电荷输送的延迟导致的开关损耗的降低、可靠性的提高。希望高杂质浓度阱区域22的第2导电类型的杂质浓度分布是在漂移层2的浅的位置为低浓度、在深的位置为高浓度。通过这样，能够抑制对第1导电类型的杂质浓度低的源极电阻控制区域15a中的有效杂质浓度带来的影响，并且能够提高阱区域20的第2导电类型的杂质浓度。高杂质浓度阱区域22的深度与阱区域20相比，既可以更深，也可以是同样深度，也还可以更浅。
在本实施方式中，作为应用本发明的半导体装置的例子，示出了MOSFET，但是也能够如图18所示地，代替第1导电类型的半导体基板1a而应用于使用了第2导电类型的半导体基板1b的IGBT。在IGBT中，源极区域12成为“发射极区域”、阱区域20成为“基极区域”、半导体基板1b成为“集电极区域”。通过在发射极区域(源极区域12)内设置高电阻的电阻控制区域(源极电阻控制区域15a)，能够提高发射极电阻，因此能够减小由发射极区域(源极区域12)、基极区域(阱区域20)以及漂移层2构成的寄生晶体管中的电流增益，其结果，获得能够防止IGBT的寄生半导体开关元件进行动作导致的锁定这样的效果。
根据实施方式1，在从阱区域20的沟道区域至欧姆电极40以及源极电极41的路径中串联插入了以不同于源极接触区域12a以及源极延伸区域12b的工序形成的源极电阻控制区域15a，因此能够通过改变源极电阻控制区域15a的杂质浓度来改变有效的源极电阻。
对抗短路能力的大小产生影响的漏极饱和电流与施加到沟道的栅极/源极间电压的平方成比例，但是在如本发明那样存在有意义的源极电阻的情况下，有效的栅极/源极间电压减少源极电阻与漏极电流之积的量。因此，如果增大源极电阻，则饱和电流变小，能够提高抗短路能力。
但是，当过大地增大源极电阻时，会增大额定的导通动作时的导通损耗，这是不希望的。而且，如以往的MOSFET那样，在源极区域中的第1导电类型的杂质浓度横向上大致一样的情况下，当提高源极电阻时，源极区域与源极焊盘(欧姆电极)的接触电阻增大，元件的损耗进一步增大。在本发明中，与源极焊盘41连接的欧姆电极40仅与低电阻的源极接触区域12a接触，不与高电阻的源极电阻控制区域15接触。由此，将欧姆电极40与源极区域12的接触电阻维持得低。因而，能够如抑制导通电阻的过大的增大、且以饱和电流变小的方式设计源极电阻。
另外，已知源极电阻控制区域15a中的传导载流子(电子或者空穴)的移动率强烈地受晶格扩散的影响，越是高温则越低。即，越是高温，电阻抗越大。源极电阻控制区域15a与源极接触区域12a以及源极延伸区域12b相比第1导电类型的杂质浓度低，因此高温下的电阻抗的增加率比它们大。本发明人确认了在元件短路时根据由于高漏极电流产生的发热(焦耳热)而即将损坏之前达到1000K，但是在本发明中如下的所谓负反馈发挥功能：随着变成高温，源极电阻控制区域15a的电阻变大，施加到沟道区域的有效的栅极电压减少而使漏极电流降低。因而，能够延长温度上升至1000K左右为止的时间，能够大幅地提高抗短路能力。
另外，在实施方式1中，源极延伸区域12b具有与源极接触区域12a相同的第1导电类型的杂质浓度分布，是低片电阻。一般，沟道区域的源极侧的端部在其正上方具有栅极绝缘膜30以及栅极电极35，而且该端部设置在比栅极电极35的端部更靠内侧而与栅极电极35重叠，这是为了降低与沟道区域的连接电阻所需的。
另外，在具有MOS结构的碳化硅半导体装置的制作中，不能应用如在使用了以往的硅的半导体装置的制作中广泛应用的、在形成栅极电极之后进行源极区域的形成的注入和活化退火的自己整合的工序，因此对源极区域和栅极电极的各图案形成时的照片制版处理中的对准偏差留有足够的余量而设置。因而，在源极区域中，与栅极电极重叠的区域在导通动作时载流子蓄积于MOS界面而成为低电阻，但是没有与栅极电极重叠的区域的片电阻本身对源极电阻带来影响。由此，当以降低饱和电流为目的而使源极区域的整体进行高片电阻化时，没有与栅极电极重叠的区域长度对饱和电流的大小作出贡献，但是该路径长依赖于与栅极电极的定位精度，因此有时在单位单元10内产生源极电阻的偏差(当重叠量多时路径长度变短，源极电阻减少，当重叠量少时路径长度变长，源极电阻增加)。这招致饱和电流值在单位单元10内的不平衡，是不期望的。
在本实施方式中，与栅极电极35重叠的源极延伸区域12b的片电阻被设定得低至对有效的栅极电压降低影响少的程度。另外，源极电阻控制区域15a没有与栅极电极35重叠。源极电阻控制区域15a的路径长度即源极接触区域12a与源极延伸区域12b的间隔由一次的照片制版处理(图10以及图15)来决定，不依赖于对位精度。因而，能够防止发生饱和电流在单位单元10内的不平衡。
另外，特别是在具有使用了碳化硅的MOS结构的元件中，已知当对注入杂质量大的区域例如实施热氧化时，与没有注入的区域相比会发生氧化速度增加的增速氧化。在实施方式1中，片电阻小、即注入杂质量多的源极延伸区域12b在栅极电极35端部形成MOS结构，因此在通过热氧化形成了栅极绝缘膜30的情况下，能够增大该部分的氧化膜厚度。其结果，减弱栅极电极35端部中的栅极电场，形成可靠性更高的元件。这也是没有使源极电阻控制区域15a与栅极电极35重叠的理由之一。
本发明人等试制了本实施方式的半导体元件，进行了评价其电特性的实验。下面，示出其实验结果。
图19是表示碳化硅MOSFET的漏极电流密度与漏极电压的关系的曲线图。在同图中，“元件A”是试制出的本实施方式的碳化硅MOSFET，“元件B”以及“元件C”是作为比较对象而制作的以往的碳化硅MOSFET。另外，图20中示出了元件A、B、C各自的沟道长度、阈值电压以及导通电阻(导通电阻是漏极电流密度为100A/cm2时的值)。
元件A具有源极电阻控制区域15a，沟道长度为0.4μm、阈值电压为2.5V、导通电阻为16mΩcm2。元件B不具有源极电阻控制区域15a，但是将沟道长度设为与元件A相同的0.4μm。元件B的沟道结构与元件A相同，因此阈值电压也是与元件A相等的2.3V。元件C不具有源极电阻控制区域15a，但是加长了沟道长度使得导通电阻与元件A相等。具体地说，元件C的沟道长是0.8μm、导通电阻是15mΩcm2。
如图20所示，元件A与元件B相比导通电阻大出与具有源极电阻控制区域15a相当的电阻。另外，根据图19的实验结果可知，元件A的漏极电流的饱和特性更优良。认为这是因为：在元件B中由于短沟道效应而饱和特性劣化，与此相对，在元件A中由于源极电阻控制区域15a中的电压降低而有效的栅极电压减少，由此短沟道效应引起的饱和特性的劣化被抑制。
另一方面，元件C的导通电阻与元件A相等，但是根据图19的实验结果可知，元件A与元件C相比漏极电流的饱和特性更优良。在MOSFET中，产生高偏置时由于发热而MOS沟道特性提高(沟道移动率增加)的效果。在元件C中，由于该效果而高偏置时的漏极电流增加，但是在元件A中，由于源极电阻控制区域15a中的电压下降而有效的栅极电压减少，由此抵消其效果，漏极电流的增加被抑制，因此认为获得比元件C更优良的饱和特性。
这样，确认了具有源极电阻控制区域15a的半导体元件具有优良的饱和特性。这意味着抗短路能力的提高，实现了本发明的一个效果。
如以上那样，根据实施方式1的半导体装置，源极区域12具有串联连接了与连接在源极焊盘41的欧姆电极40接触的源极接触区域12a、与沟道区域邻接的源极延伸区域12b、以及其间的源极电阻控制区域15a的结构，因此能够通过与源极电阻控制区域15a的片电阻相应的源极电阻来控制饱和电流。
另外，源极延伸区域12b和源极接触区域12a同时形成，两者的第1导电类型的有效的杂质浓度分布相等，因此能够使工序工数的削减引起的制造成本的降低、不需要微细图案形成引起的制造上的容易度的提高、夹在两者之间的源极电阻控制区域15a的长度的控制变得容易。
而且，源极电阻控制区域15a中的第1导电类型的杂质浓度分布在从源极延伸区域12b向源极接触区域12a的方向上均一，因此对由源极电阻控制区域15a实现的源极电阻的设计值的控制性增加，制造上的鲁棒性提高。
另外，源极电阻控制区域15a从源极延伸区域12b向源极接触区域12a的方向的距离在单位单元10内均一，因此单位单元10内的电流分布以及负载短路时的发热分布变得一样，针对伴随负载短路时等发热的元件损坏的可靠性得到提高。
另外，通过使源极电阻控制区域15a内的第1导电类型的杂质浓度比源极延伸区域12b或者源极接触区域12a的第1导电类型的杂质浓度小1个数量级以上(成为1/10以下)而提高源极电阻控制区域15a的片电阻，从而能够向半导体装置的导通电阻提供有意义的源极电阻，起到饱和电流降低和抗短路能力增加的效果。即使使源极电阻控制区域15a内的第1导电类型的杂质浓度的深度比源极延伸区域12b或者源极接触区域12a的第1导电类型的杂质浓度浅，源极电阻控制区域15a的片电阻也变高，能够向半导体装置的导通电阻提供有意义的源极电阻，获得相同的效果。
<实施方式2>
在实施方式1中，以不同的工序进行了用于形成源极接触区域12a以及源极延伸区域12b的离子注入、和用于形成源极电阻控制区域15a的离子注入，但是在实施方式2中，提出了以1次离子注入工序来进行这些处理的技术。
图21是用于说明实施方式2的作为半导体装置的碳化硅MOSFET的制造方法的图。在本实施方式中，将在实施方式1中使用图11进行说明所示的工序中形成在源极电阻控制区域15a的形成区域上的注入掩模101a如图21那样替换为其厚度薄的注入掩模101b。该注入掩模101b的厚度设为在用于形成源极接触区域12a以及源极延伸区域12b的第1导电类型的杂质的离子注入时该杂质的一部分贯通的程度的厚度。
在这种情况下，在形成源极接触区域12a以及源极延伸区域12b的离子注入时，通过穿过了注入掩模101b的杂质能够形成杂质浓度低且厚度薄的源极电阻控制区域15a。即，能够同时形成源极接触区域12a、源极延伸区域12b以及源极电阻控制区域15a。
图22是示出了对以上述的方法形成在碳化硅半导体的源极区域12中的第1导电类型的杂质浓度分布进行数值计算所得到的结果的图。该数值计算假定如下：作为注入掩模101b使用氧化硅膜，将其厚度设为450nm，将氮以110keV注入。在没有被注入掩模101b覆盖的区域分别获得在约0.30μm的深度处具有最大氮浓度1×1019cm-3以上的值的与源极延伸区域12b以及源极接触区域12a相当的区域。另一方面，可知在注入掩模101b之下的区域获取在约0.05μm的深度处氮浓度1×1016～1×1018cm-3程度的、与源极电阻控制区域15a相当的区域。
根据本实施方式，能够省略单独地形成源极电阻控制区域15a的工序，因此简化制造工序。
另外，也可以如图23那样代替图21中所示的矩形性高的注入掩模101b而使用侧壁倾斜的带状的注入掩模101c。在这种情况下，在形成源极接触区域12a、源极延伸区域12b的离子注入时，通过穿过了注入掩模101c的倾斜面的杂质来形成源极电阻控制区域15a。因此，形成的源极电阻控制区域15a的杂质浓度在横方向上不固定，成为向中央部连续减少的分布。注入掩模101c的厚度和杂质的注入条件设定为形成的源极电阻控制区域15a的中央部有效地表示第1导电类型。此外，这种源极电阻控制区域15a的杂质浓度分布也能够通过如图21那样使用矩形性高的注入掩模101b一边相对于漂移层2的表面使从倾斜方向的离子注入旋转一边进行离子注入来形成。
另外，也可以如图24那样使得用于形成源极接触区域12a以及源极延伸区域12b的注入掩模100c、100cN中的、形成在源极电阻控制区域15a的形成区域上的注入掩模100cN的宽度变窄。使注入掩模101cN的宽度比形成源极接触区域12a的离子注入中的杂质的横方向的广度与形成源极延伸区域12b的离子注入中的杂质的横方向的广度之和还小，例如设为0.2μm左右。在难以形成宽度充分窄的注入掩模100cN的情况下，也可以在形成了宽度稍宽的注入掩模100c、100cN之后通过剪切等处理来缩小其宽度。
当使用注入掩模100c、100cN来进行形成源极接触区域12a以及源极延伸区域12b的离子注入时，通过注入了的杂质的横方向扩散，在漂移层2的深的位置处源极接触区域12a和源极延伸区域12b接触，该部分成为第1导电类型的杂质浓度低的源极电阻控制区域15a。即，能够同时形成源极接触区域12a、源极延伸区域12b以及源极电阻控制区域15a。
图25是示出了对以上述的方法形成在碳化硅半导体的源极区域12中的第1导电类型的杂质浓度分布进行数值计算所得到的结果的图。该数值计算是假定使用0.2μm宽度的注入掩模来以110keV注入氮。另外图26示出了此时的深度0.19μm中的横方向的氮浓度分布。与源极接触区域12a以及源极延伸区域12b相当的区域的氮浓度大约为2×1019cm-3，与此相对，与其间的源极电阻控制区域15a相当的区域的氮浓度比它低，极小值成为1×1017cm-3左右。
在该方法中，也能够省略单独地形成源极电阻控制区域15a的工序，因此获得简化制造工序的效果。特别是，碳化硅中的杂质的热扩散系数与以往作为功率器件用而使用的硅中的杂质的热扩散系数相比非常小，即使通过活化退火等高温热处理也几乎不会产生热扩散引起的注入杂质的再分布，几乎维持注入时的分布。因而，能够容易地将如图25、图26所示的急剧的杂质分布获得为元件的最终形状。
接着，说明以1次离子注入工序形成由源极接触区域12a、源极延伸区域12b以及源极电阻控制区域15a构成的源极区域12的其它方法。
在实施方式1中使用图10进行说明所示的工序中，不在源极电阻控制区域15a的形成区域上形成注入掩模100bN，如图27那样只形成注入掩模100b，离子注入第1导电类型的杂质，从而形成源极区域12。之后，通过使用抗蚀剂掩模等的选择性的蚀刻，如图28那样在源极电阻控制区域15a的形成区域的上部形成凹部26，使该部分的源极区域12变薄。即，凹部26比源极区域12的深度浅，在凹部26的底部残存第1导电类型的区域。
通过蚀刻变薄的源极区域12的部分(凹部26底部的第1导电类型的区域)成为高电阻，因此作为源极电阻控制区域15a而发挥功能。另外，两侧没有被蚀刻的源极区域12的部分维持为低电阻，因此作为源极接触区域12a以及源极延伸区域12b而发挥功能。
这样，在该方法中，通过只进行1次离子注入工序，形成由源极接触区域12a、源极延伸区域12b以及源极电阻控制区域15a构成的源极区域12。另外根据该方法，能够以凹部26的宽度、深度控制源极电阻控制区域15a的电阻值。
<实施方式3>
在实施方式3中，提出了如下技术：只使用1次的照片制版来形成用于形成源极接触区域12a以及源极延伸区域12b的注入掩模、和用于形成阱区域20的注入掩模。
在实施方式3中，在形成了源极延伸区域12b以及源极接触区域12a之后，对当时使用的注入掩模进行剪切处理，由此加工为用于形成阱区域20的掩模。由此在本实施方式中，阱区域20的形成是在源极接触区域12a以及源极延伸区域12b的形成之后进行的。
图29以及图30是表示本实施方式中的阱区域20、源极接触区域12a以及源极延伸区域12b的形成工序的图。在阱区域20的形成之前，如图29那样形成在源极接触区域12a的形成区域以及源极延伸区域12b的形成区域上开口的注入掩模100d、100dN，注入第1导电类型的杂质，从而形成源极延伸区域12b以及源极接触区域12a。此时，形成在源极电阻控制区域15a的形成区域上的注入掩模100dN的宽度LN0设为之后形成的阱区域20的沟道区域的长度(沟道长度)Lch的2倍以下。
然后，如图30那样通过蚀刻来进行注入掩模100d、100dN的剪切。该剪切在注入掩模100dN为抗蚀剂的情况下通过氧等离子体处理进行，另外在注入掩模100dN为氧化硅膜的情况下通过使用了CHF3气体等的干蚀刻、基于氢氟酸、缓冲氢氟酸(Buffered HydrogenFluoride)的湿蚀刻来进行。剪切中的蚀刻量设为在之后制作的阱区域20的沟道区域的长度Lch左右。注入掩模100dN是其宽度LN0为沟道区域的长度Lch的2倍以下，因此通过剪切被完全地除去。
然后，如图30所示，使用剪切后的注入掩模100d来离子注入第2导电类型的杂质，从而形成阱区域20。阱区域20的沟道区域的长度Lch自整合地形成为与剪切量相同程度的长度。另外源极电阻控制区域15a的形成区域上的注入掩模100dN被除去，因此在该区域的下方也形成一样的阱区域20。之后通过进行实施方式1中说明的图12以后的工序，获得图14所示的MOSFET结构。
根据本实施方式，在源极电阻控制区域15a的下方也能够形成一样的阱区域20，并且自整合地形成均一长度的沟道区域，因此导通电流分布、阈值电压在单位单元10内变得一样，能够获得可靠性高的半导体装置。
<实施方式4>
在实施方式4中，将本发明应用于沟槽形的MOSFET。图31～图39是表示本实施方式的作为半导体装置的沟槽形的碳化硅MOSFET的制造方法的工序图。这些图与在有源区域7内配置多个的单位单元10中的一个的右侧一半的纵截面相当。即，图31～图39不包含终端区域，示出了有源区域7内的区域的任意位置的截面。
下面，说明实施方式4的碳化硅MOSFET的制造方法。
首先，与实施方式1同样地在半导体基板1a上形成漂移层2。然后以与使用图9～图12说明的工序相同的次序进行向漂移层2的离子注入，形成由源极接触区域12a、源极延伸区域12b以及源极电阻控制区域15a构成的源极区域12。进而，通过选择性的离子注入形成阱接触区域25。
这里，阱区域20以及源极延伸区域12b也可以在邻接的单位单元10之间连接(即也可以不形成JFET区域11)。另外，源极电阻控制区域15a相对于源极延伸区域12b，杂质浓度充分小，几乎不影响源极延伸区域12b的杂质浓度，因此源极电阻控制区域15a也可以在单位单元10间连接而形成。即，也可以省略图9的注入掩模100a、图10(或者图11)的右侧的注入掩模100b、图12的注入掩模100c。在这种情况下，可以获得图31所示的结构。
另外，源极接触区域12a以及源极延伸区域12b可以如图31那样与漂移层2的表面相接，也可以如图32那样从漂移层2的表面离开。在图32的例子中，源极接触区域12a以及源极延伸区域12b以嵌入到漂移层2的内部的方式形成，在其上层部(漂移层2的表面部)以与源极接触区域12a以及源极延伸区域12b相接的方式形成源极电阻控制区域15a。
接着，通过选择性的蚀刻，在单位单元10间的区域形成如图33所示的沟槽110。该沟槽110与阱区域20以及源极延伸区域12b相接、且形成得比阱区域20的底还深。在沟槽110的侧壁，源极延伸区域12b以及阱区域20纵向(与漂移层2的表面垂直的方向、即沟槽110的深度方向)排列而暴露。
为了降低MOSFET的动作时的电场集中，希望沟槽110的拐角部的形状成为带形状或者圆形形状。另外，希望沟槽110的侧壁接近垂直于漂移层2的表面。
接着，通过牺牲氧化法、CDE(Chemical Dry Etching：化学干蚀刻)等来清洁沟槽110的侧壁面之后，通过与实施方式1相同的方法形成场氧化膜31、栅极氧化膜30以及栅极电极35。
如图34所示，栅极绝缘膜30形成在包含沟槽110内部在内的漂移层2的表面。栅极电极35配置成至少一部嵌入在沟槽110内、并且隔着栅极绝缘膜30而在与沟槽110的侧壁暴露的源极延伸区域12b、阱区域20以及漂移层2邻接。即，栅极电极35横跨在沟槽110的侧壁暴露的源极延伸区域12b、阱区域20以及漂移层2而延展。在这种情况下，被阱区域20之下的漂移层2和源极延伸区域12b夹着、且与沟槽110邻接的阱区域20的部分成为该MOSFET的沟道区域。
如果在栅极电极35的图案形成时使栅极电极35的横方向的端部位于沟槽110的外侧，则成为如图34那样栅极电极35的一部分被嵌入沟槽110的结构。另一方面，也可以如图35那样使栅极电极35只残存在沟槽110的内部(侧壁部)，栅极电极35的整体被嵌入沟槽110内。
在形成了栅极电极35之后，通过与实施方式1相同的次序来形成层间绝缘膜32、欧姆电极40以及源极焊盘41。由此，获得图36所示的结构的沟槽形的碳化硅MOSFET。
此外，在将源极区域12设为图32所示的结构的情况下，碳化硅MOSFET的结构成为如图37那样。另外，在将栅极电极35设为图35所示的形状的情况下，碳化硅MOSFET的结构成为如图38那样。进而，在将源极区域12设为图32所示的结构、且将栅极电极35设为图35所示的形状的情况下，碳化硅MOSFET的结构成为如图39那样。
如果如图36、图37那样扩大栅极电极35的宽度，则具有能够使栅极电极35的电阻值充分低的优点，但是容易在沟槽110的边沿部、沟槽110底的MOS结构的部分产生高电场。
另一方面，如果如图38、图39那样栅极电极35只形成在沟槽110的侧壁，则能够避免上述的高电场的问题，并且能够以自对准处理形成栅极电极35，因此还能够对掩模个数的削减造成的成本降低作出贡献。此外，在图38以及图39中，栅极电极35形成为夹着栅极绝缘膜30而与源极延伸区域12b邻接(横方向上重叠)，但是这从防止MOSFET的沟道电阻的增大的观点考虑是重要的。
这样，本发明还能够应用于沟槽型的MOSFET。在这种情况下在从阱区域20的沟道区域至欧姆电极40以及源极电极41的路径串联插入以不同于源极接触区域12a以及源极延伸区域12b的工序形成的源极电阻控制区域15a，因此能够通过改变源极电阻控制区域15a的杂质浓度来改变有效的源极电阻，能够获得与实施方式1相同的效果。特别是，沟槽型的MOSFET是不具有JFET区域11的结构，因此不能实现基于JFET效果的饱和电流控制，但是通过应用本发明，能够实现基于源极电阻的控制的饱和电流控制。
<实施方式5>
在实施方式5中，与实施方式4同样地将本发明应用于沟槽形的MOSFET，但是将源极区域12的结构设为源极接触区域12a、源极电阻控制区域15a、源极延伸区域12b在纵方向(相对漂移层2的表面垂直的方向、下面还称为“深度方向”)上排列的层叠结构。
图40～图45是表示本实施方式的作为半导体装置的沟槽形的碳化硅MOSFET的制造方法的工序图。这些图与在有源区域7内配置多个的单位单元10中的一个的右侧一半的纵截面相当。即，图40～图45不包含终端区域，表示有源区域7内的区域的任意位置的截面。
下面，说明实施方式5的碳化硅MOSFET的制造方法。
在半导体基板1a上形成了漂移层2之后，在漂移层2形成阱区域20、源极区域12以及阱接触区域25。在本实施方式中，源极区域12成为源极接触区域12a、源极电阻控制区域15a以及源极延伸区域12b如图40那样排列在深度方向的三层结构。
三层结构的源极区域12能够通过外延生长法、离子注入法、或者两者的组合形成。例如，在全部通过外延生长来形成源极区域12的情况下，首先在阱区域20之上生长成为源极延伸区域12b的第1导电类型的半导体，在其上生长成为源极电阻控制区域15a的第1导电类型的半导体，进而在其上生长成为源极接触区域12a的第1导电类型的半导体。在它们的外延生长工序中，适当设定形成条件，使得源极接触区域12a、源极电阻控制区域15a、源极延伸区域12b各自成为所期望的杂质浓度以及膜厚。
另外例如，也可以以外延生长来形成源极延伸区域12b和源极电阻控制区域15a，以离子注入来形成源极接触区域12a。即，也可以在阱区域20之上生长成为源极延伸区域12b的第1导电类型的半导体，在其上生长成为源极电阻控制区域15a的第1导电类型的半导体，之后在源极电阻控制区域15a的上层部离子注入第1导电类型的杂质而形成源极接触区域12a。
此外，阱区域20也可以在漂移层2的上层部离子注入第2导电类型的杂质而形成，也可以在漂移层2之上外延生长第2导电类型的半导体而形成。另外，在形成了源极区域12之后通过离子注入形成阱接触区域25。
在以外延生长法形成源极电阻控制区域15a的情况下，能够不对阱区域20中的第2导电类型的杂质量带来影响、且以没有由于离子注入产生的缺陷(注入缺陷)的高品质来形成低掺杂量的源极电阻控制区域15a。因此，源极电阻控制区域15a成为移动率的温度依赖性大(越是高温则越表示高电阻)的区域。当源极电阻控制区域15a的移动率的温度依赖性大时，在元件短路时等的发热时压制饱和电流的效果变大，获得提高MOSFET的抗短路能力的效果。
另外，也可以以外延生长法形成了三层结构的源极区域12之后，追加进行第2导电类型的杂质的选择性的离子注入，如图41那样在源极电阻控制区域15a以及源极延伸区域12b的一部分形成重复的第2导电类型的追加注入阱区域24。通过形成追加注入阱区域24，源极电阻控制区域15a以及源极延伸区域12b的宽度(导通电流路径的宽度)变窄，源极电阻控制区域15a的电阻增大，因此能够实现MOSFET的抗短路能力的进一步提高。此外，追加注入阱区域24形成在与之后形成的沟槽110离开的位置。
另外，也可以全部以第1导电类型的杂质的离子注入形成三层结构的源极区域12。在这种情况下，适当设定各离子注入中的注入能量以及掺杂量，使得源极接触区域12a、源极电阻控制区域15a、源极延伸区域12b各自成为所期望的形成深度以及杂质浓度。
在这种情况下，通过使用注入掩模，能够设定源极电阻控制区域15a以及源极延伸区域12b的宽度，因此无需形成追加注入阱区域24，而如图42那样使源极电阻控制区域15a的宽度变窄，能够实现MOSFET的抗短路能力的进一步提高。
图46是表示在将本实施方式的碳化硅MOSFET的阱区域20、源极接触区域12a、源极延伸区域12b、源极电阻控制区域15a都以离子注入法形成的情况下的、阱区域20以及源极区域12中的杂质浓度分布的数值计算结果的曲线图。图46的曲线图的横轴是沿图40的G1-G2线的、从漂移层2的表面起的深度。这里，示出了作为第1导电类型杂质使用了氮(N)、作为第2导电类型杂质使用了铝(Al)的例子。
第1导电类型的杂质(N)的浓度变得高于第2导电类型的杂质(Al)的浓度的、从漂移层2的表面起的深度到0.35μm左右为止的区域与源极区域12相当。其中，深度0～0.1μm左右的区域是源极接触区域12a，深度0.1～0.15μm左右的区域是源极电阻控制区域15a，深度0.15～0.35μm左右的区域是源极延伸区域12b。另外，深度0.35～1.0μm左右的区域是阱区域20。
碳化硅的杂质的热扩散系数非常小，即使经过了使杂质活化的高温热处理也几乎保持注入时的分布，因此在完成了的MOSFET中也能够容易地获得如图46中所示的杂质分布。此外，为了降低源极电阻控制区域15a中的有效的第1导电类型的杂质浓度，也可以在第1导电类型的杂质浓度为极小的深度(图46中的深度0.1μm左右的位置)追加注入第2导电类型的杂质。
在形成了阱区域20、源极区域12以及阱接触区域25之后，通过与实施方式4相同的方法来形成沟槽110、栅极绝缘膜30以及栅极电极35。此时，沟槽110形成为贯通源极区域12以及阱区域20而到达阱区域20之下的漂移层2。源极区域12是在深度方向上层叠了源极接触区域12a、源极电阻控制区域15a以及源极延伸区域12b的结构，因此成为它们中的任一个都到达沟槽110的侧壁的结构。与实施方式4同样地，该MOSFET的沟道区域被阱区域20之下的漂移层2与源极延伸区域12b夹着、且成为与沟槽110邻接的阱区域20的部分。
在本实施方式中，设为栅极电极35的整体嵌入在沟槽110内。此时，栅极电极35与源极延伸区域12b的一部分重叠，但是不与源极电阻控制区域15a重叠(参照图43)。即，栅极电极35以横跨在源极延伸区域12b、阱区域20以及漂移层2的方式延展。栅极电极35与源极延伸区域12b重叠，从而能够防止MOSFET的沟道电阻的增大。另外，栅极电极35不与源极电阻控制区域15a重叠，从而基于源极电阻控制区域15a的本发明的效果能够不依赖于栅极偏置。
之后，通过与实施方式1相同的次序形成层间绝缘膜32、欧姆电极40以及源极焊盘41，由此获得图43所示的结构的沟槽形的碳化硅MOSFET。
此外，在将源极区域12设为图41所示的结构的情况下，碳化硅MOSFET的结构成为如图44那样。另外，在将栅极电极35设为图42所示的形状的情况下，碳化硅MOSFET的结构成为如图45那样。
根据实施方式5的半导体装置，源极延伸区域12b、源极电阻控制区域15a以及源极接触区域12a排列在深度方向上，因此能缩小单位单元10的横方向的单元间距，能够实现高沟道密度化引起的元件导通电阻的降低。另外，通过以外延生长法形成源极电阻控制区域15a，能够没有注入缺陷地以低杂质浓度成为温度特性优良的区域，能够进一步提高元件的抗短路能力。
此外，在实施方式4、5中所示的沟槽型的碳化硅MOSFET中，通过代替第1导电类型的半导体基板1a而使用第2导电类型的半导体基板1b(图18)，从而成为IGBT的结构，本发明还能够应用于IGBT。
此外，只要具有上述实施方式1～3所示的半导体装置的结构，即使通过其它的制造方法形成，也能够同样地获得根据该结构所获得的效果。另外，本发明在该发明的范围内能够自由地组合各实施方式，或适当地变形、省略各实施方式。

Claims (19)

1.一种半导体装置，其特征在于，具备：
半导体基板(1a)；
第1导电类型的漂移层(2)，形成在所述半导体基板(1a)上；
第2导电类型的阱区域(20)，选择性地形成在所述漂移层(2)的表层部；
第1导电类型的源极区域(12)，形成在所述阱区域(20)内的表层部；
JFET区域(11)，是与所述阱区域(20)邻接的所述漂移层(2)的部分；
沟道区域，是被所述源极区域(12)和所述JFET区域(11)夹着的所述阱区域(20)的部分；
栅极电极(35)，隔着栅极绝缘膜(30)被配置在所述漂移层(2)上，并且横跨所述源极区域(12)、所述沟道区域以及所述JFET区域(11)而延展；
源极电极(41)，与所述源极区域(12)连接；以及
漏极电极(43)，形成在所述半导体基板(1a)的背面，
所述源极区域(12)具备：
源极接触区域(12a)，与所述源极电极(41)连接；
源极延伸区域(12b)，与所述沟道区域邻接；以及
源极电阻控制区域(15a)，配置在所述源极延伸区域(12b)与所述源极接触区域(12a)之间，该源极电阻控制区域(15a)的第1导电类型的杂质浓度不同于所述源极延伸区域(12b)以及所述源极接触区域(12a)，
所述源极接触区域(12a)和所述源极延伸区域(12b)具有相同的杂质浓度分布，
所述栅极电极(35)只与所述源极区域(12)中的所述源极延伸区域(12b)重叠。
2.一种半导体装置，其特征在于，具备：
半导体基板(1a)；
第1导电类型的漂移层(2)，形成在所述半导体基板(1a)上；
第2导电类型的阱区域(20)，选择性地形成在所述漂移层(2)的表层部；
沟槽(110)，形成为贯通所述阱区域(20)；
第1导电类型的源极区域(12)，形成在所述阱区域(20)内的表层部以及所述沟槽(110)的侧壁；
沟道区域，是被所述源极区域(12)和所述漂移层(2)夹着的所述阱区域(20)的部分、且是所述沟槽(110)的侧壁的部分；
栅极电极(35)，隔着栅极绝缘膜(30)被配置在所述漂移层(2)上，并且横跨所述源极区域(12)以及所述沟道区域而延展；
源极电极(41)，与所述源极区域(12)连接；以及
漏极电极(43)，形成在所述半导体基板(1a)的背面，
所述源极区域(12)具备：
源极接触区域(12a)，与所述源极电极(41)连接；
源极延伸区域(12b)，与所述沟道区域邻接；以及
源极电阻控制区域(15a)，配置在所述源极延伸区域(12b)与所述源极接触区域(12a)之间，该源极电阻控制区域(15a)的第1导电类型的杂质浓度不同于所述源极延伸区域(12b)以及所述源极接触区域(12a)，
所述源极接触区域(12a)和所述源极延伸区域(12b)具有相同的杂质浓度分布，
所述栅极电极(35)只与所述源极区域(12)中的所述源极延伸区域(12b)重叠。
3.根据权利要求1或者2所述的半导体装置，其特征在于，
在所述源极电阻控制区域(15a)中，第1导电类型的杂质浓度分布从所述源极延伸区域(12b)向所述源极接触区域(12a)连续地变化。
4.根据权利要求1或者2所述的半导体装置，其特征在于，
所述源极电阻控制区域(15a)的第1导电类型的杂质浓度比所述源极延伸区域(12b)以及源极接触区域(12a)的第1导电类型的杂质浓度小一个数量级以上。
5.根据权利要求1或者2所述的半导体装置，其特征在于，
所述源极电阻控制区域(15a)的片电阻高于所述源极延伸区域(12b)以及源极接触区域(12a)的片电阻。
6.根据权利要求1或者2所述的半导体装置，其特征在于，
所述源极电阻控制区域(15a)中的从所述源极延伸区域(12b)向所述源极接触区域(12a)的方向的长度均一。
7.根据权利要求1或者2所述的半导体装置，其特征在于，
所述源极电阻控制区域(15a)中的从所述源极延伸区域(12b)到所述源极接触区域(12a)为止的长度是所述沟道区域的长度的2倍以下。
8.根据权利要求2所述的半导体装置，其特征在于，
所述源极延伸区域(12b)、所述源极电阻控制区域(15a)以及所述源极接触区域(12a)存在于所述沟槽(110)的侧壁。
9.一种半导体装置的制造方法，其特征在于，包括：
(a)在第1导电类型的半导体层(2)的表层部离子注入第2导电类型的杂质从而形成阱区域(20)的工序；
(b)在所述阱区域(20)内的表层部离子注入第1导电类型的杂质从而形成源极区域(12)的工序；
(c)以横跨与所述阱区域(20)邻接的所述半导体层(2)的部分即JFET区域(11)、被所述源极区域(12)和所述JFET区域(11)夹着的所述阱区域(20)的部分即沟道区域、以及所述源极区域(12)的方式，在所述半导体层(2)上隔着栅极绝缘膜(30)形成栅极电极(35)的工序；以及
(d)形成与所述源极区域(12)连接的源极电极(41)的工序，
所述工序(b)包括：
(b-1)形成与所述源极电极(41)连接的所述源极区域(12)的部分即源极接触区域(12a)的离子注入工序；
(b-2)形成与所述沟道区域邻接的所述源极区域(12)的部分即源极延伸区域(12b)的离子注入工序；以及
(b-3)形成被所述源极延伸区域(12b)和所述源极接触区域(12a)夹着的所述源极区域(12)的部分即源极电阻控制区域(15a)的离子注入工序，
所述工序(b-1)以及(b-2)同时进行。
10.一种半导体装置的制造方法，其特征在于，包括：
(a)在第1导电类型的半导体层(2)的表层部离子注入第2导电类型的杂质从而形成阱区域(20)的工序；
(b)在所述阱区域(20)内的表层部离子注入第1导电类型的杂质从而形成源极区域(12)的工序；
(c)形成贯通所述源极区域(12)以及所述阱区域(20)而到达所述阱区域(20)之下的所述半导体层(2)的沟槽(110)；
(d)以横跨在所述沟槽(110)的侧壁露出了的、所述源极区域(12)、所述半导体层(2)、以及作为该源极区域(12)与该半导体层(2)之间的所述阱区域(20)的部分即沟道区域的方式，在所述沟槽(110)的侧壁隔着栅极绝缘膜(30)形成栅极电极(35)的工序；以及
(e)形成与所述源极区域(12)连接的源极电极(41)的工序，
所述工序(b)包括：
(b-1)形成与所述源极电极(41)连接的所述源极区域(12)的部分即源极接触区域(12a)的离子注入工序；
(b-2)形成与所述沟道区域之上相接的所述源极区域(12)的部分即源极延伸区域(12b)的离子注入工序；以及
(b-3)形成被所述源极延伸区域(12b)和所述源极接触区域(12a)夹着的所述源极区域(12)的部分即源极电阻控制区域(15a)的离子注入工序，
所述工序(b-1)以及(b-2)同时进行。
11.根据权利要求9或者10所述的半导体装置的制造方法，其特征在于，
所述工序(b)包括如下工序：
(b-4)在所述源极电阻控制区域(15a)的形成区域上，形成在所述工序(b-2)的离子注入中杂质的一部分贯通的薄的掩模(101b)，
所述工序(b-1)、(b-2)以及(b-3)在所述工序(b-4)之后同时进行。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，
在所述工序(b-4)中所形成的所述掩模(101c)是带状。
13.根据权利要求9或者10所述的半导体装置的制造方法，其特征在于，
所述工序(b)包括如下工序：
(b-4)在所述源极电阻控制区域(15a)的形成区域上，形成比所述(b-1)以及(b-2)的离子注入中的所述半导体层(2)内的杂质的横方向的广度之和窄的掩模(100cN)，
所述工序(b-3)通过夹着所述掩模(100cN)而进行所述工序(b-1)以及(b-2)的离子注入来实施。
14.根据权利要求9或者10所述的半导体装置的制造方法，其特征在于，
所述工序(b)包括如下工序：
(b-4)形成所述源极延伸区域(12b)以及所述源极接触区域(12a)的形成区域被开口、并且覆盖所述源极电阻控制区域(15a)的形成区域的第1掩模(100d，100dN)，
所述工序(b-1)以及(b-2)的离子注入使用所述第1掩模(100d，100dN)来进行，
所述工序(a)包括如下工序：
(a-1)通过使所述第1掩模(100d，100dN)的侧面后退来形成第2掩模(100d)；以及
(a-2)通过使用了所述第2掩模(100d)的离子注入来形成所述阱区域(20)，
在所述工序(a-1)中，除去所述第1掩模(100d，100dN)中的覆盖所述源极电阻控制区域(15a)的形成区域的部分(100dN)。
15.一种半导体装置的制造方法，其特征在于，包括：
(a)在第1导电类型的半导体层(2)的表层部形成第2导电类型的阱区域(20)的工序；
(b)在所述阱区域(20)内的表层部形成第1导电类型的源极区域(12)的工序；
(c)形成贯通所述源极区域(12)以及所述阱区域(20)而到达所述阱区域(20)之下的所述半导体层(2)的沟槽(110)的工序；
(d)以横跨在所述沟槽(110)的侧壁露出的、所述源极区域(12)、所述半导体层(2)、以及作为该源极区域(12)与该半导体层(2)之间的所述阱区域(20)的部分的沟道区域的方式，在所述沟槽(110)的侧壁隔着栅极绝缘膜(30)形成栅极电极(35)的工序；以及
(e)形成与所述源极区域(12)连接的源极电极(41)的工序，
所述工序(b)包括：
(b-1)形成与所述沟道区域之上相接的所述源极区域(12)的部分即源极延伸区域的工序(12b)；
(b-2)形成与所述源极延伸区域(12b)之上相接、且第1导电类型的杂质浓度不同于所述源极延伸区域(12b)的源极电阻控制区域(15a)的工序；以及
(b-3)形成与所述源极电阻控制区域(15a)之上相接、第1导电类型的杂质浓度不同于所述源极电阻控制区域(15a)、并且与所述源极电极(41)连接的所述源极区域(12)的部分即源极接触区域(12a)的工序。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于，
通过使第1导电类型的半导体外延生长来进行所述工序(b-1)、(b-2)以及(b-3)。
17.根据权利要求15所述的半导体装置的制造方法，其特征在于，
通过使第1导电类型的半导体外延生长来进行所述工序(b-1)以及(b-2)，
通过在由所述工序(b-2)所形成的所述源极电阻控制区域(15a)的上层部离子注入第1导电类型的杂质来进行所述工序(b-3)。
18.根据权利要求15所述的半导体装置的制造方法，其特征在于，
通过在由所述工序(a)所形成的所述阱区域(20)的上层部离子注入第1导电类型的杂质来进行所述工序(b-1)、(b-2)以及(b-3)。
19.根据权利要求15～18中的任一项所述的半导体装置的制造方法，其特征在于，
通过使第2导电类型的半导体外延生长来进行所述工序(a)。
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