JP4844621B2 - トランジスタ型保護素子および半導体集積回路 - Google Patents

トランジスタ型保護素子および半導体集積回路 Download PDF

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Description

本発明は、接続される回路の配線に所定のレベル以上のノイズが重畳した場合にオンしてノイズを除去可能なトランジスタ型保護素子に関する。また、本発明は、当該トランジスタ型保護素子と保護対象の回路とを同一基板に集積化した半導体集積回路に関する。
半導体集積回路では、外部端子から侵入する静電気から内部回路を保護するために、静電気放電（ＥＳＤ；Electrostatic Discharge）を行う保護回路を備えていることが一般的である。
保護回路は、内部回路の電源供給線とＧＮＤ線との間など、静電気が重畳しやすい配線間にＥＳＤ保護素子を接続している。
ＥＳＤ保護素子は、通常、内部回路を構成するＭＯＳＦＥＴを使ったＧＧＭＯＳ（Gate-Grounded MOSFET）、または、サイリスタが用いられる。
ＧＧＭＯＳを用いた保護回路の例が、特許文献１に記載されている。また、サイリスタを用いた保護回路の例が、非特許文献１に記載されている。
保護素子にサイリスタを用いることの利点は、オン抵抗が低いことである。そのためサイリスタは、耐圧の低い微細ＭＯＳＦＥＴの保護に適している。また、サイリスタは、電流経路の大きな断面積を確保できるため、大電流を流すことに適している。
しかしながら、サイリスタはトリガ電圧が高いという欠点を持つ。トリガ電圧が高いと、サイリスタがターンオンする前に内部回路が破壊されてしまう。
そのため、トリガ電圧を下げる工夫が種々提案されている。
例えば、非特許文献１には、ＰＮ接合の順方向電流を利用する技術の一例が開示されている。この技術を適用すると、トリガ電圧や保持電圧をダイオードの段数で制御できるため、保護素子の設計が容易である。
ところが、非特許文献１に記載された技術では、ダイオードを常時順方向にバイアスするため、静的なリーク電流が大きい。このリーク電流はデバイス温度に敏感であり、デバイス温度の上昇に伴い急激に増加する。
また、非特許文献１に記載された技術では、低いトリガ電圧を得るためにダイオードの段数を減らすとリーク電流が増加する。そのため、この技術は、消費電力に対する制約が厳しい用途には使用できない。
一方、ＧＧＭＯＳを用いた保護回路は、特許文献１の図１に記載のように、集積回路（ＩＣ）内を長く配線されて静電ノイズが重畳しやすい電源電圧線とＧＮＤ線間に形成される。ここでは、内部回路のインバータと同じタイプのＰＭＯＳトランジスタとＮＭＯＳトランジスタとを、それぞれＧＧＭＯＳ構成として、ＶＤＤ線とＧＮＤ線間に直列接続している。
特許文献１の図３および図１４には、ＧＧＭＯＳＦＥＴの断面構造図が示されている。
特許文献１の記載によれば、ゲート電極からゲート長方向に向かってサイドウォールスペーサの外側に引き出された低濃度の半導体領域を有する。特許文献１では符号“（７ｂ，８ｂ）”により、低濃度の半導体領域を示している。低濃度の半導体領域は、その領域を非シリサイド領域とするために形成されている。
特許文献１の記載によれば、低濃度の半導体領域を非シリサイド化すると、高濃度の半導体領域を非シリサイド化する場合に比べ、より高い拡散抵抗が得られる。この高い拡散抵抗によってキャリアパスを確保すると、ＬＤＤ端部（低濃度の半導体領域の端部）からソース側に電流パスＳ１が発生する。そして、電流パスＳ１で流しきれない電流分を、高い不純物濃度のドレイン領域を起点とする新たな電流パスＳ２でソース側に流す。これにより電流を分散して当該ＧＧＭＯＳの静電破壊耐性を向上させる。
特開２００２−９２８１号公報 M. P. J. Mergens et. al., "Diode-Triggered SCR(DTSCR) for RF-ESD Protection of BICMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides", in IEDM'03 Tech. Digest, pp.21.3.1-21.3.4, 2003.
上記特許文献１に記載のＭＯＳトランジスタ型保護素子では、自身が接合降伏を起こすときに抵抗層として機能するＮ型不純物領域（抵抗性降伏領域）が、ゲート電極とパターン上で重なっている。そのため、ドレイン耐圧に制約が多く、高耐圧化ができない。
より詳細には、特許文献１の構造では、ドレイン耐圧が、ソースとドレイン間のパンチスルー耐圧、ドレインとウェル間の接合耐圧、ゲートとドレイン間の絶縁膜耐圧の全てから制約を受ける。このため、保護対象である内部回路の耐圧に対して適切な大きさのドレイン耐圧をＭＯＳトランジスタ型保護素子で設定することは非常に困難である。
特許文献１に記載の保護素子は、２つの低濃度不純物領域と、その間の高濃度不純物領域の全体で、抵抗性降伏領域を形成する。しかし、高濃度不純物領域がシリサイド化されているため、その部分で抵抗値が多少なりともばらつく。また、ドレイン領域を含め高濃度不純物領域上はシリサイド化されているため、降伏箇所にシリサイドが近い。発熱箇所がシリサイド層に近いため、この部分の破壊やシリサイドの抵抗値が変化するなどの不具合が発生する可能性が高い。
また、特許文献１のように高濃度不純物領域と低濃度不純物領域とを交互に４つ形成した場合、エリアペナルティが大きい。
本発明は、保護素子のターンオン電圧（保護耐圧）を決める制約を少なくして、ターンオン電圧を自由に、保護対象となる回路に最適に設定可能なトランジスタ型保護素子を提供するためのものである。
また、本発明は、このようなトランジスタ型保護素子を保護対象となる回路と集積化してなる半導体集積回路を提供するためのものである。
本発明に関わるトランジスタ型保護素子は、半導体基板と、前記半導体基板に形成された第１導電型半導体からなるウェルと、前記ウェルに形成された第２導電型半導体からなるソース領域と、前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、第２導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し最も近いドレイン領域がウェルの一部を介して離間し、前記ウェル部分からそれぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、前記複数のドレイン領域間を所定の電気抵抗で接続する第２導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、を有し、前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第２導電型半導体領域の冶金学的接合深さより大きい。
あるいは、ゲート電極に最も近いドレイン領域を、ゲート電極直下のウェル部分に対し、ウェルの一部でなく、抵抗性接続部より低濃度な他の第２導電型半導体領域を介して配置する構成も可能である。
なお、上記ウェル部分とドレイン領域間の構成を任意としてもよい。
上記構成によれば、ソース領域の電位（ウェルを同電位としても可）を基準として、例えば、複数のドレイン領域の１つに所定のドレインバイアスを印加する。このドレインバイアスを大きくしていくとすると、複数のドレイン領域の各々とウェルとの間で、冶金学的接合位置から深さ方向の両側に空乏層が延びる。
このときさらに、抵抗性接続部である第２導電型半導体領域とウェル間でも、その冶金学的接合位置から深さ方向の両側に空乏層が延びる。そして、あるドレインバイアスで複数のドレイン領域の何れかに接合降伏が発生する。
接合降伏が一旦発生すると、当該接合降伏が発生したドレイン領域からソース領域に電流が流れる。これによりウェル電位が上昇し、ウェルとソース領域間のＰＮ接合を順バイアスする。以後は、ソース領域、ウェル、複数のドレイン領域をそれぞれ、エミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンする。
寄生バイポーラトランジスタがオンすると、エミッタとコレクタ間のインピーダンスが急激に低下するため、このインピーダンスが低下したウェル表面側を電流が流れるようになる。
上記構成によれば、この最初に接合降伏が発生するときに、抵抗性接続部となる第２導電型半導体領域で空乏化されない領域が残るように、その冶金学的接合形状と濃度プロファイルが決められている。よって、以後、ドレインバイアスが大きくなる過程で、今までと同様に抵抗層として抵抗性降伏領域が機能する。
よって、次の接合降伏が発生するときのキャリア通路が確保される。
このため、接合降伏の発生可能箇所が複数のドレイン領域と、その間を接続する抵抗性接続部の第２導電型半導体領域との広い範囲に及ぶ。
ここで最初に接合降伏（ここでは雪崩降伏を接合降伏の一例とする）が発生するドレイン領域を、“第１降伏領域”と便宜的に呼ぶ。
第１降伏領域で雪崩降伏が発生すると、寄生バイポーラ動作で注入されるエミッタ電流は、エミッタ（ソース領域）により近い側のドレイン領域に集められる。バイポーラ動作によってデバイス特性がスナップバックすると、ドレイン電圧（コレクタ電圧）が下がる。そのため、第１降伏領域（コレクタ）での雪崩降伏は弱まる。代わりに、ソース領域から注入された電子が、第１降伏領域以外の他のドレイン領域（以下、第２降伏領域と呼ぶ）で加速されて雪崩降伏を起こす。そのため、当該第２降伏領域での雪崩降伏が強まる。
電位はソース領域を基準として決まるため、上記２段階の雪崩降伏に寄与する電流が、バラスト抵抗として機能する抵抗性接続部を通って流れる。そのため、その電流と抵抗値から計算される電圧降下分だけ第２降伏領域の電位が持ち上げられる。よって、電位が持ち上げられた第２降伏領域で再度、接合降伏が発生しやすくなる。結果として、第１ドレイン領域と第２ドレイン領域の両方で接合降伏が起きる。
ドレイン領域が３個以上の場合、上記雪崩降伏が強まるドレイン領域が、次々に連鎖的に変化する。
このように接合降伏箇所が分散される結果として、電流による温度上昇箇所が広い範囲に分布するようになる。
上記バイポーラ動作によって保護素子にノイズ除去に有効な大きい電流が流れ始めるターンオン電圧は、複数のドレイン領域の接合形状や濃度プロファイルで決まる。さらに、抵抗性接続部としての第２導電型半導体の接合形状や濃度プロファイルによっても、上記ターンオン電圧が決まる。したがって、そのターンオン電圧に対する制約条件はできる限り少ないほうが汎用的で使いやすい保護素子が実現できる。
また、上記構成では、各ドレイン領域のソース側端が、ゲート電極直下のウェル部分から所定の距離以上、離れている。よって、ゲートとドレイン間の耐圧を確保しながらターンオン電圧を決める際に、当該耐圧による制約がなく、その分、自由にターンオン電圧を決める設計が可能である。
本発明は、保護素子を有する集積回路にも同様に適用される。
本発明によれば、保護素子のターンオン電圧（保護耐圧）を決める制約を少なくして、ターンオン電圧を自由に、保護対象となる回路に最適に設定可能なトランジスタ型保護素子が提供される。
また、本発明によって、このようなトランジスタ型保護素子を保護対象となる回路と集積化してなる半導体集積回路が提供される。
本発明の実施形態を、を例として図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施形態（ＭＯＳ型：電界緩和領域を有するドレイン構造…製造方法ならびに比較例との対比を含む）
２．第２の実施形態（ＭＯＳ型：第１の実施形態のドレイン構造から電界緩和領域を省略）
３．第３の実施形態（バイポーラ型：第１の実施形態の構造からゲート電極を省略）
４．第４の実施形態（ＭＯＳ型：第１の実施形態の構造に、ソース側の低濃度領域を追加）
５．第５の実施形態（ＭＯＳ型：抵抗性接続部を配線層により形成）
６．変形例
＜１．第１の実施の形態＞
［保護回路の適用例］
図１（Ａ）と図１（Ｂ）に、第１〜第５の実施形態に関わる保護素子を用いた保護回路の適用例を示す。
図１（Ａ）と図１（Ｂ）に図解する保護回路（破線で囲む部分）は、内部回路を保護するための回路であり、本例では１つのＮＭＯＳトランジスタから構成されている。保護回路を構成するトランジスタはＰＭＯＳトランジスタでもよい。ただし、ＮＭＯＳトランジスタは電流駆動能力が高いため、保護回路の保護素子として望ましい。
このようなＭＯＳトランジスタ型の保護素子を符号“ＴＲｍ”で表記している。
なお、保護素子は内部回路を含む集積回路(ＩＣ)に外付けのディスクリート部品でもよいが、ここでは、保護回路と内部回路は共通の半導体基板に集積化されているものとする。よって、この図１（Ａ）と図１（Ｂ）に示す構成は、本発明の「半導体集積回路」の一実施例に該当する。また、ＭＯＳトランジスタ型保護素子ＴＲｍは、本発明の「トランジスタ型保護素子」の一実施例に該当する。
ＭＯＳトランジスタ型保護素子ＴＲｍは、そのドレインが電源電圧ＶＤＤの供給線に接続され、そのソースがＧＮＤ線に接続されている。ＭＯＳトランジスタ型保護素子ＴＲｍのゲートはＧＮＤ線に接続されている。このため、かかる接続形態のＭＯＳトランジスタはＧＧ(Gate-Grounded)ＭＯＳトランジスタと呼ばれる。
電源電圧ＶＤＤの供給線とＧＮＤ線との間には内部回路が接続されている。このため内部回路は、電源電圧ＶＤＤで駆動される。
図１（Ａ）と図１（Ｂ）には、符号“Ｉ／Ｏ”により表記された不図示の入出力回路または入出力端子から、信号の入力線または出力線（以後、総称して信号線と呼ぶ）が内部回路に接続されている。
この信号線にも静電気等に起因したノイズが重畳されることがある。そのため、信号線と電源電圧ＶＤＤの供給線との間に、信号線側をアノードとする保護ダイオードＤ１が接続されている。また、信号線とＧＮＤ線との間に、ＧＮＤ線側をアノードとする保護ダイオードＤ２が接続されている。
なお、保護ダイオードＤ１,Ｄ２に代えて本発明が適用されたＧＧＭＯＳトランジスタを追加してもよい。
図１（Ａ）は、電源端子に正電荷のサージが入った場合の保護回路の動作説明図である。
電源電圧ＶＤＤの供給線に、不図示の電源端子等から正電荷のサージが入ると、そのサージによって電源電圧ＶＤＤの供給線の電位が上昇する。電源電圧ＶＤＤの供給線の電位が内部回路の破壊電圧に達する前に、ＭＯＳトランジスタ型保護素子ＴＲｍがターンオンして導通状態に移行する。そのためサージが、ＭＯＳトランジスタ型保護素子ＴＲｍを通してＧＮＤ線に逃げる。
図１（Ｂ）は、Ｉ／Ｏ端子に正電荷のサージが入った場合の保護回路の動作説明図である。
Ｉ／Ｏ端子に正電荷のサージが入ると、保護ダイオードＤ１が順方向にバイアスされてターンオンし、サージを電源電圧ＶＤＤの供給線に流す。次に、電源電圧ＶＤＤの供給線が所定の電位に達するとＭＯＳトランジスタ型保護素子ＴＲｍがターンオンして導通状態に移行する。そのためサージが、ＭＯＳトランジスタ型保護素子ＴＲｍを通してＧＮＤ線に逃げる。内部回路の保護のためには、内部回路の入出力の耐圧を超える前に保護ダイオードＤ１がオンする必要がある。また、内部回路のトランジスタの（ドレイン）耐圧を超える前に、ＭＯＳトランジスタ型保護素子ＴＲｍがオンする必要がある。
これにより、内部回路は、高電圧による破壊を免れる。
以上より、ＭＯＳトランジスタ型保護素子ＴＲｍは、以下の要件を備えている必要がある。
(１)サージによって発生する高電圧や大電流で破壊されない静電破壊耐性を有している。
(２)内部回路の動作電圧より高く、内部回路の破壊電圧より低い電圧でターンオンする。
(３)ターンオン後のインピーダンスが十分低い。
(４)ターンオンしていないときのインピーダンスは十分高い。
［素子構造］
図２は、第１の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍの断面構造図である。
ＭＯＳトランジスタ型保護素子ＴＲｍは半導体基板１に形成されている。半導体基板１は、高濃度に不純物を導入されたＰ型シリコン（結晶方位面１００の）の基板である。半導体基板１内の表面側に、所望のしきい値電圧や各部の耐圧が得られるように不純物を導入されたＰ型のウェル（以下、Ｐウェル）２が形成されている。
Ｐウェル２の表面には、半導体基板１の表面を熱酸化して得られたＳｉＯ２よりなるゲート絶縁膜３が形成されている。
ゲート絶縁膜３の上に、Ｎ型またはＰ型の不純物がドーピングされたポリシリコンにより構成されたゲート電極４が形成されている。
特に平面図を示さないが、ゲート電極４は細長いフィンガー部を有する。そのフィンガー部の幅方向の一方側がソース、他方側がドレインとなる。
より詳細には、ゲート電極４（厳密にはフィンガー部）の一方側のＰウェル２部分に、高濃度にＮ型不純物が導入されてソース領域５が形成されている。ゲート電極４（フィンガー部）の他方側のＰウェル２部分に、ソース領域５と同様に高濃度にＮ型不純物が導入されて第１ドレイン領域６と第２ドレイン領域８が互いに離れて形成されている。
ここでソース領域５のエッジが、不純物の横方向拡散によってゲート電極４のエッジ下方にまで到達している。ゲート電極４とソース領域５は平面パターン上で一部重なっている。
これに対し、第１ドレイン領域６と第２ドレイン領域８は、それぞれ、ゲート電極４から所定の距離以上、離れて形成されている。そのため、第１ドレイン領域６と第２ドレイン領域８は、ゲート電極４と平面パターンで重なっていない。
より詳細に、ゲート電極４と第１ドレイン領域６との間に電界緩和領域７、第２ドレイン領域８および抵抗性接続領域９が形成されている。
電界緩和領域７は、ソース領域５と同様にゲート電極４と平面パターンで一部重なるＮ型不純物領域である。電界緩和領域７は、その導入された不純物濃度が第１および第２ドレイン領域６,８のそれより十分低く、いわゆるＬＤＤ領域やエクステンションなどと同様に横方向の電界を緩和する目的で形成されている。電界緩和領域７は、後述するように動作時に深さ方向で全域が空乏化するとよい。そのため、この場合の電界緩和領域７では接合降伏が起きない。言い換えると、ソースとドレインの離間方向で電界緩和領域７が有する長さと、電界緩和領域７の不純物濃度は、ゲート端付近で接合降伏が起きないように決められている。
第２ドレイン領域８は、第１ドレイン領域６と電界緩和領域７の間に形成されている。
抵抗性接続領域９は、第１ドレイン領域６と第２ドレイン領域８との間に形成されている。
抵抗性接続領域９の不純物濃度分布（濃度プロファイル）は、ピンチオフ電圧がドレイン降伏電圧より高くなるように定められる。
ここで“抵抗性接続領域９のピンチオフ電圧”とは、ドレインバイアスを変化させたときに、抵抗性接続領域９において空乏層が深さ方向で拡がり電気的中性領域が消滅（オフ）するときの、第１ドレイン領域６への印加電圧を言う。ここで言う“電気的中性領域の消滅（オフ）”は、第２ドレイン領域８の１箇所または複数個所で最初に生じた場合を意味する。
また、“ドレイン降伏電圧”とは、本例では第１ドレイン領域６または第２ドレイン領域８で、最初に接合降伏が生じるときの、ドレインバイアス電圧を言う。
この要件は、「第１ドレイン領域６または第２ドレイン領域８に接合降伏が発生するときのドレインバイアス（例えば、ドレイン電圧）の印加時に抵抗性接続領域９に空乏化されない（電気的中性）領域が残る」ことと等価である。
電気的中性領域が残ると抵抗性接続領域９が適度なシート抵抗を有する抵抗層として機能する。
ソースとドレインの離間方向における抵抗性接続領域９の長さや深さなどを含む冶金学的接合形状と濃度プロファイルは、電気的中性領域が残存した状態で抵抗性接続領域９が所定の抵抗値を持つように定める。
ここで“所定の抵抗値”は、第１ドレイン領域６、第２ドレイン領域８の順で接合降伏が発生する場合、次のように、その上限が定義できる。
ドレイン印加電圧を上げていったときに、第１ドレイン領域６で接合降伏が発生し、第１ドレイン領域６の電位上昇が飽和した時点で抵抗性接続領域９に電気的中性領域が残り、所定の抵抗値を持つ。このときの所定の抵抗値が余りに高いと、さらにドレイン印加電圧を上げて、飽和しているが僅かに上昇した電位で次に接合降伏が起こる前に電気的中性領域が消滅することもある。すると以後、有効な電流経路が断たれるため、第２ドレイン領域８では接合降伏が生じない。このようなことがないように、所定の抵抗値の上限が抵抗性接続領域９の冶金学的接合形状と濃度プロファイルによって決められている。
“所定の抵抗値”の下限は、第２ドレイン領域８、第１ドレイン領域６の順で接合降伏が発生する場合で、次のように規定される。
上記したように最初に第１ドレイン領域６に接合降伏が発生すると、ドレイン印加電圧を上げても、第１ドレイン領域６の電位は殆ど上がらず飽和する。これに対し、最初に第２ドレイン領域８に接合降伏が発生すると、直後のドレイン電流と抵抗性接続領域９の全長にわたる抵抗値とにより、抵抗性接続領域９に電圧降下を発生させる。正のノイズがドレイン側に印加される場合、各不純物領域の電位はソース側の電位が基準となる。そのため、抵抗性接続領域９に電圧降下が発生すると、ソース側の電位を基準に第１ドレイン領域６の電位が持ち上がる。このとき抵抗性接続領域９の“所定の抵抗値”が小さすぎると、電圧降下量も小さすぎて、第１ドレイン領域６の一部で接合降伏が発生するための電位まで第１ドレイン領域６の電位が上昇しない。
つまり、“所定の抵抗値”の下限は、先に第２ドレイン領域８で降伏が発生した後、第１ドレイン領域６で次の降伏を引き起こさせるに足る抵抗値以上である必要がある。
なお、抵抗性接続領域９の抵抗値は、抵抗性接続領域９のシート抵抗と長さの積で決まる。これらの構造パラメータは、互いに従属する設計因子であり、抵抗性接続領域９の抵抗値の最適な値は一意に決まるものではない。
さらに、抵抗性接続領域９の接合深さは、第１ドレイン領域６および第２ドレイン領域８の接合深さよりも浅くする。これにより、抵抗性接続領域９と第１ドレイン領域６との境界付近、抵抗性接続領域９と第２ドレイン領域８との境界付近に、それぞれ、冶金学的接合面の段差ができる。そのため、第２ドレイン領域８のソース側端の基板深部側と、第１ドレイン領域６のソース側端の基板深部側に、それぞれ、ドレイン領域のコーナー曲面が形成される。このコーナー曲面を、以下、“凸面部分”と呼ぶ。
Ｐウェル２には、Ｐ型不純物を高濃度に導入したウェルコンタクト領域１０が形成されている。
Ｐウェル２表面を含む、半導体基板１の表面には、半導体基板１と上層配線（図示せず）との間の電気的絶縁を図るための層間絶縁膜１１が形成されている。
ソース領域５、第１ドレイン領域６、ウェルコンタクト領域１０の上には、層間絶縁膜１１を貫通する接続孔を通してそれぞれのＮ型不純物領域（拡散層）との間にオーミック接触をなすソース電極１２、ドレイン電極１３、ウェル電極１４が形成されている。
［ＥＳＤ動作によるサージ除去］
図２の構造にサージが入ったときの各部の作用を、図３を用いて説明する。なお、ここでは、第１ドレイン領域６、第２ドレイン領域８の順で接合降伏が発生する場合を一例として動作を説明する。
サージ電流を、時間に対してランプ関数的に単調増加する電流源がトランジスタのドレインに接続された場合と等価とみなせる場合を考える。このような電流源接続と等価とみなせるサージ印加（実質的なドレインバイアスの印加）によって、オフ状態のＭＯＳトランジスタ型保護素子ＴＲｍのドレイン電極１３に電流が流れ込む。このドレイン電流が増加すると、次第にドレイン電位が上昇する。
ドレイン電位の上昇にともなって、まず電界緩和領域７がＰウェル２からの空乏層によって空乏化する。これにより、ゲート端にかかる電界が緩和され、ゲート端での接合降伏が回避される。
さらにドレイン電圧が増加すると、抵抗性接続領域９がある程度、空乏化する。抵抗性接続領域９のピンチオフ電圧がドレイン降伏電圧より高くなるように不純物濃度等を定めているため、抵抗性接続領域９に電気的中性領域９ｉが残る。図３では、符号“９ｖ”により第２ドレイン領域８の基板深部側の空乏層を示している。
なお、第１ドレイン領域６や第２ドレイン領域８の空乏化は、電界緩和領域７や抵抗性接続領域９に比べて程度が小さい。そのため、第１ドレイン領域６や第２ドレイン領域８の空乏化は言及しないし、図３でも図示していない。
本動作例では、第１ドレイン領域６のコーナー曲面（凸面部分６Ａ）に電界が集中し、ここで最初の雪崩降伏（接合降伏）が起きるように不純物分布を定めた場合について説明する。
雪崩降伏によって生じた正孔電流は、パスＰ１に沿ってウェル中を流れ、ウェル電極１４から取り出される。このとき、Ｐウェル２中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。
上昇したウェル電位によってソース領域５とＰウェル２間のＰＮ接合が順方向にバイアスされる。そのため、ソース領域５からＰウェル２に電子が注入されてバイポーラ動作が始まり、ドレイン電圧が減少し、スナップバックが観察される。ドレイン電圧が下がるので、凸面部分６Ａでの雪崩降伏による衝突電離は相対的に弱まる。
一方、注入された電子電流は、ソース領域５から第１ドレイン領域６への最短経路であるパスＰ２に沿って流れ、第２ドレイン領域８、抵抗性接続領域９、第１ドレイン領域６を通って、ドレイン電極１３から取り出される。これにより、抵抗性接続領域９内に電位勾配が生じる。これと同時に、パスＰ２を通ってきた電子が凸面部分８Ａの高電界に加速されて衝突電離を引き起こし、相対的に凸面部分８Ａでの雪崩降伏が強まる。凸面部分８Ａで生成された正孔電流は、パスＰ３を通って主にソース領域５に流れ込み、一部はパスＰ３ａを通ってウェル電極１４から取り出される。
さらにサージ電流が増加すると、パスＰ２を通る電流によって抵抗性接続領域９に生じる電圧降下によって、第１ドレイン領域６の電位が再度、上昇する。その結果、電界が集中する第１ドレイン領域６の凸面部分６Ａで雪崩降伏の臨界電界に達し、接合降伏（雪崩降伏）が凸面部分６Ａで再度、強まる。
凸面部分６Ａで再度、強まった接合降伏で発生した正孔電流は、電位が高い抵抗性接続領域９を避けて、電位の低いＰウェル２に向かって下方向に流れ、パスＰ１ａを通って、主にソース電極１２から取り出される。その結果、Ｐウェル２の深い領域に、パスＰ１ａに沿った電位勾配が発生する。その電位に、ソース領域５から注入された電子電流が引き込まれ、パスＰ４に沿った電子電流が形成される。
この一連の過程において、最初の発熱は、最初の接合降伏が起きて電流と電界が集中する凸面部分６Ａの近傍に集中する。その後、パスＰ２で電子電流が増加すると、発熱の中心は凸面部分８Ａに移る。
しかし、凸面部分８Ａで破壊が起きる前に、第１ドレイン領域６の一部であり凸面部分８Ａから離れた凸面部分６Ａで再び、雪崩降伏が強まる。その結果、高電流域の発熱領域は、凸面部分８Ａと凸面部分６Ａ、および、電気的中性領域９ｉの３つの領域に分散される。
さらに、パスＰ４を通って第１ドレイン領域６に流れ込む電子電流は、第２ドレイン領域８から広がる電位勾配によって、第１ドレイン領域６の底面に広がって流れるため、電流密度の集中が緩和される。
その結果、ＥＳＤサージの電力消費が、第２ドレイン領域８から第１ドレイン領域６の底面に渡る広い範囲に分散され、局所的な発熱が緩和され、より高いサージ電流まで素子のＥＳＤ破壊を免れる。
なお、最初の接合降伏が凸面部分８Ａで起きるように不純物濃度を定めた場合は、雪崩降伏によって生じた正孔電流は、パスＰ３ａに沿ってウェル中を流れ、ウェル電極１４から取り出される。このとき、Ｐウェル２中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。
その後は、『上昇したウェル電位によってソース領域５とＰウェル２間のＰＮ接合が順方向にバイアスされる。』の一文で始まる上述した記載と同様に動作する。
［製造方法］
次に、ＭＯＳトランジスタ型保護素子ＴＲｍの作製方法を、図４（Ａ）〜図７ならびに図２を参照して説明する。
図４（Ａ）の工程１において、高濃度Ｐ型シリコンからなる半導体基板１に、Ｐウェル２を形成するために、低濃度のＰ型シリコン層をエピタキシャル成長する。半導体基板１の不純物濃度は、例えば1E19[cm−３]以上とし、エピタキシャル成長層１Ｅの不純物濃度は、例えば1E15[cm−３]以下とする。
続いて、半導体基板１表面を熱酸化し、イオン注入のスルー膜として用いる犠牲酸化膜２１を形成する。
続いて、犠牲酸化膜２１を通して硼素(Ｂ)イオンを半導体基板１に注入し、活性化アニールを行って、Ｐ型半導体からなるＰウェル２を形成する。硼素(Ｂ)イオンのドーズ量や注入エネルギーは、所望のドレイン耐圧やＰウェル２のシート抵抗、同一基板に形成するＭＯＳＦＥＴのしきい値電圧が得られるように定める。
次に、図４（Ｂ）の工程２において、犠牲酸化膜２１を、弗酸系溶液を用いてエッチング除去した後、再度、半導体基板１表面を熱酸化してゲート絶縁膜３を形成する。ゲート絶縁膜３となるシリコン酸化膜の厚さは、同一基板に形成するＭＯＳＦＥＴで、所望のゲート耐圧やしきい値電圧が得られるように定める。
続いて、熱ＣＶＤ法を用いてゲート絶縁膜３の上にポリシリコン層（図示せず）を堆積し、燐(Ｐ)イオンをポリシリコン層に高濃度にイオン注入する。
続いて、レジスト（図示せず）を半導体基板全面に塗布した後、光学リソグラフィを行い、ゲートパターンをレジストに転写する。その後、レジストパターンをマスクに反応性イオンエッチングを行い、ポリシリコン層の不要部分を除去する。その後、アッシングによってレジストを除去し、ゲート電極４を得る。
次に、図５（Ａ）の工程３において、半導体基板１をレジストＰＲ１で被覆し、光学リソグラフィを行ってゲート電極４から第１ドレイン領域６（図２参照）となる領域までを開口する。続いて、電界緩和領域７を形成するための燐(Ｐ)イオンを半導体基板１表面に注入する。燐(Ｐ)のドーズ量と注入エネルギーは、スルー膜とするゲート絶縁膜３の厚さと、所望のドレイン耐圧に応じて定めればよい。その後、アッシング等によってレジストＰＲ１を除去する。
次に、図５（Ｂ）の工程４において、半導体基板１をレジストＰＲ２で被覆し、光学リソグラフィを行って第２ドレイン領域８から第１ドレイン領域６（図２参照）となる領域までを開口する。続いて、抵抗性接続領域９を形成するための燐(Ｐ)イオンを半導体基板１表面に注入する。燐(Ｐ)ドーズ量と注入エネルギーは、抵抗性接続領域９のピンチオフ電圧がドレイン耐圧よりも高くなるように定められる。その後、アッシング等によりレジストＰＲ２を除去する。
次に、図６（Ａ）の工程５において、半導体基板１をレジストＰＲ３で被覆し、光学リソグラフィを行ってソース領域５、第１ドレイン領域６、第２ドレイン領域８の領域を開口する。続いて、砒素(Ａｓ)イオンと燐(Ｐ)イオンを、順次、半導体基板１の表面に注入する。それぞれのイオンのドーズ量と注入エネルギーは、後で形成するソース電極やドレイン電極との間にオーミック接触を形成するに足る表面濃度と、抵抗性接続領域９よりも深い接合深さが得られるように定める。その後、レジストＰＲ３を除去する。
次に、図６（Ｂ）の工程６において、半導体基板１をレジストＰＲ４で被覆し、光学リソグラフィを行ってウェルコンタクト領域１０を形成する領域を開口する。続いて、硼素(Ｂ)イオン、または弗化硼素(ＢＦ２)イオンを半導体基板１の表面に注入する。ドーズ量と注入エネルギーは、後で形成するウェル電極との間にオーミック接触を形成するに足る表面濃度が得られるように定める。その後、レジストＰＲ４を除去する。
次に、図７の工程７において、基板に熱処理を行い、これまでの工程でイオン注入された不純物原子を活性化する。
続いて、基板表面にプラズマＣＶＤ法によりＳｉＯ２を厚く堆積し、ＣＭＰを用いて表面を平坦化し、これにより層間絶縁膜１１を得る。
続いて、基板全面にレジスト膜（図示せず）を形成し、光学リソグラフィを行って、ソース領域５、第１ドレイン領域６、およびウェルコンタクト領域１０に対して設ける接続孔のパターンをレジスト膜に転写する。その後、反応性イオンエッチングを行って、各部への接続孔を形成する。
次に、工程８において、接続孔にタングステンなどの金属をスパッタリングやＣＶＤ法によって埋め込み、さらにその上部に、アルミニウムによる配線層を形成する。これにより、図２に示すように、ソース電極１２、ドレイン電極１３、および、ウェル電極１４を得る。
以上の方法によって、第１の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍが得られる。
なお、ここでは、Ｎチャネル型ＧＧＭＯＳとして用いることができるＭＯＳトランジスタ型保護素子ＴＲｍの製造方法を説明した。
しかしながら、Ｐチャネル型保護素子も、各工程で導入する不純物の導電型を上記説明と反対にすることにより、同様の手順によって作製できる。
また、開始基板は、高濃度Ｐ型基板である必要はなく、高抵抗Ｐ型基板やＮ型基板でもよい。
なお、第１の実施形態および他の実施形態において、半導体基板１というとき、シリコンその他の半導体材料製の基板に限らない。例えば、半導体または半導体以外の材料からなる基板を支持基板として、その基板に半導体層が形成されている場合も、本発明では“半導体基板”の範疇に属するものと定義する。したがって、基板と絶縁分離されたＳＯＩ層を有するＳＯＩ基板、その他、薄膜トランジスタを形成するための基板を半導体基板としてよい。
次に、第１の実施形態で、第２ドレイン領域８をゲート電極４から所定距離だけ離した利点と、「抵抗性接続領域９」に関する利点を説明する。
例えば特許文献１のように、自身が接合降伏を起こすときに抵抗層として機能するＮ型不純物領域が、ゲート電極４とパターン上で重なるような場合、ドレイン耐圧に制約が多く、高耐圧化ができない。つまり、特許文献１の構造では、ドレイン耐圧が、ソースとドレイン間のパンチスルー耐圧、ドレインとウェル間の接合耐圧、ゲートとドレイン間の絶縁膜耐圧の全てから制約を受ける。このため、内部回路（図１）の耐圧に対して適切な大きさのドレイン耐圧を、ＭＯＳトランジスタ型保護素子で設定することは非常に困難である。
これに対し、第１の実施形態によれば、第２ドレイン領域８が、ゲート電極４直下のウェル領域部分から離れているため、ドレイン間耐圧の設定の自由度が高い。よって、内部回路の耐圧が大きい場合でも、それを上回るＥＳＤ保護耐圧が設定可能である。
また、シリサイド層がないため、シリサイド形成時の加熱によって不純物濃度が低下するなどのバラツキ要因が少ない。特に、抵抗性接続領域９は、第１ドレイン領域６、第２ドレイン領域８およびＰウェル２の濃度プロファイルに対して、第１ドレイン領域６または第２ドレイン領域８が最初に降伏した時以後の所定の抵抗値に最適範囲が存在する。そのため、抵抗性接続領域９を形成後に、当該抵抗性接続領域９および隣接する他のドレイン領域でシリサイド化加熱などのプロセスで不純物が吸い出され、あるいは加熱自身で濃度プロファイルが大きく変化することは極力避ける必要がある。
特許文献１は、２つの低濃度不純物領域と、その間の高濃度不純物領域の全体で、ドレイン領域を形成する。しかし、高濃度不純物領域がシリサイド化されているため、その部分で抵抗値が多少なりともばらつく。また、ドレイン領域を含め高濃度不純物領域上はシリサイド化されているため、降伏箇所にシリサイドが近い。発熱箇所がシリサイド層に近いため、この部分の破壊やシリサイドの抵抗値が変化するなどの不具合が発生する可能性が高い。
第１の実施形態のＭＯＳトランジスタ型保護素子ＴＲｍでは、そのような不具合が生じるシリサイド層が形成されていない。
つぎに、一般的なＤＥ−ＭＯＳＦＥＴに対する利点を説明する。最初にＤＥ−ＭＯＳＦＥＴについて詳細に説明し、本実施形態に関わるトランジスタ構造との差異が、どのような利点をもたらすかをシミュレーションにより明らかにする。
［比較例１（ＤＥ-ＭＯＳＦＥＴ）］
図８は、ドレイン耐圧を高めるための電界緩和領域を備えたドレイン拡張型ＭＯＳトランジスタ（ＤＥ−ＭＯＳＦＥＴ）の断面構造図である。
図８に示す構造は、半導体基板１０１にＰウェル１０２が形成されている。半導体基板１０１（厳密にはＰウェル１０２）の表面に、ゲート絶縁膜１０３が熱酸化等により形成されている。Ｐウェル１０２は、図２のＰウェル２と同様、所定のしきい値電圧やウェルのシート抵抗などが得られるように不純物分布を定められている。
ゲート絶縁膜１０３上にゲート電極１０４が形成されている。ゲート電極１０４を構成するフィンガー部の幅方向の一方側がソース側であり、他方側がドレイン側である。
ゲート電極１０４の一方端と一部重なるように、Ｐウェル１０２内にソース領域１０５が形成されている。また、ゲート電極１０４の他方端から離れたＰウェル１０２内に、ドレイン領域１０６が形成されている。ソース領域１０５とドレイン領域１０６は、Ｎ型不純物が高濃度の導入されている。
ドレイン領域１０６とゲート電極１０４直下のウェル領域部分との間に、ドレイン領域１０６より低濃度なＮ型の電界緩和領域１０７が形成されている。電界緩和領域１０７は、その一方端部がゲート電極１０４の端部と重なっている。電界緩和領域１０７は、一般に、いわゆるＬＤＤ領域やエクステンション領域と同様に、動作時に深さ方向の全長が空乏化する。そのため、接合降伏が生じるドレインバイアス（例えば、ドレイン電圧）の印加時に電界緩和領域１０７に電気的中性領域が残ることはない。
Ｐウェル１０２には、高濃度なＰ型のウェルコンタクト領域１１０が形成されている。このウェルコンタクト領域１１０、ソース領域１０５、ドレイン領域１０６にそれぞれプラグ等を介して接続するウェル電極１１４、ソース電極１１２、ドレイン電極１１３が層間絶縁膜１１１上の配線として形成されている。
ここで、電界緩和領域１０７は、ドレイン耐圧を増加させるために設けられている。ドレインとゲート間の電界の大部分を電界緩和領域１０７が担うことによってゲート端に生じる電界が緩和され、ゲート端の破壊を引き起こすドレイン電圧が引き上げられる。
電界緩和領域１０７で十分な電圧を担うために、電界緩和領域１０７の濃度は十分低く、長さは十分長く設計される。
その結果、ドレイン耐圧は、ほぼドレイン領域１０６とＰウェル１０２との接合耐圧で決定される。
［ＴＬＰ測定］
図８に示す構造のＤＥ−ＭＯＳＦＥＴでＧＧＭＯＳを構成し、これに対してＴＬＰ(Transmission Line Pulsing）測定を行った。
図９に、比較例のＤＥ−ＭＯＳＦＥＴのＴＬＰ測定の結果を示す。
図９に示す曲線Ｃ１は、図８のドレイン電極１１３に電圧パルスを与え、所定の時間（たとえば100[ns]）経った時点の過渡的なドレイン電圧値とドレイン電流値の関係を、入力パルスの電圧振幅を順次増やしながら測定したものである。
曲線Ｃ１において、ドレイン電圧を上げていくと、前述した最初の接合降伏により２４[Ｖ]付近から急激にドレイン電流が０.４[A]程度流れ始め、瞬時にドレイン電圧がピーク値の１／４程度に低下する。このドレイン電圧が逆戻りする現象を“スナップバック（現象）”と呼ぶ。そして、スナップバック後は、その後のパルス印加ごとにパルス波高値の増加を反映して、ドレイン電圧もドレイン電流も徐々に増加する。
図９に示す曲線Ｃ２は、曲線Ｃ１を求める際のドレイン電流測定と交互に行うドレインリーク電流測定の結果を示すものである。より詳細に、曲線Ｃ２の各点は、直前に測定した曲線Ｃ１の点のドレイン電流を縦軸とし、その曲線Ｃ１の点を測定した直後に測定したドレインリーク電流を横軸にして電流値をプロットしたものである。
曲線Ｃ２が示すとおり、測定した保護素子（ＤＥ−ＭＯＳＦＥＴ）のドレインリーク電流は、最初のスナップバックの後、測定回数の増加に伴って順次増加している。これは、ドレイン接合破壊が、スナップバックごとに進行していることを示唆している。
上記のリーク発生の想定原因を、図１０を用いて説明する。
図１０は、図８のＤＥ−ＭＯＳＦＥＴにスナップバックを起こさせた直後の状況を表した図である。
まず、ソース電極１１２とウェル電極１１４とゲート電極１０４を接地した状態で、ドレイン電極１１３に流し込む電流を増加させる。すると、ドレイン電圧が上昇し、電界緩和領域１０７の空乏化が進行し、ドレイン電圧がドレイン降伏電圧に達する前に、全領域で空乏化する。これにより、ゲート端に集中する電界が緩和され、ゲート端での破壊発生が回避され、電界緩和領域の役割が果たされる。
さらにドレイン印加電圧を大きくしてドレイン電流をより多く流すと、電界はドレイン領域１０６の基板深部側の曲率を持つ接合部分である凸面部分１０６Ａで最大となる。そして、ドレイン電圧がドレイン降伏電圧に達すると、ウェーハの断面では凸面部分１０６Ａ、ウェーハの平面ではドレイン領域１０６のどこか限られた箇所で雪崩降伏が始まる。雪崩降伏が始まる箇所は、通常、スポット状であるため“ホットスポット”と呼ばれる。
雪崩降伏によって発生した正孔と電子の対のうち、電子はドレイン領域１０６に流れ込み、正孔はパスＰ５を通ってウェルコンタクト領域１１０からウェル電極１１１に流れ込む。このとき、正孔電流が、Ｐウェル１０２の抵抗によってＰウェル１０２の電位を上昇させるため、ソース領域１０５とＰウェル１０２の間のＰＮ接合が順方向にバイアスされる。
さらにドレイン印加電圧を大きくしてドレイン電流をより多く流すと、ドレイン電圧が上昇し、衝突電離による正孔電流が増加する。そのため、やがて基板電位がＰＮ接合のターンオン電圧に達し、ソース領域１０５からＰウェル１０２に電子が注入される。
この電子電流は、拡散と正孔電流が作る電位勾配とによってパスＰ６を経由して、凸面部分１０６Ａの領域からドレイン領域１０６に流れる。ソースと基板間のＰＮ接合がターンオンすることで、ドレインとソース間のインピーダンスが下がり、ドレイン電圧は減少に転じ、スナップバックが観察される。ドレイン電圧が下がるので、上記ホットスポット以外の点では雪崩降伏が起き得ず、降伏電流は、ウェーハ平面上で上記ホットスポットに集中して流れる。
このように、スナップバック直後は、電界と電子電流密度がドレイン領域の凸面部分１０６Ａ付近に集中するため、サージの電気的エネルギーが、この領域付近で集中的に消費され、発熱する。
この発熱集中によって半導体基板１中の結晶欠陥が増殖し、図９に示すリーク電流の増加が起きると考えられる。このようなリーク電流は、特に、ドレイン耐圧の高いＭＯＳＦＥＴで顕著に発生することから、中高耐圧半導体集積回路において特に問題となる。
図１１（Ａ）と図１１（Ｂ）に、本実施形態の保護素子（図２参照）に対するＴＬＰ測定結果の一例を示す。図１１（Ａ）と図１１（Ｂ）は、ドレイン電流に対する、ドレイン電圧とドレインリーク電流の関係を分けて示す。
この図のように、図９に示した比較例の保護素子とほぼ同じゲート幅でありながら、接合リークが発生するドレイン電流は、比較例の場合の０.４[A]から０.５５[A]以上に伸びている。
以上の結果を踏まえ、本実施形態における動作を、比較例と対比して箇条書きにして述べると、以下の如くである。
(１)サージが保護素子のドレインに入力される。このとき保護素子の振る舞いは、あるモデルによれば、電流が時間にとともに単調増加する電流源が、あたかも保護素子のドレインに接続されている場合と等価とみなしてよい。
(２)ドレインに入力されたサージに起因した電流によってドレイン電位が上昇し、ある電圧で、ドレイン幅のどこか弱い１点、即ちホットスポットから雪崩降伏が起きる。
(３)その降伏点で生成した正孔は、正孔電流として基板を通って基板コンタクトに流れ、基板電位を持ち上げる。
(４)正孔電流がある程度になると、基板電位がＰＮ接合のターンオン電圧に達し、ソース領域から基板に電子が注入される。電子電流は、基板バイアスに対して指数的に増加するため、ソースとドレイン間のインピーダンスが急激に下がる。
(５)インピーダンスが下がった結果、上記降伏点近傍の電位が下がる。
（５−１）比較例の場合：
このとき、比較例では、降伏点がシリサイドと近接していてほぼ同電位であるため、降伏点の電位が下がることによってシリサイド領域全体の電位が、ドレイン全幅にわたって、ドレイン降伏電圧以下まで低下する。その結果、すでに降伏している点以外の領域では、接合降伏が起きなくなり、降伏電流は最初に降伏した１点（上記ホットスポット）に集中して流れる。そのため、ここでは局所的な電流密度が極めて高くなる。
さらに、比較例では、発熱（消費電力密度）がドレイン領域の短部に集中する。その結果、この発熱集中箇所で基板のシリコンが熱的に損傷を受け、ソフトリークの原因となる結晶欠陥が発生する。
（５−２）本実施形態の場合：
一方、本実施形態の構造でも、一旦は、降伏点の電位が下降し、そこに降伏電流が集中して流れる。
しかし、本実施形態の構造では、降伏電流密度が高くなったときの発熱箇所が、第２ドレイン領域８から第１ドレイン領域６の底面までの広い領域に分布する。このため、比較例では破壊が起こる電流を入力しても、発熱集中による損傷を受けにくくなる。
降伏点（第２ドレイン領域８の先端）と第１ドレイン領域６との間に抵抗性接続領域９が存在する。抵抗性接続領域９は、バラスト抵抗として機能する。そのため、降伏電流が増えると、抵抗性接続領域９での電圧降下も増加し、第１ドレイン領域６の電位が上昇に転じる。
その結果、ドレイン電圧が再度、ドレイン降伏電圧以上の電圧を回復するため、別の箇所でも、接合降伏が始まり、最終的には、ゲート幅全幅にわたって接合降伏するようになる。
これにより、ゲート幅辺りの電流密度が下がり、サージ電流の１点集中が回避される。
(６)これらの結果、本実施形態では、ソフトリークの原因となる結晶欠陥が発生せず、しかも高いＩｔ２（２次降伏電流、破壊電流）が得られる。
以上を纏めると、本実施形態では、まず、１点で接合降伏が始まっても、発熱集中の分散によって、その１点での熱的損傷を免れる。そこでがんばって耐えているうちに、サージ電流が増加し、ドレイン電圧が再度持ち上がる。すると、別の点でもドレイン降伏電圧に達し、接合降伏が始まる。
さらにサージ電流が増えると、最終的にドレイン全幅にわたって接合降伏が起きる。
このような過程によって、ソフトリークの原因となるドレイン端の局所的な結晶欠陥の発生を免れ、さらにサージ電流が増加しても発熱集中が分散しているために、より高い電流（Ｉｔ２）まで素子全体の破壊を免れることが可能となる。
＜２．第２の実施の形態＞
図１２は、第２の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍの断面図である。
図１２に示す構造は、図２の構造から電界緩和領域７を取り除いた構造である。
図１２に示すＭＯＳトランジスタ型保護素子は、第１の実施形態と同様に、最初の接合降伏が凸面部分８Ａまたは凸面部分６Ａで発生するときに、抵抗性接続領域９がバラスト抵抗として機能する。このためドレイン電圧が抵抗性接続領域９の電圧降下によって逆に上昇する作用が得られる。その結果、ソフトリークの原因となるドレイン端の局所的な結晶欠陥の発生を免れ、さらにサージ電流が増加しても発熱集中が分散しているために、より高い電流（Ｉｔ２）まで素子全体の破壊を免れることが可能となる。
また、第１ドレイン領域６と第２ドレイン領域８のそれぞれがゲート電極４下方のウェル領域部分から所定距離だけ離れているので、ドレインとゲート間の耐圧の制約なしに、保護素子の耐圧を設定することができる。
＜３．第３の実施の形態＞
上記した第１の実施形態の動作から明らかなように、ＭＯＳトランジスタ型保護素子ＴＲｍは本質的にはバイポーラトランジスタ動作を行うため、ゲート電極４は不要である。
図１３に、第３の実施形態に関わるバイポーラトランジスタ型保護素子の断面図を示す。
図１３に示す構造は、図２の構造からゲート電極４とゲート絶縁膜３を取り除いた構造である。
図１３に示すバイポーラトランジスタ型保護素子ＴＲｂは、図１のＭＯＳトランジスタ型保護素子ＴＲｍに置き換えて用いることができる。
図１３においては、ソース領域５に代えて“エミッタ領域５Ｂ”の名称を用いている。第１ドレイン領域６に代えて“第１コレクタ領域６Ｂ”の名称を用いている。第２ドレイン領域８に代えて“第２コレクタ領域８Ｂ”の名称を用いている。また、Ｐウェル２が“ベース領域”として機能し、ウェルコンタクト領域１０が“ベースコンタクト領域”として機能する。
製造方法、材料その他の構造パラメータは、第１の実施形態と同様にできる。
図１３に示すバイポーラトランジスタ型保護素子ＴＲｂは、第２の実施形態で要約した第１の実施形態と同様な効果を得ることができる。ゲート電極がないので、さらに制約が緩和されて、自由に保護素子としての耐圧を決めることができる。
＜４．第４の実施の形態＞
図１４は、第４の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍの断面図である。
図１４に示す構造は、図２の構造のソース領域５とゲート電極４との間に、電界緩和領域７と同一工程で形成される低濃度領域７ａを追加した構造である。
追加された低濃度領域７ａのチャネル長方向の長さによって、スナップバックカーブのオン抵抗を所望の値に調整することができる。その他、第２の実施形態で要約した第１の実施形態と同様な効果が、本第４の実施形態でも得られる。
＜５．第５の実施の形態＞
図１５は、第５の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍの断面図である。
第５の実施形態では、図１５（Ａ）に示すように、層間絶縁膜１１内に、第１ドレイン領域６と第２ドレイン領域８にそれぞれ接続する２つのプラグ１１Ａを形成している。２つのプラグ１１Ａ上に接触する薄膜抵抗層９Ｆを層間絶縁膜１１上に形成している。図１５（Ａ）においてはドレイン電極１３を薄膜抵抗層９Ｆの上に形成している。薄膜抵抗層９Ｆは、たとえば、ドーピングされたポリシリコンやＷＳｉ２などの材料から形成し得る。
薄膜抵抗層９Ｆは、「抵抗性接続部」に含まれ、第１ドレイン領域６と第２ドレイン領域８を所定の電気抵抗で接続する部材の一例である。
ただし、ドレイン電極１３の加工時に薄膜抵抗層９Ｆがダメージを受けやすい場合、例えば図１５（Ｂ２）に示すように、絶縁膜１５を薄膜抵抗層９Ｆ上に成膜してよい。薄膜抵抗層９Ｆを開口する開口部を絶縁膜１５に形成し、この開口部を介してドレイン電極１３と薄膜抵抗層９Ｆを接続している。
あるいは、薄膜抵抗層９Ｆによる段切れの懸念がない場合、図１５（Ｂ１）に示すように、ドレイン電極１３を覆って薄膜抵抗層９Ｆを形成してもよい。この場合、プラグ１１Ａの形成は必須ではない。
薄膜抵抗層９Ｆは、最初に接合降伏が生じた後、次の箇所に接合降伏が発生可能に電流を流すバラスト抵抗として機能することは、第１〜第４の他の実施形態と同様である。
上述した第１〜第５の実施形態においては、排他的でない限り、つまり、１つの実施形態と他の実施形態の適用が同時に行えないことが明らかな場合を除くと、自由に組み合わせて実施できる。
例えば、第５の実施形態が開示する薄膜抵抗層９Ｆの利用は、第１の実施形態との組み合わせに限らず、第２〜第４の実施形態の何れに対しても組み合わせることができる。
また、これらの第１〜第５の実施形態とその組み合わせによる実施形態は、以下に述べる種々の変形が可能である。なお、以下の変形例同士も任意に組み合わせることができる。
＜変形例１＞
第１〜第５の実施形態に関わるトランジスタ型保護素子の構造的特徴は、複数のドレイン領域と、当該複数のドレイン領域間を所定の電気的抵抗で接続する抵抗性接続部とを有することである。第１〜第５の実施形態では、２つのドレイン領域間を、抵抗性接続部（半導体領域または薄膜抵抗）によって接続する場合を例示する。ドレイン領域は３つ以上でもよく、その場合、隣接する２つのドレイン領域それぞれを１つの抵抗性接続部で接続してよい。あるいは、３つ以上の任意の数のドレイン領域を１つの抵抗性接続部で接続してもよい。したがって、全てのドレイン領域を１つの抵抗性接続部で接続してもよい。
ソース（またはエミッタ）から最も遠い側にドレインバイアスを印加することが望ましい。平面パターンにおける２次元的な配置によっては、複数のドレイン領域がソースからの距離を等しく配置してもよい。その場合、複数のドレイン領域のどのドレイン領域にドレインバイアスを印加するかは任意である。
＜変形例２＞
第１〜第４の実施形態に関わる抵抗性接続領域９の不純物濃度は全長に渡って均一である必要はなく、部分的に濃度や接合深さが変調されていてもよい。
また、ドレイン電極１３と第１ドレイン領域６との界面に、ＣｏＳｉ２などの材料からシリサイドを形成し、接触抵抗を下げても良い。ただし、この場合は、シリサイド層は、第１ドレイン領域の周縁部から0.1[μm]以上内側に形成することが望ましい。
＜変形例３＞
第１〜第５の実施形態において、半導体基板１をＰ型の高濃度半導体基板としてもよい。その場合、Ｐウェル２を低濃度のエピタキシャル成長層で形成するとよい。Ｐウェル２には、所望のシート抵抗やＭＯＳＦＥＴのしきい値電圧が得られるように不純物が追加されてもよい。このような構造でもＥＳＤ耐性の向上を得ることができる。
また、特に図示しないが、半導体基板１とＰウェル２をともに低濃度とし、かつ、Ｐウェル２の所定の深さに、高濃度のＰ型埋め込み層を設けてもよい。
＜その他の変形例＞
上述した第１〜第５の実施形態およびそれらの組み合わせ、ならびに、変形例１〜３では、各部の不純物の導電型を入れ替えて作製した逆導電型のトランジスタや保護素子でも同様の効果を得ることができる。逆導電型のトランジスタや保護素子は、上記の製造方法の説明において各工程で導入する不純物の導電型を逆にすることにより、同様の手順によって作製できる。
低電圧ＭＯＳＦＥＴ(ＭＬ)の動作電圧（電源電圧）は、1.2[Ｖ],1.8[Ｖ],3.3[Ｖ],5[Ｖ]などのいずれでも良く、高耐圧ＭＯＳＦＥＴ(ＭＨ)は、その定電圧の動作電圧より高い耐圧を有する。
本発明の技術思想は、プレーナ型ＭＯＳＦＥＴだけでなく、ＬＤＭＯＳや、ＤＭＯＳ,ＶＭＯＳ,ＵＭＯＳなどの縦型ＭＯＳＦＥＴ構造などにも適用できる。
本発明の技術思想は、基板構造として低濃度Ｐ型エピタキシャル層を有する高濃度Ｐ型基板に限定されるものではなく、高抵抗Ｐ型基板やＮ型基板、ＳＯＩ基板などにも適用できる。
本発明の技術思想は、素子の材料としてＳｉに限定されるものではない。Ｓｉに代えて、ＳｉＧｅ,ＳｉＣ,Ｇｅなどの他の半導体材料、ダイヤモンドなどのIV族半導体、ＧａＡｓやＩｎＰをはじめとするIII-Ｖ族半導体、ＺｎＳｅやＺｎＳをはじめとするII-VI族半導体などでもよい。
本発明の技術思想は、半導体集積回路に限定されるものではない。当該技術思想は、ディスクリート半導体素子にも適用される。半導体集積回路は、ロジックＩＣ、メモリＩＣ、撮像デバイスなど、用途は任意である。
上述した第１〜第５の実施形態、および、変形例１〜３に関わる保護素子によれば、ＥＳＤサージが印加されることにより発生する接合降伏を、複数の箇所に分散して、あるいは、ある広がりのある領域で広く発生させる。これにより、サージ電流によって引き起こされる発熱の集中を緩和し、これによりスナップバック時の発熱集中による保護素子の破壊を免れることができる。また、高いドレイン耐圧を維持しつつ、低電圧保護素子に匹敵する高い静電破壊耐性電流を得ることができる。
第１〜第５の実施形態に関わる保護素子を用いた保護回路の適用例を示す回路ブロック図である。 第１の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第１の実施形態に関わるＭＯＳトランジスタ型保護素子の動作説明図である。 第１の実施形態に関わるＭＯＳトランジスタ型保護素子の製造途中までの断面図である。 図４に続く工程のＭＯＳトランジスタ型保護素子の断面図である。 図５に続く工程のＭＯＳトランジスタ型保護素子の断面図である。 図６に続く工程のＭＯＳトランジスタ型保護素子の断面図である。 比較例のＭＯＳトランジスタ型保護素子の断面図である。 比較例のＭＯＳトランジスタ型保護素子で、スナップバックを示すドレイン電圧−電流特性のグラフである。 比較例のＭＯＳトランジスタ型保護素子の動作説明図である。 第１の実施形態に関わるＭＯＳトランジスタ型保護素子のドレイン電流とドレイン電圧との関係、ドレイン電流とドレインリーク電流との関係を示すグラフである。 第２の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第３の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第４の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第５の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。
符号の説明
１…半導体基板、１Ｅ…エピタキシャル成長層、２…Ｐウェル、３…ゲート絶縁膜、４…ゲート電極、５…ソース領域、６…第１ドレイン領域、６Ａ…凸面部分、７…電界緩和領域、７ａ…低濃度領域、８…第２ドレイン領域、８Ａ…凸面部分、９…抵抗性接続領域、９Ｆ…薄膜抵抗層、１０…ウェルコンタクト領域、ＴＲｍ…ＭＯＳトランジスタ型保護素子、ＴＲｂ…バイポーラトランジスタ型保護素子

Claims (7)

  1. 半導体基板と、
    前記半導体基板に形成された第１導電型半導体からなるウェルと、
    前記ウェルに形成された第２導電型半導体からなるソース領域と、
    前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
    第２導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し最も近いドレイン領域がウェルの一部を介して離間し、前記ウェル部分からそれぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
    前記複数のドレイン領域間を所定の電気抵抗で接続する第２導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
    を有し、
    前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第２導電型半導体領域の冶金学的接合深さより大きい
    トランジスタ型保護素子。
  2. 半導体基板と、
    前記半導体基板に形成された第１導電型半導体からなるウェルと、
    前記ウェルに形成された第２導電型半導体からなるソース領域と、
    前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
    第２導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し最も近いドレイン領域が他の第２導電型不純物領域を介して離間し、前記ウェル部分からそれぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
    前記複数のドレイン領域間を所定の電気抵抗で接続し、前記他の第２導電型不純物領域より高濃度な第２導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
    を有し、
    前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第２導電型半導体領域の冶金学的接合深さより大きい
    トランジスタ型保護素子。
  3. 半導体基板と、
    前記半導体基板に形成された第１導電型半導体からなるウェルと、
    前記ウェルに形成された第２導電型半導体からなるソース領域と、
    前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
    第２導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し、それぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
    前記複数のドレイン領域間を所定の電気抵抗で接続する第２導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
    を有し、
    前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第２導電型半導体領域の冶金学的接合深さより大きい
    トランジスタ型保護素子。
  4. 前記ウェルより高濃度な第１導電型半導体からなるウェルコンタクト領域が、前記ソース領域の前記ゲート電極と反対側で前記ウェルに接触して形成されている
    請求項１から３の何れか一項に記載のトランジスタ型保護素子。
  5. 第１の配線と第２の配線とに接続された回路と、
    前記第１の配線と前記第２の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
    を同一の半導体基板に有し、
    前記トランジスタ型保護素子は、
    前記半導体基板に形成された第１導電型半導体からなるウェルと、
    前記ウェルに形成された第２導電型半導体からなるソース領域と、
    前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
    第２導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し最も近いドレイン領域がウェルの一部を介して離間し、前記ウェル部分からそれぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
    前記複数のドレイン領域間を所定の電気抵抗で接続する第２導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
    を有し、
    前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第２導電型半導体領域の冶金学的接合深さより大きい
    半導体集積回路。
  6. 第１の配線と第２の配線とに接続された回路と、
    前記第１の配線と前記第２の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
    を同一の半導体基板に有し、
    前記トランジスタ型保護素子は、
    前記半導体基板に形成された第１導電型半導体からなるウェルと、
    前記ウェルに形成された第２導電型半導体からなるソース領域と、
    前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
    第２導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し最も近いドレイン領域が他の第２導電型不純物領域を介して離間し、前記ウェル部分からそれぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
    前記複数のドレイン領域間を所定の電気抵抗で接続し、前記他の第２導電型不純物領域より高濃度な第２導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
    を有し、
    前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第２導電型半導体領域の冶金学的接合深さより大きい
    半導体集積回路。
  7. 第１の配線と第２の配線とに接続された回路と、
    前記第１の配線と前記第２の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
    を同一の半導体基板に有し、
    前記トランジスタ型保護素子は、
    前記半導体基板に形成された第１導電型半導体からなるウェルと、
    前記ウェルに形成された第２導電型半導体からなるソース領域と、
    前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
    第２導電型半導体領域からそれぞれが形成され、ゲート電極直下のウェル部分に対し、それぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
    前記複数のドレイン領域間を所定の電気抵抗で接続する第２導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
    を有し、
    前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第２導電型半導体領域の冶金学的接合深さより大きい
    半導体集積回路。
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