JP4844621B2 - トランジスタ型保護素子および半導体集積回路 - Google Patents
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Description
ESD保護素子は、通常、内部回路を構成するMOSFETを使ったGGMOS(Gate-Grounded MOSFET)、または、サイリスタが用いられる。
GGMOSを用いた保護回路の例が、特許文献1に記載されている。また、サイリスタを用いた保護回路の例が、非特許文献1に記載されている。
例えば、非特許文献1には、PN接合の順方向電流を利用する技術の一例が開示されている。この技術を適用すると、トリガ電圧や保持電圧をダイオードの段数で制御できるため、保護素子の設計が容易である。
また、非特許文献1に記載された技術では、低いトリガ電圧を得るためにダイオードの段数を減らすとリーク電流が増加する。そのため、この技術は、消費電力に対する制約が厳しい用途には使用できない。
特許文献1の記載によれば、ゲート電極からゲート長方向に向かってサイドウォールスペーサの外側に引き出された低濃度の半導体領域を有する。特許文献1では符号“(7b,8b)”により、低濃度の半導体領域を示している。低濃度の半導体領域は、その領域を非シリサイド領域とするために形成されている。
より詳細には、特許文献1の構造では、ドレイン耐圧が、ソースとドレイン間のパンチスルー耐圧、ドレインとウェル間の接合耐圧、ゲートとドレイン間の絶縁膜耐圧の全てから制約を受ける。このため、保護対象である内部回路の耐圧に対して適切な大きさのドレイン耐圧をMOSトランジスタ型保護素子で設定することは非常に困難である。
また、特許文献1のように高濃度不純物領域と低濃度不純物領域とを交互に4つ形成した場合、エリアペナルティが大きい。
また、本発明は、このようなトランジスタ型保護素子を保護対象となる回路と集積化してなる半導体集積回路を提供するためのものである。
あるいは、ゲート電極に最も近いドレイン領域を、ゲート電極直下のウェル部分に対し、ウェルの一部でなく、抵抗性接続部より低濃度な他の第2導電型半導体領域を介して配置する構成も可能である。
なお、上記ウェル部分とドレイン領域間の構成を任意としてもよい。
このときさらに、抵抗性接続部である第2導電型半導体領域とウェル間でも、その冶金学的接合位置から深さ方向の両側に空乏層が延びる。そして、あるドレインバイアスで複数のドレイン領域の何れかに接合降伏が発生する。
寄生バイポーラトランジスタがオンすると、エミッタとコレクタ間のインピーダンスが急激に低下するため、このインピーダンスが低下したウェル表面側を電流が流れるようになる。
このため、接合降伏の発生可能箇所が複数のドレイン領域と、その間を接続する抵抗性接続部の第2導電型半導体領域との広い範囲に及ぶ。
第1降伏領域で雪崩降伏が発生すると、寄生バイポーラ動作で注入されるエミッタ電流は、エミッタ(ソース領域)により近い側のドレイン領域に集められる。バイポーラ動作によってデバイス特性がスナップバックすると、ドレイン電圧(コレクタ電圧)が下がる。そのため、第1降伏領域(コレクタ)での雪崩降伏は弱まる。代わりに、ソース領域から注入された電子が、第1降伏領域以外の他のドレイン領域(以下、第2降伏領域と呼ぶ)で加速されて雪崩降伏を起こす。そのため、当該第2降伏領域での雪崩降伏が強まる。
ドレイン領域が3個以上の場合、上記雪崩降伏が強まるドレイン領域が、次々に連鎖的に変化する。
このように接合降伏箇所が分散される結果として、電流による温度上昇箇所が広い範囲に分布するようになる。
また、上記構成では、各ドレイン領域のソース側端が、ゲート電極直下のウェル部分から所定の距離以上、離れている。よって、ゲートとドレイン間の耐圧を確保しながらターンオン電圧を決める際に、当該耐圧による制約がなく、その分、自由にターンオン電圧を決める設計が可能である。
また、本発明によって、このようなトランジスタ型保護素子を保護対象となる回路と集積化してなる半導体集積回路が提供される。
以下、次の順で説明を行う。
1.第1の実施形態(MOS型:電界緩和領域を有するドレイン構造…製造方法ならびに比較例との対比を含む)
2.第2の実施形態(MOS型:第1の実施形態のドレイン構造から電界緩和領域を省略)
3.第3の実施形態(バイポーラ型:第1の実施形態の構造からゲート電極を省略)
4.第4の実施形態(MOS型:第1の実施形態の構造に、ソース側の低濃度領域を追加)
5.第5の実施形態(MOS型:抵抗性接続部を配線層により形成)
6.変形例
[保護回路の適用例]
図1(A)と図1(B)に、第1〜第5の実施形態に関わる保護素子を用いた保護回路の適用例を示す。
このようなMOSトランジスタ型の保護素子を符号“TRm”で表記している。
電源電圧VDDの供給線とGND線との間には内部回路が接続されている。このため内部回路は、電源電圧VDDで駆動される。
この信号線にも静電気等に起因したノイズが重畳されることがある。そのため、信号線と電源電圧VDDの供給線との間に、信号線側をアノードとする保護ダイオードD1が接続されている。また、信号線とGND線との間に、GND線側をアノードとする保護ダイオードD2が接続されている。
電源電圧VDDの供給線に、不図示の電源端子等から正電荷のサージが入ると、そのサージによって電源電圧VDDの供給線の電位が上昇する。電源電圧VDDの供給線の電位が内部回路の破壊電圧に達する前に、MOSトランジスタ型保護素子TRmがターンオンして導通状態に移行する。そのためサージが、MOSトランジスタ型保護素子TRmを通してGND線に逃げる。
I/O端子に正電荷のサージが入ると、保護ダイオードD1が順方向にバイアスされてターンオンし、サージを電源電圧VDDの供給線に流す。次に、電源電圧VDDの供給線が所定の電位に達するとMOSトランジスタ型保護素子TRmがターンオンして導通状態に移行する。そのためサージが、MOSトランジスタ型保護素子TRmを通してGND線に逃げる。内部回路の保護のためには、内部回路の入出力の耐圧を超える前に保護ダイオードD1がオンする必要がある。また、内部回路のトランジスタの(ドレイン)耐圧を超える前に、MOSトランジスタ型保護素子TRmがオンする必要がある。
これにより、内部回路は、高電圧による破壊を免れる。
(1)サージによって発生する高電圧や大電流で破壊されない静電破壊耐性を有している。
(2)内部回路の動作電圧より高く、内部回路の破壊電圧より低い電圧でターンオンする。
(3)ターンオン後のインピーダンスが十分低い。
(4)ターンオンしていないときのインピーダンスは十分高い。
図2は、第1の実施形態に関わるMOSトランジスタ型保護素子TRmの断面構造図である。
MOSトランジスタ型保護素子TRmは半導体基板1に形成されている。半導体基板1は、高濃度に不純物を導入されたP型シリコン(結晶方位面100の)の基板である。半導体基板1内の表面側に、所望のしきい値電圧や各部の耐圧が得られるように不純物を導入されたP型のウェル(以下、Pウェル)2が形成されている。
Pウェル2の表面には、半導体基板1の表面を熱酸化して得られたSiO2よりなるゲート絶縁膜3が形成されている。
ゲート絶縁膜3の上に、N型またはP型の不純物がドーピングされたポリシリコンにより構成されたゲート電極4が形成されている。
より詳細には、ゲート電極4(厳密にはフィンガー部)の一方側のPウェル2部分に、高濃度にN型不純物が導入されてソース領域5が形成されている。ゲート電極4(フィンガー部)の他方側のPウェル2部分に、ソース領域5と同様に高濃度にN型不純物が導入されて第1ドレイン領域6と第2ドレイン領域8が互いに離れて形成されている。
これに対し、第1ドレイン領域6と第2ドレイン領域8は、それぞれ、ゲート電極4から所定の距離以上、離れて形成されている。そのため、第1ドレイン領域6と第2ドレイン領域8は、ゲート電極4と平面パターンで重なっていない。
電界緩和領域7は、ソース領域5と同様にゲート電極4と平面パターンで一部重なるN型不純物領域である。電界緩和領域7は、その導入された不純物濃度が第1および第2ドレイン領域6,8のそれより十分低く、いわゆるLDD領域やエクステンションなどと同様に横方向の電界を緩和する目的で形成されている。電界緩和領域7は、後述するように動作時に深さ方向で全域が空乏化するとよい。そのため、この場合の電界緩和領域7では接合降伏が起きない。言い換えると、ソースとドレインの離間方向で電界緩和領域7が有する長さと、電界緩和領域7の不純物濃度は、ゲート端付近で接合降伏が起きないように決められている。
抵抗性接続領域9は、第1ドレイン領域6と第2ドレイン領域8との間に形成されている。
ここで“抵抗性接続領域9のピンチオフ電圧”とは、ドレインバイアスを変化させたときに、抵抗性接続領域9において空乏層が深さ方向で拡がり電気的中性領域が消滅(オフ)するときの、第1ドレイン領域6への印加電圧を言う。ここで言う“電気的中性領域の消滅(オフ)”は、第2ドレイン領域8の1箇所または複数個所で最初に生じた場合を意味する。
また、“ドレイン降伏電圧”とは、本例では第1ドレイン領域6または第2ドレイン領域8で、最初に接合降伏が生じるときの、ドレインバイアス電圧を言う。
電気的中性領域が残ると抵抗性接続領域9が適度なシート抵抗を有する抵抗層として機能する。
ドレイン印加電圧を上げていったときに、第1ドレイン領域6で接合降伏が発生し、第1ドレイン領域6の電位上昇が飽和した時点で抵抗性接続領域9に電気的中性領域が残り、所定の抵抗値を持つ。このときの所定の抵抗値が余りに高いと、さらにドレイン印加電圧を上げて、飽和しているが僅かに上昇した電位で次に接合降伏が起こる前に電気的中性領域が消滅することもある。すると以後、有効な電流経路が断たれるため、第2ドレイン領域8では接合降伏が生じない。このようなことがないように、所定の抵抗値の上限が抵抗性接続領域9の冶金学的接合形状と濃度プロファイルによって決められている。
上記したように最初に第1ドレイン領域6に接合降伏が発生すると、ドレイン印加電圧を上げても、第1ドレイン領域6の電位は殆ど上がらず飽和する。これに対し、最初に第2ドレイン領域8に接合降伏が発生すると、直後のドレイン電流と抵抗性接続領域9の全長にわたる抵抗値とにより、抵抗性接続領域9に電圧降下を発生させる。正のノイズがドレイン側に印加される場合、各不純物領域の電位はソース側の電位が基準となる。そのため、抵抗性接続領域9に電圧降下が発生すると、ソース側の電位を基準に第1ドレイン領域6の電位が持ち上がる。このとき抵抗性接続領域9の“所定の抵抗値”が小さすぎると、電圧降下量も小さすぎて、第1ドレイン領域6の一部で接合降伏が発生するための電位まで第1ドレイン領域6の電位が上昇しない。
つまり、“所定の抵抗値”の下限は、先に第2ドレイン領域8で降伏が発生した後、第1ドレイン領域6で次の降伏を引き起こさせるに足る抵抗値以上である必要がある。
Pウェル2表面を含む、半導体基板1の表面には、半導体基板1と上層配線(図示せず)との間の電気的絶縁を図るための層間絶縁膜11が形成されている。
ソース領域5、第1ドレイン領域6、ウェルコンタクト領域10の上には、層間絶縁膜11を貫通する接続孔を通してそれぞれのN型不純物領域(拡散層)との間にオーミック接触をなすソース電極12、ドレイン電極13、ウェル電極14が形成されている。
図2の構造にサージが入ったときの各部の作用を、図3を用いて説明する。なお、ここでは、第1ドレイン領域6、第2ドレイン領域8の順で接合降伏が発生する場合を一例として動作を説明する。
さらにドレイン電圧が増加すると、抵抗性接続領域9がある程度、空乏化する。抵抗性接続領域9のピンチオフ電圧がドレイン降伏電圧より高くなるように不純物濃度等を定めているため、抵抗性接続領域9に電気的中性領域9iが残る。図3では、符号“9v”により第2ドレイン領域8の基板深部側の空乏層を示している。
雪崩降伏によって生じた正孔電流は、パスP1に沿ってウェル中を流れ、ウェル電極14から取り出される。このとき、Pウェル2中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。
しかし、凸面部分8Aで破壊が起きる前に、第1ドレイン領域6の一部であり凸面部分8Aから離れた凸面部分6Aで再び、雪崩降伏が強まる。その結果、高電流域の発熱領域は、凸面部分8Aと凸面部分6A、および、電気的中性領域9iの3つの領域に分散される。
その結果、ESDサージの電力消費が、第2ドレイン領域8から第1ドレイン領域6の底面に渡る広い範囲に分散され、局所的な発熱が緩和され、より高いサージ電流まで素子のESD破壊を免れる。
その後は、『上昇したウェル電位によってソース領域5とPウェル2間のPN接合が順方向にバイアスされる。』の一文で始まる上述した記載と同様に動作する。
次に、MOSトランジスタ型保護素子TRmの作製方法を、図4(A)〜図7ならびに図2を参照して説明する。
図4(A)の工程1において、高濃度P型シリコンからなる半導体基板1に、Pウェル2を形成するために、低濃度のP型シリコン層をエピタキシャル成長する。半導体基板1の不純物濃度は、例えば1E19[cm−3]以上とし、エピタキシャル成長層1Eの不純物濃度は、例えば1E15[cm−3]以下とする。
続いて、半導体基板1表面を熱酸化し、イオン注入のスルー膜として用いる犠牲酸化膜21を形成する。
続いて、犠牲酸化膜21を通して硼素(B)イオンを半導体基板1に注入し、活性化アニールを行って、P型半導体からなるPウェル2を形成する。硼素(B)イオンのドーズ量や注入エネルギーは、所望のドレイン耐圧やPウェル2のシート抵抗、同一基板に形成するMOSFETのしきい値電圧が得られるように定める。
続いて、熱CVD法を用いてゲート絶縁膜3の上にポリシリコン層(図示せず)を堆積し、燐(P)イオンをポリシリコン層に高濃度にイオン注入する。
続いて、レジスト(図示せず)を半導体基板全面に塗布した後、光学リソグラフィを行い、ゲートパターンをレジストに転写する。その後、レジストパターンをマスクに反応性イオンエッチングを行い、ポリシリコン層の不要部分を除去する。その後、アッシングによってレジストを除去し、ゲート電極4を得る。
続いて、基板表面にプラズマCVD法によりSiO2を厚く堆積し、CMPを用いて表面を平坦化し、これにより層間絶縁膜11を得る。
続いて、基板全面にレジスト膜(図示せず)を形成し、光学リソグラフィを行って、ソース領域5、第1ドレイン領域6、およびウェルコンタクト領域10に対して設ける接続孔のパターンをレジスト膜に転写する。その後、反応性イオンエッチングを行って、各部への接続孔を形成する。
しかしながら、Pチャネル型保護素子も、各工程で導入する不純物の導電型を上記説明と反対にすることにより、同様の手順によって作製できる。
また、開始基板は、高濃度P型基板である必要はなく、高抵抗P型基板やN型基板でもよい。
図8は、ドレイン耐圧を高めるための電界緩和領域を備えたドレイン拡張型MOSトランジスタ(DE−MOSFET)の断面構造図である。
ゲート絶縁膜103上にゲート電極104が形成されている。ゲート電極104を構成するフィンガー部の幅方向の一方側がソース側であり、他方側がドレイン側である。
ドレイン領域106とゲート電極104直下のウェル領域部分との間に、ドレイン領域106より低濃度なN型の電界緩和領域107が形成されている。電界緩和領域107は、その一方端部がゲート電極104の端部と重なっている。電界緩和領域107は、一般に、いわゆるLDD領域やエクステンション領域と同様に、動作時に深さ方向の全長が空乏化する。そのため、接合降伏が生じるドレインバイアス(例えば、ドレイン電圧)の印加時に電界緩和領域107に電気的中性領域が残ることはない。
Pウェル102には、高濃度なP型のウェルコンタクト領域110が形成されている。このウェルコンタクト領域110、ソース領域105、ドレイン領域106にそれぞれプラグ等を介して接続するウェル電極114、ソース電極112、ドレイン電極113が層間絶縁膜111上の配線として形成されている。
電界緩和領域107で十分な電圧を担うために、電界緩和領域107の濃度は十分低く、長さは十分長く設計される。
その結果、ドレイン耐圧は、ほぼドレイン領域106とPウェル102との接合耐圧で決定される。
図8に示す構造のDE−MOSFETでGGMOSを構成し、これに対してTLP(Transmission Line Pulsing)測定を行った。
図9に、比較例のDE−MOSFETのTLP測定の結果を示す。
曲線C1において、ドレイン電圧を上げていくと、前述した最初の接合降伏により24[V]付近から急激にドレイン電流が0.4[A]程度流れ始め、瞬時にドレイン電圧がピーク値の1/4程度に低下する。このドレイン電圧が逆戻りする現象を“スナップバック(現象)”と呼ぶ。そして、スナップバック後は、その後のパルス印加ごとにパルス波高値の増加を反映して、ドレイン電圧もドレイン電流も徐々に増加する。
曲線C2が示すとおり、測定した保護素子(DE−MOSFET)のドレインリーク電流は、最初のスナップバックの後、測定回数の増加に伴って順次増加している。これは、ドレイン接合破壊が、スナップバックごとに進行していることを示唆している。
図10は、図8のDE−MOSFETにスナップバックを起こさせた直後の状況を表した図である。
雪崩降伏によって発生した正孔と電子の対のうち、電子はドレイン領域106に流れ込み、正孔はパスP5を通ってウェルコンタクト領域110からウェル電極111に流れ込む。このとき、正孔電流が、Pウェル102の抵抗によってPウェル102の電位を上昇させるため、ソース領域105とPウェル102の間のPN接合が順方向にバイアスされる。
この発熱集中によって半導体基板1中の結晶欠陥が増殖し、図9に示すリーク電流の増加が起きると考えられる。このようなリーク電流は、特に、ドレイン耐圧の高いMOSFETで顕著に発生することから、中高耐圧半導体集積回路において特に問題となる。
この図のように、図9に示した比較例の保護素子とほぼ同じゲート幅でありながら、接合リークが発生するドレイン電流は、比較例の場合の0.4[A]から0.55[A]以上に伸びている。
(2)ドレインに入力されたサージに起因した電流によってドレイン電位が上昇し、ある電圧で、ドレイン幅のどこか弱い1点、即ちホットスポットから雪崩降伏が起きる。
(3)その降伏点で生成した正孔は、正孔電流として基板を通って基板コンタクトに流れ、基板電位を持ち上げる。
(4)正孔電流がある程度になると、基板電位がPN接合のターンオン電圧に達し、ソース領域から基板に電子が注入される。電子電流は、基板バイアスに対して指数的に増加するため、ソースとドレイン間のインピーダンスが急激に下がる。
(5)インピーダンスが下がった結果、上記降伏点近傍の電位が下がる。
このとき、比較例では、降伏点がシリサイドと近接していてほぼ同電位であるため、降伏点の電位が下がることによってシリサイド領域全体の電位が、ドレイン全幅にわたって、ドレイン降伏電圧以下まで低下する。その結果、すでに降伏している点以外の領域では、接合降伏が起きなくなり、降伏電流は最初に降伏した1点(上記ホットスポット)に集中して流れる。そのため、ここでは局所的な電流密度が極めて高くなる。
さらに、比較例では、発熱(消費電力密度)がドレイン領域の短部に集中する。その結果、この発熱集中箇所で基板のシリコンが熱的に損傷を受け、ソフトリークの原因となる結晶欠陥が発生する。
一方、本実施形態の構造でも、一旦は、降伏点の電位が下降し、そこに降伏電流が集中して流れる。
しかし、本実施形態の構造では、降伏電流密度が高くなったときの発熱箇所が、第2ドレイン領域8から第1ドレイン領域6の底面までの広い領域に分布する。このため、比較例では破壊が起こる電流を入力しても、発熱集中による損傷を受けにくくなる。
降伏点(第2ドレイン領域8の先端)と第1ドレイン領域6との間に抵抗性接続領域9が存在する。抵抗性接続領域9は、バラスト抵抗として機能する。そのため、降伏電流が増えると、抵抗性接続領域9での電圧降下も増加し、第1ドレイン領域6の電位が上昇に転じる。
その結果、ドレイン電圧が再度、ドレイン降伏電圧以上の電圧を回復するため、別の箇所でも、接合降伏が始まり、最終的には、ゲート幅全幅にわたって接合降伏するようになる。
これにより、ゲート幅辺りの電流密度が下がり、サージ電流の1点集中が回避される。
さらにサージ電流が増えると、最終的にドレイン全幅にわたって接合降伏が起きる。
このような過程によって、ソフトリークの原因となるドレイン端の局所的な結晶欠陥の発生を免れ、さらにサージ電流が増加しても発熱集中が分散しているために、より高い電流(It2)まで素子全体の破壊を免れることが可能となる。
図12は、第2の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。
図12に示す構造は、図2の構造から電界緩和領域7を取り除いた構造である。
また、第1ドレイン領域6と第2ドレイン領域8のそれぞれがゲート電極4下方のウェル領域部分から所定距離だけ離れているので、ドレインとゲート間の耐圧の制約なしに、保護素子の耐圧を設定することができる。
上記した第1の実施形態の動作から明らかなように、MOSトランジスタ型保護素子TRmは本質的にはバイポーラトランジスタ動作を行うため、ゲート電極4は不要である。
図13に示す構造は、図2の構造からゲート電極4とゲート絶縁膜3を取り除いた構造である。
図13に示すバイポーラトランジスタ型保護素子TRbは、図1のMOSトランジスタ型保護素子TRmに置き換えて用いることができる。
製造方法、材料その他の構造パラメータは、第1の実施形態と同様にできる。
図14は、第4の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。
図14に示す構造は、図2の構造のソース領域5とゲート電極4との間に、電界緩和領域7と同一工程で形成される低濃度領域7aを追加した構造である。
追加された低濃度領域7aのチャネル長方向の長さによって、スナップバックカーブのオン抵抗を所望の値に調整することができる。その他、第2の実施形態で要約した第1の実施形態と同様な効果が、本第4の実施形態でも得られる。
図15は、第5の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。
第5の実施形態では、図15(A)に示すように、層間絶縁膜11内に、第1ドレイン領域6と第2ドレイン領域8にそれぞれ接続する2つのプラグ11Aを形成している。2つのプラグ11A上に接触する薄膜抵抗層9Fを層間絶縁膜11上に形成している。図15(A)においてはドレイン電極13を薄膜抵抗層9Fの上に形成している。薄膜抵抗層9Fは、たとえば、ドーピングされたポリシリコンやWSi2などの材料から形成し得る。
薄膜抵抗層9Fは、「抵抗性接続部」に含まれ、第1ドレイン領域6と第2ドレイン領域8を所定の電気抵抗で接続する部材の一例である。
あるいは、薄膜抵抗層9Fによる段切れの懸念がない場合、図15(B1)に示すように、ドレイン電極13を覆って薄膜抵抗層9Fを形成してもよい。この場合、プラグ11Aの形成は必須ではない。
例えば、第5の実施形態が開示する薄膜抵抗層9Fの利用は、第1の実施形態との組み合わせに限らず、第2〜第4の実施形態の何れに対しても組み合わせることができる。
また、これらの第1〜第5の実施形態とその組み合わせによる実施形態は、以下に述べる種々の変形が可能である。なお、以下の変形例同士も任意に組み合わせることができる。
第1〜第5の実施形態に関わるトランジスタ型保護素子の構造的特徴は、複数のドレイン領域と、当該複数のドレイン領域間を所定の電気的抵抗で接続する抵抗性接続部とを有することである。第1〜第5の実施形態では、2つのドレイン領域間を、抵抗性接続部(半導体領域または薄膜抵抗)によって接続する場合を例示する。ドレイン領域は3つ以上でもよく、その場合、隣接する2つのドレイン領域それぞれを1つの抵抗性接続部で接続してよい。あるいは、3つ以上の任意の数のドレイン領域を1つの抵抗性接続部で接続してもよい。したがって、全てのドレイン領域を1つの抵抗性接続部で接続してもよい。
第1〜第4の実施形態に関わる抵抗性接続領域9の不純物濃度は全長に渡って均一である必要はなく、部分的に濃度や接合深さが変調されていてもよい。
また、ドレイン電極13と第1ドレイン領域6との界面に、CoSi2などの材料からシリサイドを形成し、接触抵抗を下げても良い。ただし、この場合は、シリサイド層は、第1ドレイン領域の周縁部から0.1[μm]以上内側に形成することが望ましい。
第1〜第5の実施形態において、半導体基板1をP型の高濃度半導体基板としてもよい。その場合、Pウェル2を低濃度のエピタキシャル成長層で形成するとよい。Pウェル2には、所望のシート抵抗やMOSFETのしきい値電圧が得られるように不純物が追加されてもよい。このような構造でもESD耐性の向上を得ることができる。
また、特に図示しないが、半導体基板1とPウェル2をともに低濃度とし、かつ、Pウェル2の所定の深さに、高濃度のP型埋め込み層を設けてもよい。
上述した第1〜第5の実施形態およびそれらの組み合わせ、ならびに、変形例1〜3では、各部の不純物の導電型を入れ替えて作製した逆導電型のトランジスタや保護素子でも同様の効果を得ることができる。逆導電型のトランジスタや保護素子は、上記の製造方法の説明において各工程で導入する不純物の導電型を逆にすることにより、同様の手順によって作製できる。
本発明の技術思想は、基板構造として低濃度P型エピタキシャル層を有する高濃度P型基板に限定されるものではなく、高抵抗P型基板やN型基板、SOI基板などにも適用できる。
本発明の技術思想は、素子の材料としてSiに限定されるものではない。Siに代えて、SiGe,SiC,Geなどの他の半導体材料、ダイヤモンドなどのIV族半導体、GaAsやInPをはじめとするIII-V族半導体、ZnSeやZnSをはじめとするII-VI族半導体などでもよい。
本発明の技術思想は、半導体集積回路に限定されるものではない。当該技術思想は、ディスクリート半導体素子にも適用される。半導体集積回路は、ロジックIC、メモリIC、撮像デバイスなど、用途は任意である。
Claims (7)
- 半導体基板と、
前記半導体基板に形成された第1導電型半導体からなるウェルと、
前記ウェルに形成された第2導電型半導体からなるソース領域と、
前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
第2導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し最も近いドレイン領域がウェルの一部を介して離間し、前記ウェル部分からそれぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
前記複数のドレイン領域間を所定の電気抵抗で接続する第2導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
を有し、
前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第2導電型半導体領域の冶金学的接合深さより大きい
トランジスタ型保護素子。 - 半導体基板と、
前記半導体基板に形成された第1導電型半導体からなるウェルと、
前記ウェルに形成された第2導電型半導体からなるソース領域と、
前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
第2導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し最も近いドレイン領域が他の第2導電型不純物領域を介して離間し、前記ウェル部分からそれぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
前記複数のドレイン領域間を所定の電気抵抗で接続し、前記他の第2導電型不純物領域より高濃度な第2導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
を有し、
前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第2導電型半導体領域の冶金学的接合深さより大きい
トランジスタ型保護素子。 - 半導体基板と、
前記半導体基板に形成された第1導電型半導体からなるウェルと、
前記ウェルに形成された第2導電型半導体からなるソース領域と、
前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
第2導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し、それぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
前記複数のドレイン領域間を所定の電気抵抗で接続する第2導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
を有し、
前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第2導電型半導体領域の冶金学的接合深さより大きい
トランジスタ型保護素子。 - 前記ウェルより高濃度な第1導電型半導体からなるウェルコンタクト領域が、前記ソース領域の前記ゲート電極と反対側で前記ウェルに接触して形成されている
請求項1から3の何れか一項に記載のトランジスタ型保護素子。 - 第1の配線と第2の配線とに接続された回路と、
前記第1の配線と前記第2の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
を同一の半導体基板に有し、
前記トランジスタ型保護素子は、
前記半導体基板に形成された第1導電型半導体からなるウェルと、
前記ウェルに形成された第2導電型半導体からなるソース領域と、
前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
第2導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し最も近いドレイン領域がウェルの一部を介して離間し、前記ウェル部分からそれぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
前記複数のドレイン領域間を所定の電気抵抗で接続する第2導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
を有し、
前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第2導電型半導体領域の冶金学的接合深さより大きい
半導体集積回路。 - 第1の配線と第2の配線とに接続された回路と、
前記第1の配線と前記第2の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
を同一の半導体基板に有し、
前記トランジスタ型保護素子は、
前記半導体基板に形成された第1導電型半導体からなるウェルと、
前記ウェルに形成された第2導電型半導体からなるソース領域と、
前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
第2導電型半導体領域からそれぞれ形成され、ゲート電極直下のウェル部分に対し最も近いドレイン領域が他の第2導電型不純物領域を介して離間し、前記ウェル部分からそれぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
前記複数のドレイン領域間を所定の電気抵抗で接続し、前記他の第2導電型不純物領域より高濃度な第2導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
を有し、
前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第2導電型半導体領域の冶金学的接合深さより大きい
半導体集積回路。 - 第1の配線と第2の配線とに接続された回路と、
前記第1の配線と前記第2の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
を同一の半導体基板に有し、
前記トランジスタ型保護素子は、
前記半導体基板に形成された第1導電型半導体からなるウェルと、
前記ウェルに形成された第2導電型半導体からなるソース領域と、
前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
第2導電型半導体領域からそれぞれが形成され、ゲート電極直下のウェル部分に対し、それぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のドレイン領域と、
前記複数のドレイン領域間を所定の電気抵抗で接続する第2導電型半導体領域からなり、前記複数のドレイン領域の何れかに接合降伏が発生するドレインバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている抵抗性接続部と、
を有し、
前記複数のドレイン領域の冶金学的接合深さは、前記抵抗性接続部である前記第2導電型半導体領域の冶金学的接合深さより大きい
半導体集積回路。
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