CN101752370A - 晶体管型保护器件和半导体集成电路 - Google Patents

晶体管型保护器件和半导体集成电路 Download PDF

Info

Publication number
CN101752370A
CN101752370A CN200910252948A CN200910252948A CN101752370A CN 101752370 A CN101752370 A CN 101752370A CN 200910252948 A CN200910252948 A CN 200910252948A CN 200910252948 A CN200910252948 A CN 200910252948A CN 101752370 A CN101752370 A CN 101752370A
Authority
CN
China
Prior art keywords
drain
protection device
region
trap
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910252948A
Other languages
English (en)
Other versions
CN101752370B (zh
Inventor
井本努
小林敏夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101752370A publication Critical patent/CN101752370A/zh
Application granted granted Critical
Publication of CN101752370B publication Critical patent/CN101752370B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/7302—Bipolar junction transistors structurally associated with other devices
    • H01L29/7304—Bipolar junction transistors structurally associated with other devices the device being a resistive element, e.g. ballasting resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605—Resistors with PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

本发明涉及晶体管型保护器件和半导体集成电路。一种晶体管型保护器件包括：半导体衬底；第一导电类型的阱，形成于半导体衬底中；第二导电类型的源极区域，形成于阱中；栅电极，在源极区域的一侧经过栅极绝缘膜形成于阱中；第二导电类型的多个漏极区域，被形成为彼此分开，并且分别与栅电极正下方的阱部分分开预定距离；电阻连接部分，以预定电阻连接在多个漏极区域之间。

Description

晶体管型保护器件和半导体集成电路
技术领域
本发明涉及晶体管型保护器件，其能够在处于预定水平或更高水平的噪声被叠加于所连接的电路的布线上时导通并除去噪声。此外，本发明还涉及半导体集成电路，在该电路中，晶体管型保护器件和所要保护的电路被集成在同一衬底上。
背景技术
一般而言，半导体集成电路包括用于静电放电(ESD)的保护电路，以保护内部电路免受从外部端子进入的静电影响。
保护电路在静电容易叠加的那些布线之间(例如内部电路的电源线与GND线之间)连接ESD保护器件。
作为ESD保护器件，通常使用GGMOS(栅极接地MOSFET)，GGMOS使用形成内部电路或闸流晶体管(thyristor)的MOSFET。
JP-A-2002-9281公开了使用GGMOS的保护器件的一种示例。此外，M.P.J.Mergens et al.，“Diode-Triggered SCR(DTSCR)for RF-ESDProtection of BICMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides”，IEDM’03 Tech.Digest，pp.21.3.1-21.3.4，2003公开了使用闸流晶体管的保护器件的一种示例。
使用闸流晶体管作为保护器件的一个优点是导通电阻较低。因此，闸流晶体管适于保护小的低耐压微型MOSFET。此外，闸流晶体管适于流过大电流，因为它能够确保电流路径的截面积较大。
但是，闸流晶体管具有高触发电压的缺点。如果触发电压较高，则在闸流晶体管导通之前，内部电路就被破坏了。
为此，已经提出了各种方案来降低触发电压。
例如，M.P.J.Mergens et al.公开了一种使用PN结正向电流的技术的示例。如果应用该技术，则能够通过二极管的数目来控制触发电压和保持电压，保护装置容易设计。
但是，在M.P.J.Mergens et al.公开的技术中，二极管一直受到正向偏压，统计学的漏电流较大。漏电流对于器件温度敏感，并且随着器件温度的升高而迅速增大。
此外，在M.P.J.Mergens et al.公开的技术中，如果减少二极管数目以获得低触发电压，则漏电流增大。因此，可能无法将该技术用于对功耗具有严重限制的应用场合。
另一方面，如JP-A-2002-9281的图1所示，在电源电压线与GND线之间(该处容易叠加静电噪声)，使用GGMOS的保护电路在集成电路(IC)内形成细长的布线。这里，作为内部电路的逆变器的同一类型PMOS晶体管和NMOS晶体管各自具有GGMOS构造，并串联在VDD线与GND线之间。
在JP-A-2002-9281的图3和图14中，示出了GGMOSFET的剖视结构图。
根据JP-A-2002-9281的描述，沿栅极长度方向从栅电极导向侧壁隔板外部存在低密度半导体区域。在JP-A-2002-9281中，符号“(7b，8b)”表示低密度半导体区域。低密度半导体区域被形成为非硅化(non-silicide)区域。
根据JP-A-2002-9281的描述，如果低密度半导体区域是非硅化的，则会获得比高密度半导体区域是非硅化的情况下更高的扩散阻力。在通过高扩散阻力来确保载流子路径时，从LDD端(低密度半导体区域端)到源极侧产生了电流路径S1。这样，使比电流路径S1中的电流更大的电流能够在新的电流路径S2中流动，该电流路径S2从有高杂质密度的漏极区域向源极侧。这样，电流得到分布，改善了GGMOS对静电击穿的抵抗力。
在上述JP-A-2002-9281公开的MOS晶体管型保护器件中，N型杂质区域(电阻击穿区域)用作器件本身造成结击穿时的抵抗层，该N型杂质区域与栅电极在图案上重叠。因此，对于漏极耐压存在许多限制，难以实现更高的耐压。
更具体而言，在JP-A-2002-9281的结构中，漏极耐压受到下列所有因素限制：源极与漏极之间的穿通耐压、漏极与阱之间的结耐压、栅极与漏极之间的绝缘膜耐压。因此，对于MOS晶体管型保护器件要保护的内部电路的耐压，很难设定具有合适幅度的漏极耐压。
在JP-A-2002-9281公开的保护器件中，电阻击穿区域由两个低密度杂质区域以及它们之间的高密度杂质区域作为整体而形成。但是，高密度杂质区域是硅化的，电阻值该部分中在某种程度上变化。此外，高密度杂质区域上包括漏极的那部分是硅化的，这种硅化接近击穿点。由于生热位置与硅化层接近，所以非常可能发生该部分的击穿以及硅化物的电阻值改变等缺陷。
此外，在像JP-A-2002-9281中那样交替地形成高密度杂质区域和低密度杂质区域四个区域时，面积损失也很大。
因此，希望提供一种晶体管型保护器件，对于该器件，能够根据该保护器件的导通电压(保护电压)来以更少的限制自由地对于要保护的电路最佳地设定导通电压。
此外，还希望提供一种通过将由这样的晶体管型保护器件与要保护的电路进行集成而形成的半导体集成电路。
发明内容
根据本发明一种实施例的晶体管型保护器件具有半导体衬底、半导体衬底中形成的第一导电类型的阱、以及相对于阱形成的源极区域、栅电极、多个漏极区域以及电阻连接部分。
源极区域以第二导电类型形成于阱中。
栅电极在源极区域的一侧经过栅极绝缘膜形成于阱上。
多个漏极区域是第二导电类型。多个漏极区域彼此分开并分别与栅电极膜正下方的阱部分分开预定距离。
电阻连接部分以预定电阻连接在多个漏极区域之间。
在本发明的实施例中，优选地，电阻连接部分是第二导电类型的半导体区域，其具有的冶金学的结(metallurgical junction)形式和杂质浓度轮廓被确定为使得：能够存在当多个漏极区域之一中发生结击穿时在施加漏极偏压的情况下未耗尽的区域。电阻连接部分是第二导电类型半导体区域的这种情况被称为“一种优选实施例”。
或者，优选地，电阻连接部分包括至少一个薄膜电阻，该薄膜电阻通过触点部分连接到这些漏极区域中的每一个。电阻连接部分包括薄膜电阻的这种情况被称为“另一种优选实施例”。
根据该构造，相对于源极区域的电位(可以使阱处于相同电位)，预定的漏极偏压例如被施加到多个漏极区域之一。随着漏极偏压增大，耗尽层从多个漏极区域中每一者与阱之间的冶金学结开始在两个深度方向上延伸。
同时，在所述一种优选实施例中，耗尽层也从位于第二导电类型的半导体区域(作为电阻连接部分)与阱之间的冶金学结位置开始在两个深度方向上延伸。因此，在某个漏极偏压下，在多个漏极区域之一中发生结击穿。
在一旦发生结击穿时，电流从发生结击穿的漏极区域流向源极区域。由此，阱电位升高，阱与源极区域之间的PN结受到正向偏压。随后，以源极区域、阱和多个漏极区域或电阻击穿区域分别作为发射极、基极、集电极的寄生双极晶体管被导通。
当该寄生双极晶体管导通时，发射极与集电极之间的电阻迅速降低，电流在电阻降低的阱表面那侧流动。
在所述一种优选实施例中，冶金学的结形式和杂质浓度轮廓被确定为使得：第二导电类型的半导体区域中能够存在当首次发生结击穿时未耗尽的区域作为电阻连接部分。因此，随后，在漏极偏压增大的过程中，电阻击穿区域以与上述情况相同的方式用作电阻层。
另一方面，在所述另一种优选实施例中设置薄膜电阻，该区域是否作为电阻层与漏极偏压的大小无关。即，在所述另一种优选实施例中，薄膜电阻一直用作电阻层。
在任一种实施例中，都能够确保发生下一次结击穿时的载流子路径。
因此，在所述一种优选实施例中，可能发生结击穿的位置被分布在从多个漏极区域到连接在它们之间的电阻连接部分的第二导电类型的半导体区域的广阔范围中。
另一方面，在所述另一种优选实施例中，可能发生结击穿的位置被分布在多个漏极区域中。
这里，为了方便，发生首次结击穿(这里，以雪崩击穿作为结击穿的示例)的漏极区域被称为“首次击穿区域”。
当首次击穿区域中发生雪崩击穿时，寄生双极操作中注入的发射极电流被收集到离发射极(源极区域)更近的漏极区域。当器件特性由于双极操作而回跳时，漏极电压(集电极电压)降低。因此，在首次击穿区域(集电极区域)，雪崩击穿变弱。相反，从源极区域注入的电子在除了首次击穿区域之外的另一漏极区域(下文中称为“二次击穿区域”)中被加速并造成雪崩击穿。因此，在二次击穿区域中，雪崩击穿变强。
由于电位是相对于源极区域而确定的，所以有助于上述两步雪崩击穿的电流经过电阻连接部分(用作镇流电阻)流动。因此，由于电流和电阻值计算出的电压降的量，二次击穿区域的电位升高。因此，结击穿更容易再次发生在电位升高的二次击穿区域中。结果，结击穿既发生在第一漏极区域又发生在第二漏极区域中。
在三个或更多个漏极区域的情况下，雪崩击穿更强的漏极区域以链式反应的方式逐个改变。
由于结击穿位置被分布开，所以因电流而造成温度升高的位置也分布在广阔范围中。
在该实施例中，由于双极操作，导通电压(在该电压处，对消除噪声有效的大电流开始在保护器件中流动)是根据多个漏极区域的杂质浓度轮廓和结的形式而确定的。尤其是在所述一种优选实施例中，导通电压是根据作为电阻连接部分的第二导电类型半导体的杂质浓度轮廓和结的形式而确定的。因此，能够实现更通用和易用的保护器件，对于导通电压的限制被尽可能地减小。
在该实施例中，各个漏极区域的源极侧端与栅电极正下方的阱部分分开预定距离。因此，在确保栅极与漏极之间耐压的同时确定导通电压时，不存在由耐压造成的局限，导通电压可以自由地设计成大得多。
该实施例还可以应用于双极晶体管型保护器件和集成电路。
根据本发明的实施例，提供了一种晶体管型保护器件，可以针对要保护的电路最佳地自由设定导通电压，对于确定保护器件的导通电压(保护电压)限制更少。
此外，根据本发明的这些实施例，还提供了通过将这样的晶体管型保护器件与要保护的电路相结合而形成的半导体集成电路。
附图说明
图1A和图1B的电路框图示出了使用涉及第一至第五实施例的保护器件的保护电路的应用示例。
图2是涉及第一实施例的MOS晶体管型保护器件的剖视结构图。
图3是涉及第一实施例的MOS晶体管型保护器件的工作原理图。
图4A和图4B是制造涉及第一实施例的MOS晶体管型保护器件中的剖视图。
图5A和图5B是在图4B之后的步骤MOS晶体管型保护器件的剖视图。
图6A和图6B是在图5B之后的步骤MOS晶体管型保护器件的剖视图。
图7是图6B之后的步骤MOS晶体管型保护器件的剖视图。
图8是作为对比示例的MOS晶体管型保护器件的剖视图。
图9的漏极电压-电流特性曲线图示出了对比示例的MOS晶体管型保护器件中的回跳。
图10是对比示例的MOS晶体管型保护器件的工作原理图。
图11A和图11B的曲线图示出了漏极电流与漏极电压之间的关系以及漏极电流与漏极泄漏电流之间的关系。
图12是涉及第二实施例的MOS晶体管型保护器件的剖视结构图。
图13是涉及第三实施例的MOS晶体管型保护器件的剖视结构图。
图14是涉及第四实施例的MOS晶体管型保护器件的剖视结构图。
图15A、图15B1和图15B2是涉及第五实施例的MOS晶体管型保护器件的剖视结构图。
具体实施方式
下面将参照附图说明本发明的实施例，作为示例。
下文中将以下述顺序进行说明。
1.第一实施例(MOS型：带有电场缓解(relax)区域的漏极结构，包括制造方法以及与对比示例的比较)
2.第二实施例(MOS型：从第一实施例的漏极结构略去了电场缓解区域)
3.第三实施例(双极型：从第一实施例的结构略去了栅电极)
4.第四实施例(MOS型：给第一实施例的结构增加了处于源极侧的低密度区域)
5.第五实施例(MOS型：通过布线层形成电阻连接部分)
6.变更示例<第一实施例>[保护电路的应用示例]
图1A和图1B示出了保护电路的应用示例，该保护电路使用与第一至第五实施例有关的保护器件。
图1A和图1B所示的保护电路(由虚线包围的部分)是用于保护内部电路的电路，并在该示例中包括一个NMOS晶体管。形成保护电路的这个晶体管可以是PMOS晶体管。注意，对于保护电路的保护器件而言，NMOS晶体管因为其电流驱动性能而有利。
这样的MOS晶体管型保护器件由符号“TRm”标记。
该保护器件可以对于包含内部电路的集成电路(IC)而言是外部分立元件，但是在这里，该保护电路和内部电路集成在同一半导体衬底上。因此，图1A和图1B所示的构造对应于本发明一种实施例的“半导体集成电路”。此外，MOS晶体管型保护器件TRm对应于本发明一种实施例的“晶体管型保护器件”。
该MOS晶体管型保护器件TRm具有与电源电压VDD的供应线相连的漏极以及与GND线相连的源极。该MOS晶体管型保护器件TRm的栅极连接到GND线。因此，处于该连接构造的MOS晶体管被称为GG(栅极接地)MOS晶体管。
内部电路连接在电源电压VDD的供应线与GND线之间。因此，内部电路由电源电压VDD驱动。
在图1A和图1B中，来自输入/输出电路或输入/输出端子(由信号“I/O”表示，未示出)的信号的输入线或输出线(下文中统称为信号线)连接到内部电路。
由于静电等造成的噪声可能会叠加在信号线上。因此，保护二极管D1连接在信号线与电源电压VDD之间，阳极(anode)处于信号线那侧。此外，保护二极管D2连接在信号线与GND线之间，阳极处于GND线那侧。
注意，可以添加应用本发明的GGMOS晶体管来代替保护二极管D1、D2。
图1A是当正电荷的浪涌(surge)进入电源端子时保护电路的工作原理图。
当正电荷的浪涌从电源端子等(未示出)进入电源电压VDD的供应线时，电源电压VDD的供应线的电位由于该浪涌而升高。在电源电压VDD的供应线的电位达到内部电路的击穿电压之前，MOS晶体管型保护器件TRm导通并变成导电状态。因此，该浪涌经过MOS晶体管型保护器件TRm而向GND线离开。
图1B是当正电荷的浪涌进入I/O端子时保护电路的工作原理图。
当正电荷的浪涌进入I/O端子时，保护二极管D1受到正向偏压并导通，使该浪涌能够进入电源电压VDD的供应线。因此，电源电压VDD的供应线达到预定电位，MOS晶体管型保护器件TRm导通并变成导电状态。因而，该浪涌经过MOS晶体管型保护器件TRm而向GND线离开。为了保护内部电路，需要在该电位超过内部电路的输入/输出端的耐压之前使保护二极管D1导通。此外，还需要在该电位超过内部电路的晶体管的(漏极)耐压之前使MOS晶体管型保护器件TRm导通。
这样，内部电路避免了由于高压而造成的击穿。
如上所述，MOS晶体管型保护器件TRm需要满足下列要求：
(1)对于静电击穿具有抵抗力，不被浪涌产生的高电压或大电流破坏；
(2)在比内部电路的操作电压高并且比内部电路的击穿电压低的电压处导通；
(3)在导通后具有足够低的阻抗；以及
(4)在不导通时具有足够高的阻抗。[器件结构]
图2是与第一实施例有关的MOS晶体管型保护器件的剖视结构图。
MOS晶体管型保护器件TRm形成于半导体衬底1上。半导体衬底1是P型硅(晶面取向100)衬底，具有以高密度掺杂的杂质。半导体衬底1中在表面那侧形成有P型阱(下文中称为“P阱”)2，P阱2具有被掺杂的杂质以获得所需的阈值电压和各部分的耐压。
在P阱2的表面上，形成有通过对半导体衬底1的表面进行热氧化而获得的SiO2的栅极绝缘膜3。
在栅极绝缘膜3上，形成有受到N型或P型掺杂的多晶硅的栅电极4。
尽管没有具体示出俯视图，但是栅电极4具有细长的指状部分。指状部分的宽度方向上一侧是源极，另一侧是漏极。
具体而言，通过在栅电极4(严格地说，指状部分)的所述一侧以高密度在P阱2的部分中掺杂N型杂质，而形成源极区域5。通过在栅电极4(指状部分)的所述另一侧像源极区域5的情况那样以高密度在P阱2中掺杂N型杂质而形成彼此隔开的第一漏极区域6和第二漏极区域8。
这里，因为杂质的横向扩散，源极区域5的边缘到达栅电极4的边缘下方。栅电极4和源极区域5在平面图案方面部分地重叠。
另一方面，第一漏极区域6和第二漏极区域8分别形成于与栅电极4隔开预定距离处。因此，第一漏极区域6和第二漏极区域8在平面图案方面不与栅电极4重叠。
具体而言，电场缓解区域7、第二漏极区域8以及电阻连接区域9形成于栅电极4与第一漏极区域6之间。
电场缓解区域7是N型杂质区域，它像源极区域5的情况那样在平面图案方面与栅电极4部分地重叠。电场缓解区域7具有的掺杂密度比第一和第二漏极区域6、8低得多，并且被形成以使横向电场像所谓的LDD区域、延伸区等情况那样缓解。优选地，电场缓解区域7在工作时沿深度方向在整个区域中被耗尽，如下文所述那样。因此，在此情况下，电场缓解区域7中不发生结击穿。换言之，电场缓解区域7在源极和漏极的分开方向上的长度以及电场缓解区域7的杂质密度被确定为使得在栅极端附近不会发生结击穿。
第二漏极区域8形成于第一漏极区域6与电场缓解区域7之间。电阻连接区域9形成于第一漏极区域6与第二漏极区域8之间。
电阻连接区域9的杂质浓度分布(杂质浓度轮廓)被确定为使得夹断(pinch-off)电压可以高于漏极击穿电压。
这里，“电阻连接区域9的夹断电压”指的是改变漏极偏压时，当电阻连接区域9中耗尽层沿深度方向延伸且电中性区域消失(关断)的时候施加到第一漏极区域6的电压。这里“电中性区域消失(关断)”的意思是在第二漏极区域8的一个或多个点处首次发生消失。
此外，在这个示例中，“漏极击穿电压”指当第一漏极区域6或第二漏极区域8中首次发生结击穿时的漏极偏压。
这个要求相当于“在电阻连接区域9中，存在当结在第一漏极区域6或第二漏极区域8中击穿时在施加漏极偏压(例如漏极电压)的情况下未耗尽的(电中性)区域”。
当电中性区域存在时，电阻连接区域9用作具有合适的薄层电阻(sheet resistance)的电阻层。
冶金学的结形式(包括电阻连接区域在漏极和源极的分开方向上的长度、深度等，以及杂质浓度轮廓)被确定为使得电阻连接区域9可以在存在电中性区域的情况下具有预定的电阻值。
这里，当以第一漏极区域6和第二漏极区域8的顺序发生结击穿时，“预定电阻值”的上限可以定义如下。
随着漏极施加电压的升高，在第一漏极区域6中发生结击穿，并且在第一漏极区域6的电位升(potential rise)达到饱和时，电阻连接区域9中存在电中性区域，预定电阻值被保持。如果该预定电阻值太高，则漏极施加电压被进一步升高，在饱和但略高的电位发生下一个结击穿之前，电中性区域可能消失。如果出现这种情况，有效电流路径将被切断，并且在第二漏极区域8中不会出现向后的结击穿。为了防止这种情况，根据电阻连接区域9的冶金学的结形式以及杂质浓度轮廓来确定该预定电阻值的上限。
当以第二漏极区域8和第一漏极区域6的顺序发生结击穿时，“预定电阻值”的下限被指定如下。
当如上所述首先在第一漏极区域6中发生结击穿时，如果漏极施加电压升高，则第一漏极区域6的电位升高一点并饱和。另一方面，当首先在第二漏极区域8中发生结击穿时，由于在电阻连接区域9的整个长度上紧随其后的漏极电流和电阻值，而在电阻连接区域9中造成电压降。当向漏极那侧施加正噪声时，相应的杂质区域的电位是源极那侧的电位。因此，当在电阻连接区域9中首先发生结击穿时，第一漏极区域6的电位相对于源极那侧的电位升高。这里，如果电阻连接区域9的“预定电阻值”太小，则电压降的量太小，第一漏极区域6的电位不会升高到使第一漏极区域6的一部分中发生结击穿的电位。
即，“预定电阻值”的下限必须等于或大于这样的电阻值：当第二漏极区域8中首先发生击穿之后，所述电阻值足以在第一漏极区域6中造成下一个击穿。
注意，电阻连接区域9的电阻值是由薄层电阻与电阻连接区域9的长度之乘积来确定的。这些结构参数是彼此有关的设计因素，电阻连接区域9的电阻值的最佳值不是唯一确定的。
此外，还使电阻连接区域9的结深度比第一漏极区域6和第二漏极区域8的结深度更浅。由此，在电阻连接区域9与第一漏极区域6之间的边界附近以及电阻连接区域9与第二漏极区域8之间的边界附近，分别产生冶金学的结表面的高度差。因此，在第二漏极区域8的源极侧末端的衬底深度侧以及第一漏极区域6的源极侧末端的衬底深度侧分别形成角部曲线。下文中，这些角部曲线将称为“凸起部分”。
在P阱2中形成有阱触点区域10，在该区域中以高密度掺杂P型杂质。
在包括了P阱2的半导体衬底1的表面上，形成有层间绝缘膜11，用于半导体衬底1与上方布线(未示出)之间的电绝缘。
在源极区域5、第一漏极区域6和阱触点区域10上，形成有源电极12、漏电极13和阱电极14，通过穿透层间膜11的连接孔而在相应的N型杂质区域(扩散层)之间造成欧姆接触。[通过ESD操作除去浪涌]
用图3来说明当浪涌进入图2中的结构时各个部分的动作。这里，将以下述情况为例来解释该操作：该情况是以第一漏极区域6和第二漏极区域8的顺序发生结击穿。
考虑这样的情况：浪涌电流可以被看作是相当于把随时间以斜坡函数的形式单调增大的电流源连接到晶体管漏极时的电流。通过施加被看作是相当于连接了电流源的浪涌(实际上施加漏极偏压)，电流流入处于关断状态的MOS晶体管型保护器件TRm的漏电极13。当漏极电流增大时，漏极电位逐渐升高。
随着漏极电位的升高，首先，电场缓解区域7被来自P阱2的耗尽层耗尽。由此，栅极端的电场受到缓解，避免了栅极端的结击穿。
当漏极电压进一步增大时，电阻连接区域9在某种程度上被耗尽。由于杂质密度等被确定为使得电阻连接区域9的夹断电压可以高于漏极击穿电压，所以电阻连接区域9中存在电中性区域9i。在图3中，第二漏极区域8的衬底深度侧的耗尽层由符号“9v”表示。
注意，第一漏极区域6和第二漏极区域8的耗尽在程度上小于电场缓解区域7和电阻连接区域9中的耗尽。因此，图3中没有提及或示出第一漏极区域6和第二漏极区域8的耗尽。
在这种操作示例中，将说明这样的情况：杂质分布被确定为使得电场可以集中在第一漏极区域6的角部曲线(凸起部分6A)上、并且该处可能发生首次雪崩击穿(结击穿)。
由雪崩击穿产生的空穴电流沿路径P1流入阱中，并被从阱电极14取出。同时，空穴电流流入P阱2中的电阻部件并且阱电位被升高。
源极区域5与P阱2之间的PN结受到所升高的阱电位沿正向的偏压。因此，电子从源极区域5注入P阱2中，开始双极操作，漏极电压降低，并且观察到回跳(snapback)。由于漏极电压变低，所以因雪崩击穿而在凸起部分6A中造成的碰撞离子化变得相对较弱。
另一方面，所注入的电子电流沿路径P2(作为从源极区域5至第一漏极区域6最短的路径)流动，经过第二漏极区域8、电阻连接区域9和第一漏极区域6，并被从漏电极13取出。由此，在电阻连接区域9中产生电位梯度。同时，经过路径P2的电子被凸起部分8A的高电场加速并造成碰撞离子化，凸起部分8A的雪崩击穿变得相对较强。凸起部分8A中产生的空穴电流主要经过路径P3流入源极区域5，该电流的一部分经过路径P3a流动并被从阱电极14取出。
当浪涌电流继续增大时，因为电阻连接区域9中因流经路径P2的电流而产生的电压降，第一漏极区域6的电位又升高。结果，在第一漏极区域6的凸起部分6A(该处电场集中)中达到雪崩电压的临界电场，凸起部分6A中结击穿(雪崩击穿)又变得更强。
凸起部分6A中已经又更强的结击穿所产生的空穴电流绕过处于高电位的电阻连接区域9向下流到处于低电位的P阱2，经过路径P1a，并主要从源电极12取出。结果，在P阱2的深处区域产生沿路径P1a的电位梯度。从源极区域5注入的电子电流被拉到该电位，并且形成沿路径P4的电子电流。
在这一系列过程中，首次生热集中在发生首次结击穿、并且电流和电场集中的凸起部分6A附近。因此，路径P2中的电子电流增大，生热中心移动到凸起部分8A。
但是，在凸起部分8A发生破坏之前，作为与凸起部分8A分开的第一漏极区域6一部分的凸起部分6A中雪崩击穿又变得更强。结果，高电流范围中的生热区域分布到凸起部分8A、凸起部分6A和电中性区域9i这三个区域中。
此外，因为从第二漏极区域8散布的电位梯度，流经路径P4并流入第一漏极区域6的电子电流广泛地在第一漏极区域6的底表面上流动，电流密度的集中得以缓解。
结果，ESD浪涌的功率消耗被分布在从第二漏极区域8到第一漏极区域6的底表面这样的宽范围中，缓解了局部生热，并直至更高的浪涌电流都避免了器件的ESD破坏。
当确定杂质密度使得首次结击穿可以发生在凸起部分8A中时，由雪崩击穿产生的空穴电流沿路径P3a流入阱中，并从阱电极1 4取出。同时，空穴电流在P阱2中的电阻分量中流动，阱电位升高。
然后，以与从“源极区域5与P阱2之间的PN结受到所升高的阱电位沿正向的偏压”开始的上述部分相同的方式执行操作。[制造方法]
下面将参照图4A至图7以及图2说明制造MOS晶体管型保护器件TRm的方法。
在图4A的步骤1，为了在高密度P型硅的半导体衬底1上形成P阱2，进行低密度P型硅层的外延生长。半导体衬底1的杂质密度等于或大于例如1E19cm-3，外延生长层1E的杂质密度等于或小于例如1E15cm-3。
随后，对半导体衬底1的表面进行热氧化，并形成牺牲氧化膜21，用作离子注入所用的穿透膜(through film)。
然后，将硼(B)离子穿过牺牲氧化膜21注入到半导体衬底1中，对其执行活化退火，并形成P型半导体的P阱2。硼离子的剂量和注入能量被确定为使得在同一衬底上形成的MOSFET可以获得所需的阈值电压、漏极耐压、P阱2的薄层电阻。
接着，在图4B的步骤2，用氟溶液通过刻蚀除去牺牲氧化膜21，然后再次对半导体衬底1的表面进行热氧化并形成栅极绝缘膜3。作为栅极绝缘膜3的氧化硅膜的厚度被确定为使得在同一衬底上形成的MOSFET中可以获得所需的栅极耐压和阈值电压。
随后，用热CVD来在栅极绝缘膜3上沉积多晶硅层(未示出)，并向多晶硅层中以高密度进行磷(P)离子的离子注入。
随后，向半导体衬底的整个表面涂敷光刻胶(未示出)，然后对其执行光刻，并将栅极图案转移到光刻胶。然后，用光刻胶图案作为掩膜执行反应离子刻蚀，并除去多晶硅层的不必要部分。然后，通过灰化方式除去光刻胶并获得栅电极4。
然后，在图5A的步骤3，用光刻胶PR1覆盖半导体衬底1，对其执行光刻，并使得从栅电极4到要成为第一漏极区域6(见图2)的区域的这部分开口。随后，向半导体衬底1的表面中注入磷(P)离子以形成电场缓解区域7。磷(P)的剂量和注入能量可以根据作为穿透膜的栅极绝缘膜3的厚度以及所需的漏极耐压来确定。然后，通过灰化等方式除去光刻胶PR1。
然后，在图5B的步骤4，用光刻胶PR2覆盖半导体衬底1，对其执行光刻，并使从第二漏极区域8到要成为第一漏极区域6(见图2)的区域的这部分开口。随后，向半导体衬底1的表面中注入磷(P)离子以形成电阻连接区域9。磷(P)的剂量和注入能量可以被确定为使得电阻连接区域9的夹断电压可以高于漏极耐压。然后，通过灰化等方式除去光刻胶PR2。
然后，在图6A的步骤5，用光刻胶PR3覆盖半导体衬底1，对其执行光刻，并使源极区域5、第一漏极区域6和第二漏极区域8开口。随后，向半导体衬底1的表面中依次注入砷(As)离子和磷(P)离子。各种离子的剂量和注入能量可以被确定为使得表面密度足以在随后将要形成的漏电极与源电极之间形成欧姆接触，并且结深度比电阻连接区域9中更深。然后除去光刻胶PR3。
接着，在图6B的步骤6，用光刻胶PR4覆盖半导体衬底1，对其执行光刻，并使用于形成阱触点区域10的区域开口。随后，向半导体衬底1的表面中注入硼(B)离子或氟化硼(BF2)离子。剂量和注入能量可以被确定为使得表面密度足以在其本身与随后要形成的阱电极之间形成欧姆接触。然后除去光刻胶PR4。
然后，在图7的步骤7，对衬底执行热处理并使带有上述步骤中注入的离子的杂质原子活化。
随后，通过等离子体CVD在衬底表面上沉积厚的SiO2，用CMP对表面进行平面化，从而获得层间绝缘膜11。
随后，在衬底的整个表面上形成光刻胶膜(未示出)，对其执行光刻，并把源极区域5、第一漏极区域6和阱触点区域10上要设置的连接孔的图案传递到光刻胶膜。然后，执行反应离子刻蚀并形成到各个部分的连接孔。
接着，在步骤8，通过溅射和CVD在连接孔中嵌入金属(例如钨)，并在其上进一步形成铝的布线层。由此，如图2所示，获得源电极12、漏电极13和阱电极14。
以上述方式，获得了第一实施例涉及的MOS晶体管型保护器件TRm。
这里说明了一种MOS晶体管型保护器件TRm的制造方法，该器件可以用作N沟道GGMOS。
但是，通过在各个步骤中提供与上述说明相反的掺杂杂质的导电类型，可以通过相同的过程来制造P沟道保护器件。
此外，起始衬底不一定要是高密度P型衬底，而可以是高电阻P型衬底或N型衬底。
注意，在第一实施例以及其他的实施例中，半导体衬底1不限于由硅等半导体材料制造的衬底。例如，用由半导体或除了半导体之外的材料支撑的衬底作为支撑衬底，并在该衬底上形成半导体层这样的情况也被认为属于本发明的实施例中“半导体衬底”的范畴。因此，可以将用于形成薄膜晶体管的衬底、以及具有与衬底等以绝缘方式分开的SOI层的SOI衬底用作半导体衬底。
下面将说明在第一实施例中，将第二漏极区域8与栅电极4分开预定距离的优点以及与“电阻连接区域9”有关的优点。
例如，像JP-A-2002-9281中一样，在N型杂质区域(当该区域本身造成结击穿时用作电阻层)与栅电极4在图案上重叠的情况下，漏极耐压存在诸多限制，难以实现更高的耐压。即，在JP-A-2002-9281的结构中，漏极耐压受到源极与漏极之间的穿通电压、漏极与阱之间的结耐压、以及栅极与漏极之间的绝缘膜耐压所有这些的限制。因此，很难通过MOS晶体管型保护器件给内部电路(图1A和图1B)的耐压设定具有合适幅度的漏极耐压。
另一方面，根据第一实施例，第二漏极区域8与栅电极4正下方的阱区域部分分开，在漏极与其自身之间设定耐压的自由度较高。因此，即使在内部电路具有高耐压的情况下，也能够设置更高的ESD保护耐压。
此外，由于没有硅化层，所以由于形成硅化物时的加热造成杂质密度降低这样的变化因素更少。尤其是，对于第一漏极区域6、第二漏极区域8和P阱2的杂质浓度轮廓，电阻连接区域9具有在第一漏极区域6或第二漏极区域8首次击穿之后的优化的预定电阻值范围。因此需要在形成电阻连接区域9之后，通过吸走硅化加热等过程中的杂质或在电阻连接区域9以及其他相邻漏极区域中对其自身进行加热，来尽可能地防止杂质浓度轮廓有大的变化。
在JP-A-2002-9281中，通过两个低密度杂质区域以及它们之间的高密度杂质区域作为整体来形成漏极区域。但是，高密度杂质区域是硅化的，电阻值在该部分中有一定程度的变化。此外，高密度杂质区域上包括漏极区域的部分是硅化的，硅化物在击穿点附近。由于生热位置靠近硅化层，所以很可能发生硅化物的电阻值改变以及该部分的破坏缺陷等。
在第一实施例的MOS晶体管型保护器件TRm中，不形成造成这些缺陷的硅化层。
下面将说明与典型的DE-MOSFET相比的优点。首先将详细说明DE-MOSFET，并通过模拟来使与本实施例有关的晶体管结构与其之间的差异所提供的优点更加明显。[对比示例1(DE-MOSFET)]
图8是漏极延伸式MOS晶体管(DE-MOSFET)的剖视结构图，该晶体管包括电场缓解区域来改善漏极耐压。
在图8所示的结构中，P阱102形成于半导体衬底101上。半导体衬底101(严格的说，P阱102)的表面上通过热氧化等方式形成栅极绝缘膜103。P阱102具有的杂质分布情况被确定为使阱(如图2中的P阱2)获得预定的阈值电压和薄层电阻。
栅电极104形成于栅极绝缘膜103上。形成栅电极104的指状部分在宽度方向上的一侧是源极侧，另一侧是漏极侧。
源极区域105形成于P阱102中，部分地与栅电极104的一端重叠。此外，漏极区域106形成于P阱102中与栅电极104的另一端分开。N型杂质被以高密度掺杂在源极区域105和漏极区域106中。
具有比漏极区域106更低密度的N型电场缓解区域107形成于漏极区域106与栅电极104正下方的阱区域之间。电场缓解区域107的一端与栅电极104的末端重叠。在电场缓解区域107中，大体上，沿深度方向的整个长度在工作中像所谓的LDD区域、延伸区等那样被耗尽。因此，在发生结击穿时施加了漏极偏压(例如漏极电压)的情况下，电场缓解区域107中没有留下电中性区域。
在P阱102中，形成有高密度P型阱触点区域110。阱电极114、源电极112和漏电极113通过插塞(plug)等连接到阱触点区域110、源极区域105和漏极区域106，并分别作为层间绝缘膜111上的布线而被形成。
这里，电场缓解区域107被设置来提高漏极耐压。电场缓解区域107承受漏极与栅极之间电场的大部分，栅极端产生的电场得以缓解，在栅极端造成破坏的漏极电压被提高。
为了电场缓解区域107承受足够电压，电场缓解区域107的密度被设计得足够低，并且长度被设计得足够长。
结果，漏极耐压基本上由漏极区域106与P阱102之间的结耐压来决定。[TLP测量]
由具有图8所示结构的DE-MOSFET形成GGMOS，对其执行TLP(传输线脉冲)测量。
图9示出了对比示例的DE-MOSFET的TLP测量的结果。
图9所示曲线C1是通过向图8中的漏电极113提供电压脉冲，并在依次提高输入脉冲的电压幅度的同时，测量经过了预定时间(例如100ns)后的过渡电压值与漏极电流值之间的关系而获得的。
在曲线C1中，随着漏极电压升高，由于上述首次结击穿，在24V附近，大约0.4A的漏极电流迅速开始流动，漏极电压同时降低到峰值的大约1/4。漏极电压反转的这种现象称为“回跳(现象)”。在回跳之后，漏极电压和漏极电流逐渐增大，反映了脉冲高度值相对于随后施加的各个的脉冲的增大。
图9所示的曲线C2示出了在获得曲线C1时替代性地执行漏极电流测量而得的漏极泄漏电流测量结果。具体而言，曲线C2的各个点是以此前刚刚测量的曲线C1上的点的漏极电流为纵轴，测量了曲线C1上的点之后立即测量的泄漏电流为横轴而绘出的电流值。
如曲线C2所示，测得的保护器件(DE-MOSFET)的漏极泄漏电流随着首次回跳之后的测量数目增大而依次增大。这表明在每次回跳时，漏极结破坏都在发展。
将利用图10来说明发生上述泄漏的一种设想原因。
图10示出了图8中的DE-MOSFET中刚刚引起回跳之后的情况。
首先，在源电极112、阱电极114和栅电极104接地的情况下，能够流入漏电极113的电流被增大。因而，漏极电压升高，电场缓解区域107的耗尽在发展，在漏极电压达到漏极击穿电压之前整个区域被耗尽。因此，集中在栅极端的电场得以缓解，避免了栅极端发生破坏，从而满足了电场缓解区域的作用。
在通过增大漏极施加电压而使更大的漏极电流能够流动时，电场在漏极区域的衬底深度那侧的凸起部分106A(作为具有弯曲的结部分)中是最大值。这样，当漏极电压达到漏极击穿电压时，雪崩击穿在晶片截面上凸起部分106A以及晶片平表面上的漏极区域106中的某些有限的位置处开始。雪崩击穿开始的这些位置通常具有点的形式，并称为“热点”。
对于由雪崩击穿产生的一对空穴和电子，电子流入漏极区域106，空穴经过路径P5并从阱触点区域110流入阱电极111中。同时，空穴电流因P阱102的电阻而使P阱102的电位升高，源极区域105与P阱102之间的PN结受到正向偏置。
当通过进一步增大漏极施加电压而使得更大的漏极电流能够流动时，漏极电压升高，由碰撞离子化造成的空穴电流增大。相应地，不久之后，衬底电位达到PN结的导通电压，电子从源极区域105注入P阱102中。
由于通过扩散和空穴电流形成的电位梯度，电子电流经过路径P6而从凸起部分106A向漏极区域106流动。当源极与衬底之间的PN结导通时，漏极与源极之间的阻抗降低，漏极电压降低，并观察到回跳。由于漏极电压降低，所以在除了热点之外的位置处不会发生雪崩击穿，击穿电流在晶片的平表面上集中地流向热点。
以此方式，紧随回跳之后，电场和电子电流密度集中在漏极区域的凸起部分106A附近，因此浪涌的电能在该区域附近被集中地消耗并产生热量。
考虑到由于生热的集中，半导体衬底1中的晶体缺陷发生倍增，并且图9所示的泄漏电流增大。这种泄漏电流显著地产生在处于高漏极耐压的MOSFET中，在高耐压半导体集成电路的中部问题尤其严重。
图11A和图11B示出了本实施例的保护器件(见图2)的TLP测量结果。图11A和图11B分别示出了漏极电压和漏极泄漏电流随漏极电流的关系。
如图所示，尽管该保护器件具有与图9所示对比示例的保护器件基本上相同的栅极宽度，但是造成结泄漏的漏极电流从该对比示例情况下的0.4A增大到0.55A或更大。
根据上述结果，下文将与对比示例相比较来说明本实施例中的工作情况。
浪涌被输入到保护器件的漏极。根据某种模型，保护器件的行为可以看作与下述情况等效：电流随时间单调增大的电流源被连接到保护器件的漏极。
由于向漏极输入的浪涌造成的电流，漏极电位升高，并且在某个电压下，从漏极宽度中的某些薄弱位置(即热点)开始发生雪崩击穿。
击穿位置中产生的空穴作为空穴电流经过衬底而流向衬底触点，并使衬底电位升高。
当空穴电流的量达到某个程度时，衬底电位达到PN结的导通电压，电子从源极区域注入到衬底中。电子电流随着衬底偏压以指数方式增大，源极与漏极之间的阻抗迅速降低。
由于阻抗降低，所以击穿位置附近的电位降低。(5-1)对比示例的情况
同时，在该对比示例中，在大体上相同的电位下，击穿位置接近硅化物，击穿位置的电位降低，并且在整个漏极宽度上，整个硅化区域的电位降低到漏极击穿电压或更低。结果，除了已经发生击穿的位置外，其他区域不发生任何结击穿，并且击穿电流集中地流入首先发生了击穿的一个位置(热点)。因此，该处的局部电流密度变得非常高。
此外，在该对比示例中，生热(功率消耗密度)集中在漏极区域的很短部分。结果，衬底的硅在生热集中位置处受到热破坏，产生了造成软泄漏的晶体缺陷。(5-2)本实施例的情况
另一方面，在本实施例的结构中，击穿位置的电位一旦降低，击穿电流也集中地流过那里。
但是，在本实施例的结构中，高击穿电流密度的生热位置分布在从第二漏极区域8到第一漏极区域6底表面的广阔区域中。因此，如果输入在该对比示例中造成破坏的电流，则该位置较少受到因生热集中而造成的破坏。
电阻连接区域9存在于击穿位置(第二漏极区域8的前端)与第一漏极区域6之间。电阻连接区域9用作镇流(ballast)电阻。因此，随着击穿电流增大，电阻连接区域9中的电压降也增大，第一漏极区域6的电位接着增大。
结果，漏极电压又恢复到等于或大于漏极击穿电压，在其他位置开始结击穿，最后在整个栅极宽度上发生结击穿。
由此，栅极宽度周围的电流密度降低，避免了浪涌电流集中在一个位置。(6)因此，在本实施例中，不产生造成软泄漏的晶体缺陷，并获得了高的It2(二次击穿电流，破坏电流)。
下面将对上述说明进行总结。在本实施例中，首先，即使结击穿开始于一个位置处，生热集中情况也被分布开，避免了在这一个位置处的热破坏。在耐压过程中，浪涌电流增大，漏极电压再次升高。然后，在其他位置处达到漏极击穿电压并开始结击穿。
当浪涌电流进一步增大时，结击穿最终发生于整个漏极宽度。
在这种过程中，可以在漏极末端处避免造成软泄漏的局部晶体缺陷，并且由于生热集中情况被分布开，所以即使浪涌电流进一步增大，也能够避免整个器件的破坏，直至更高的电流(It2)。<2.第二实施例>
图12是涉及第二实施例的MOS晶体管型保护器件TRm的剖视图。
图12所示结构是通过从图2中的结构除去电场缓解区域7而形成的结构。
在图12所示的MOS晶体管型保护器件中，与第一实施例的情况一样，当凸起部分8A或凸起部分6A中发生首次结击穿时，电阻连接区域9用作镇流电阻。因此，获得了由于电阻连接区域9的电压降而使漏极电压相反地升高的效果。结果，能够避免在在漏极端部产生造成软泄漏的局部晶体缺陷，并且由于生热集中情况被分布开，所以即使浪涌电流进一步增大，也能够避免整个器件的破坏，直至更高的电流(It2)。
此外，由于第一漏极区域6和第二漏极区域8与栅电极4下方的阱区域部分分开预定距离，所以能够不受漏极与栅极之间耐压的限制而设定保护器件的耐压。<3.第三实施例>
由第一实施例的上述工作方式可以看到，MOS晶体管型保护器件TRm本质上执行双极晶体管操作，因此栅电极4并非必要。
图13是涉及第三实施例的双极晶体管型保护器件的剖视图。
图13所示结构是从图2中的结构除去栅电极4和栅极绝缘膜3而形成的结构。
图13所示双极晶体管型保护器件TRb可以用来代替图1A和图1B中的MOS晶体管型保护器件TRm。
在图13中，用术语“发射极区域5B”代替源极区域5。用术语“第一集电极区域6B”代替第一漏极区域6。用术语“第二集电极区域8B”代替第二漏极区域8。此外，P阱2用作“基极区域”，阱触点区域10用作“基极触点区域”。
制造方法、材料和其他结构参数可以与第一实施例中的情况一样。
根据图13所示的双极晶体管型保护器件TRb，可以获得与第二实施例中已经总结的第一实施例中的效果相同的效果。在没有栅电极的情况下，进一步放宽了限制，并能够自由地确定保护器件的耐压。<4.第四实施例>
图14是涉及第四实施例的MOS晶体管型保护器件TRm的剖视图。
图14所示结构是增加低密度区域7a而形成的结构，低密度区域7a是通过与图2中结构的源极区域5与栅电极4之间的电场缓解区域7相同的步骤形成的。
通过沿沟道长度方向增加的低密度区域7a的长度，可以将回跳曲线的导通电阻调节到合适的值。另外，在第四实施例中可以获得与第二实施例中总结的第一实施例中的效果相同的效果。<5.第五实施例>
图15A、图15B1和图15B2是涉及第五实施例的MOS晶体管型保护器件的剖视结构图。
在第五实施例中，如图15A所示，在层间绝缘膜11内形成两个插塞11A，这两个插塞分别连接到第一漏极区域6和第二漏极区域8。在层间绝缘膜11上形成与这两个插塞11A接触的薄膜电阻层9F。在图15A中，漏电极13形成于薄膜电阻层9F上。薄膜电阻层9F例如可以由掺杂多晶硅、WSi2等材料形成。
薄膜电阻层9F是包括于“电阻连接部分”并以预定电阻将第一漏极区域6和第二漏极区域8相连的部件的一种示例。
注意，当在对漏电极13进行处理时容易破坏薄膜电阻层9F时，例如如图15B2所示，可以在薄膜电阻层9F上形成绝缘体膜15。绝缘体膜15中形成有使薄膜电阻层9F开口的开口部分，并使漏电极13与薄膜电阻层9F通过该开口部分而连接。
或者，当无需考虑由于高度差异(level difference)造成的切口时，如图15B1所示，可以将薄膜电阻层9F形成为覆盖漏电极13。在此情况下，不必形成插塞11A。
薄膜电阻层9F作为镇流电阻以在发生首次结击穿之后使电流能够流动、从而使下一位置能够发生结击穿这样的功能与第一至第四实施例中的功能一样。
在没有排斥关系的情况下(即，除了一个实施例和另一实施例显然不能同时应用的情况之外)，上述第一至第五实施例可以自由结合以便实施。
例如，第五实施例中公开的对薄膜电阻层9F的使用不仅可以与第一实施例结合，而且可以与第二至第四实施例结合。
此外，在第一至第五实施例以及它们相结合的实施例中，可以进行如下所述的各种变更。下述变更示例可以任意组合。<变更示例1>
涉及第一至第五实施例的晶体管型保护器件的结构特征是具有多个漏极区域以及以预定电阻连接在这多个漏极区域之间的电阻连接部分。在第一至第五实施例中，示出了电阻连接部分(半导体区域或薄膜电阻)连接在两个漏极区域之间的情况作为示例。漏极区域的数目也可以是三个或更多个，在此情况下，相邻两个漏极区域可以由一个电阻连接部分连接。或者，可以由一个电阻连接部分连接等于或多于三个的任意数目个漏极区域。因此，可以由一个电阻连接部分连接全部的漏极区域。
优选的，漏极偏压被施加到离源极(发射极)最远那侧。取决于平面图案中的二维布置情况，多个漏极区域离源极的距离也可以设置得相等。在此情况下，向多个漏极区域中的哪个漏极区域施加漏极偏压是可选的。<变更示例2>
涉及第一至第四实施例电阻连接区域9中的杂质密度在整个长度上均匀并非必须，该密度和结深度可以部分地变更。
此外，可以在漏电极13与第一漏极区域6之间的界面处由CoSi2材料形成硅化物，以减小接触电阻。注意，在此情况下，优选地，硅化层被形成在从漏极区域的周边向内0.1μm或更大的的位置处。<变更示例3>
在第一至第五实施例中，半导体衬底1可以是P型高密度半导体衬底。在此情况下，可以通过低密度的外延生长来形成P阱2。可以向P阱2增加杂质，以获得MOSFET所需的薄层电阻和阈值电压。通过这样的结构，可以改善ESD电阻。
此外，虽然没有具体示出，但是半导体衬底1和P阱2的密度都可以较低，可以在P阱2的预定深度处设置高密度P型嵌入层。<其他变更示例>
在上述第一至第五实施例、这些实施例的结合形式以及变更示例1至3中，即使通过相反导电类型的晶体管以及通过将各个部分中的杂质导电类型改变而制造的保护器件也能够获得相同的效果。通过把对制造方法的上述说明中在各个步骤所掺杂的杂质的导电类型反转，可以由相同的过程制造相反导电类型的晶体管和保护器件。
低压MOSFET(ML)的工作电压(电源电压)可以是1.2V、1.8V、3.3V、5V等任意值，高耐压MOSFET(MH)具有比恒定电压的工作电压更高的耐压。
本发明这些实施例的技术思路不仅可以应用于平面MOSFET，而且可以应用于LDMOS、DMOS、VMOS、USMOS等的纵向MOSFET结构。
本发明这些实施例的技术思路不限于具有低密度P型外延层作为衬底结构的高密度P型衬底，而是可以应用于高电阻P型衬底、N型衬底、SOI衬底等。
本发明这些实施例的技术思路不限于Si的器件材料。可以用其他半导体材料代替Si，例如SiGe、SiC、Ge、IV族半导体(例如金刚石)、以GaAs和InP为代表的III-V族半导体、以ZnSe和ZnS为代表的II-VI族半导体。
本发明这些实施例的技术思路不限于半导体集成电路。该技术思路可以应用于分立半导体器件。该半导体集成电路可以任意地用于逻辑IC、存储器IC、成像器件等。
根据涉及上述第一至第五实施例以及变更示例1至3的保护器件，由于施加ESD浪涌而发生的结击穿在某种程度上被分布在多个位置处或广泛发生于广阔区域中。由此，浪涌电流造成的生热集中情况可以得到缓解，可以避免由于回跳时的生热集中造成保护器件的破坏。此外，尽管维持了高漏极电压，但能够获得与低压保护器件相比拟的静电破坏承受电流。
本申请包含与2008年12月4日提交给日本特许厅的日本在先专利申请JP2008-310188公开的主题有关的主题，该申请的全部内容通过引用方式结合于此。
本领域技术人员应当理解，在所附权利要求及其等同情况的范围内，根据设计要求和其他因素，可以产生各种变更、组合、子组合和替换形式。

Claims (12)

1.一种晶体管型保护器件，包括：
半导体衬底；
第一导电类型的阱，形成于所述半导体衬底中；
第二导电类型的源极区域，形成于所述阱中；
栅电极，在所述源极区域的一侧经过栅极绝缘膜形成于所述阱中；
第二导电类型的多个漏极区域，被形成为彼此分开，并且分别与所述栅电极正下方的阱部分分开预定距离；以及
电阻连接部分，以预定电阻连接在所述多个漏极区域之间。
2.根据权利要求1所述的晶体管型保护器件，其中，所述电阻连接部分是第二导电类型的半导体区域，其具有的冶金学的结形式和杂质浓度轮廓被确定为使得：能够存在当所述多个漏极区域之一中发生结击穿时在施加漏极偏压的情况下未耗尽的区域。
3.根据权利要求2所述的晶体管型保护器件，其中，所述多个漏极区域的冶金学的结深度大于作为所述电阻连接部分的所述第二导电类型的半导体区域的冶金学的结深度。
4.根据权利要求1所述的晶体管型保护器件，其中，所述电阻连接部分包括至少一个薄膜电阻，所述薄膜电阻通过触点部分连接到所述多个漏极区域中的每一个。
5.根据权利要求1所述的晶体管型保护器件，其中，所述源极区域中形成有阱触点区域，所述阱触点区域包括比所述阱的密度更高的第一导电类型半导体，并在与所述栅电极相反一侧与所述阱接触。
6.一种晶体管型保护器件，包括：
半导体衬底；
第一导电类型的基极区域，形成于所述半导体衬底中；
第二导电类型的发射极区域，形成于所述基极区域内；
第二导电类型的多个集电极区域，被形成为彼此分开，并且分别与所述发射极区域分开预定距离；以及
电阻连接部分，以预定电阻连接在所述多个集电极区域之间。
7.根据权利要求6所述的晶体管型保护器件，其中，所述电阻连接部分包括至少一个薄膜电阻，所述薄膜电阻经过触点部分连接到所述多个集电极区域中的每一个。
8.一种半导体集成电路，包括：
电路，连接到第一布线和第二布线；和
晶体管型保护器件，所述晶体管型保护器件在所述第一布线与所述第二布线之间的电位差等于或大于固定值时导通并保护所述电路，
所述晶体管型保护器件包括：
半导体衬底；
第一导电类型的阱，形成于所述半导体衬底中；
第二导电类型的源极区域，形成于所述阱中；
栅电极，在所述源极区域的一侧经过栅极绝缘膜形成于所述阱上；
第二导电类型的多个漏极区域，被形成为彼此分开，并且分别与所述栅电极正下方的阱部分分开预定距离；以及
电阻连接部分，以预定电阻连接在所述多个漏极区域之间。
9.根据权利要求8所述的半导体集成电路，其中，所述电阻连接部分是第二导电类型的半导体区域，其具有的冶金学的结形式和杂质浓度轮廓被确定为使得：能够存在当所述多个漏极区域之一中发生结击穿时在施加漏极偏压的情况下未耗尽的区域。
10.根据权利要求8所述的半导体集成电路，其中，所述电阻连接部分包括至少一个薄膜电阻，所述薄膜电阻通过触点部分连接到所述多个漏极区域中的每一个。
11.一种半导体集成电路，包括：
电路，连接到第一布线和第二布线；和
晶体管型保护器件，所述晶体管型保护器件在所述第一布线与所述第二布线之间的电位差等于或大于固定值时导通并保护所述电路，
所述晶体管型保护器件包括：
半导体衬底；
第一导电类型的基极区域，形成于所述半导体衬底中；
第二导电类型的发射极区域，形成于所述基极区域内；
第二导电类型的多个集电极区域，被形成为彼此分开，并且分别与所述发射极区域分开预定距离；以及
电阻连接部分，以预定电阻连接在所述多个集电极区域之间。
12.根据权利要求11所述的半导体集成电路，其中，所述电阻连接部分包括至少一个薄膜电阻，所述薄膜电阻经过触点部分连接到所述多个集电极区域中的每一个。
CN2009102529485A 2008-12-04 2009-12-04 晶体管型保护器件和半导体集成电路 Expired - Fee Related CN101752370B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-310188 2008-12-04
JP2008310188A JP4844621B2 (ja) 2008-12-04 2008-12-04 トランジスタ型保護素子および半導体集積回路

Publications (2)

Publication Number Publication Date
CN101752370A true CN101752370A (zh) 2010-06-23
CN101752370B CN101752370B (zh) 2012-03-21

Family

ID=42230129

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009102529485A Expired - Fee Related CN101752370B (zh) 2008-12-04 2009-12-04 晶体管型保护器件和半导体集成电路

Country Status (4)

Country Link
US (1) US8823097B2 (zh)
JP (1) JP4844621B2 (zh)
CN (1) CN101752370B (zh)
TW (1) TWI418011B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178091A (zh) * 2011-12-22 2013-06-26 中芯国际集成电路制造(上海)有限公司 横向扩散金属氧化物半导体晶体管及其制造方法
CN111146289A (zh) * 2018-11-01 2020-05-12 三星电子株式会社 功率器件

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5713611B2 (ja) * 2010-09-09 2015-05-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP2013191767A (ja) * 2012-03-14 2013-09-26 Sharp Corp Ｅｓｄ保護トランジスタ素子
US9525057B2 (en) * 2012-05-15 2016-12-20 Mitsubishi Electric Corporation Semiconductor device
US9177992B2 (en) * 2013-01-09 2015-11-03 Nthdegree Technologies Worldwide Inc. Active LED module with LED and transistor formed on same substrate
CN104701372B (zh) * 2013-12-06 2017-10-27 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
US9871032B2 (en) * 2015-09-09 2018-01-16 Globalfoundries Singapore Pte. Ltd. Gate-grounded metal oxide semiconductor device
KR102069936B1 (ko) * 2016-04-29 2020-01-23 주식회사 엘지화학 발열체
CN112420681B (zh) * 2019-08-20 2024-02-27 苏州捷芯威半导体有限公司 一种芯片封装结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3244065B2 (ja) * 1998-10-23 2002-01-07 日本電気株式会社 半導体静電保護素子及びその製造方法
US6271552B1 (en) * 1999-10-04 2001-08-07 Xemod, Inc Lateral RF MOS device with improved breakdown voltage
JP2001358227A (ja) * 2000-04-26 2001-12-26 Sharp Corp 出力段の静電気放電保護のための少量ドープされたレジスタの使用
JP2002009281A (ja) * 2000-06-26 2002-01-11 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2007335463A (ja) * 2006-06-12 2007-12-27 Renesas Technology Corp 静電気放電保護素子および半導体装置
US7268398B1 (en) * 2006-08-14 2007-09-11 National Semiconductor Corporation ESD protection cell with active pwell resistance control

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178091A (zh) * 2011-12-22 2013-06-26 中芯国际集成电路制造(上海)有限公司 横向扩散金属氧化物半导体晶体管及其制造方法
CN103178091B (zh) * 2011-12-22 2016-02-03 中芯国际集成电路制造(上海)有限公司 横向扩散金属氧化物半导体晶体管的制造方法
CN111146289A (zh) * 2018-11-01 2020-05-12 三星电子株式会社 功率器件
CN111146289B (zh) * 2018-11-01 2024-02-20 三星电子株式会社 功率器件

Also Published As

Publication number Publication date
US20100140713A1 (en) 2010-06-10
TWI418011B (zh) 2013-12-01
US8823097B2 (en) 2014-09-02
TW201030931A (en) 2010-08-16
JP4844621B2 (ja) 2011-12-28
JP2010135568A (ja) 2010-06-17
CN101752370B (zh) 2012-03-21

Similar Documents

Publication Publication Date Title
CN101752370B (zh) 晶体管型保护器件和半导体集成电路
US7682918B2 (en) ESD protection for semiconductor products
US11574903B2 (en) Positive strike SCR, negative strike SCR, and a bidirectional ESD structure that utilizes the positive strike SCR and the negative strike SCR
CN101740395B (zh) 半导体组件以及制造方法
US20140332846A1 (en) Transistor-type protection device, semiconductor integrated circuit, and manufacturing method of the same
US9466681B2 (en) Method and apparatus for forming a semiconductor gate
CN103996599B (zh) 使用半导体工艺的现有操作生产高性能无源器件
CN104704636B (zh) 具有用于负电压操作的隔离式scr的esd保护电路
CN105914208A (zh) 半导体集成电路装置及其制造方法
CN108352325B (zh) 场效应晶体管和半导体器件
CN111584481B (zh) 用于静电防护的晶体管结构及其制造方法
US6660602B1 (en) Stand-alone triggering structure for ESD protection of high voltage CMOS
JP5494519B2 (ja) トランジスタ型保護素子および半導体集積回路
JP5463698B2 (ja) 半導体素子、半導体装置および半導体素子の製造方法
JP2009302114A (ja) 半導体装置及びその製造方法
JP2005005596A (ja) パワー用スイッチング素子
JP2011171662A (ja) 保護トランジスタおよび半導体集積回路
CN103794650B (zh) 集成esd保护的耗尽型功率mos器件及其制备方法
CN102468302A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120321

Termination date: 20151204

EXPY Termination of patent right or utility model