CN112420681B - 一种芯片封装结构 - Google Patents

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Abstract

本发明公开了一种芯片封装结构。该芯片封装结构，包括：封装框架；电阻元件，贴装于封装框架上；至少一个芯片，包括第一芯片，第一芯片贴装于封装框架上，第一芯片包括衬底、表面电极和衬底电极，电阻元件的第一端与衬底电极电连接，电阻元件的第二端连接封装框架；至少一个电极引脚，位于封装框架的至少一侧，分别与至少一个芯片对应的表面电极电连接。本发明解决了现有的芯片封装结构中封装芯片的耐压性能与动态性能无法兼顾的问题，本发明在提高封装芯片的耐压性能的同时，保证了封装芯片的动态性能。

Description

一种芯片封装结构
技术领域
本发明实施例涉及芯片封装技术领域，尤其涉及一种芯片封装结构。
背景技术
在半导体电子器件方面，AlGaN/GaN高电子迁移率晶体管(High ElectronMobility Transistor，HEMT)是具有高浓度二维电子气(Two-Dimensional Electron Gas，2DEG)的宽禁带半导体器件，具有输出功率密度高、耐高温、稳定性强和击穿电压高的特点，在电力电子器件领域具有极大的应用潜力。
在AlGaN/GaN高电子迁移率晶体管的封装结构中，AlGaN/GaN高电子迁移率晶体管的衬底浮空可以提高器件的耐压性能，但同时会引入动态电阻的问题，引入动态电阻会导致器件的功耗增大，进而导致器件发热严重，影响器件的动态性能；为避免引入动态电阻，提高器件的动态性能，可以将衬底接地，但此时器件的耐压性能会下降。如何兼顾AlGaN/GaN高电子迁移率晶体管的耐压性能和动态性能成为AlGaN/GaN高电子迁移率晶体管封装结构的研究方向之一。
发明内容
有鉴于此，本发明的目的是提出一种芯片封装结构，以在提高封装芯片的耐压性能的同时，保证封装芯片的动态性能。
为实现上述目的，本发明采用如下技术方案：
本发明实施例提供了一种芯片封装结构，包括：
封装框架；
电阻元件，贴装于所述封装框架上；
至少一个芯片，包括第一芯片，所述第一芯片贴装于所述封装框架上，所述第一芯片包括衬底、表面电极和衬底电极，所述电阻元件的第一端与所述衬底电极电连接，所述电阻元件的第二端连接封装框架；
至少一个电极引脚，位于所述封装框架的至少一侧，分别与所述至少一个芯片对应的表面电极电连接。
可选的，所述电阻元件的电阻和所述第一芯片在击穿电压下的纵向电阻之比为0.1～5。
可选的，所述电阻元件的电阻为1x106Ω～1x109Ω。
可选的，所述第一芯片贴装于所述电阻元件远离所述封装框架一侧的表面，所述衬底电极位于所述第一芯片靠近所述电阻元件一侧的表面，所述表面电极位于所述第一芯片远离所述电阻元件一侧的表面，所述衬底电极与所述电阻元件电接触。
可选的，所述至少一个芯片还包括第二芯片，所述第二芯片贴装于所述封装框架上，所述表面电极包括第一栅极、第一源极和第一漏极，所述第二芯片包括第二栅极、第二源极和第二漏极，所述第二芯片与所述第一芯片形成cascode级联。
可选的，还包括基底，所述基底贴装于所述封装框架上，所述第二芯片贴装于所述基底远离所述封装框架一侧的表面，所述基底远离所述封装框架一侧的表面与所述第一源极电连接，所述基底靠近所述封装框架一侧的表面与所述第一栅极电连接。
可选的，所述基底与所述电阻元件分别独立，在所述基底远离所述封装框架一侧的表面为导电层，所述导电层的面积大于所述第二芯片所占的面积。
可选的，所述第一栅极、所述第一源极和所述第一漏极位于所述第一芯片远离所述电阻元件一侧的表面；所述第二栅极和所述第二源极位于所述第二芯片远离所述基底一侧的表面，所述第二漏极位于所述第二芯片靠近所述基底一侧的表面且所述第二漏极与所述导电层电接触；所述至少一个电极引脚包括栅极引脚、源极引脚和漏极引脚；
所述第二栅极与所述栅极引脚电连接，所述第一栅极以及所述第二源极与所述源极引脚电连接，所述第一漏极与所述漏极引脚电连接，所述第一源极与所述导电层位于所述第二芯片所在区域之外的部分电连接。
可选的，所述第一芯片为高压耗尽型AlGaN/GaN高电子迁移率晶体管，所述第二芯片为低压增强型硅场效应晶体管。
可选的，所述至少一个电极引脚位于所述封装框架的两侧或四侧。
本发明的有益效果是：本发明提供的芯片封装结构，通过将电阻元件贴装于封装框架上，电阻元件的第一端与第一芯片的衬底电极电连接，电阻元件的第二端连接框架，即电阻元件串接于第一芯片的衬底电极与封装框架之间，且电阻元件的电阻和第一芯片在击穿电压下的纵向电阻在同一数量级，且电阻元件的电阻远小于第一芯片在低压导通下的纵向电阻。由此，在第一芯片耐高压阶段，由于电阻元件的电阻和第一芯片在击穿电压下的纵向电阻在同一数量级，使得电阻元件承受了一定的纵向耐压，进而提高了第一芯片的耐压性能；同时，在第一芯片从阻断状态切换到导通状态时，第一芯片处于低压导通阶段，由于电阻元件的电阻远小于第一芯片在低压导通下的纵向电阻，使得第一芯片衬底电位与地电位相当，衬底中的非平衡载流子从电阻元件流出，进而降低了第一芯片从阻断状态切换到导通状态时的动态电阻，从而降低了第一芯片的功耗，保证第一芯片的动态性能。
附图说明
下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1是本发明实施例提供的一种芯片封装结构的结构示意图；
图2是本发明实施例提供的一种芯片封装结构的等效电路图；
图3是本发明实施例提供的另一种芯片封装结构的结构示意图；
图4是本发明实施例提供的另一种芯片封装结构的等效电路图；
图5是本发明实施例提供的又一种芯片封装结构的等效电路图；
图6是本发明实施例提供的再一种芯片封装结构的等效电路图；
图7是本发明实施例提供的又一种芯片封装结构的结构示意图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明实施例提供的芯片封装结构适用于在提高封装芯片耐压性的同时，保证封装芯片动态性能的情况，可用于单芯片封装或多芯片封装，其中多芯片封装可包括级联芯片封装。
本发明实施例提供的芯片封装结构包括：封装框架；电阻元件，贴装于封装框架上；至少一个芯片，包括第一芯片，第一芯片贴装于封装框架上，第一芯片包括衬底、表面电极和衬底电极，电阻元件的第一端与衬底电极电连接，电阻元件的第二端连接封装框架，至少一个电极引脚，位于封装框架的至少一侧，分别与至少一个芯片对应的表面电极电连接。其中，电阻元件的电阻和第一芯片在击穿电压下的纵向电阻在同一数量级，进而提高了第一芯片的耐压性能。
其中，第一芯片可以为二极管，对应的表面电极包括阳极和阴极，阳极和阴极可以位于二极管的与衬底电极相对的表面；第一芯片也可以为三极管，对应的表面电极包括栅极、源极和漏极，此时第一芯片可以为金属氧化物半导体场效应管或高电子迁移率晶体管等三极管。封装框架主要起到承载待封装的芯片及其他元器件的作用，其可以为绝缘框架、导电框架或散热框架等具有相应功能的框架，本实施例对此不作限制，可视实际情况而定。此外，本实施例对电阻元件的类型以及结构等亦不作限制，只要可以提供满足要求的电阻即可。至少一个电极引脚用于引出芯片的电极，实现与外部电路的电连接。电阻元件的第一端可与第一芯片的衬底电极接触电连接，也可以通过引线或导电垫等与衬底电极电连接，电阻元件与第一芯片的具体连接情况可根据第一芯片的结构、第一芯片和电阻元件的贴装情况、封装框架的特性(导电或绝缘等)以及封装框架与电极引脚的连接关系等进行确定。
本发明实施例通过将电阻元件贴装于封装框架上，电阻元件的第一端与第一芯片的衬底电极电连接，电阻元件的第二端连接封装框架，即电阻元件串接于第一芯片的衬底电极与封装框架之间，其中电阻元件的电阻和第一芯片在击穿电压下的纵向电阻在同一数量级，且电阻元件的电阻远小于第一芯片在低压导通下的纵向电阻。在本实施例中，电阻元件的第二端还可以通过封装框架实现接地电位，使得电阻元件串接于第一芯片的衬底电极与地之间，使得第一芯片的衬底电极实现地电位。由此，在第一芯片耐高压阶段，由于电阻元件的电阻和第一芯片在击穿电压下的纵向电阻在同一数量级，使得电阻元件承受了一定的纵向耐压，进而提高了第一芯片的耐压性能。优选地，电阻元件的电阻和所述第一芯片在击穿电压下的纵向电阻之比为0.1～5，第一芯片贴装于电阻元件远离封装框架一侧的表面，衬底电极位于第一芯片靠近电阻元件一侧的表面，表面电极位于第一芯片远离电阻元件一侧的表面，衬底电极与电阻元件电接触。该结构设置可以实现在第一芯片从阻断状态切换到导通状态时，第一芯片处于低压导通阶段，由于电阻元件的电阻远小于第一芯片在低压导通下的纵向电阻，使得第一芯片衬底电极电位与地电位相当，衬底电极中的非平衡载流子从电阻元件流出，进而降低了第一芯片从阻断状态切换到导通状态时的动态电阻，从而降低了第一芯片的功耗，保证第一芯片的动态性能。
示例性的，本实施例以第一芯片为三极管为例进行说明。图1是本发明实施例提供的一种芯片封装结构的结构示意图；图2是本发明实施例提供的一种芯片封装结构的等效电路图，其中，图1示出了一种可实施的较为优选的芯片封装结构。如图1和图2所示，本发明实施例提供的芯片封装结构中，表面电极包括第一栅极G1、第一源极S1和第一漏极D1，电阻元件2贴装于封装框架1上，第一芯片3贴装于电阻元件2远离封装框架一侧的表面，即第一芯片3通过电阻元件2贴装于封装框架1上，形成电阻元件2和第一芯片3的堆叠结构，从而减少了第一芯片3所占用的面积，进而减小了芯片封装结构所占用的面积。可选的，衬底电极位于第一芯片3靠近电阻元件2一侧的表面，第一栅极G1、第一源极S1和第一漏极D1位于第一芯片3远离电阻元件2一侧的表面，衬底电极与电阻元件2电接触，由此实现衬底电极与电阻元件2的第一端直接电连接，减少布线。至少一个电极引脚4包括栅极引脚G、源极引脚S和漏极引脚D，第一栅极G1可通过键合线与栅极引脚G电连接，第一源极S1可通过键合线与源极引脚S电连接，第一漏极D1可通过键合线与漏极引脚D电连接。可选的，封装框架1为散热导电框架，封装框架1可以是金属框架，具体可以是铜框架或者铝框架，也可以是其他导热性能较好的金属或合金框架。可选的，电阻元件2为电阻片，便于电阻元件2和第一芯片3的贴装。
针对上述第一芯片3(如高电子迁移率晶体管)，第一芯片3的纵向耐压和漏电是非线性的，即第一芯片3的纵向电阻不是恒定的。例如，在低压导通阶段，第一芯片3的纵向电阻在1012Ω数量级，而在耐高压阶段，第一芯片3的纵向电阻在108Ω数量级，且远小于低压导通阶段第一芯片3的纵向电阻。基于此，将电阻元件2的电阻设置为与第一芯片3在击穿电压下的纵向电阻在同一数量级，即可使电阻元件2的电阻远小于低压导通阶段第一芯片3的纵向电阻。由此，在第一芯片3耐高压阶段，由于电阻元件2的电阻和第一芯片3在击穿电压下的纵向电阻在同一数量级，使得电阻元件2承受了一定的纵向耐压，进而提高了第一芯片3的耐压性能；同时，在第一芯片3从阻断状态切换到导通状态时，第一芯片3处于低压导通阶段，由于电阻元件2的电阻远小于第一芯片3在低压导通下的纵向电阻，使得第一芯片3衬底电位与地电位相当，衬底中的非平衡载流子从电阻元件2流出，进而降低了第一芯片3从阻断状态切换到导通状态时的动态电阻，从而降低了第一芯片3的功耗，保证第一芯片3的动态性能。
可选的，电阻元件的电阻为1x106Ω～1x109Ω。为避免器件击穿，电阻元件的电阻可根据第一芯片在临界击穿电压下的纵向电阻进行确定。具体的，在漏电为1μA时，可认为第一芯片处于临界击穿状态，此时由对应施加的临界击穿电压确定第一芯片的纵向电阻，如临界击穿电压为600V，则第一芯片的纵向电阻为6x108Ω。相应的，电阻元件的电阻可以为6x108Ω。对于不同的芯片，芯片的击穿电压可能不同，电阻元件的电阻为1x106Ω～1x109Ω，可以保证电阻元件的电阻与第一芯片在击穿电压下的纵向电阻相当，且远小于低压导通阶段第一芯片3的纵向电阻。由此可在提高封装芯片的耐压性能的同时，保证封装芯片的动态性能。
可选的，至少一个芯片还包括第二芯片，第二芯片贴装于封装框架上，表面电极包括第一栅极、第一源极和第一漏极，第二芯片包括第二栅极、第二源极和第二漏极，第二芯片与第一芯片形成cascode级联。
需要说明的是，本发明的芯片封装结构包括但不限定于第二芯片与第一芯片形成cascode级联，第二芯片与第一芯片也可形成cascade级联等，只要包括上述实施例提供的芯片封装结构即可。其中，第二芯片的类型亦不作限制。本发明实施例以第二芯片与第一芯片形成cascode级联为例进行说明。
具体的，可参考图3和图4，第一芯片3包括第一栅极G1、第一源极S1和第一漏极D1，第二芯片5包括第二栅极G2、第二源极S2和第二漏极D2，第一芯片3的第一栅极G1与第二芯片5的第二源极S2电连接，第一芯片3的第一栅极G1以及第二芯片5的第二源极S2均与引脚电极4中的源极引脚S电连接，第一芯片3的第一源极S1与第二芯片5的第二漏极D2电连接，第二芯片5的第二栅极G2与引脚电极4中的栅极引脚G电连接，第一芯片3的第一漏极D1与引脚电极4中的漏极引脚D电连接，以此实现第一芯片3和第二芯片5的cascode级联。
在上述实施例的基础上，通过将第一芯片3和第二芯片5形成cascode级联，同样使得形成的级联芯片在提高耐压性能的同时，保证了动态性能。
可选的，参考图3，本实施例提供的芯片封装结构还包括基底6，基底6贴装于封装框架1上，第二芯片5贴装于基底6远离封装框架1一侧的表面，基底6远离封装框架1一侧的表面与第一源极S1电连接，基底6靠近封装框架1一侧的表面与第一栅极G1电连接，基底6为导热绝缘片、电阻片或电容片。
进一步的，基底6与电阻元件2分别独立，基底6远离封装框架1一侧的表面为导电层61，导电层61的面积大于第二芯片5所占的面积；第一栅极G1、第一源极S1和第一漏极D1位于第一芯片3远离电阻元件2一侧的表面；第二栅极G2和第二源极S2位于第二芯片5远离基底6一侧的表面，第二漏极位于第二芯片5靠近基底6一侧的表面且第二漏极与导电层61电接触；至少一个电极引脚4包括栅极引脚G、源极引脚S和漏极引脚D；第二栅极G2与栅极引脚G电连接，第一栅极G1以及第二源极S2与源极引脚S电连接，第一漏极D1与漏极引脚D电连接，第一源极S1与导电层61位于第二芯片5所在区域之外的部分电连接。在本发明中，电极引脚4和第一芯片或者第二芯片的电极之间的电连接，可以通过导电片或者键合线等实现。由此，通过在基底6远离封装框架1一侧的表面为导电层61，使得第一芯片3可通过导电层61与第二芯片5的第二漏极电连接，避免了重新打线或布线。
可选的，封装框架1为散热导电框架，此时可通过源极引脚S与封装框架1电连接(如源极引脚S与封装框架1一体形成)，实现电阻元件2的第二端以及基底6靠近封装框架1一侧的表面与第一栅极G1电连接，避免了重新打线或布线。
基于上述技术方案，在本发明一实施例中，基底为导热绝缘片，此时芯片封装结构的等效电路图如图4所示。导热绝缘片采用高导热绝缘材料制成，能够保证第二芯片产生的热量迅速传递至下部的封装框架，实现对第二芯片的散热。可选的，导热绝缘片的材料包括氧化铝、氮化铝和氮化硼中的至少一种。
基于上述技术方案，在本发明另一实施例中，基底为电阻片，此时芯片封装结构的等效电路图如图5所示。第二芯片的第二漏极D2通过电阻片与封装框架电连接，增加了漏电路径，优化第一芯片和第二芯片的电阻匹配，提高了cascode级联芯片的稳定性。可选的，电阻片的电阻在107Ω或108Ω的数量级，以保证其漏电能力大于第二芯片漏源之间的漏电。
基于上述技术方案，在本发明又一实施例中，基底为电容片，此时芯片封装结构的等效电路图如图6所示。电容片用于cascode级联芯片的电容匹配，提高cascode级联芯片的耐压性能。可选的，电容片的电容为100pF～1000pF，耐压大于50V。
可选的，至少一个电极引脚位于封装框架的两侧或四侧。由此，可将电极引脚设置于离对应电连接的芯片电极较近的位置，从而缩短电极引脚与对应芯片电极之间的键合线的长度，减少寄生参数。示例性的，如图7所示，至少一个电极引脚包括两个源极引脚S、一个栅极引脚G和一个漏极引脚D，四个电极引脚分别位于封装框架1的不同侧，即至少一个电极引脚位于封装框架1的四侧，以使栅极引脚G与第二栅极G2之间的键合线、源极引脚S与第二源极S2之间的键合线、源极引脚S与第一栅极G1之间的键合线以及漏极引脚D与第一漏极D1之间的键合线，均达到最短，从而减少了芯片电极与对应引脚电极之间的寄生参数。
另外，由于在半导体电子器件方面，AlGaN/GaN高电子迁移率晶体管是具有高浓度二维电子气的宽禁带半导体器件，具有输出功率密度高、耐高温、稳定性强和击穿电压高的特点，在电力电子器件领域具有极大的应用潜力，因此，在上述各实施例中，第一芯片可以为AlGaN/GaN高电子迁移率晶体管。而在电力电子器件的应用中，为了防止器件误开启，通常需要器件为常关型器件，而AlGaN/GaN高电子迁移率晶体管的常关型器件不易实现，且存在栅极驱动兼容性问题，目前可采用低压的硅场效应晶体管与高压常开型AlGaN/GaN高电子迁移率晶体管形成cascode级联，实现增强型氮化镓器件。因此在上述第一芯片和第二芯片形成cascode级联的各实施例中，第一芯片可为高压耗尽型AlGaN/GaN高电子迁移率晶体管，第二芯片可为低压增强型硅场效应晶体管。由此可以在提高常关型器件耐压性能的同时，保证常关型器件的动态性能。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：
封装框架；
电阻元件，贴装于所述封装框架上；
至少一个芯片，包括第一芯片，所述第一芯片贴装于所述封装框架上，所述第一芯片包括衬底、表面电极和衬底电极，所述电阻元件的第一端与衬底电极电连接，所述电阻元件的第二端连接封装框架；
至少一个电极引脚，位于所述封装框架的至少一侧，分别与所述至少一个芯片对应的表面电极电连接；
其中，所述电阻元件的电阻和所述第一芯片在击穿电压下的纵向电阻在同一数量级，且所述电阻元件的电阻远小于所述第一芯片在低压导通下的纵向电阻。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述电阻元件的电阻和所述第一芯片在击穿电压下的纵向电阻之比为0.1～5。
3.根据权利要求1所述的芯片封装结构，其特征在于，所述电阻元件的电阻为1x106Ω～1x109Ω。
4.根据权利要求1所述的芯片封装结构，其特征在于，所述第一芯片贴装于所述电阻元件远离所述封装框架一侧的表面，所述衬底电极位于所述第一芯片靠近所述电阻元件一侧的表面，所述表面电极位于所述第一芯片远离所述电阻元件一侧的表面，所述衬底电极与所述电阻元件电接触。
5.根据权利要求1所述的芯片封装结构，其特征在于，所述至少一个芯片还包括第二芯片，所述第二芯片贴装于所述封装框架上，所述表面电极包括第一栅极、第一源极和第一漏极，所述第二芯片包括第二栅极、第二源极和第二漏极，所述第二芯片与所述第一芯片形成cascode级联。
6.根据权利要求5所述的芯片封装结构，其特征在于，还包括基底，所述基底贴装于所述封装框架上，所述第二芯片贴装于所述基底远离所述封装框架一侧的表面，所述基底远离所述封装框架一侧的表面与所述第一源极电连接，所述基底靠近所述封装框架一侧的表面与所述第一栅极电连接。
7.根据权利要求6所述的芯片封装结构，其特征在于，所述基底与所述电阻元件分别独立，在所述基底远离所述封装框架一侧的表面为导电层，所述导电层的面积大于所述第二芯片所占的面积。
8.根据权利要求7所述的芯片封装结构，其特征在于，所述第一栅极、所述第一源极和所述第一漏极位于所述第一芯片远离所述电阻元件一侧的表面；所述第二栅极和所述第二源极位于所述第二芯片远离所述基底一侧的表面，所述第二漏极位于所述第二芯片靠近所述基底一侧的表面且所述第二漏极与所述导电层电接触；
所述至少一个电极引脚包括栅极引脚、源极引脚和漏极引脚；所述第二栅极与所述栅极引脚电连接，所述第一栅极以及所述第二源极与所述源极引脚电连接，所述第一漏极与所述漏极引脚电连接，所述第一源极与所述导电层位于所述第二芯片所在区域之外的部分电连接。
9.根据权利要求5-8任一所述的芯片封装结构，其特征在于，所述第一芯片为高压耗尽型AlGaN/GaN高电子迁移率晶体管，所述第二芯片为低压增强型硅场效应晶体管。
10.根据权利要求1所述的芯片封装结构，其特征在于，所述至少一个电极引脚位于所述封装框架的两侧或四侧。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244002A (ja) * 2007-03-26 2008-10-09 Sanken Electric Co Ltd 電界効果半導体装置
WO2010001607A1 (ja) * 2008-07-03 2010-01-07 パナソニック株式会社 窒化物半導体装置
WO2011013500A1 (ja) * 2009-07-30 2011-02-03 住友電気工業株式会社 半導体装置およびその製造方法
WO2012120930A1 (ja) * 2011-03-09 2012-09-13 シャープ株式会社 半導体装置のデバイス実装構造
WO2017071378A1 (zh) * 2015-10-28 2017-05-04 无锡华润上华半导体有限公司 半导体器件耐压结构
CN107863381A (zh) * 2017-12-11 2018-03-30 四川九鼎智远知识产权运营有限公司 一种耐压半导体元件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4844621B2 (ja) * 2008-12-04 2011-12-28 ソニー株式会社 トランジスタ型保護素子および半導体集積回路
US9425176B2 (en) * 2014-12-31 2016-08-23 National Taiwan University Cascode transistor device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244002A (ja) * 2007-03-26 2008-10-09 Sanken Electric Co Ltd 電界効果半導体装置
WO2010001607A1 (ja) * 2008-07-03 2010-01-07 パナソニック株式会社 窒化物半導体装置
WO2011013500A1 (ja) * 2009-07-30 2011-02-03 住友電気工業株式会社 半導体装置およびその製造方法
WO2012120930A1 (ja) * 2011-03-09 2012-09-13 シャープ株式会社 半導体装置のデバイス実装構造
WO2017071378A1 (zh) * 2015-10-28 2017-05-04 无锡华润上华半导体有限公司 半导体器件耐压结构
CN107863381A (zh) * 2017-12-11 2018-03-30 四川九鼎智远知识产权运营有限公司 一种耐压半导体元件

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