JP5463698B2 - 半導体素子、半導体装置および半導体素子の製造方法 - Google Patents

Description

この発明は、半導体素子、半導体装置および半導体素子の製造方法に関する。

一般に、パワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）には、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型ＭＯＳ）などのロジック回路や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）およびパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）などの高耐圧デバイスが集積されている。高耐圧デバイスやＣＭＯＳを構成する半導体素子では、ゲート酸化膜が薄くなると電流能力が増大する。つまり、ゲート酸化膜を薄くすることにより、パワーＩＣを構成する各半導体素子の電流能力を変えずに、各半導体素子を小型化することができる。従って、デバイスの実装面積を縮小し、パワーＩＣの小型化を図ることができる。

ゲート酸化膜の薄膜化に対応して、ＣＭＯＳを構成する半導体素子では、例えば半導体素子の内部電界を一定に保つように、素子構造の種々パラメータの寸法が縮小される。しかしながら、ＣＭＯＳを微細化することにより、ドレイン領域近傍の電界強度が増大しホットキャリアが発生してしまう。ゲート酸化膜に注入されたホットキャリアの一部は、ゲート酸化膜中に蓄積され、ＣＭＯＳの閾値電圧や伝達コンダクタンスなどの特性を劣化させる原因となる。また、ゲート酸化膜を薄膜化することにより、ソース・ドレイン間でのリーク電流が増大し、待機時の消費電力が増大してしまう。そのため、ＣＭＯＳの電源電圧として用いる例えば回路電源電圧においても、低電源電圧化を図ることが必要となってくる。例えば、回路電源電圧を低電源電圧化する技術として、電源電圧を５Ｖから３．３Ｖへ微細化する技術が提案されている（例えば、下記非特許文献１参照。）。

また、ＣＭＯＳを構成する半導体素子において、ホットキャリア耐量を向上させるために、例えば、ソース領域とドレイン領域との間に、ソース領域およびドレイン領域よりも浅く、ソース領域およびドレイン領域と同じ導電型を有する不純物領域をそれぞれ設けて、半導体素子のドレイン領域近傍の電界を軽減するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が提案されている。これにより、トンネル効果に起因するオフ状態時のリーク電流を抑制することができる。

一方、高耐圧デバイスでは、使用されるアプリケーションによって電源電圧が決定されるため、高耐圧デバイスの電源電圧を低くすることは難しい。高耐圧デバイスの電源電圧を変えずに、高耐圧デバイスのゲート酸化膜を薄くするとゲート酸化膜中の電界強度が強くなってしまう。高耐圧デバイスのゲート駆動電圧を、回路電源電圧に用いる例えば５〜７Ｖにすると、高耐圧デバイスのゲート酸化膜を１５〜１７ｎｍの厚さまで薄くすることができる。この場合、高耐圧デバイスの動作時に、ゲート酸化膜に印加される電界強度は３．３〜４．６ＭＶ／ｃｍとなるが、高耐圧デバイスのゲート酸化膜の信頼性などの様々な信頼性は確保される。

上述したように、パワーＩＣを構成する各半導体素子において、信頼性を確保しつつ、ゲート酸化膜を薄膜化することは可能である。しかしながら、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）に対する半導体素子の耐性が低下してしまう。そこで、通常、パワーＩＣには、内部回路を静電気放電から保護するための保護素子（以下、ＥＳＤ保護素子とする）が設けられている。

以下に、従来のＥＳＤ保護素子の一例を示す。なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。

図２９は、ＥＳＤ保護素子の一例を示す回路図である。図２９に示すように、ＥＳＤ保護素子２０５は、ソースとゲートが短絡されたＭＯＳＦＥＴ（ＧＧＦＥＴ：Ｇａｔｅ−Ｇｒｏｕｎｄ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造を有している。ボンディングパッド（以下、ＰＡＤする）２０１と内部回路２０４とを接続する信号線に、ｎチャネルＧＧＦＥＴ２０２とｐチャネルＧＧＦＥＴ２０３とが接続されている。ｎチャネルＧＧＦＥＴ２０２のソースは、例えばグランドに接続されている。ｎチャネルＧＧＦＥＴ２０２のドレインは、ＰＡＤ２０１に電気的に接続されている。ｐチャネルＧＧＦＥＴ２０３のソースは、電源電圧に接続されている。ｐチャネルＧＧＦＥＴ２０３のドレインは、ＰＡＤ２０１に電気的に接続されている。

ＥＳＤ保護素子２０５では、ＰＡＤ２０１にプラス静電気を帯びた電圧サージが発生した場合、ｎチャネルＧＧＦＥＴ２０２が電圧サージを引き込み、静電気をグランドへ逃がす。一方、ＰＡＤ２０１にマイナス静電気を帯びた電圧サージが発生した場合、ｐチャンネルＧＧＦＥＴ２０３が電圧サージを引き込み、静電気を電源電圧へ逃がす。このように、ＥＳＤなどによる電圧サージが、内部回路２０４へと流れることを防止している。

図３０は、従来のＥＳＤ保護素子を示す断面図である。図２９に示すＥＳＤ保護素子を構成するｎチャネルＧＧＦＥＴ２０２を示している。図示省略する支持基板の表面に、ｐウエル領域３０１が設けられている。ｐウエル領域３０１の表面層の一部には、ｎ⁺⁺ソース領域３０４とｎ⁺⁺ドレイン領域３０５が互いに離れて設けられている。ｎ⁺⁺ソース領域３０４とｎ⁺⁺ドレイン領域３０５の間には、ｎ⁺⁺ソース領域３０４と接するように、ｎ⁺⁺ソース領域３０４よりも浅いソース（ＬＤＤ）領域３０２が設けられている。また、ｎ⁺⁺ドレイン領域３０５と接するように、ｎ⁺⁺ドレイン領域３０５よりも浅いドレイン（ＬＤＤ）領域３０３が設けられている。

ｐウエル領域３０１の表面の一部には、ｎ⁺⁺ソース領域３０４からｎ⁺⁺ドレイン領域３０５にかけて、ゲート絶縁膜３０６が設けられている。ゲート電極３０７は、ゲート絶縁膜３０６の表面に設けられている。ソース電極３０８は、ｎ⁺⁺ソース領域３０４の表面に設けられている。ドレイン電極３０９は、ｎ⁺⁺ドレイン領域３０５の表面に設けられている。ドレイン電極３０９は、図示省略するＰＡＤ（図２９参照）と電気的に接続されている。ゲート電極３０７は、ソース電極３０８と短絡している。ソース電極３０８は、グランドに接続されている。

このようなＥＳＤ保護素子において、ＰＡＤに静電気などによるプラスの電圧サージが発生した場合、浅いドレイン領域３０３とｐウエル領域３０１とで形成されるｐｎ接合領域４０１において逆降伏が生じる。ｐｎ接合領域４０１に生じる大きな電界強度により、電子−正孔対が大量に生じ、この正孔がｐウエル領域３０１を通ってグランドに放電される。ｐウエル領域３０１が有する内部抵抗によりｐウエル領域３０１の電位が上昇し、ｐウエル領域３０１とｎ⁺⁺ソース領域３０４からなるｐｎ接合のポテンシャル障壁を超えたときに、ｎ⁺⁺ドレイン領域３０５（ＬＤＤ領域を含む）からなるコレクタ、ｐウエル領域３０１からなるベース、ｎ⁺⁺ソース領域３０４（ＬＤＤ領域を含む）からなるエミッタで構成されるｎｐｎバイポーラトランジスタが作動する。ｎｐｎバイポーラトランジスタのコレクタ・エミッタ間に大電流が流れ、ＰＡＤに生じたプラスの電圧サージをｐウエル領域３０１からグランドへと逃がしている。

ＰＡＤにマイナスの電圧サージが発生した場合は、図２９に示すＥＳＤ保護素子を構成するｐチャンネルＧＧＦＥＴから回路電源へと、電圧サージを逃がしている。ｐチャンネルＧＧＦＥＴの動作は、ｎチャンネルＧＧＦＥＴと同様である。

ＥＳＤ保護素子の構成例として、例えば、次に示すようなＧＧＦＥＴが提案されている。図３１は、ＥＳＤ保護素子の構成例を示す平面図である。図３１に示すＥＳＤ保護素子は、ｎチャンネルＧＧＦＥＴ構造を有している。活性領域６０５の表面には、ドレイン電極６０２、ゲート電極６０３およびソース電極６０４が、それぞれ複数設けられている。ドレイン電極６０２とソース電極６０４は、互いに離れて、交互に設けられている。ドレイン電極６０２とソース電極６０４の間には、ゲート電極６０３が、ドレイン電極６０２およびソース電極６０４から離れて設けられている。各ドレイン電極６０２同士は、電気的に接続されている。各ゲート電極６０３同士は、電気的に接続されている。各ソース電極６０４同士は、電気的に接続されている。つまり、各電極が櫛歯状に形成されたフィンガー部を有し、そのフィンガー部が活性領域６０５に互いに離れて設けられている。ドレイン電極６０２は、ＰＡＤ６０１と電気的に接続されている。ゲート電極６０３は、ソース電極６０４に短絡している（例えば、下記非特許文献２参照。）。

また、ＥＳＤ保護素子を作製するにあたり、次に示す設計基準を満たすように設計する必要がある。図３２は、ＥＳＤ保護素子の耐圧特性を示す特性図である。図３２に示すように、ＥＳＤ保護素子の耐圧が、パワーＩＣの安全動作を見込んだ動作電圧（信号範囲＋安全マージン）より大きく、パワーＩＣの内部回路を構成する半導体素子のゲート酸化膜の耐圧（ゲート酸化膜降伏電圧等）を超えない範囲（以下、ＥＳＤ設計窓とする）を満たすように、ＥＳＤ保護素子の設計を行う必要がある（例えば、下記非特許文献３参照。）。

ＥＳＤ保護素子は、例えば内部回路に集積されるロジック回路などのＣＭＯＳと同様の構成であり、例えば同一基板上に作製される。そのため、ＣＭＯＳや高耐圧デバイスなどのゲート酸化膜を薄くした場合、ＥＳＤ保護素子のゲート酸化膜も同様に薄くなる。ＥＳＤ保護素子のゲート酸化膜が薄くなると、ＥＳＤ保護素子のゲート酸化膜の耐圧は低減する。一方、ＬＤＤ構造などが適用されると（図３０参照）、ＥＳＤ保護素子の耐圧が増大し、ＥＳＤ保護素子のゲート酸化膜の耐圧よりも高くなり、ＥＳＤ設計窓を満たす耐圧の範囲外となってしまうことがある。

例えば、ＥＳＤ保護素子のゲート酸化膜を１５ｎｍとした場合、ＥＳＤ保護素子のゲート酸化膜の降伏電圧は１１Ｖ程度である。また、パワーＩＣを例えばプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）のスキャンドライバーＩＣとして用いる場合、ＰＤＰの安全動作を見込んだ動作電圧のマージン（安全マージン）は７Ｖになることもある。つまり、ＥＳＤ設計窓を満たすＥＳＤ保護素子の耐圧は、７〜１１Ｖである。それに対して、ＬＤＤ構造を有するｎチャネルＭＯＳＦＥＴの耐圧は、１４Ｖ以上である。つまり、ＬＤＤ構造を有するｎチャネルＧＧＦＥＴの耐圧は、１４Ｖ以上である。

上述した問題を回避するために、ＥＳＤ保護素子として用いるＧＧＦＥＴの耐圧を低減させる技術が提案されている。図３３は、従来のＥＳＤ保護素子の別の一例を示す断面図である。図３０に示すＥＳＤ保護素子において、ｐウエル領域３０１の内部の、ｎ⁺⁺ドレイン領域３０５の下の領域全体に、ｐウエル領域３０１より抵抗率の低いｐ⁺低抵抗領域３１１が形成されている。それ以外の構成は、図３０に示す半導体素子と同様である。図３３に示す半導体素子では、ＰＡＤ（図２９参照）に電圧サージが発生した場合、ｎ⁺⁺ドレイン領域３０５とｐ⁺低抵抗領域３１１とで形成されるｐｎ接合領域４０２が、逆降伏が生じる領域となる。ｐｎ接合領域４０２の逆耐圧が、ｎ⁺⁺ドレイン領域３０５とｐウエル領域３０１とで形成されるｐｎ接合領域の逆耐圧より低くなり、半導体素子の耐圧を低減させている（例えば、下記特許文献１参照。）。

また、別の半導体素子として、次に示す技術が提案されている。図３４は、従来のＥＳＤ保護素子の別の一例を示す断面図である。ｎ型の支持基板５０１の表面層の一部に、ｐ^-ウエル領域５０２が設けられている。ｐ^-ウエル領域５０２は、絶縁物が埋め込まれた第１トレンチ５０７および第２トレンチ５１０により、図示省略するｎドリフト領域と分離されている。ｐ^-ウエル領域５０２の表面の一部には、ゲート絶縁膜５１２を介してゲート電極５１１が設けられている。ｐ^-ウエル領域５０２の表面層の一部には、ゲート電極５１１をマスクとして自己整合的に形成されたｎ⁺ドレイン領域５０５およびｎ⁺ソース領域５０６が互いに離れて設けられている。また、ｎ⁺ドレイン領域５０５およびｎ⁺ソース領域５０６のゲート電極５１１と反対側の、ｐ^-ウエル領域５０２の表面層の一部に、第１のｐ⁺半導体領域５０３および第２のｐ⁺半導体領域５０４が形成される。第１のｐ⁺半導体領域５０３は、絶縁物が埋め込まれた第３トレンチ５０８により、ｎ⁺ドレイン領域５０５と分離されている。第２のｐ⁺半導体領域５０４は、絶縁物が埋め込まれた第４トレンチ５０９により、ｎ⁺ソース領域５０６と分離されている。ｐ^-ウエル領域５０２の内部には、ｎ⁺ドレイン領域５０５の下の領域の一部を占めるように、ｐ^-ウエル領域５０２より抵抗率の低いｐ半導体領域５１３が形成されている。ｎ⁺ドレイン領域５０５はＰＡＤ５１４と電気的に接続されている。第１のｐ⁺半導体領域５０３、第２のｐ⁺半導体領域５０４、ｎ⁺ソース領域５０６およびゲート電極５１１は、電気的に短絡されグランドに接続されている。図３４に示す半導体素子では、ｎ⁺ドレイン領域５０５とｐ低抵抗領域５１３とで形成されるｐｎ接合領域を形成することにより、半導体素子の耐圧を低減させている。（例えば、下記非特許文献４参照。）。

特開２００７−００５８２５号公報

ワイ・タウア（Ｙ．Ｔａｕｒ），ティー・エッチ・ニン（Ｔ．Ｈ．Ｎｉｎｇ）著、ファンダメンタルズ オブ モダン ＶＬＳＩ デバイシズ（Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｍｏｄｅｒｎ ＶＬＳＩ Ｄｅｖｉｃｅｓ）、（英国）、第１版、ケンブリッジ ユニバーシティー プレス（Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ）、１９９９年、ｐ．１６８ イー・アジス・アメラセケラ（Ｅ．Ａｊｉｔｈ．Ａｍｅｒａｓｅｋｅｒａ），シー・ダブリー（Ｃ．Ｄｕｖｖｕｒｙ）著、ＥＳＤ イン シリコン インテグラテッド サーキット（ＥＳＤ ｉｎ Ｓｉｌｉｃｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｕｃｉｔｓ）、（米国）、第１版、ワイリー−アイ・トリプル・イー プレス（Ｗｉｌｅｙ−ＩＥＥＥ Ｐｒｅｓｓ）、１９９５年、ｐ．６６−６８ ケイ・エスマーク（Ｋ．Ｅｓｍａｒｋ），ジェイ・ゴスナー（Ｊ．Ｇｏｓｓｎｅｒ），ダブリュー・シュタットラー（Ｗ．Ｓｔａｄｌｅｒ）著、アドバンスド シミュレーション メソッズ フォア ＥＳＤ プロテクション ディベロップメント（Ａｄｖａｎｃｅｄ ｓｉｍｕｌａｔｉｏｎ ｍｅｔｈｏｄｓ ｆｏｒ ＥＳＤ ｐｒｏｔｅｃｔｉｏｎ ｄｅｖｅｌｏｐｍｅｎｔ）、（英国）、第１版、エルゼビア リミテッド（Ｅｌｓｅｖｉｅｒ Ｌｔｄ．）、２００３年、ｐ．３５ ケイ・チャティー（Ｋ．Ｃｈａｔｔｙ）、外５名、プロセス アンド デザイン オプティマイゼーション オブ ア プロテクション スキーム ベイスド オン ＮＭＯＳＦＥＴｓ ウィズ ＥＳＤ インプラント イン ６５ｎｍ アンド ４５ｎｍ ＣＭＯＳ テクノロジーズ（Ｐｒｏｃｅｓｓ ａｎｄ Ｄｅｓｉｇｎ Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ ａ Ｐｒｏｔｅｃｔｉｏｎ Ｓｃｈｅｍｅ Ｂａｓｅｄ ｏｎ ＮＭＯＳＦＥＴｓ ｗｉｔｈ ＥＳＤ Ｉｍｐｌａｎｔ ｉｎ ６５ｎｍ ａｎｄ ４５ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｉｅｓ）、（米国）、２９ｔｈ エレクトリカル オーバーストレス／エレクトロスタティック ディスチャージ シンポジウム プロシーディングス（Ｐｒｏｃ． ＥＯＳ／ＥＳＤ Ｓｙｍｐｏｓｉｕｍ：２９ｔｈ Ｅｌｅｃｔｒｉｃａｌ Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ）、２００７年、ｐ．７Ａ．２−１ − ｐ．７Ａ．２−１０

しかしながら、上述した特許文献１および非特許文献４の技術では、ＥＳＤ保護素子を集積する回路全体の製造工程において、ＥＳＤ保護素子のｐ型低抵抗領域（例えば、図３３のｐ⁺低抵抗領域）を形成するためだけのイオン注入工程を追加する必要がある。そのため、回路全体の製造工程数が増えてしまい、製造コストが増大してしまう。

この発明は、上述した従来技術による問題点を解消するため、ＥＳＤ設計窓を満たす耐圧を有し、ＥＳＤ保護素子として用いることができる半導体素子を提供することを目的とする。また、この発明は、ＥＳＤ保護素子を集積する回路全体の製造コストを低減することができる半導体素子の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子は、以下の特徴を有する。第１導電型の第１ウエル領域の一部に設けられた第２導電型のソース領域と、前記第１ウエル領域の一部に設けられた第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域の間の前記第１ウエル領域の表面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられた第１ゲート電極と、前記第１ウエル領域の一部に、前記ソース領域の前記ドレイン領域側に接するように、かつ前記ソース領域よりも浅く設けられた第２導電型の第３半導体領域と、前記第１ウエル領域の一部に、前記ドレイン領域の前記ソース領域側に接するように、かつ前記ドレイン領域よりも浅く設けられた第２導電型の第４半導体領域と、前記第１ウエル領域の一部に、前記ソース領域とその下の領域、前記第３半導体領域とその下の領域、前記第１ゲート絶縁膜の下の領域、前記第４半導体領域とその下の領域、および前記ドレイン領域の一部とその下の領域にわたって設けられた、前記第１ウエル領域よりも抵抗率の低い第１導電型の第１低抵抗領域と、前記ソース領域に接し、かつ前記第１ゲート電極に短絡するソース電極と、前記ドレイン領域に接するドレイン電極と、を備え、前記第１低抵抗領域の前記ドレイン領域側の端部から、前記第１ゲート電極の前記ドレイン領域側の端部までの距離は、０μｍ以上０．３μｍ以下の範囲内である。

また、この発明にかかる半導体素子は、上述した発明において、支持基板の表面に、絶縁層を介して設けられた第２導電型の第１半導体領域を、さらに備える。前記第１ウエル領域は、前記第１半導体領域の一部に設けられている。前記第１ウエル領域の一部には、前記ソース領域と電気的に接続された、前記第１ウエル領域よりも抵抗率の低い第１導電型の第１コンタクト領域が設けられている。前記第１半導体領域の一部には、前記第１ウエル領域と離れて、前記第１半導体領域よりも抵抗率の低い第２導電型の第２コンタクト領域が設けられている。前記第１ゲート電極は、前記第２コンタクト領域に接するコンタクト電極にさらに短絡されていることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、支持基板の表面に設けられた第２導電型の第１半導体領域を、さらに備える。前記第１ウエル領域は、前記第１半導体領域の一部に設けられている。前記第１ウエル領域の一部には、前記ソース領域と電気的に接続された、前記第１ウエル領域よりも抵抗率の低い第１導電型の第１コンタクト領域が設けられている。前記第１半導体領域の一部には、前記第１ウエル領域と離れて、前記第１半導体領域よりも抵抗率の低い第２導電型の第２コンタクト領域が設けられている。前記第１ゲート電極は、前記第２コンタクト領域に接するコンタクト電極にさらに短絡されていることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、支持基板の表面に設けられた第１導電型の第２半導体領域を、さらに備える。前記第１ウエル領域は、前記第２半導体領域の一部に設けられている。前記第１ウエル領域の一部には、前記ソース領域と電気的に接続された、前記第１ウエル領域よりも抵抗率の低い第１導電型の第１コンタクト領域が設けられていることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、第１導電型の支持基板を、さらに備える。前記第１ウエル領域は、第１導電型の支持基板の表面層の一部に設けられている。前記第１ウエル領域の一部には、前記ソース領域と電気的に接続された、前記第１ウエル領域よりも抵抗率の低い第１導電型の第１コンタクト領域が設けられていることを特徴とする。

また、この発明にかかる半導体装置は、以下の特徴を有する。上述した半導体素子（以下、第１半導体素子とする）と、第２半導体素子と、が同一ウエハに形成された半導体装置である。この半導体装置において、前記第１半導体素子および前記第２半導体素子は、前記第１半導体素子の第１ウエル領域よりも深く形成された、絶縁物が埋め込まれたトレンチにより、電気的に分離されている。

また、この発明にかかる半導体装置は、以下の特徴を有する。上述した半導体素子（以下、第１半導体素子とする）と、第２半導体素子と、が同一ウエハに形成された半導体装置である。この半導体装置において、前記第１半導体素子および前記第２半導体素子は、前記第１半導体素子の第１ウエル領域よりも深く形成された、第１導電型の拡散領域により、電気的に分離されている。

また、この発明にかかる半導体素子の製造方法は、以下の特徴を有する。上述した半導体素子（以下、第１半導体素子とする）と、第２半導体素子と、を同一ウエハに形成する半導体素子の製造方法であり、次に示す工程を含むことを特徴とする。前記ウエハ上に形成された第１導電型の第１ウエル領域内に、該第１ウエル領域よりも抵抗率の低い第１導電型の第１低抵抗領域を形成するとともに、前記ウエハ上に形成された第１導電型の第２ウエル領域内に、該第２ウエル領域よりも抵抗率の低い第１導電型の第２低抵抗領域を形成する低抵抗領域形成工程を行う。前記第１ウエル領域の表面上に、前記第１半導体素子のゲート絶縁膜およびゲート電極を形成し、前記第１ウエル領域および前記第１低抵抗領域に、前記第１半導体素子のソース領域およびドレイン領域を形成するとともに、前記第２ウエル領域の表面上に、前記第２半導体素子のゲート絶縁膜およびゲート電極を形成し、前記第２ウエル領域および前記第２低抵抗領域に、前記第２半導体素子の第２導電型の第５半導体領域を形成する第１素子形成工程を行う。前記第２ウエル領域が設けられた第２導電型の第１半導体領域に、前記第２ウエル領域と離れて第１導電型または第２導電型の第６半導体領域を形成する第２素子形成工程を行う。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記低抵抗領域形成工程においては、硼素イオンを、１００ｋｅＶ以上２５０ｋｅＶ以下の加速電圧でイオン注入を行うことで、前記第１低抵抗領域および前記第２低抵抗領域を形成することを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記低抵抗領域形成工程においては、硼素イオンを、１×１０¹³ｃｍ^-2以上７．５×１０¹³ｃｍ^-2以下のドーズ量でイオン注入を行うことで、前記第１低抵抗領域および前記第２低抵抗領域を形成することを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、次に示す工程をさらに含むことを特徴とする。前記第１素子形成工程において前記第１半導体素子のゲート絶縁膜および前記第２半導体素子のゲート絶縁膜を形成する工程の前に、窒素雰囲気内で、９００℃以上９５０℃以下の温度で、３０分間以下のアニール処理を行い、前記第１低抵抗領域および前記第２低抵抗領域の拡散を制御し、前記低抵抗領域形成工程で生じた結晶格子の乱れを回復するアニール工程を行う。

上述した発明によれば、ＥＳＤ保護素子に形成される第１低抵抗領域と、高耐圧デバイスに形成される第２低抵抗領域とを同時に形成することで、第１低抵抗領域を形成するためだけのイオン注入工程を追加することなく、ＥＳＤ保護素子に第１低抵抗領域を形成することができる。また、ＥＳＤ保護素子に第１低抵抗領域を形成することで、低抵抗領域が形成された従来のＥＳＤ保護素子（図３３参照）とほぼ同様に、ＥＳＤ保護素子の耐圧を低減することができる。これにより、ＥＳＤ設計窓を満たす耐圧を有するＥＳＤ保護素子が得られる。従って、ＥＳＤ保護素子が集積される回路全体の製造コストを低減することができる。また、低抵抗領域を含む第２ウエル領域の、ゲート絶縁膜との界面における不純物濃度を、ゲート絶縁膜との界面から深さ方向に離れた領域の不純物濃度よりも低くなるように形成することができる。また、低抵抗領域を含む第２ウエル領域に、ゲート絶縁膜との界面で不純物濃度が極大となる位置を２箇所に分離するように形成することができる。これにより、素子の閾値電圧をほぼ維持した状態で、ウエル領域に低抵抗領域を形成することができる。

本発明にかかる半導体素子、半導体装置および半導体素子の製造方法によれば、ＥＳＤ保護素子の耐圧を低減することができるという効果を奏する。また、ＥＳＤ設計窓を満たす耐圧を有するＥＳＤ保護素子を作製することができるという効果を奏する。また、ＥＳＤ保護素子を集積する回路全体の製造コストを低減することができるという効果を奏する。

実施の形態にかかるＥＳＤ保護素子を示す断面図である。 実施の形態にかかるＥＳＤ保護素子の変形例を示す断面図である。 実施の形態にかかるＥＳＤ保護素子の構成例を示す平面図である。 実施の形態にかかる高耐圧デバイスを示す断面図である。 実施の形態にかかる半導体装置の一例を示す断面図である。 実施の形態にかかる半導体装置の一例を示す断面図である。 実施の形態にかかる半導体装置の一例を示す断面図である。 実施の形態にかかる半導体装置の一例を示す断面図である。 実施の形態にかかる半導体装置の一例を示す断面図である。 実施の形態にかかる半導体装置の一例を示す断面図である。 実施の形態にかかる半導体装置の一例を示す断面図である。 実施の形態にかかる半導体装置の一例を示す断面図である。 実施の形態にかかる半導体装置の一例を示す断面図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 実施の形態にかかる半導体装置の製造方法を順に示す説明図である。 図１のゲート絶縁膜とウエル領域との界面（矢印Ｉ）における低抵抗領域の不純物濃度について示す図である。 実施の形態にかかるＥＳＤ保護素子および従来のＥＳＤ保護素子におけるゲート酸化膜の耐圧特性を示す特性図である。 エクステンション距離ＬＢＰ１に対する素子の降伏電圧を示す特性図である。 実施の形態にかかるＥＳＤ保護素子の耐圧特性を示す特性図である。 ＥＳＤ保護素子の一例を示す回路図である。 従来のＥＳＤ保護素子を示す断面図である。 ＥＳＤ保護素子の構成例を示す平面図である。 ＥＳＤ保護素子の耐圧特性を示す特性図である。 従来のＥＳＤ保護素子の別の一例を示す断面図である。 従来のＥＳＤ保護素子の別の一例を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体素子、半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

図１は、実施の形態にかかるＥＳＤ保護素子を示す断面図である。図１に示すＥＳＤ保護素子１００は、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、ｐ^-支持基板１の上に、酸化膜等からなる絶縁層２およびｎ^-半導体領域３を、この順に積層した構成となっている。絶縁層２によって、ｎ^-半導体領域３と、ｐ^-支持基板１とが絶縁されている。ｎ^-半導体領域３は、第１半導体領域に相当する。

第１ｐウエル領域４は、ｎ^-半導体領域３の表面層の一部に設けられている。ｎ⁺⁺ソース領域８は、第１ｐウエル領域４の表面層の一部に設けられている。ｎ⁺⁺ソース領域８は、ｎ^-半導体領域３より低い抵抗率を有する。第１ｐ⁺⁺コンタクト領域５は、第１ｐウエル領域４の表面層の一部に、ｎ⁺⁺ソース領域８に接して設けられている。第１ｐ⁺⁺コンタクト領域５は、第１ｐウエル領域４より低い抵抗率を有する。第１ｐウエル領域４は、第１ウエル領域に相当する。第１ｐ⁺⁺コンタクト領域５は、第１コンタクト領域に相当する。

ｎ⁺⁺ドレイン領域９は、第１ｐウエル領域４の表面層の一部に、ｎ⁺⁺ソース領域８と離れて設けられている。ｎ⁺⁺ドレイン領域９は、ｎ^-半導体領域３より低い抵抗率を有する。ｎ⁺⁺ソース領域８とｎ⁺⁺ドレイン領域９の間には、第１ｐウエル領域４の表面層の一部に、ｎ型の第１ＬＤＤ（浅いソース）領域６およびｎ型の第２ＬＤＤ（浅いドレイン）領域７が互いに離れて設けられている。第１ＬＤＤ領域６は、ｎ⁺⁺ソース領域８と接している。第１ＬＤＤ領域６は、ｎ⁺⁺ソース領域８よりも浅く形成されている。第２ＬＤＤ領域７は、ｎ⁺⁺ドレイン領域９と接している。第２ＬＤＤ領域７は、ｎ⁺⁺ドレイン領域９よりも浅く形成されている。第１ＬＤＤ領域６は、第３半導体領域に相当する。第２ＬＤＤ領域７は、第４半導体領域に相当する。

ｎ⁺⁺コンタクト領域１０は、ｎ^-半導体領域３の表面層の一部に、第１ｐウエル領域４と離れて設けられている。ｎ⁺⁺コンタクト領域１０は、ｎ^-半導体領域３より低い抵抗率を有する。ｎ⁺⁺コンタクト領域１０は、第２コンタクト領域に相当する。

第１ｐ⁺⁺コンタクト領域５の一部、第１ｐウエル領域４の表面、ｎ^-半導体領域３の表面およびｎ⁺⁺コンタクト領域１０の一部には第１局部酸化膜１１が積層されている。第１局部酸化膜１１は、ｎ⁺⁺コンタクト領域１０と第１ｐウエル領域４とを分離している。第１ＬＤＤ領域６、第１ｐウエル領域４および第２ＬＤＤ領域７の表面には、第１ゲート絶縁膜１２が設けられている。第１ゲート電極１３は、第１ゲート絶縁膜１２の上に設けられている。第１ゲート電極１３の側面には、窒化膜または酸化膜によって形成される第１ゲート側壁スペーサ１４が設けられている。特に断らない限り、第１ゲート電極１３の端部とは、第１ゲート電極１３と第１ゲート側壁スペーサ１４との界面を示す。

ソース電極１５は、ｎ⁺⁺ソース領域８と第１ｐ⁺⁺コンタクト領域５との表面に接するように設けられ、ｎ⁺⁺ソース領域８と第１ｐ⁺⁺コンタクト領域５とを短絡している。ドレイン電極１６は、ｎ⁺⁺ドレイン領域９の表面に接するように設けられている。ドレイン電極１６は、例えば図示省略するＰＡＤ（図２９参照）に接続されている。コンタクト電極１７は、ｎ⁺⁺コンタクト領域１０の表面に接するように設けられている。ソース電極１５およびコンタクト電極１７には、第１ゲート電極１３が短絡されている。

第１ｐ⁺低抵抗領域４１は、第１ｐウエル領域４の一部に、第１ｐ⁺⁺コンタクト領域５とその下の領域、ｎ⁺⁺ソース領域８とその下の領域、第１ＬＤＤ領域６とその下の領域、第１ゲート絶縁膜１２の下の領域、第２ＬＤＤ領域７とその下の領域、およびｎ⁺⁺ドレイン領域９の一部とその下の領域に設けられている。第１ｐ⁺低抵抗領域４１のｎ⁺⁺ドレイン領域９端は、第１ゲート絶縁膜１２と第１ｐウエル領域４との界面の一部に達している。第１ｐ⁺低抵抗領域４１は、第１ｐウエル領域４より低い抵抗率を有する。第１ｐ⁺低抵抗領域４１のｎ⁺⁺ドレイン領域９側の端部から、第１ゲート電極１３のｎ⁺⁺ドレイン領域９側の端部までの第１エクステンション距離（以下、ＬＢＰ１とする）は、０〜０．３μｍの範囲内にある。その理由は、後述する。第１ｐ⁺低抵抗領域４１は、第１低抵抗領域に相当する。このように、ＥＳＤ保護素子１００は、ｎチャネルＧＧＦＥＴ構造を有している。ＥＳＤ保護素子１００は、第１半導体素子に相当する。

第１ＬＤＤ領域６および第２ＬＤＤ領域７は、チャンネル領域に設けられた低濃度の不純物ドープ領域である。第１ＬＤＤ領域６および第２ＬＤＤ領域７がｎ⁺⁺ソース領域８およびｎ⁺⁺ドレイン領域９にそれぞれ浅く接合することにより、ドレイン領域のゲート電極端の電界強度を緩和することができる。

また、第１ｐ⁺低抵抗領域４１を設けることにより、ＥＳＤが発生した場合、第１ｐ⁺低抵抗領域４１と第２ＬＤＤ領域７およびｎ⁺⁺ドレイン領域９とで形成されるｐｎ接合領域５１において逆降伏が生じる。これにより、低抵抗領域が設けられた従来のＥＳＤ保護素子（図３３参照）とほぼ同様に、ＥＳＤ保護素子１００の耐圧を低減させることができる。その理由は、後述する。また、第１ｐ⁺低抵抗領域４１を設けることにより、ｎ⁺⁺ドレイン領域９（ＬＤＤ領域を含む）からなるコレクタ、第１ｐ⁺低抵抗領域４１からなるベース、ｎ⁺⁺ソース領域８（ＬＤＤ領域を含む）からなるエミッタで構成されるｎｐｎバイポーラトランジスタが形成される。従来のＥＳＤ保護素子では、ｎｐｎバイポーラトランジスタのベースがｐウエル領域で構成される。そのため、ＥＳＤ保護素子１００では、ｎｐｎバイポーラトランジスタのベースの不純物濃度を、従来のＥＳＤ保護素子よりも高くすることができる。これにより、ＥＳＤ保護素子１００のラッチアップ耐性を向上させることができる。

また、ｎ⁺⁺コンタクト領域１０をｎ^-半導体領域３に接して設けることにより、ＥＳＤが発生し、素子内を流れる電流が増えたときに、ｎ^-半導体領域３と第１ｐウエル領域４とで形成されるｐｎ接合が部分的に順方向にバイアスされることを軽減することができる。

なお、上述したＥＳＤ保護素子１００は、ｐ型の支持基板を有するＳＯＩ基板を用いて作成されているが、これに限らず種々変更可能である。図２は、実施の形態にかかるＥＳＤ保護素子の変形例を示す断面図である。図２に示すように、ＥＳＤ保護素子１０１を、例えばｐ^-支持基板１にｎ^-半導体領域３としてｎウエル領域を形成したバルク基板を用いて作製しても良い。ＥＳＤ保護素子１０１のその他の構成は、ＥＳＤ保護素子１００と同様である。また、ｐ^-支持基板１の表面に、ｎ^-半導体領域３をエピタキシャル成長させたエピタキシャル基板を用いても良い。また、ｎ型の支持基板を有するＳＯＩ基板を用いても良い。また、ｐ⁺支持基板１の表面にｐ^-エピタキシャル成長させたエピタキシャル基板を用いて、このｐ^-エピタキシャル層の表面層に、第１ｐウエル領域４を設けても良い。また、ｐ^-支持基板１の表面層に、第１ｐウエル領域４を設けても良い。第１ｐウエル領域４を例えばｐ^-エピタキシャル層などのｐ型領域に形成する場合には、第１ｐウエル領域４とｐ型領域とで形成される領域がｐｎ接合とならないため、ｎ⁺⁺コンタクト領域１０を設けなくても良い。

また、ＥＳＤ保護素子１００は、櫛歯状のＧＧＦＥＴ構造としても良い。図３は、実施の形態にかかるＥＳＤ保護素子の構成例を示す平面図である。図３に示すＥＳＤ保護素子は、ｎチャンネルＧＧＦＥＴ構造を有している。活性領域８６の表面層には、複数の低抵抗領域８５が互いに離れて設けられている。それぞれの低抵抗領域８５の表面には、ゲート電極８３およびソース電極８４がそれぞれ設けられている。隣り合う低抵抗領域８５の間に露出する活性領域８６の表面には、それぞれドレイン電極８２が設けられている。活性領域８６に設けられた各ソース電極８４同士は、電気的に接続されている。活性領域８６に設けられた各ゲート電極８３同士は、電気的に接続されている。低抵抗領域８５に設けられた各ドレイン電極８２同士は、電気的に接続されている。つまり、各電極が櫛歯状に形成されたフィンガー部を有し、そのフィンガー部が活性領域８６および低抵抗領域８５に設けられている。ドレイン電極８２は、ＰＡＤ８１と電気的に接続されている。ゲート電極８３は、ソース電極８４に短絡している。

図４は、実施の形態にかかる高耐圧デバイスを示す断面図である。図４に示す高耐圧デバイス１１０は、ＳＯＩ基板を用いて作製されている。第２ｐウエル領域２１は、ｎ^-半導体領域３の表面層の一部に設けられている。ｎ^-半導体領域３は、高耐圧デバイス１１０のドリフト領域として機能する。ｎ⁺⁺エミッタ領域２３は、第２ｐウエル領域２１の表面層の一部に設けられている。ｎ⁺⁺エミッタ領域２３は、ｎ^-半導体領域３より低い抵抗率を有する。ｎ⁺⁺エミッタ領域２３の端部には、第３ＬＤＤ（浅いエミッタ）領域２２が設けられている。第３ＬＤＤ領域２２は、ｎ⁺⁺エミッタ領域２３よりも浅く形成されている。第２ｐ⁺⁺コンタクト領域２４は、第２ｐウエル領域２１の表面層の一部に、ｎ⁺⁺エミッタ領域２３に接して設けられている。第２ｐ⁺⁺コンタクト領域２４は、第２ｐウエル領域２１より低い抵抗率を有する。また、例えば、第２ｐ⁺⁺コンタクト領域２４の一部は、ｎ⁺⁺エミッタ領域２３の下側の一部を占めていてもよい。ｎ⁺⁺エミッタ領域２３は、第５半導体領域に相当する。第２ｐウエル領域２１は、第２ウエル領域に相当する。

ｎバッファ領域２５は、ｎ^-半導体領域３の表面層の一部に、第２ｐウエル領域２１から離れて設けられている。ｎバッファ領域２５は、ｎ^-半導体領域３より低い抵抗率を有する。ｐ⁺⁺コレクタ領域２６は、ｎバッファ領域２５の表面層の一部に設けられている。ｐ⁺⁺コレクタ領域２６は、第２ｐウエル領域２１より低い抵抗率を有する。ｐ⁺⁺コレクタ領域２６は、第６半導体領域に相当する。

ｐ⁺⁺コレクタ領域２６の一部、ｎバッファ領域２５およびｎ^-半導体領域３の表面には第２局部酸化膜２７が積層されている。ｎ⁺⁺エミッタ領域２３の一部、第２ｐウエル領域２１およびｎ^-半導体領域３の表面には、第２局部酸化膜２７に接する第２ゲート絶縁膜２８が設けられている。第２ゲート電極２９は、第２局部酸化膜２７の一部と第２ゲート絶縁膜２８の上に跨るように設けられている。第２ゲート電極２９の側面には、窒化膜または酸化膜によって形成される第２ゲート側壁スペーサ３０が設けられている。特に断らない限り、第２ゲート電極２９の端部とは、第２ゲート電極２９と第２ゲート側壁スペーサ３０との界面を示す。エミッタ電極３１は、ｎ⁺⁺エミッタ領域２３と第２ｐ⁺⁺コンタクト領域２４との表面に接するように設けられており、ｎ⁺⁺エミッタ領域２３と第２ｐ⁺⁺コンタクト領域２４とを短絡している。コレクタ電極３２は、ｐ⁺⁺コレクタ領域２６の表面に接するように設けられている。

第２ｐ⁺低抵抗領域４２は、第２ｐウエル領域２１の一部に設けられており、第２ゲート絶縁膜２８と第２ｐウエル領域２１との界面には達していない。第２ｐ⁺低抵抗領域４２は、第２ｐウエル領域２１より低い抵抗率を有する。また、第２ゲート電極２９の下の領域に設けられた第２ｐ⁺低抵抗領域４２の幅を、第２エクステンション距離（以下、ＬＢＰ２とする）とする。第２ｐ⁺低抵抗領域４２は、第２低抵抗領域に相当する。このように、実施の形態の高耐圧デバイス１１０は、横型のＩＧＢＴ構造を有している。高耐圧デバイス１１０は、第２半導体素子に相当する。

なお、ｐ⁺⁺コレクタ領域２６に代えて、ｎバッファ領域２５より低い抵抗率を有するｎ型半導体領域（ドレイン領域）を設け、ＭＯＳＦＥＴ構造としても良い。また、ＥＳＤ保護素子と同様に、異なる導電型のＳＯＩ基板、エピタキシャル基板およびバルク基板などを用いて作製しても良い。

上述したＥＳＤ保護素子１００（図１参照）および高耐圧デバイス１１０（図４参照）は、例えば同一基板上に作製される。図５〜図１３は、実施の形態にかかる半導体装置の一例を示す断面図である。図５に示す半導体装置は、ｐ^-支持基板１の上に、絶縁層２およびｎ^-半導体領域３がこの順に積層したＳＯＩ基板を用いて作製されている。ｎ^-半導体領域３には、ＥＳＤ保護素子を作製する領域（以下、ＥＳＤ保護素子領域とする）１２０と、高耐圧デバイスを作製する領域（以下、高耐圧デバイス領域とする）１３０が設けられている。ｎ^-半導体領域３において、絶縁層２に達し、例えば酸化膜などの絶縁物が埋め込まれたトレンチ（以下、分離トレンチとする）９１により、ＥＳＤ保護素子領域１２０および高耐圧デバイス領域１３０は分離されている。高耐圧デバイス領域１３０のｎ^-半導体領域３は、高耐圧デバイスのドリフト領域として機能する。

ＥＳＤ保護素子領域１２０には、ｎ^-半導体領域３の表面層に第１ｐウエル領域４が設けられ、図示省略するＥＳＤ保護素子が作製されている。また、ＥＳＤ保護素子領域１２０には、さらに、ｎ⁺⁺コンタクト領域１０、第１局部酸化膜１１およびコンタクト電極１７が設けられている。ＥＳＤ保護素子の表面構造は、図１に示すＥＳＤ保護素子と同様である（以下、図６〜図１３において同様）。高耐圧デバイス領域１３０には、ｎ^-半導体領域３の表面層に、図示省略する高耐圧デバイスが作製されている。高耐圧デバイスの表面構造は、図４に示す高耐圧デバイスと同様である（以下、図６〜図１３において同様）。ｎ^-半導体領域３上には、分離トレンチ９１に接する第３局部酸化膜９２が設けられている。分離トレンチ９１および第３局部酸化膜９２（以下、分離領域とする）は、ＥＳＤ保護素子と高耐圧デバイスが互いに電気的に影響されることを回避する。

また、別の一例として、ＥＳＤ保護素子および高耐圧デバイスを、ｐ型のバルク基板の表面層に直接作製しても良い。図６に示す半導体装置では、ｐ型のバルク基板であるｐ^-支持基板１に、ＥＳＤ保護素子領域１２０および高耐圧デバイス領域１３０が設けられている。ＥＳＤ保護素子領域１２０には、ｐ^-支持基板１の表面層に第１ｐウエル領域４が設けられ、図示省略するＥＳＤ保護素子が作製されている。高耐圧デバイス領域１３０には、ｎ^-半導体領域３としてｎ^-ウエル領域が設けられている。このｎ^-ウエル領域に、図示省略する高耐圧デバイスが作製されている。分離トレンチ９１は、ｐ^-支持基板１に、第１ｐウエル領域４およびｎ^-半導体領域３よりも深く形成されている。ｐ^-支持基板１上には、分離トレンチ９１に接する第３局部酸化膜９２が設けられている。図６に示す半導体装置は、ｎ⁺⁺コンタクト領域１０などを設けなくても良い。それ以外の構成は、図５に示す半導体装置と同様である。

また、別の一例として、分離トレンチ９１の内部に、例えばポリシリコン（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）からなる領域（以下、ポリシリコン領域とする）を設けても良い。図７に示す半導体装置では、分離トレンチ９１の内部に、絶縁物を介してポリシリコン領域９３が設けられている。それ以外の構成は、図６に示す半導体装置と同様である。ポリシリコン領域９３を設けることにより、分離トレンチ９１の埋め込み性の向上や基板反りの軽減に繋がる。

また、別の一例として、分離トレンチ９１に代えて、ｐ型の拡散領域を設けても良い。図８に示す半導体装置は、ｐ⁺拡散領域９４により、ＥＳＤ保護素子領域１２０および高耐圧デバイス領域１３０を分離している。ｐ⁺拡散領域９４は、第１ｐウエル領域４およびｎ^-半導体領域３よりも深く形成されている。ｐ⁺拡散領域９４の表面層の一部には、ｐ⁺⁺高濃度拡散領域９５が設けられている。第３局部酸化膜９２は、ｐ⁺⁺高濃度拡散領域９５のＥＳＤ保護素子領域１２０側において、ｐ⁺⁺高濃度拡散領域９５、ｐ⁺拡散領域９４、ｐ^-支持基板１および第１ｐウエル領域４の表面に跨って設けられている。また、ｐ⁺⁺高濃度拡散領域９５の高耐圧デバイス領域１３０側において、ｐ⁺⁺高濃度拡散領域９５、ｐ⁺拡散領域９４、ｐ^-支持基板１およびｎ^-半導体領域３の表面に跨って設けられている。ｐ⁺拡散領域９４、ｐ⁺⁺高濃度拡散領域９５および第３局部酸化膜９２が、分離領域である。それ以外の構成は、図６に示す半導体装置と同様である。ｐ⁺⁺高濃度拡散領域９５は、グランドに接続されている。

また、別の一例として、ＥＳＤ保護素子および高耐圧デバイスを、ｐ^-支持基板１の上に、ｎ型エピタキシャル層を成長させたエピタキシャル基板を用いて作製しても良い。図９に示す半導体装置では、ｐ^-支持基板１の上に、ｎ^-半導体領域３となるｎ型エピタキシャル層が設けられている。分離トレンチ９１は、このｎ型エピタキシャル層に、ｐ^-支持基板１に達して設けられている。それ以外の構成は、図５に示す半導体装置と同様である。

また、別の一例として、図９に示す半導体装置の分離トレンチ９１の内部に、ポリシリコン領域を設けても良い。図１０に示す半導体装置では、分離トレンチ以外の構成は、図９に示す半導体装置と同様である。ポリシリコン領域９３を設けることの効果は、図７に示す半導体装置と同様である。

また、別の一例として、図９に示す半導体装置の分離トレンチ９１に代えて、ｐ型の拡散領域を設けても良い。図１１に示す半導体装置は、ｐ⁺拡散領域９４により、ＥＳＤ保護素子領域１２０および高耐圧デバイス領域１３０を分離している。ｐ⁺拡散領域９４は、ｎ^-半導体領域３に、ｐ^-支持基板１に達して設けられている。ｐ⁺拡散領域９４の表面層の一部には、ｐ⁺⁺高濃度拡散領域９５が設けられている。第３局部酸化膜９２は、ｎ^-半導体領域３、ｐ⁺拡散領域９４およびｐ⁺⁺高濃度拡散領域９５の表面に跨って設けられている。それ以外の構成は、図９に示す半導体装置と同様である。ｐ⁺拡散領域９４およびｐ⁺⁺高濃度拡散領域９５は、図８に示す半導体装置と同様である。

また、別の一例として、ＥＳＤ保護素子および高耐圧デバイスを、支持基板の上に、ｐ型エピタキシャル層を成長させたエピタキシャル基板を用いて作製しても良い。図１２に示す半導体装置では、ｐ⁺支持基板９６の表面に、ｐ^-エピタキシャル層９７が設けられている。ｐ^-エピタキシャル層９７に、ＥＳＤ保護素子領域１２０および高耐圧デバイス領域１３０が設けられている。ＥＳＤ保護素子領域１２０では、ｐ^-エピタキシャル層９７に第１ｐウエル領域４が設けられ、図示省略するＥＳＤ保護素子が作製されている。高耐圧デバイス領域１３０では、ｐ^-エピタキシャル層９７の表面層の一部に、ｎ^-半導体領域３としてｎ^-ウエル領域が設けられている。このｎ^-ウエル領域に、図示省略する高耐圧デバイスが作製されている。分離トレンチ９１は、ｐ^-エピタキシャル層９７に、ｐ⁺支持基板９６に達して設けられている。それ以外の構成は、図６に示す半導体装置と同様である。ｐ^-エピタキシャル層９７は、第２半導体領域に相当する。

また、別の一例として、図１２に示す半導体装置の分離トレンチ９１の内部に、ポリシリコン領域を設けても良い。図１３に示す半導体装置では、分離トレンチ以外の構成は、図１２に示す半導体装置と同様である。ポリシリコン領域９３を設けることの効果は、図７に示す半導体装置と同様である。

次に、実施の形態にかかる半導体装置の製造方法について、図５に示す半導体装置を例にして説明する。図１４〜図２４は、実施の形態にかかる半導体装置の製造方法を順に示す説明図である。なお、図１４〜図２４において、ＥＳＤ保護素子１００および高耐圧デバイス１１０は、半導体装置の製造方法を示す図であり、基板上の配置を示すものではない。ＥＳＤ保護素子１００および高耐圧デバイス１１０の配置は、作製する半導体装置により種々変更可能である。ＥＳＤ保護素子１００および高耐圧デバイス１１０は、同時に、例えば同一基板上に作製される。まず、図１４に示すように、ウエハ表面の全面に、例えば３５ｎｍの厚さの第１スクリーン酸化膜６１を堆積するか、または成長させる。そして、フォトリソグラフィによって、ＥＳＤ保護素子１００を作製する領域（ＥＳＤ保護素子領域）において、第１ｐウエル領域４の形成領域を開口させた第１レジストパターン６２を形成する。第１レジストパターン６２をマスクとして、例えば硼素（ボロン）イオンを例えば１５０ｋｅＶの加速電圧で２×１０¹³ｃｍ^-2のドーズ量で注入する。次いで、第１レジストパターン６２を除去してからウエハを洗浄する。このようにして、ＥＳＤ保護素子領域において、第１ｐウエル領域４の形成領域に例えばボロンイオンが注入される。このとき、高耐圧デバイス１１０を作製する領域（高耐圧デバイス領域）は、フォトレジストで被覆されている。そのため、高耐圧デバイス領域には、例えばボロンイオンは注入されない。

次いで、図１５に示すように、フォトリソグラフィによって、高耐圧デバイス領域において、ｎバッファ領域２５の形成領域を開口させた第２レジストパターン６３を形成する。第２レジストパターン６３をマスクとして、例えばリンイオンを例えば１００ｋｅＶ以上１５０ｋｅＶ以下の加速電圧で７．５×１０¹²〜１．５×１０¹³ｃｍ^-2のドーズ量で注入する。次いで、第２レジストパターン６３を除去してからウエハを洗浄する。このようにして、高耐圧デバイス領域において、ｎバッファ領域２５の形成領域に例えばリンイオンが注入される。このとき、ＥＳＤ保護素子領域は、フォトレジストで被覆されている。そのため、ＥＳＤ保護素子領域には、例えばリンイオンは注入されない。

次いで、図１６に示すように、フォトリソグラフィによって、高耐圧デバイス領域において、第２ｐウエル領域２１の形成領域を開口させた第３レジストパターン６４を形成する。第３レジストパターン６４をマスクとして、例えば硼素イオンを例えば５０ｋｅＶの加速電圧で５×１０¹³〜７×１０¹³ｃｍ^-2のドーズ量で注入する。次いで、第３レジストパターン６４を除去してからウエハを洗浄する。このようにして、第２ｐウエル領域２１の形成領域に例えば硼素イオンが注入される。このとき、ＥＳＤ保護素子領域は、フォトレジストで被覆されている。そのため、ＥＳＤ保護素子領域には、例えば硼素イオンは注入されない。

次いで、図１７に示すように、例えば窒素雰囲気で熱処理を行い、注入された不純物を熱拡散させ、活性化させる。これにより、ＥＳＤ保護素子領域に、第１ｐウエル領域４が形成され、高耐圧デバイス領域に、第２ｐウエル領域２１およびｎバッファ領域２５が形成される。そして、ウエハ表面の第１スクリーン酸化膜を除去し、ウエハ表面の全面に、例えば３５ｎｍの厚さのバッファ酸化膜６５を形成した後に、例えば厚さが７０〜２００ｎｍの厚さのシリコン窒化膜６６をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。フォトリソグラフィによってシリコン窒化膜６６およびバッファ酸化膜６５に開口部を形成した後、フォトレジストを除去してからウエハを洗浄する。

次いで、図１８に示すように、熱酸化を行い、シリコン窒化膜の開口部に局部酸化膜（ＬＯＣＯＳ酸化膜）を形成する。ＥＳＤ保護素子領域には、第１局部酸化膜１１が形成される。高耐圧デバイス領域には、第２局部酸化膜２７が形成される。そして、ウエハ表面のバッファ酸化膜と窒化膜を除去する。その後、ウエハ表面の全面に、例えば３５ｎｍの厚さの第２スクリーン酸化膜６７を堆積するか、または成長させる。そして、フォトリソグラフィによって、例えば厚さが１．０〜２．０μｍの第３レジストパターン６８を形成する。第３レジストパターン６８では、ＥＳＤ保護素子領域において、第１ｐ⁺低抵抗領域４１の形成領域が開口している。また、高耐圧デバイス領域において、第２ｐ⁺低抵抗領域４２の形成領域が開口している。第３レジストパターン６８の端部の角度αは、例えば８０〜９０°である。

ここで、ＥＳＤ保護素子領域において、第３レジストパターン６８の第１局部酸化膜１１側の端部から、後に第１ゲート電極が形成された際に、第１ゲート電極の下の領域などに設けられる第１ｐ⁺低抵抗領域の端部までの幅をＬＢＰ１とする。第３レジストパターン６８の開口部は、ＬＢＰ１が０．１μｍ以上０．４μｍ以下、好ましくは０μｍ以上０．３μｍ以下となるようにする。また、高耐圧デバイス領域において、第３レジストパターン６８のエミッタ側の端部から、後に第２ゲート電極が形成された際に、第２ゲート電極の下の領域に設けられる第２ｐ⁺低抵抗領域の端部までの幅をＬＢＰ２とする。第３レジストパターン６８の開口部は、ＬＢＰ２が０．８μｍ以上となるようにする。次いで、例えば硼素イオンを例えば１００〜２５０ｋｅＶの加速電圧で１×１０¹³ｃｍ^-2以上７．５×１０¹³ｃｍ^-2以下のドーズ量、好ましくは、２．５×１０¹³以上５×１０¹³ｃｍ^-2以下のドーズ量で注入する。次いで、第３レジストパターン６８を除去してからウエハを洗浄する。

そして、ウエハを、例えば、窒素雰囲気で９００〜９５０℃の温度で、３０分間アニール処理を行い、図１８において注入された硼素の拡散を最小限にして、イオン注入による結晶欠陥を回復する。これによって、図１９に示すように、ＥＳＤ保護素子領域に第１ｐ⁺低抵抗領域４１が形成されるとともに、高耐圧デバイス領域に第２ｐ⁺低抵抗領域４２が形成される。さらに、ウエハ全面に素子の閾値電圧を調整するためのイオンを注入する。そして、第２スクリーン酸化膜を除去して、例えば１４〜２１ｎｍの厚さの、熱酸化膜または酸化膜と窒化膜との複合膜を形成する。この熱酸化膜または酸化膜と窒化膜との複合膜は、ＥＳＤ保護素子領域において第１ゲート絶縁膜１２となり、高耐圧デバイス領域において第２ゲート絶縁膜２８となる。

次いで、図２０に示すように、ウエハ全面に例えば０．２〜０．４μｍの厚さのポリシリコンを堆積する。そして、フォトリソグラフィと異方性エッチングによってＥＳＤ保護素子領域に第１ゲート電極１３を形成し、高耐圧デバイス領域に第２ゲート電極２９を形成する。さらに、フォトリソグラフィによって、第４レジストパターン６９を形成する。第４レジストパターン６９では、ＥＳＤ保護素子領域において、第１ＬＤＤ（浅いソース）領域６および第２ＬＤＤ（浅いドレイン）領域７の形成領域が開口している。また、高耐圧デバイス領域において、第３ＬＤＤ（浅いエミッタ）領域２２の形成領域が開口している。この第４レジストパターン６９をマスクとして、例えばリンイオンを注入し、図２１に示すように、ＥＳＤ保護素子領域において、浅くドープされた第１ＬＤＤ領域６および第２ＬＤＤ領域７を形成する。また、高耐圧デバイス領域において、浅くドープされた第３ＬＤＤ領域２２を形成する。第１ＬＤＤ領域６および第２ＬＤＤ領域７は、第１ゲート電極１３をマスクとして自己整合的に形成する。また、第３ＬＤＤ領域２２は、第２ゲート電極２９をマスクとして自己整合的に形成する。

次いで、第４レジストパターンを除去した後に、ウエハ全面に厚さが１３０〜１８０ｎｍの厚さの酸化膜または窒化膜を堆積する。そして、異方性エッチングによってＥＳＤ保護素子領域に第１ゲート側壁スペーサ１４を形成し、高耐圧デバイス領域に第２ゲート側壁スペーサ３０を形成する。そして、図２２に示すように、フォトリソグラフィによって、第５レジストパターン７０を形成する。第５レジストパターン７０では、ＥＳＤ保護素子領域において、第１ｐ⁺⁺コンタクト領域５の形成領域が開口している。また、高耐圧デバイス領域において、第２ｐ⁺⁺コンタクト領域２４およびｐ⁺⁺コレクタ領域２６の形成領域が開口している。次いで、第５レジストパターン７０をマスクとして、例えば硼素イオンまたはＢＦ₂イオンを注入する。

そして、熱処理を行い、第１ｐ⁺⁺コンタクト領域５、第２ｐ⁺⁺コンタクト領域２４およびｐ⁺⁺コレクタ領域２６に同時に熱拡散を行う。これによって、ＥＳＤ保護素子領域において、第１ｐ⁺⁺コンタクト領域５が形成される。また、高耐圧デバイス領域において、第２ｐ⁺⁺コンタクト領域２４およびｐ⁺⁺コレクタ領域２６が形成される。

次いで、図２３に示すように、フォトリソグラフィによって、第６レジストパターン７１を形成する。第６レジストパターン７１では、ＥＳＤ保護素子領域において、ｎ⁺⁺ソース領域８、ｎ⁺⁺ドレイン領域９およびｎ⁺⁺コンタクト領域１０の形成領域が開口している。また、高耐圧デバイス領域において、ｎ⁺⁺エミッタ領域２３の形成領域が開口している。第６レジストパターン７１をマスクとして、例えば砒素イオンを注入する。そして、第６レジストパターン７１を除去して、ウエハを洗浄する。ｎ⁺⁺ソース領域８およびｎ⁺⁺ドレイン領域９は、第１ゲート側壁スペーサ１４をマスクとして自己整合的に形成する。ｎ⁺⁺エミッタ領域２３は、第２ゲート側壁スペーサ３０をマスクとして自己整合的に形成する。

そして、図２４に示すように、熱処理を行い、ＥＳＤ保護素子領域において、ｎ⁺⁺ソース領域８、ｎ⁺⁺ドレイン領域９、第１ＬＤＤ領域６、第２ＬＤＤ領域７およびｎ⁺⁺コンタクト領域１０を形成する。また、高耐圧デバイス領域において、ｎ⁺⁺エミッタ領域２３および第３ＬＤＤ領域２２を形成する。次いで、図示しないＰＭＤ（Ｐｒｅ−ｍｅｔａｌｌｉｚａｔｉｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜を堆積する。

次いで、図１に示すように、ＥＳＤ保護素子領域において、ソース電極１５、ドレイン電極１６およびコンタクト電極１７を形成する。また、図４に示すように、高耐圧デバイス領域において、エミッタ電極３１およびコレクタ電極３２を形成する。その後、層間絶縁膜の形成、スルーホールの形成および配線層の形成を必要な層数分行い、チップが完成する。

なお、第１ｐウエル領域４の形成領域にイオン注入を行う工程（図１４）、ｎバッファ領域２５の形成領域にイオン注入を行う工程（図１５）、および第２ｐウエル領域２１の形成領域にイオン注入を行う工程（図１６）の順序は、上述した順序に限らず、種々入れ替えても良い。また、ＥＳＤ保護素子１００と高耐圧デバイス１１０とを、それぞれ同一ウエハ上の別のチップに、同時に作製しても良い。また、高耐圧デバイスとしてパワーＭＯＳＦＥＴを作製する場合には、ｐ⁺⁺コレクタ領域２６の換わりにパワーＭＯＳＦＥＴのドレイン領域を形成すれば良く、このドレイン領域は、パワーＭＯＳＦＥＴのソース領域や、ＥＳＤ保護素子のドレイン領域およびソース領域と同時に形成するようにしても良い。

また、上述した半導体装置の製造方法では、ＥＳＤ保護素子および高耐圧デバイスを分離する分離領域（例えば、図５の分離トレンチおよび第３局部酸化膜）は図示省略しているが、例えば第１局部酸化膜および第２局部酸化膜を形成する工程（図１８参照）の前までに、絶縁物が埋め込まれた分離トレンチを形成する。次いで、第１局部酸化膜および第２局部酸化膜を形成すると同時に、第３局部酸化膜を形成しても良い。また、分離領域としてｐ⁺拡散領域やｐ⁺⁺高濃度拡散領域（例えば、図８参照）を形成する場合、例えば、ｐ⁺拡散領域は、ｎ^-半導体領域３となるウェル領域、第１ｐウエル領域４の形成と同時に、またはその形成前に形成する。そして、ｐ⁺⁺高濃度拡散領域は、ｐ⁺⁺コンタクト領域を形成する工程（図２２参照）と同時に形成する。

このような製造方法では、ゲート電極を形成する前に、第２ｐウエル領域２１にｐ⁺低抵抗領域４２を形成するためのイオン注入を行うことで、イオン注入する際のイオンのドーズ量を大きくすることができる。また、ｐ⁺低抵抗領域４２の形成にレジストマスクを用いることにより、レジストマスクの端部でイオンが散乱し、この散乱されたイオンによって、不純物濃度が極大となる位置を新たに形成することができる（マスクエッジ効果）。また、ＬＢＰ２を０．８μｍ以上とすることで、ｐ⁺低抵抗領域４２を含む第２ｐウエル領域２１において、ゲート絶縁膜との界面で不純物濃度が極大となる位置を２箇所に分離することができる。

また、第１ｐ⁺低抵抗領域４１と第２ｐ⁺低抵抗領域４２とを同時に形成することで、第１ｐ⁺低抵抗領域４１を形成するためだけのイオン注入工程を追加することなく、ＥＳＤ保護素子１００に第１ｐ⁺低抵抗領域４１を形成することができる。

また、ｐウエル領域にｐ⁺低抵抗領域を形成するに際し、マスクエッジ効果を利用して、硼素イオンを１００〜２５０ｋｅＶの加速電圧で１×１０¹³ｃｍ^-2以上７．５×１０¹³ｃｍ^-2以下のドーズ量で注入することにより、ｐ⁺低抵抗領域の、ｐウエル領域とゲート酸化膜との界面近傍の不純物濃度を、ｐウエル領域とゲート酸化膜との界面から深さ方向に離れた領域の不純物濃度よりも低くすることができる。これにより、素子の閾値電圧をほぼ維持した状態で、ｐウエル領域にｐ⁺低抵抗領域を形成することができる。

次に、ｐ⁺低抵抗領域の不純物濃度について説明する。図２５は、ゲート絶縁膜とウエル領域との界面（図１の矢印Ｉ）における低抵抗領域の不純物濃度について示す図である。矢印Ｉは、例えば図１に示すように、ゲート絶縁膜に垂直な位置とする。図２５においては、横軸は、ｐウエル領域とゲート絶縁膜との界面を基準とした深さである。ここで、ｐウエル領域とゲート絶縁膜との界面の深さをＣ点で示す。また、縦軸はｐ⁺低抵抗領域の不純物濃度である。ｐ⁺低抵抗領域を形成するためのイオン注入は、質量数１１の硼素（Ｂ１１）イオンを１５０ｋｅＶの加速電圧で３．５×１０¹³ｃｍ^-2のドーズ量とした。図２５に示すように、ｐウエル領域とゲート絶縁膜との界面の不純物濃度は、２．８５×１０¹⁷ｃｍ^-3である。それに対して、チャネル領域の下側の領域（図２５のＤ点）の不純物濃度は、１．２６×１０¹⁸ｃｍ^-3であり、ｐウエル領域とゲート絶縁膜との界面の不純物濃度の４．４倍以上となっていることがわかる。これによって、ｐ⁺低抵抗領域の不純物濃度が高く、ｐ⁺低抵抗領域の抵抗率がｐウエル領域とゲート絶縁膜との界面の抵抗率より低いことがわかる。また、シリコン表面でｐ⁺低抵抗領域とドレイン領域（ＬＤＤ領域を含む）との界面の不純物濃度は、マスクエッジ効果により、チャネル領域の下側の領域の不純物濃度よりも高い。そのため、実施の形態にかかるＥＳＤ保護素子では、図３０に示す従来のＥＳＤ保護素子で逆降伏が生じるｐｎ接合領域（図３０のｐｎ接合領域４０１）と、図３３に示す従来のＥＳＤ保護素子で逆降伏が生じるｐｎ接合領域（図３３のｐｎ接合領域４０２）との間のｐｎ接合領域（図１のｐｎ接合領域５１）で、逆降伏が生じる。

図２６は、実施の形態にかかるＥＳＤ保護素子および従来のＥＳＤ保護素子におけるゲート酸化膜の耐圧特性を示す特性図である。図２６では、実施の形態にかかるＥＳＤ保護素子（以下、実施例）の耐圧、ゲート酸化膜の耐圧、図３０に示すような低抵抗領域を設けていないＥＳＤ保護素子（以下、第１従来例とする）の耐圧、および図３３に示すようなドレイン領域の下の領域全面に低抵抗領域を設けたＥＳＤ保護素子（以下、第２従来例とする）の耐圧を示している。なお、図２６において、ドレイン・ソース間電流Ｉ_DSおよびゲート電流Ｉ_Gは規格値である。ゲート酸化膜の厚さは１５ｎｍとした。低抵抗領域を形成するためのイオン注入条件は、図２５に示すＥＳＤ保護素子と同様である。図２６に示す結果では、ゲート酸化膜にかかるゲート電圧Ｖ_Gが１０Ｖ近傍のときに、トンネル効果に起因するリーク電流が発生し始めている。第１従来例では、トンネル効果に起因するリーク電流はほぼ発生しておらず、耐圧が１４Ｖ以上となった。第２従来例では、ドレイン・ソース間電圧Ｖ_DSが５Ｖのときに、トンネル効果に起因するリーク電流が発生している。

図２７は、エクステンション距離ＬＢＰ１に対する素子の降伏電圧の増大分を示す特性図である。また、図２７は、ドレイン・ソース間電流Ｉ_DSを１．０×１０^-6としたときの降伏電圧のみを抜き出した特性図である。図２７に示す結果より、ＬＢＰ１が０．５μｍより大きい場合、降伏電圧の増大分がほぼゼロとなっている。つまり、ＬＢＰ１が０．５μｍより大きい場合には、ＥＳＤ保護素子の降伏電圧は、図２６に示す第２従来例の降伏電圧とほぼ同一になることがわかる。図２６に示す第２従来例は、低抵抗領域がドレイン領域の下の領域全面に設けられていることから、ＬＢＰ１を０．５μｍより大きい範囲で低抵抗領域を設けた構造であるとみなすことができる。そのため、第２従来例では、ドレイン・ソース間電圧Ｖ_DSが７Ｖの地点において降伏したことがわかる。

このように、第１従来例では、第１従来例の耐圧が、ゲート酸化膜においてリーク電流が発生し始める電圧よりも高い。そのため、ＥＳＤ保護素子として十分に機能せず、保護対象の半導体素子のゲート酸化膜等を保護することができない。また、第２従来例では、降伏電圧が信号の最大電圧レベルよりも低くなるので、回路が正しく動作しないことになる。つまり、ＥＳＤ保護素子の耐圧は、第２従来例の耐圧よりも大きく、ゲート酸化膜においてリーク電流が発生していない、７．５〜９．５Ｖの範囲（以下、耐圧設計範囲とする）Ａ内にあることが好ましい。この耐圧設計範囲Ａが、ＥＳＤ設計窓を満たす耐圧の範囲である（図２６参照）。

図２８は、実施の形態にかかるＥＳＤ保護素子の耐圧特性を示す特性図である。測定には、図３に示すような櫛歯状のＧＧＦＥＴ構造を有するＥＳＤ保護素子を用いた。ＧＧＦＥＴ構造を有するＥＳＤ保護素子は、隣り合うドレイン電極のフィンガー部とゲート電極のフィンガー部との間の距離（以下、ドレイン・ゲート間距離とする）Ｌ_DGを３．６μｍとした。ソース・ドレイン間のキャリアの流れと平行な方向のゲート電極のフィンガー部の幅を１．２μｍとし、垂直な方向のゲート電極のフィンガー部の幅を３２５μｍとした。

図２８に示す特性図では、ＬＢＰ１およびチャネル長を変化させた第１試料〜第５試料の耐圧曲線を示している。第１試料および第２試料は、ＬＢＰ１を０μｍとし、チャネル長を１．２μｍとした。第３試料および第４試料は、ＬＢＰ１を０．２μｍとし、チャネル長を１．２μｍとした。第５試料は、ドレイン領域の下の領域全面に低抵抗領域を設け、チャネル長を１．２μｍとした。第１試料および第２試料では、ドレイン・ソース間電流Ｉ_DSが１．０×１０^-6Ａのときに、ドレイン・ソース間電圧Ｖ_DSが８．８Ｖ程度となった。第３試料および第４試料では、ドレイン・ソース間電流Ｉ_DSが１．０×１０^-6Ａのときに、ドレイン・ソース間電圧Ｖ_DSが７．６Ｖ程度となった。第５試料では、ドレイン・ソース間電流Ｉ_DSが１．０×１０^-6Ａのときに、ドレイン・ソース間電圧Ｖ_DSが７．２Ｖ程度となった。

図２８に示す結果より、第１試料〜第４試料は、耐圧設計範囲Ａを満たしている。一方。第５試料では、耐圧設計範囲Ａを満たしていない。これは、第５試料では、ドレイン領域とｐ⁺低抵抗領域とで形成されるｐｎ接合領域の面積が大きく、このｐｎ接合領域がツェナーダイオードとして機能してしまうためであると推測される。

以上の結果より、ＬＢＰ１の長さを調整し、ドレイン領域とｐ⁺低抵抗領域とで形成されるｐｎ接合領域の面積を小さくすることで、耐圧設計範囲Ａを満たす耐圧を得ることができることがわかった。第５試料は、ドレイン・ソース間電圧Ｖ_DSが７．２Ｖであるため、耐圧設計範囲Ａの下限値７．５Ｖの耐圧を得るために、０．３Ｖ以上の降伏電圧が生じるようにＬＢＰ１の範囲を調整することが望ましい。図２７に示す結果より、降伏電圧の増大分が０．３ＶとなるＬＢＰ１は、０．３μｍであるため、ＬＢＰ１を０．３μｍ以下、つまり０〜０．３μｍの範囲Ｂ（図２７参照）とすることで、耐圧設計範囲Ａを満たすことができる。つまり、ＥＳＤ設計窓を満たす耐圧となる。

また、本実施の形態にかかるＥＳＤ保護素子を、櫛歯状のＧＧＦＥＴ構造（図３参照）とする場合でも、ＥＳＤ設計窓を満たす耐圧を有するＥＳＤ保護素子とすることができることがわかった。その理由は、次に示すとおりである。本実施の形態に示す製造方法では、低抵抗領域８５は、ゲート電極をマスクとして自己整合的に形成されるのではなく、フォトレジストをマスクとして形成される。そのため、低抵抗領域８５の形成位置に、オーバーレイ精度によるズレδが生じる可能性がある。このズレδにより、互いに離れて設けられた複数の低抵抗領域８５間に、耐圧の高低差が生じる。例えば、ドレイン電極８２のフィンガー部を挟んで、隣り合うゲート電極８３のフィンガー部の一方（以下、第１ゲートフィンガー部とする）において、ＬＢＰ１がズレδだけ短くなる（ＬＢＰ１−δ）。これにより、第１ゲートフィンガー部が設けられている低抵抗領域８５近傍の耐圧は高くなる。それに対して、他方のゲート電極８３のフィンガー部（以下、第２ゲートフィンガー部とする）では、第１ゲートフィンガー部におけるズレδに連動して、ＬＢＰ１がズレδだけ長くなる（ＬＢＰ１＋δ）。これにより、第２ゲートフィンガー部が設けられている低抵抗領域近傍の耐圧は低くなる。そのため、ＥＳＤ保護素子全体の耐圧は、ＬＢＰ１が誤差δだけ長くなる低抵抗領域の耐圧によって決まってしまい、ズレδが生じていないＥＳＤ保護素子と比べて低い値となってしまう。

しかし、図３に示す櫛歯状のＧＧＦＥＴ構造を有するＥＳＤ保護素子では、ＬＢＰ１を０μｍとしたとき、ＥＳＤ保護素子のオフ耐圧は８．９〜１０．８Ｖとなった。ＥＳＤ保護素子のオフ耐圧が、ゲート酸化膜の耐圧（図２６参照）よりも小さい耐圧となるため、オーバーレイ精度によるズレδが生じたとしても、耐圧設計範囲Ａを満たす耐圧を得ることができることがわかる。通常、サブミクロン単位の高精度加工が要求される半導体素子の製造プロセスでは、フォトレジストをマスクとして用いるフォトリソグラフィにおいて、オーバーレイ精度によるズレδを０．１５μｍ以下に抑えることができる。そのため、低抵抗領域の形成において、オーバーレイ精度によるズレδが生じたとしても、ＬＢＰ１を０〜０．３μｍの範囲で調整することと同様の処理をしていることとなるためと推測される。また、このとき、トンネル効果に起因するリーク電流が発生する電圧は７．２〜９．２Ｖとなった。ゲート酸化膜においてリーク電流が発生し始める電圧よりも低くすることができることがわかった。このように、図３に示すような構造を有するＥＳＤ保護素子では、ｐ⁺低抵抗領域を形成する際に、フォトレジストをマスクとして用いるフォトリソグラフィによって、オーバーレイ精度によるズレδが生じたとしても、ＥＳＤ設計窓を満たす耐圧を有するＥＳＤ保護素子を形成することができることがわかった。

また、図３に示すような構造を有するＥＳＤ保護素子では、各電極のフィンガー部を増減することで、容易にＥＳＤ保護素子の大きさを設定することができる。そのため、ＥＳＤの帯電量に応じて、効率的にＥＳＤ保護素子を作製することができる。

以上、説明したように、実施の形態によれば、ＥＳＤ保護素子１００の第１ｐ⁺低抵抗領域４１と高耐圧デバイス１１０の第２ｐ⁺低抵抗領域４２とを同時に形成することで、第１ｐ⁺低抵抗領域４１を形成するためだけのイオン注入工程を追加することなく、ＥＳＤ保護素子１００に第１ｐ⁺低抵抗領域４１を形成することができる。また、上述した製造方法によりＥＳＤ保護素子１００に第１ｐ⁺低抵抗領域４１を形成することで、低抵抗領域が形成された第２従来例のＥＳＤ保護素子（図３３参照）とほぼ同様に、ＥＳＤ保護素子の耐圧を低減することができる。これにより、ＥＳＤ設計窓を満たす耐圧を有するＥＳＤ保護素子を作製することができ、かつＥＳＤ保護素子１００が集積される回路全体の製造コストを低減することができる。また、低抵抗領域を含むｐウエル領域の、ゲート絶縁膜との界面における不純物濃度を、ゲート絶縁膜との界面から深さ方向に離れた領域の不純物濃度よりも低くなるように形成することができる。また、低抵抗領域を含む第２ｐウエル領域２１に、ゲート絶縁膜との界面で不純物濃度が極大となる位置を２箇所に分離するように形成することができる。これにより、素子の閾値電圧をほぼ維持した状態で、ｐウエル領域に低抵抗領域を形成することができる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度、ドーパントなどは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では、第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。

なお、同一基板上でＥＳＤ保護素子と高耐圧デバイスとを電気的に分離する分離領域は、ＥＳＤ保護素子と他のデバイスとを分離するために設けても良い。

以上のように、本発明にかかる半導体素子、半導体装置および半導体素子の製造方法は、プラズマディスプレイなどを駆動するパワーＩＣを、静電気放電（ＥＳＤ）などの電圧サージから保護するために使用される半導体素子として有用である。

１ ｐ支持基板
２ 絶縁層
３ ｎ^-半導体領域
４ ｐウエル領域
５ ｐ⁺⁺コンタクト領域
６ ＬＤＤ（浅いソース）領域
７ ＬＤＤ（浅いドレイン）領域
８ ｎ⁺⁺ソース領域
９ ｎ⁺⁺ドレイン領域
１０ ｎ⁺⁺コンタクト領域
１１ 局部酸化膜
１２ ゲート絶縁膜
１３ ゲート電極
１４ ゲート側壁スペーサ
１５ ソース電極
１６ ドレイン電極
１７ コンタクト電極
４１ ｐ⁺低抵抗領域
５１ ｐｎ接合領域
１００ ＥＳＤ保護素子

Claims (11)

1. 第１導電型の第１ウエル領域の一部に設けられた第２導電型のソース領域と、
   前記第１ウエル領域の一部に設けられた第２導電型のドレイン領域と、
   前記ソース領域と前記ドレイン領域の間の前記第１ウエル領域の表面上に設けられた第１ゲート絶縁膜と、
   前記第１ゲート絶縁膜の上に設けられた第１ゲート電極と、
   前記第１ウエル領域の一部に、前記ソース領域の前記ドレイン領域側に接するように、かつ前記ソース領域よりも浅く設けられた第２導電型の第３半導体領域と、
   前記第１ウエル領域の一部に、前記ドレイン領域の前記ソース領域側に接するように、かつ前記ドレイン領域よりも浅く設けられた第２導電型の第４半導体領域と、
   前記第１ウエル領域の一部に、前記ソース領域とその下の領域、前記第３半導体領域とその下の領域、前記第１ゲート絶縁膜の下の領域、前記第４半導体領域とその下の領域、および前記ドレイン領域の一部とその下の領域にわたって設けられた、前記第１ウエル領域よりも抵抗率の低い第１導電型の第１低抵抗領域と、
   前記ソース領域に接し、かつ前記第１ゲート電極に短絡するソース電極と、
   前記ドレイン領域に接するドレイン電極と、
   を備え、
   前記第１低抵抗領域の前記ドレイン領域側の端部から、前記第１ゲート電極の前記ドレイン領域側の端部までの距離は、０μｍ以上０．３μｍ以下の範囲内であることを特徴とする半導体素子。
2. 支持基板の表面に、絶縁層を介して設けられた第２導電型の第１半導体領域を、さらに備え、
   前記第１ウエル領域は、前記第１半導体領域の一部に設けられ、
   前記第１ウエル領域の一部には、前記ソース領域と電気的に接続された、前記第１ウエル領域よりも抵抗率の低い第１導電型の第１コンタクト領域が設けられ、
   前記第１半導体領域の一部には、前記第１ウエル領域と離れて、前記第１半導体領域よりも抵抗率の低い第２導電型の第２コンタクト領域が設けられ、
   前記第１ゲート電極は、前記第２コンタクト領域に接するコンタクト電極にさらに短絡されていることを特徴とする請求項１に記載の半導体素子。
3. 支持基板の表面に設けられた第２導電型の第１半導体領域を、さらに備え、
   前記第１ウエル領域は、前記第１半導体領域の一部に設けられ、
   前記第１ウエル領域の一部には、前記ソース領域と電気的に接続された、前記第１ウエル領域よりも抵抗率の低い第１導電型の第１コンタクト領域が設けられ、
   前記第１半導体領域の一部には、前記第１ウエル領域と離れて、前記第１半導体領域よりも抵抗率の低い第２導電型の第２コンタクト領域が設けられ、
   前記第１ゲート電極は、前記第２コンタクト領域に接するコンタクト電極にさらに短絡されていることを特徴とする請求項１に記載の半導体素子。
4. 支持基板の表面に設けられた第１導電型の第２半導体領域を、さらに備え、
   前記第１ウエル領域は、前記第２半導体領域の一部に設けられ、
   前記第１ウエル領域の一部には、前記ソース領域と電気的に接続された、前記第１ウエル領域よりも抵抗率の低い第１導電型の第１コンタクト領域が設けられていることを特徴とする請求項１に記載の半導体素子。
5. 第１導電型の支持基板を、さらに備え、
   前記第１ウエル領域は、第１導電型の支持基板の表面層の一部に設けられ、
   前記第１ウエル領域の一部には、前記ソース領域と電気的に接続された、前記第１ウエル領域よりも抵抗率の低い第１導電型の第１コンタクト領域が設けられていることを特徴とする請求項１に記載の半導体素子。
6. 前記請求項１〜５のいずれか一つに記載の半導体素子（以下、第１半導体素子とする）と、第２半導体素子と、が同一ウエハに形成された半導体装置であって、
   前記第１半導体素子および前記第２半導体素子は、前記第１半導体素子の第１ウエル領域よりも深く形成された、絶縁物が埋め込まれたトレンチにより、電気的に分離されていることを特徴とする半導体装置。
7. 前記請求項１〜５のいずれか一つに記載の半導体素子（以下、第１半導体素子とする）と、第２半導体素子と、が同一ウエハに形成された半導体装置であって、
   前記第１半導体素子および前記第２半導体素子は、前記第１半導体素子の第１ウエル領域よりも深く形成された、第１導電型の拡散領域により、電気的に分離されていることを特徴とする半導体装置。
8. 前記請求項１〜５のいずれか一つに記載の半導体素子（以下、第１半導体素子とする）と、第２半導体素子と、を同一ウエハに形成する半導体素子の製造方法であって、
   前記ウエハ上に形成された第１導電型の第１ウエル領域内に、該第１ウエル領域よりも抵抗率の低い第１導電型の第１低抵抗領域を形成するとともに、前記ウエハ上に形成された第１導電型の第２ウエル領域内に、該第２ウエル領域よりも抵抗率の低い第１導電型の第２低抵抗領域を形成する低抵抗領域形成工程と、
   前記第１ウエル領域の表面上に、前記第１半導体素子のゲート絶縁膜およびゲート電極を形成し、前記第１ウエル領域および前記第１低抵抗領域に、前記第１半導体素子のソース領域およびドレイン領域を形成するとともに、前記第２ウエル領域の表面上に、前記第２半導体素子のゲート絶縁膜およびゲート電極を形成し、前記第２ウエル領域および前記第２低抵抗領域に、前記第２半導体素子の第２導電型の第５半導体領域を形成する第１素子形成工程と、
   前記第２ウエル領域が設けられた第２導電型の第１半導体領域に、前記第２ウエル領域と離れて第１導電型または第２導電型の第６半導体領域を形成する第２素子形成工程と、を含むことを特徴とする半導体素子の製造方法。
9. 前記低抵抗領域形成工程においては、硼素イオンを、１００ｋｅＶ以上２５０ｋｅＶ以下の加速電圧でイオン注入を行うことで、前記第１低抵抗領域および前記第２低抵抗領域を形成することを特徴とする請求項８に記載の半導体素子の製造方法。
10. 前記低抵抗領域形成工程においては、硼素イオンを、１×１０ ¹³ ｃｍ ^-2 以上７．５×１０ ¹³ ｃｍ ^-2 以下のドーズ量でイオン注入を行うことで、前記第１低抵抗領域および前記第２低抵抗領域を形成することを特徴とする請求項８または９に記載の半導体素子の製造方法。
11. 前記第１素子形成工程において前記第１半導体素子のゲート絶縁膜および前記第２半導体素子のゲート絶縁膜を形成する工程の前に、
    窒素雰囲気内で、９００℃以上９５０℃以下の温度で、３０分間以下のアニール処理を行い、前記第１低抵抗領域および前記第２低抵抗領域の拡散を制御し、前記低抵抗領域形成工程で生じた結晶格子の乱れを回復するアニール工程、をさらに含むことを特徴とする請求項８〜１０のいずれか一つに記載の半導体素子の製造方法。

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