JP7043194B2 - 静電保護素子および半導体装置 - Google Patents

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Description

本発明は、静電保護素子および半導体装置、特に絶縁用溝を用いた素子分離構造を有する半導体装置における静電保護素子および該静電保護素子を用いた半導体装置に関する。
近年、高耐圧素子の素子分離技術として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、あるいはＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の絶縁用溝（素子分離溝）を用いた半導体装置が開発されている。一方、半導体装置の微細化、高集積化に伴い、静電保護素子に対してはサイズの増大を抑えつつＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐性を向上させることが求められてきている。
ＤＴＩを用いた静電保護素子に関する文献として、例えば特許文献１が挙げられる。特許文献１に開示されたＥＳＤ保護用トランジスタでは、ゲート接地（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ：ＧＧ）型ＮＭＯＳトランジスタのドレイン領域と基板コンタクト領域との間に形成されるＤＴＩを、そのドレイン領域などが形成されるＰ型ウエルの厚みより深くし、Ｐ型基板に達するように構成している。ＤＴＩの内側にドレイン、ゲート、ソースが配置され、ＤＴＩの外側に基板コンタクトが配置されている。特許文献１では、このような構成により、ＧＧＭＯＳトランジスタの寄生ＢＪＴが動作し易くなり、ＥＳＤ保護性能が向上されるとしている。
特開２００３－２５８２００号公報
しかしながら特許文献１に係るＥＳＤ保護用トランジスタでは、ＤＴＩを採用してはいるものの、ＥＳＤサージあるいはラッチアップパルス等の外乱が印加された際にＰｓｕｂ（Ｐ型基板）を経由して電流が流れるので、Ｐｓｕｂの電位が不安定になる場合があるという問題があった。つまり、基板コンタクトを介して外乱による電流が流れるので周辺回路との間でラッチアップし易くなったり、回路誤動作を引き起こし易くなるという欠点があった。すなわち、周辺回路からの効果的な分離というＤＴＩの機能が生かしきれていないという課題があった。
本発明は、以上のような問題点に鑑み、絶縁用溝を用いた半導体装置の機能をより生かすことが可能になるとともに、基板電位の変動により内部回路の誤動作が引き起こされることが抑制された静電保護素子および半導体装置を提供することを目的とする。
本発明に係る静電保護素子は、第１の導電型の基板と、前記基板上に形成された第２の導電型のエピタキシャル層と、前記エピタキシャル層上に形成された第１の導電型のウエルと、前記ウエルの内部に形成された、ドレイン領域、前記ドレイン領域とチャネル領域を隔てて形成されたソース領域、およびチャネル領域上に絶縁して形成されたゲートを含むトランジスタと、前記ドレイン領域に対して、少なくとも前記ゲートの延伸方向と平行な方向に予め定められた距離だけ離間させて対向する対向領域を有するように形成された第１の導電型のウエルコンタクト領域と、を含むものである。
一方、本発明に係る半導体装置は、外部との接続端子を有するとともに予め定められた処理を行う内部回路と、前記ゲートおよび前記ソース領域が接地され、前記ドレイン領域が前記接続端子に接続された上記の静電保護素子と、を含むものである。
本発明によれば、絶縁用溝を用いた半導体装置の機能をより生かすことが可能になるとともに、基板電位の変動により内部回路の誤動作が引き起こされることが抑制された静電保護素子および半導体装置を提供することができる、という効果を奏する。
第１の実施の形態に係る静電保護素子を含む半導体装置の構成の一例を示す断面図である。 第１の実施の形態に係る静電保護素子を含む半導体装置の構成の一例を示す平面図である。 （ａ）は第１の実施の形態に係る静電保護素子の接続、および作用を説明する断面図、（ｂ）は第１の実施の形態に係る静電保護素子の半導体装置内部における接続を示す回路図である。 第２の実施の形態に係る静電保護素子を含む半導体装置の構成の一例を示す断面図である。 第２の実施の形態に係る静電保護素子を含む半導体装置の構成の一例を示す平面図である。 第２の実施の形態に係る静電保護素子の作用を説明する断面図である。 （ａ）はＭＯＳトランジスタ４個で構成された静電保護素子を示す図、（ｂ）はＭＯＳトランジスタ３個で構成された静電保護素子を示す図である。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
［第１の実施の形態］
図１から図３を参照しては、本実施の形態に係る静電保護素子５０（「ＥＳＤ保護素子」と称される場合もある）および半導体装置１０ついて説明する。図１は静電保護素子５０を含む半導体装置１０の断面図、図２は平面図を各々示している。また、図３は、静電保護素子５０の作用、および半導体装置１０内における接続を示している。
図１に示すように、半導体装置１０は、Ｐ型基板１２（図１では「Ｐｓｕｂ」と表記）、Ｐ型基板１２上に形成されたＮ型エピタキシャル層１４、１６（図１では「Ｎｅｐｉ」と表記）、およびＮ型エピタキシャル層１４上に形成されたＰ型ウエル領域１８（図１では「Ｐｗｅｌｌ」と表記）を含んで構成されている。半導体装置１０は静電保護素子５０が接続される回路を含む本来の回路部分（以下、｛内部回路」）を備えているが、図１では内部回路の図示を省略している。
一方、静電保護素子５０の本体はＥＳＤ保護用トランジスタ６０である。すなわち、ＥＳＤ保護用トランジスタ６０は、図１に示すように、Ｐ型ウエル領域１８内にＮ型の不純物を拡散させて形成したドレイン領域５４とソース領域５６、およびＰ型基板１２上に酸化膜（図示省略）を介して形成されたゲート５８を備えている。つまり、ＥＳＤ保護用トランジスタ６０は、ドレイン領域５４、ソース領域５６、およびゲート５８（電極）によって構成されたＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）となっている。従って、ゲート５８の下部はチャネル領域（図示省略）となっている。ドレイン領域５４にはドレイン４０（電極）が接続され、ソース領域５６にはソース４２（電極）が接続されている。また、後述するウエルコンタクト領域５２にはウエルコンタクト４４（電極）が接続されている。なお、図１ではＮ型ＭＯＳトランジスタを用いた形態を例示しているが、むろんＰ型ＭＯＳトランジスタを用いた形態としてもよい。
本実施の形態に係る静電保護素子５０は、さらにＥＳＤ保護用トランジスタ６０の外側に設けられたウエルコンタクト領域５２、およびウエルコンタクト領域５２のさらに外側に設けられたＤＴＩ部２０を備えている。ウエルコンタクト領域５２はドレイン領域５４から予め定められた距離ｄ１だけ離れた位置に形成されている（図３（ａ）参照）。また、ＤＴＩ部２０は予め定められた深さｄ２だけＰ型基板１２内部に到達する深さとされている（図３（ａ）参照）。深さｄ２の具体的な値としては０より大きく、数μｍ以内の範囲とすることができる。
図２に示すように、本実施の形態では、ウエルコンタクト領域５２はＥＳＤ保護用トランジスタ６０を取り囲んで形成され、ＤＴＩ部２０は、そのウエルコンタクト領域５２をさらに取り囲んで形成されている。すなわち、図２に示すように、本実施の形態に係るＥＳＤ保護用トランジスタ６０はウエルコンタクト領域５２、およびＤＴＩ部２０の内部に形成されている。そのため、静電保護素子５０では、ゲート５８の延伸方向（図２に示すＹ軸方向）に沿うドレイン領域５４の外延部と、外側に形成されたウエルコンタクト領域５２との間で対向領域ＯＡ１が構成されている。
図３を参照して、静電保護素子５０の接続について説明する。図３（ａ）に示すように、本実施の形態に係るＥＳＤ保護用トランジスタ６０では、ソース４２およびゲート５８を接地し（ＧＮＤ（グランド）に接続し）、ドレイン４０から半導体装置１０の内部回路（半導体装置１０において本来の機能を実現する回路）に接続するための端子Ｔ１を取り出す。これらの接続は配線層によって行う。すなわち、ＥＳＤ保護用トランジスタ６０は、ＧＧ型ＮＭＯＳトランジスタを構成するように接続される。
図３に示すように、本実施の形態に係る静電保護素子５０ではＰ型基板１２との間にＮ型エピタキシャル層１４が介在するため、Ｐ型基板１２は静電保護素子５０に対してフローティングとなっている、つまり静電保護素子５０の電位がＰ型基板１２に対して浮いた状態となっている。さらに、ＥＳＤ保護用トランジスタ６０およびウエルコンタクト領域５２が形成されたＰ型ウエル領域１８は、ＤＴＩ部２０によって周囲の回路と分離されているので、本実施の形態に係る静電保護素子５０は、周囲の回路から分離され浮いた状態となっている。従って、外乱サージ等によって静電保護素子５０に電流が流れたとしても、静電保護素子５０から周囲の回路に電流が流れることが抑制されている。
図３（ｂ）に示すように、ＥＳＤ保護用トランジスタ６０の端子Ｔ１（つまり、ドレイン４０）は、内部回路３０の端子Ｔ２に接続する。すなわち、本実施の形態に係るＥＳＤ保護用トランジスタ６０は、内部回路３０の端子とＧＮＤとの間に接続される。端子Ｔ２と電源（ＶＤＤ）との間にはダイオード等で構成された通常の静電保護素子３２を接続してもよい。なお、端子Ｔ２は内部回路３０の入力端子、出力端子、あるいは電源端子であってもよい。
図３（ａ）を参照して、静電保護素子５０の作用について説明する。静電保護素子５０では、図３（ａ）に示すように、Ｎ型のドレイン領域５４、Ｐ型ウエル領域１８、およびＮ型のソース領域５６によってＮＰＮ型の寄生バイポーラトランジスタＢ１が構成されている。そのため、半導体装置１０の端子Ｔ２を経由して端子Ｔ１（ドレイン領域５４）にＥＳＤサージやラッチアップパルス等の高電圧のサージ（以下、「外乱サージ」）が印加された場合、寄生バイポーラトランジスタＢ１がオンとなり、ドレイン領域５４からソース領域５６に向けてサージ電流Ｉｓ１が流れて外乱サージを逃がすことができる。そのため、外乱サージによる内部回路３０等の損傷、破壊等が抑制される。なお、寄生バイポーラトランジスタＢ１がオンとなるのは、寄生バイポーラトランジスタＢ１がもつ周知のスナップバック特性による。
ここで、静電保護素子５０における他の寄生バイポーラトランジスタの影響について考える。まず、Ｎ型のドレイン領域５４、Ｐ型ウエル領域１８、およびＮ型エピタキシャル層１４によって、ＮＰＮ型の寄生バイポーラトランジスタＢ２が形成されている。また、Ｐ型ウエル領域１８、Ｎ型エピタキシャル層１４、およびＰ型基板１２によってＰＮＰ型の寄生バイポーラトランジスタＢ３が形成されている。
すると、Ｐ型基板１２はフローティング状態のため、端子Ｔ２に正極性の外乱サージが印加された場合、寄生バイポーラトランジスタＢ２およびＢ３がオンとなり、Ｐ型基板１２の電位が上昇することも想定される。このＰ型基板１２の電位の上昇により、周辺回路との間でラッチアップが起き易くなったり、半導体装置１０の回路誤動作が発生し易くなるという懸念も想定される。
しかしながら、本実施の形態に係る例では、ドレイン領域５４とウエルコンタクト領域５２とが距離ｄ１だけ隔てられた対向領域ＯＡ１を有しているので、外乱サージによる電流がドレイン領域５４からウエルコンタクト領域５２に向かって流れ、Ｐ型ウエル領域１８の電位変動が抑制される。その結果、Ｐ型基板１２の電位上昇を抑えることができるので、周辺回路との間でのラッチアップの発生や、回路誤動作の発生が抑制される。つまり、グランドに接続されたウエルコンタクト領域５２がＰ型基板１２の電位を安定化させる作用を奏している。なお、距離ｄ１は、Ｐ型基板１２の電位安定効果等を勘案して実験、あるいはシミュレーションによって最適な値を設定すればよい。
以上詳述したように、本実施の形態に係る静電保護素子、および半導体装置によれば、絶縁用溝を用いた半導体装置の機能をより生かすことが可能になるとともに、基板電位の変動により内部回路の誤動作が引き起こされることが抑制されるという効果を奏する。
［第２の実施の形態］
図４から図６を参照して、本実施の形態に係る静電保護素子５０Ａを備えた半導体装置１０Ａについて説明する。図４は静電保護素子５０Ａを含む半導体装置１０Ａの断面図、図５は平面図を各々示している。また、図６は、静電保護素子５０Ａの作用を説明する図である。
本実施の形態に係る静電保護素子５０ＡもＧＧ型のＮＭＯＳトランジスタとして構成されるＥＳＤ保護用トランジスタ６０Ａを備えているが、ＥＳＤ保護用トランジスタが複数のトランジスタ部分を有している点が上記実施の形態とは異なる点である。従って、上記実施の形態に係る静電保護素子５０と同様の構成には同じ符号を付して詳細な説明を省略する。
図４に示すように、本実施の形態に係るＥＳＤ保護用トランジスタ６０Ａは、２つのゲート５８、５８Ａを備えている。ゲート５８の下部には図示しないチャネル領域が形成されており、該チャネル領域の両側にドレイン領域５４、ソース領域５６が形成されている。また、ゲート５８Ａの下部には図示しないチャネル領域が形成されており、該チャネル領域の一端側がソース領域５６となっており、他端側にドレイン領域５４Ａが形成されている。ドレイン領域５４にはドレイン４０が接続され、ソース領域にはソース４２が接続され、ドレイン領域５４Ａにはドレイン４０Ａが接続されている。すなわち、ＥＳＤ保護用トランジスタ６０Ａではソース領域５６が２つのＮＭＯＳトランジスタで共用されている。
ＥＳＤ保護用トランジスタ６０ＡもＥＳＤ保護用トランジスタ６０と同様、ＥＳＤ保護用トランジスタ６０Ａの外側にウエルコンタクト領域５２が形成され、さらにその外側にＤＴＩ部２０が形成されている。ＤＴＩ部２０は、予め定められた深さｄ２（図３（ａ）参照）でＰ型基板１２の内部に達する深さで形成されている。また、ドレイン領域５４とウエルコンタクト領域５２とは、予め定められた距離ｄ１（図３（ａ）参照）だけ離間して対向するように形成されている。
図５に示すように、静電保護素子５０Ａでも静電保護素子５０と同様、ＥＳＤ保護用トランジスタ６０Ａを取り囲んでウエルコンタクト領域５２が形成され、さらにウエルコンタクト領域５２を取り囲んでＤＴＩ部２０が形成されている。静電保護素子５０Ａでも静電保護素子５０と同様ドレイン領域とウエルコンタクト領域とによって形成される対向領域を有しているが、図５に示すように、静電保護素子５０Ａでは対向領域ＯＡ２とＯＡ３の２つの対向領域を有している点が静電保護素子５０と異なっている。
次に、図６を参照して、静電保護素子５０Ａの接続、および作用について説明する。図６に示すように、ＥＳＤ保護用トランジスタ６０Ａのドレイン４０および４０Ａは端子Ｔ１Ａに接続し、ゲート５８、５８Ａ、およびソース４２はＧＮＤに接続する。なお、半導体装置１０Ａ内におけるＥＳＤ保護用トランジスタ６０Ａの接続は図３（ｂ）と同様に行えばよい。
静電保護素子５０Ａも、静電保護素子５０と同様に、ドレイン領域５４、Ｐ型ウエル領域１８、ソース領域５６によってＮＰＮ型の寄生バイポーラトランジスタＢ１が形成されているが、静電保護素子５０Ａでは、さらに、ドレイン領域５４Ａ、Ｐ型ウエル領域１８、ソース領域５６によってＮＰＮ型の寄生バイポーラトランジスタＢ１Ａが形成されている。そして、端子Ｔ１Ａに外乱サージが印加された場合寄生バイポーラトランジスタＢ１がオンとなってサージ電流Ｉｓ２が流れ、同時に寄生バイポーラトランジスタＢ１Ａがオンとなってサージ電流Ｉｓ３が流れて該外乱サージを逃がすことができる。そのため、外乱サージによる内部回路３０等の損傷、破壊等が抑制される。また、本実施の形態に係るＥＳＤ保護用トランジスタ６０Ａによれば、図５に示すように、予め定められたサイズのＮＭＯＳトランジスタを２つに分割することで、同じ合計のゲート幅がより小さな専有面積で実現される。
ここで、寄生バイポーラトランジスタＢ１、Ｂ１Ａ以外の寄生バイポーラトランジスタについて検討する。静電保護素子５０Ａでも静電保護素子５０と同様に、寄生バイポーラトランジスタＢ２およびＢ３が形成される。すなわち、先述したように、ドレイン領域５４、Ｐ型ウエル領域１８、Ｎ型エピタキシャル層１４によってＮＰＮ型の寄生バイポーラトランジスタＢ２が形成され、Ｐ型ウエル領域１８、Ｎ型エピタキシャル層１４、Ｐ型基板１２によってＰＮＰ型の寄生バイポーラトランジスタＢ３が形成される。
一方、Ｐ型基板１２はフローティングの状態となっているため、正極性の外乱サージが印加された場合、寄生バイポーラトランジスタＢ２、Ｂ３がオンとなり、Ｐ型基板１２の電位が上昇することも想定される。Ｐ型基板１２の電位が上昇すると、周辺回路との間でラッチアップ現象が発生し易くなる、あるいは回路誤動作が発生し易くなるという懸念がある。しかしながら本実施の形態に係る静電保護素子５０Ａでは、ドレイン４０、４０Ａとウエルコンタクト領域５２との間に対向領域を備え、しかも該対向領域として、図５に示すように、対向領域ＯＡ２とＯＡ３の２つの対向領域が配置されているので、上記実施の形態と比較してさらにＰ型ウエル領域１８の電位変動が抑制される。結果的にＰ型基板１２の電位変動が抑制されるので、ラッチアップや回路誤動作の発生がさらに効果的に抑制される。
＜第２の実施の形態の変形例＞
図７を参照して、第２の実施の形態の変形例について説明する。本変形例は、上記実施の形態に係るＥＳＤ保護用トランジスタ６０Ａに含まれるＧＧ型ＮＭＯＳの数をさらに変えた形態である。上記実施の形態では、ＧＧ型ＮＭＯＳトランジスタの数を２個とした形態を例示して説明したが、ＧＧ型ＮＭＯＳトランジスタの数は１個、２個に限られず、静電保護素子としての電流容量等を勘案して、適宜な数だけ配置してよい。
図７（ａ）はＧＧ型ＮＭＯＳトランジスタが４個の場合のＥＳＤ保護用トランジスタ６０Ｂを示している。図７（ａ）に示すように、ＥＳＤ保護用トランジスタ６０Ｂは、ゲート５８、５８Ａ、５８Ｂ、５８Ｃ、ドレイン４０、４０Ａ、４０Ｂ、およびソース４２、４２Ａを備えている。図７（ａ）に示すように、ゲート５８、５８Ａ、５８Ｂ、５８Ｃ、ソース４２、４２ＡはＧＮＤに接続され、ドレイン４０、４０Ａ、４０Ｂは、ＥＳＤ保護用トランジスタ６０Ｂを含む静電保護素子を内部回路３０に接続するための端子Ｔ３に接続される。
ゲート５８、ドレイン４０、およびソース４２を含んで第１のＧＧ型ＮＭＯＳトランジスタ（以下、「第１ＮＭＯＳ」）が、ゲート５８Ａ、ドレイン４０Ａ、およびソース４２を含んで第２のＧＧ型ＮＭＯＳトランジスタ（以下、「第２ＮＭＯＳ」）が、ゲート５８Ｂ、ドレイン４０Ａ、およびソース４２Ａを含んで第３のＧＧ型ＮＭＯＳトランジスタ（以下、「第３ＮＭＯＳ」）が、ゲート５８Ｃ、ドレイン４０Ｂ、およびソース４２Ａを含んで第４のＧＧ型ＮＭＯＳトランジスタ（以下、「第４ＮＭＯＳ」）が構成されている。
すなわち、第１ＮＭＯＳと第２ＮＭＯＳとによってソース４２が共用され、第３ＮＭＯＳと第４ＮＭＯＳとによってソース４２Ａが共用され、第２ＮＭＯＳと第３ＮＭＯＳとによってドレイン４０Ａが共用されている。
図７（ａ）に示すＥＳＤ保護用トランジスタ６０Ｂの構成について換言すると、第１ＮＭＯＳに対しゲート５８Ａを挟んで第３ＮＭＯＳを配置し、さらに第３ＮＭＯＳに対してゲート５８Ｃを挟んでドレイン４０Ｂを配置しているともいえる。
ＥＳＤ保護用トランジスタ６０Ｂを含む静電保護素子の端子Ｔ３に外乱サージが印加されると、図７（ａ）に示すようにサージ電流Ｉｓ４、Ｉｓ５、Ｉｓ６、Ｉｓ７が流れる。
従って、内部回路３０の損傷、破壊等が抑制される。本実施の形態に係るＥＳＤ保護用トランジスタ６０Ａによれば、小型でより電流容量が増大された静電保護素子を実現することができる。また、ＧＧ型ＮＭＯＳトランジスタの数が偶数個なので、図５に示すＥＳＤ保護用トランジスタ６０Ａと同様に、対向領域ＯＡを２個設けることができ、Ｐ型ウエル領域１８をより安定化することができる。なお、対向領域ＯＡを２個とすることはＧＧ型ＮＭＯＳトランジスタの数が２個、４個の場合に限られず、一般に偶数個であれば可能である。
また、ＧＧ型ＮＭＯＳトランジスタの数は偶数個に限られない。図７（ｂ）は、ＧＧ型ＮＭＯＳトランジスタの数を３個とした場合のＥＳＤ用保護トランジスタ６０Ｃの例を示している。図７（ｂ）に示すように、ＥＳＤ保護用トランジスタ６０Ｃは、ゲート５８、５８Ａ、５８Ｂ、ドレイン４０、４０Ａ、およびソース４２、４２Ａを備えている。図７（ｂ）に示すように、ゲート５８、５８Ａ、５８Ｂ、ソース４２、４２ＡはＧＮＤに接続され、ドレイン４０、４０Ａは、ＥＳＤ保護用トランジスタ６０Ｃを含む静電保護素子を内部回路３０に接続するための端子Ｔ４に接続される。
ゲート５８、ドレイン４０、およびソース４２を含んで第１ＮＭＯＳが、ゲート５８Ａ、ドレイン４０Ａ、およびソース４２を含んで第２ＮＭＯＳが、ゲート５８Ｂ、ドレイン４０Ａ、およびソース４２Ａを含んで第３ＮＭＯＳが構成されている。すなわち、第１ＮＭＯＳと第２ＮＭＯＳとによってソース４２が共用され、第２ＮＭＯＳと第３ＮＭＯＳとによってドレイン４０Ａが共用されている。
図７（ｂ）に示すＥＳＤ保護用トランジスタ６０Ｃの構成について換言すると、第１ＮＭＯＳに対しゲート５８Ａを挟んで第３ＮＭＯＳを配置しているともいえる。
ＥＳＤ保護用トランジスタ６０Ｃを含む静電保護素子の端子Ｔ４に外乱サージが印加されると、図７（ｂ）に示すようにサージ電流Ｉｓ８、Ｉｓ９、Ｉｓ１０が流れる。従って、内部回路３０の損傷、破壊等が抑制される。本実施の形態に係るＥＳＤ保護用トランジスタ６０Ｃによれば、小型でより電流容量が増大された静電保護素子を実現することができる。
以上のように、本実施の形態に係るＥＳＤ保護用トランジスタを構成するＧＧ型ＮＭＯＳトランジスタの個数は、求められる電流容量、レイアウトサイズ等を勘案して適当な数を選択してよい。
上記各実施の形態ではＥＳＤ保護用トランジスタを構成するトランジスタとしてゲート接地型ＮＭＯＳトランジスタ（ＧＧ型ＮＭＯＳトランジスタ）を用いた形態を例示して説明したが、これに限られない。例えば、ゲートに抵抗その他の回路を接続してサージ印加時にＮＭＯＳトランジスタをオンさせてサージを逃がすアクティブクランプ方式に適用した形態としてもよい。さらに、ＮＭＯＳトランジスタに限られず、ＰＭＯＳトランジスタを用いた形態としてもよい。この場合は上記実施の形態においてＮをＰと、ＰをＮと読み替えればよい。
また、上記各実施の形態では、ＥＳＤ保護用トランジスタ（６０、６０Ａ、６０Ｂ、６０Ｃ）を取り囲んでウエルコンタクト領域（５２）を配置する形態を例示して説明したがこれに限られない。少なくとも対向領域（ＯＡ１、ＯＡ２、ＯＡ３）が形成されていればよいので、例えば図２において、ウエルコンタクト領域５２を対向領域ＯＡ１に含まれるＹ軸方向に沿う領域のみとしてもよい。
１０、１０Ａ 半導体装置
１２ Ｐ型基板
１４、１６ Ｎ型エピタキシャル層
１８ Ｐ型ウエル領域
２０ ＤＴＩ部、３０ 内部回路
３２ 静電保護素子
４０、４０Ａ、４０Ｂ ドレイン、４２、４２Ａ ソース、４４ ウエルコンタクト
５０、５０Ａ 静電保護素子、５２ ウエルコンタクト領域
５４、５４Ａ、５４Ｂ ドレイン領域
５６、５６Ｂ ソース領域
５８、５８Ａ、５８Ｂ、５８Ｃ ゲート
６０、６０Ａ、６０Ｂ、６０Ｃ ＥＳＤ保護用トランジスタ
Ｂ１、Ｂ２、Ｂ３ 寄生バイポーラトランジスタ
ＯＡ１～ＯＡ３ 対向領域、Ｔ１～Ｔ４ 端子

Claims (4)

  1. 第１の導電型の基板と、
    前記基板上に形成された第２の導電型のエピタキシャル層と、
    前記エピタキシャル層上に形成された第１の導電型のウエルと、
    前記ウエルの内部に形成された、ドレイン領域、前記ドレイン領域とチャネル領域を隔てて形成されたソース領域、およびチャネル領域上に絶縁して形成されたゲートを含むトランジスタと、
    前記ドレイン領域に対して、少なくとも前記ゲートの延伸方向と平行な方向に予め定められた距離だけ離間させて対向する対向領域を有するように形成され、かつ、前記トランジスタを囲んで形成された第１の導電型のウエルコンタクト領域と、
    前記ウエルコンタクト領域を囲んで形成された素子分離溝と、
    を含み、
    前記素子分離溝は前記ウエルの表面から前記基板に到達する深さで形成され、
    前記素子分離溝で囲まれた内側は、前記基板と前記エピタキシャル層と前記ウエルとが積層されて形成され、
    前記素子分離溝の外側は、前記基板と前記エピタキシャル層とが積層されて形成されている
    静電保護素子。
  2. 前記トランジスタは、
    前記延伸方向と交差する方向にこの順で配置された前記ドレイン領域、前記ゲートおよび前記ソース領域を備えた複数のトランジスタであって、かつ、間にゲートを挟みつつ前記延伸方向と交差する方向に配置された複数のトランジスタであり、
    前記延伸方向と交差する方向の末端に位置するソース領域に対しゲートを挟んで配置されたドレイン領域をさらに含み、
    前記対向領域は、
    前記延伸方向と交差する方向の一端に位置する前記ドレイン領域が前記ウエルコンタクト領域と対向して形成された第１の対向領域と、
    前記延伸方向と交差する方向の他端に位置する前記ドレイン領域が前記ウエルコンタクト領域と対向して形成された第２の対向領域とを含む
    請求項１に記載の静電保護素子。
  3. 外部との接続端子を有するとともに予め定められた処理を行う内部回路と、
    前記ゲートおよび前記ソース領域が接地され、前記ドレイン領域が前記接続端子に接続された請求項１に記載の静電保護素子と、を含む
    半導体装置。
  4. 外部との接続端子を有するとともに予め定められた処理を行う内部回路と、
    前記複数のトランジスタの前記ゲートの各々および前記ソース領域の各々が接地され、前記複数のトランジスタの前記ドレイン領域の各々が前記接続端子に接続された請求項２に記載の静電保護素子と、を含む
    半導体装置。
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