CN109300891A - 静电保护元件以及半导体装置 - Google Patents

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Abstract

本发明提供能够更加有效地利用使用了绝缘用槽的半导体装置的功能，并且抑制因基板电位的变动而引起内部电路的误动作的、静电保护元件以及半导体装置。包括：第一导电型的基板；形成存在基板上的第二导电型的外延层；形成在外延层上的第一导电型的阱；包括形成在阱的内部的、漏极区域、与漏极区域隔开沟道区域所形成的源极区域以及在沟道区域上绝缘地形成的栅极的晶体管；形成为具有相对于漏极区域至少在与栅极的延伸方向平行的方向上分离预先决定的距离并对置的对置区域的第一导电型的阱接触区域。

Description

静电保护元件以及半导体装置
技术领域
本发明涉及静电保护元件以及半导体装置，特别是涉及具有使用了绝缘用槽的元件分离结构的半导体装置中的静电保护元件以及使用了该静电保护元件的半导体装置。
背景技术
近年来，作为高耐压元件的元件分离技术，开发出STI(Shallow TrenchIsolation：浅沟道隔离)或DTI(Deep Trench Isolation：深沟道隔离)等使用了绝缘用槽(元件分离槽)的半导体装置。另一方面，伴随着半导体装置的微细化、高集成化，对静电保护元件要求抑制尺寸的增大，并提高ESD(ElectroStatic Discharge：静电释放)耐性。
作为与使用了DTI的静电保护元件有关的文献，例如列举专利文献1。在专利文献1所公开的ESD保护用晶体管中，构成为使栅极接地(Gate Grounded：GG)型NMOS晶体管的漏极区域与基板接触区域之间所形成的DTI比形成该漏极区域等的P型阱的厚度深并到达P型基板。在DTI的内侧配置有漏极、栅极、源极，在DTI的外侧配置有基板连接器。在专利文献1中，根据这样的结构，GGMOS晶体管的寄生BJT容易进行动作，提高ESD保护性能。
专利文献1：日本特开2003－258200号公报
然而，在专利文献1所涉及的ESD保护用晶体管中，虽然采用DTI，但在被施加ESD浪涌或闩锁效应脉冲等外部干扰时，经由Psub(P型基板)流动电流，所以存在Psub的电位有时变得不稳定这个问题。换句话说，由于经由基板接触流动因外部干扰引起的电流，所以存在与周边电路之间容易发生闩锁效应、或容易引起电路误动作这些缺点。即，存在不能充分有效地利用从周边电路的有效的分离这个DTI的功能这个课题。
发明内容
本发明鉴于以上那样的问题点，其目的在于提供能够更加有效地利用使用了绝缘用槽的半导体装置的功能，并且抑制因基板电位的变动而引起内部电路的误动作的、静电保护元件以及半导体装置。
本发明所涉及的静电保护元件包括：第一导电型的基板；第二导电型的外延层，形成在上述基板上；第一导电型的阱，形成在上述外延层上；晶体管，包括形成在上述阱的内部的、漏极区域、与上述漏极区域隔开沟道区域所形成的源极区域以及在沟道区域上绝缘地形成的栅极；以及第一导电型的阱接触区域，形成为具有相对于上述漏极区域至少在与上述栅极的延伸方向平行的方向上分离预先决定的距离并对置的对置区域。
另一方面，本发明所涉及的半导体装置包括：具有与外部的连接端子并进行预先决定的处理的内部电路；以及上述栅极以及上述源极区域接地且上述漏极区域与上述连接端子连接的上述的静电保护元件。
根据本发明，起到可以提供能够更加有效地利用使用了绝缘用槽的半导体装置的功能，并且抑制因基板电位的变动而引起内部电路的误动作的静电保护元件以及半导体装置这样的效果。
附图说明
图1是表示包括第一实施方式所涉及的静电保护元件的半导体装置的构成的一个例子的剖视图。
图2是包括第一实施方式所涉及的静电保护元件的半导体装置的结构的一个例子的俯视图。
图3(a)是说明第一实施方式所涉及的静电保护元件的连接以及作用的剖视图，图3(b)是表示第一实施方式所涉及的静电保护元件的半导体装置内部中的连接的电路图。
图4是表示包括第二实施方式所涉及的静电保护元件的半导体装置的结构的一个例子的剖视图。
图5是表示包括第二实施方式所涉及的静电保护元件的半导体装置的结构的一个例子的俯视图。
图6是说明第二实施方式所涉及的静电保护元件的作用的剖视图。
图7(a)是表示由四个MOS晶体管构成的静电保护元件的图，图7(b)是表示由三个MOS晶体管构成的静电保护元件的图。
符号说明
10、10A…半导体装置；12…P型基板；14，16…N型外延层；18…P型阱区域；20…DTI部；30…内部电路；32…静电保护元件；40、40A、40B…漏极；42、42A…源极；44…阱接触；50、50A…静电保护元件；52…阱接触区域；54、54A、54B…漏极区域；56、56B…源极区域；58、58A、58B、58C…栅极；60、60A、60B、60C…ESD保护用晶体管；B1、B2、B3…寄生双极晶体管；OA1～OA3…对置区域，T1～T4…端子
具体实施方式
以下，参照附图，详细地对用于实施本发明的方式进行说明。
[第一实施方式]
参照图1～图3，对本实施方式所涉及的静电保护元件50(有时也称为“ESD保护元件”)以及半导体装置10进行说明。图1示出包括静电保护元件50的半导体装置10的剖视图，图2示出俯视图。另外，图3示出静电保护元件50的作用以及半导体装置10内的连接。
如图1所示，半导体装置10构成为包括P型基板12(在图1中记载为“Psub”)、形成在P型基板12上的N型外延层14、16(在图1中记载为“Nepi”)、以及形成在N型外延层14上的P型阱区域18(在图1中记载为“Pwell”)。半导体装置10具备包括连接静电保护元件50的电路的本来的电路部分(以下，“内部电路”)，但在图1中省略内部电路的图示。
另一方面，静电保护元件50的主体为ESD保护用晶体管60。即，如图1所示，ESD保护用晶体管60具备在P型阱区域18内使N型的杂质扩散所形成的漏极区域54和源极区域56、以及在P型基板12上经由氧化膜(图示省略)所形成的栅极58。换句话说，ESD保护用晶体管60成为由漏极区域54、源极区域56以及栅极58(电极)构成的MOS FET(Metal OxideSemiconductor Field Effect Transistor：场效应晶体管)。因此，栅极58的下部成为沟道区域(图示省略)。在漏极区域54连接有漏极40(电极)，在源极区域56连接有源极42(电极)。另外，在后述的阱接触区域52连接有阱接触44(电极)。此外，在图1中，例示出使用了N型MOS晶体管的方式，当然也可以是使用了P型MOS晶体管的方式。
本实施方式所涉及的静电保护元件50还具备设置在ESD保护用晶体管60的外侧的阱接触区域52以及设置在阱接触区域52的更外侧的DTI部20。阱接触区域52形成在与漏极区域54分离预先决定的距离d1的位置(参照图3(a))。另外，DTI部20成为到达P型基板12内部预先决定的深度d2的深度(参照图3(a))。作为深度d2的具体的值，能够设为大于0且数μm以内的范围。
如图2所示，在本实施方式中，阱接触区域52环绕ESD保护用晶体管60而形成，DTI部20进一步环绕该阱接触区域52而形成。即，如图2所示，本实施方式所涉及的ESD保护用晶体管60形成在阱接触区域52以及DTI部20的内部。因此，在静电保护元件50中，在沿着栅极58的延伸方向(图2所示的Y轴向)的漏极区域54的外延部与形成在外侧的阱接触区域52之间构成对置区域OA1。
参照图3，对静电保护元件50的连接进行说明。如图3(a)所示，在本实施方式所涉及的ESD保护用晶体管60中，使源极42以及栅极58接地(与GND(地线)连接)，从漏极40抽出用于与半导体装置10的内部电路(在半导体装置10中实现本来的功能的电路)连接的端子T1。它们的连接通过布线层来进行。即，ESD保护用晶体管60连接成构成GG型NMOS晶体管。
如图3所示，在本实施方式所涉及的静电保护元件50中，由于在与P型基板12之间夹设N型外延层14，所以P型基板12成为相对于静电保护元件50浮置，即，静电保护元件50的电位相对于P型基板12浮动的状态。并且，形成有ESD保护用晶体管60以及阱接触区域52的P型阱区域18通过DTI部20与周围的电路分离，所以本实施方式所涉及的静电保护元件50成为从周围的电路分离的浮动的状态。因此，即使因外部干扰浪涌等而在静电保护元件50中流动电流，也抑制电流从静电保护元件50流向周围的电路。
如图3(b)所示，ESD保护用晶体管60的端子T1(换句话说，漏极40)与内部电路30的端子T2连接。即，本实施方式所涉及的ESD保护用晶体管60连接在内部电路30的端子与GND之间。也可以在端子T2与电源(VDD)之间连接由二极管等构成的通常的静电保护元件32。此外，端子T2可以是内部电路30的输入端子、输出端子或电源端子。
参照图3(a)，对静电保护元件50的作用进行说明。在静电保护元件50中，如图3(a)所示，由N型的漏极区域54、P型阱区域18以及N型的源极区域56构成NPN型的寄生双极晶体管B1。因此，在经由半导体装置10的端子T2对端子T1(漏极区域54)施加ESD浪涌、闩锁效应脉冲等高电压的浪涌(以下，“外部干扰浪涌”)的情况下，寄生双极晶体管B1导通，从漏极区域54向源极区域56流动浪涌电流Is1，能够释放外部干扰浪涌。因此，抑制因外部干扰浪涌所造成的内部电路30等的损伤、破坏等。此外，寄生双极晶体管B1导通是由于寄生双极晶体管B1具有的公知的快速恢复特性。
此处，对静电保护元件50中的其它寄生双极晶体管的影响进行考虑。首先，由N型的漏极区域54、P型阱区域18以及N型外延层14形成NPN型的寄生双极晶体管B2。另外，由P型阱区域18、N型外延层14以及P型基板12形成PNP型的寄生双极晶体管B3。
于是，也推定了由于P型基板12为浮置状态，所以当端子T2被施加正极性的外部干扰浪涌时，寄生双极晶体管B2以及B3导通，P型基板12的电位上升这一情况。还推定了由于该P型基板12的电位的上升，与周边电路之间容易引起闩锁效应，或容易产生半导体装置10的电路误动作这样的担忧。
然而，在本实施方式所涉及的例子中，由于漏极区域54和阱接触区域52具有隔开距离d1的对置区域OA1，所以因外部干扰浪涌所引起的电流从漏极区域54向阱接触区域52流动，抑制了P型阱区域18的电位变动。结果是，由于能够抑制P型基板12的电位上升，所以抑制了与周边电路之间的闩锁效应的产生、电路误动作的产生。换句话说，与地线连接的阱接触区域52起到使P型基板12的电位稳定的作用。此外，对于距离d1，考虑P型基板12的电位稳定效果等，通过实验或模拟来设定最合适的值即可。
如以上详述那样，根据本实施方式所涉及的静电保护元件以及半导体装置，起到能够更加有效地利用使用了绝缘用槽的半导体装置的功能，并且抑制因基板电位的变动而引起内部电路的误动作这些效果。
[第二实施方式]
参照图4～图6，对具备本实施方式所涉及的静电保护元件50A的半导体装置10A进行说明。图4示出包括静电保护元件50A的半导体装置10A的剖视图，图5示出俯视图。另外，图6是对静电保护元件50A的作用进行说明的图。
本实施方式所涉及的静电保护元件50A也具备构成为GG型的NMOS晶体管的ESD保护用晶体管60A，但ESD保护用晶体管具有多个晶体管部分这一点是与上述实施方式不同的点。因此，在与上述实施方式所涉及的静电保护元件50相同的结构附加相同的符号，并省略详细的说明。
如图4所示，本实施方式所涉及的ESD保护用晶体管60A具备两个栅极58、58A。在栅极58的下部形成有未图示的沟道区域，在该沟道区域的两侧形成有漏极区域54、源极区域56。另外，在栅极58A的下部形成有未图示的沟道区域，该沟道区域的一端侧成为源极区域56，在另一端侧形成有漏极区域54A。在漏极区域54连接有漏极40，在源极区域连接有源极42，在漏极区域54A连接有漏极40A。即，在ESD保护用晶体管60A中，源极区域56在两个NMOS晶体管共用。
ESD保护用晶体管60A也与ESD保护用晶体管60同样地在ESD保护用晶体管60A的外侧形成有阱接触区域52，进而在其外侧形成有DTI部20。DTI部20以到达P型基板12的内部预先决定的深度d2(参照图3(a))的深度形成。另外，漏极区域54和阱接触区域52形成为分离预先决定的距离d1(参照图3(a))并对置。
如图5所示，静电保护元件50A也与静电保护元件50同样地环绕ESD保护用晶体管60A而形成有阱接触区域52，进而环绕阱接触区域52而形成有DTI部20。静电保护元件50A也与静电保护元件50同样地具有由漏极区域和阱接触区域形成的对置区域，但如图5所示，在静电保护元件50A中，具有对置区域OA2和OA3这两个对置区域的点与静电保护元件50不同。
接下来，参照图6，对静电保护元件50A的连接以及作用进行说明。如图6所示，ESD保护用晶体管60A的漏极40以及40A与端子T1A连接，栅极58、58A以及源极42与GND连接。此外，半导体装置10A内的ESD保护用晶体管60A的连接与图3(b)同样地进行即可。
静电保护元件50A也与静电保护元件50同样地由漏极区域54、P型阱区域18、源极区域56形成NPN型的寄生双极晶体管B1，但在静电保护元件50A中，还由漏极区域54A、P型阱区域18、源极区域56形成NPN型的寄生双极晶体管B1A。而且，当端子T1A被施加外部干扰浪涌时，寄生双极晶体管B1导通，浪涌电流Is2流动，同时寄生双极晶体管B1A导通，浪涌电流Is3流动，能够释放该外部干扰浪涌。因此，抑制因外部干扰浪涌而造成的内部电路30等的损伤、破坏等。另外，根据本实施方式所涉及的ESD保护用晶体管60A，如图5所示，通过将预先决定的尺寸的NMOS晶体管分割为两个，从而以更小的专有面积实现相同总和的栅极宽度。
此处，对寄生双极晶体管B1、B1A以外的寄生双极晶体管进行研究。静电保护元件50A也与静电保护元件50同样地形成寄生双极晶体管B2以及B3。即，如前述那样，由漏极区域54、P型阱区域18、N型外延层14形成NPN型的寄生双极晶体管B2，由P型阱区域18、N型外延层14、P型基板12形成PNP型的寄生双极晶体管B3。
另一方面，由于P型基板12成为浮置的状态，所以也推定了当被施加正极性的外部干扰浪涌时，寄生双极晶体管B2、B3导通，P型基板12的电位上升这一情况。若P型基板12的电位上升，则存在与周边电路之间容易产生闩锁效应现象，或容易产生电路误动作这样的担忧。然而在本实施方式所涉及的静电保护元件50A中，在漏极40、40A与阱接触区域52之间具备对置区域，可是作为该对置区域，如图5所示，配置有对置区域OA2和OA3这两个对置区域，所以与上述实施方式比较，进一步抑制P型阱区域18的电位变动。由于结果是抑制P型基板12的电位变动，所以更有效地抑制闩锁效应、电路误动作的产生。
＜第二实施方式的变形例＞
参照图7，对第二实施方式的变形例进行说明。本变形例是进一步改变上述实施方式所涉及的ESD保护用晶体管60A所包括的GG型NMOS的数量的方式。在上述实施方式中，例示将GG型NMOS晶体管的数量设为2个的方式来进行了说明，但GG型NMOS晶体管的数量可以是一个，并不限于2个，也可以考虑作为静电保护元件的容许电流等来配置适当的数量。
图7(a)示出GG型NMOS晶体管为四个的情况下的ESD保护用晶体管60B。如图7(a)所示，ESD保护用晶体管60B具备栅极58、58A、58B、58C、漏极40、40A、40B以及源极42、42A。如图7(a)所示，栅极58、58A、58B、58C、源极42，42A与GND连接，漏极40、40A、40B与端子T3连接，该端子T3用于使包括ESD保护用晶体管60B的静电保护元件与内部电路30连接。
包括栅极58、漏极40以及源极42来构成第一GG型NMOS晶体管(以下，“第一NMOS”)，包括栅极58A、漏极40A以及源极42来构成第二GG型NMOS晶体管(以下，“第二NMOS”)，包括栅极58B、漏极40A以及源极42A来构成第三GG型NMOS晶体管(以下，“第三NMOS”)，包括栅极58C、漏极40B以及源极42A来构成第四GG型NMOS晶体管(以下，“第四NMOS”)。即，由第一NMOS和第二NMOS共享源极42，由第三NMOS和第四NMOS共享源极42A，由第二NMOS和第三NMOS共享漏极40A。
若对图7(a)所示的ESD保护用晶体管60B的结构换言之，则可以说与第一NMOS夹着栅极58A来配置第三NMOS，另外与第三NMOS夹着栅极58C来配置漏极40B。
若包括ESD保护用晶体管60B的静电保护元件的端子T3被施加外部干扰浪涌，则如图7(a)所示那样流动浪涌电流Is4、Is5、Is6、Is7。因此，抑制内部电路30的损伤、破坏等。根据本实施方式所涉及的ESD保护用晶体管60A，能够实现小型、增大了容许电流的静电保护元件。另外，由于GG型NMOS晶体管的数量为偶数个，所以能够与图5所示的ESD保护用晶体管60A同样地设置两个对置区域OA，并能够使P型阱区域18更稳定。此外，将对置区域OA设为两个是GG型NMOS晶体管的数量为两个，并不限于四个的情况，一般只要为偶数个则可以。
另外，GG型NMOS晶体管的数量并不限于偶数个。图7(b)示出将GG型NMOS晶体管的数量设为三个的情况下的ESD用保护晶体管60C的例子。如图7(b)所示，ESD保护用晶体管60C具备栅极58、58A、58B、漏极40，40A以及源极42、42A。如图7(b)所示，栅极58、58A、58B、源极42、42A与GND连接，漏极40、40A与端子T4连接，该端子T4用于使包括ESD保护用晶体管60C的静电保护元件与内部电路30连接。
包括栅极58、漏极40以及源极42来构成第一NMOS，包括栅极58A、漏极40A以及源极42来构成第二NMOS，包括栅极58B、漏极40A以及源极42A来构成第三NMOS。即，由第一NMOS和第二NMOS共享源极42，由第二NMOS和第三NMOS共享漏极40A。
若对图7(b)所示的ESD保护用晶体管60C的结构换言之，则可以说与第一NMOS夹着栅极58A来配置第三NMOS。
若包括ESD保护用晶体管60C的静电保护元件的端子T4被施加外部干扰浪涌，则如图7(b)所示那样流动浪涌电流Is8、Is9、Is10。因此，抑制内部电路30的损伤、破坏等。根据本实施方式所涉及的ESD保护用晶体管60C，能够实现小型、增大了容许电流的静电保护元件。
对于如以上那样构成本实施方式所涉及的ESD保护用晶体管的GG型NMOS晶体管的个数，可以考虑求出的容许电流、布局尺寸等来选择适当的数量。
在上述各实施方式中，例示使用栅极接地型NMOS晶体管(GG型NMOS晶体管)作为构成ESD保护用晶体管的晶体管的方式来进行了说明，但并不限于此。例如，也可以为应用于在栅极连接电阻其它的电路，并在浪涌施加时使NMOS晶体管导通来释放浪涌的有源钳位方式的方式。并且，并不限于NMOS晶体管，也可以为使用PMOS晶体管的方式。该情况下，在上述实施方式中，只要将N换成P、P换成N即可。
另外，在上述各实施方式中，例示环绕ESD保护用晶体管(60、60A、60B、60C)来配置阱接触区域(52)的方式进行了说明，但并不限于此。由于只要至少形成对置区域(OA1、OA2、OA3)即可，所以例如在图2中，可以将阱接触区域52仅设为对置区域OA1所包括的沿着Y轴向的区域。

Claims (7)

1.一种静电保护元件，包括：
第一导电型的基板；
第二导电型的外延层，形成在上述基板上；
第一导电型的阱，形成在上述外延层上；
晶体管，包括形成在上述阱的内部的、漏极区域、与上述漏极区域隔着沟道区域而形成的源极区域、以及在沟道区域上绝缘地形成的栅极；以及
第一导电型的阱接触区域，形成为具有与上述漏极区域至少在与上述栅极的延伸方向平行的方向上分离预先决定的距离而对置的对置区域。
2.根据权利要求1所述的静电保护元件，其中，
上述阱接触区域包围上述晶体管而形成。
3.根据权利要求1或者权利要求2所述的静电保护元件，其中，
还包括包围上述阱接触区域而形成的元件分离槽。
4.根据权利要求3所述的静电保护元件，其中，
上述元件分离槽以从上述阱的表面到达至上述基板的深度形成。
5.根据权利要求1～权利要求4中的任意一项所述的静电保护元件，其中，
多个晶体管中间夹着栅极且配置在与上述延伸方向交叉的方向上，上述晶体管具备在与上述延伸方向交叉的方向上依次配置的上述漏极区域、上述栅极以及上述源极区域，
位于与上述延伸方向交叉的方向的一端的漏极区域与上述阱接触区域对置而形成第一对置区域。
6.根据权利要求5所述的静电保护元件，其中，
还包括与位于与上述延伸方向交叉的方向的末端的源极区域夹着栅极而配置的漏极区域，
位于与上述延伸方向交叉的方向的另一端的漏极区域与上述阱接触区域对置还形成第二对置区域。
7.一种半导体装置，包括：
具有与外部的连接端子并且进行预先决定的处理的内部电路；以及
上述栅极以及上述源极区域接地，且上述漏极区域与上述连接端子连接的权利要求1～权利要求6中的任意一项所述的静电保护元件。
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