JP2005101485A - 静電気放電保護素子 - Google Patents

Abstract

【課題】 縦型バイポーラトランジスタ素子を高速動作させることができ、更にレイアウト面積を低く抑制することができると共に、保持電圧及びトリガ電圧等の素子の性能調整が容易な静電気放電保護素子を提供する。
【解決手段】 第２のＰウエル２０ａ内には、グラウンドコンタクトとなるラッチアップ防止用Ｐ^＋層２２が形成され、Ｎウエル２１内には、ウエルコンタクトのＮ^＋層２３と、トリガ電流供給用のＮ^＋層２４と、サイリスタのアノードとなるＰ^＋層２５とが形成され、第１のＰウエル２０ｂ内には、サイリスタのカソードとなるＮ^＋層２７と、ＮＭＯＳトランジスタのソース２８及びドレイン２９が形成されている。ＮＭＯＳトランジスタ４０のドレインはトリガ電流供給用Ｎ^＋層２４に接続されており、ソースはグランド線Ｖｓｓに接続されている。カソード及びＰ^＋層２２はグランドに接続されている。
【選択図】 図１

Description

本発明はチップ上に設けられ静電気放電から内部回路を保護するオンチップ静電気放電保護素子に関し、特に、ターンオン速度の高速化を図ったサイリスタ（Silicon-Controlled Rectifier：以下、ＳＣＲという）型静電気放電保護素子に関する。

近時、半導体デバイスが複雑化し高密度化しているため、その製造工程における組立工程中等において、静電気放電（ＥＳＤ：Electro static Discharge）によって半導体デバイスが破壊されるという問題が発生し始めている。その対策として、半導体デバイスのチップ内に、静電気放電の電流を安全な経路で効率的に放電させて内部回路の素子を保護するオンチップ静電気放電保護素子（以下、ＥＳＤ保護素子ともいう）が設けられている。

特に、ＣＭＯＳトランジスタのチップの場合、微細化が進行して、ゲート酸化膜が極めて薄くなってきており、ゲート酸化膜の耐電圧が低下しているので、ＥＳＤ放電に対して著しく敏感となっている。つまり、静電気放電保護素子が低インピーダンスになり始める電圧（トリガ電圧）と、ゲート酸化膜の耐電圧との差が小さくなってきているので、大量の電流が流れると、ゲート酸化膜に許容以上の電圧が印加されて、破壊に至る危険性が高くなってきている。従って、近時の静電気放電保護素子には、ゲート酸化膜の耐電圧の低下に伴い、クランプ電圧と共にトリガ電圧を低くすることが要求されている。

一般に、高速動作を要求されるＣＭＯＳトランジスタ回路の入力回路は、低いＲＣ遅延を必要としているので、静電気放電保護回路を付加することにより、付加容量を低くする必要があるため、一般に広く使用されている大きな保護抵抗を使用することはできない。また、付加容量の点以外にも、製造コストの観点からも、保護素子のレイアウト面積を小さくすることが要求されている。

特に、ＳＣＲを利用して、ＥＳＤ現象によって生じる損傷からチップを保護する方法は、ＳＣＲが他の保護素子と比較して極めて低容量であり、レイアウト面積も小さく、かつ極めて低い保持電圧を持つという優れた利点を有することから、多用されてきた。このＳＣＲ型静電気放電保護素子に関しては、特許文献１乃至３及び非特許文献１に記載されている。

図２７は従来例１の静電気放電保護素子である低電圧トリガＳＣＲのレイアウトを示す平面図、図２８は図２７に示すＡ−Ａ線による断面図である。図２７及び２８に示すように、従来例１の静電気放電保護素子は、Ｐ^＋半導体基板１の表面に、第１のＰウエル３ａと、Ｎウエル２と、第２のＰウエル３ｂとが形成されており、Ｎウエル２における素子分離絶縁膜６に仕切られた領域に、ＳＣＲのアノードとなるＰ^＋領域４と、Ｎウエル電位固定用電極となるＮ^＋領域５とが形成され、このＮウエル２に隣接するＰウエル３ｂ内にＮＭＯＳトランジスタのソースドレインとなる１対のＮ^＋領域９と、このＮ^＋領域９間の基板上にゲート電極８が形成されている。また、このＮ^＋領域９のうち、ＮＭＯＳトランジスタのドレイン部分（Ｐ^＋領域４側のＮ^＋領域９）が、Ｎウエル２に接続されており、ＮＭＯＳトランジスタのソース部分（反対側のＮ^＋領域９）が、ＳＣＲのカソードとなっている。

入力パッドは、Ｎウエル電位固定用電極のＮ^＋領域５と共に、入力信号及び電源ライン等に接続されている。また、グラウンドパッドは、ＳＣＲのカソードとなるＮ^＋領域９に接続されている。更に、符号７はラッチアップ防止用のＰ^＋領域であり、接地に接続されてガードリングとなる。なお、図２４においては、ガードリングの一部のみを示している。

ＳＣＲに接続される入力パッドに正の過電圧静電気が加わると、ＮＭＯＳトランジスタのドレイン側ＰＮ接合がアバランシェブレイクダウンを起こし、ＭＯＳトランジスタが基板を経由してＰ^＋ガードリングに向かってホール電流を流すことにより、基板電位を上昇させる。これは、ＳＣＲのカソード（ＮＭＯＳトランジスタのソース）底面の電位を上昇させて、Ｎ^＋／Ｐダイオードが順バイアスされて、横型ＮＰＮバイポーラ素子１１を導通させる要因となる。また、Ｎウエル２内に電流が流れることで、Ｎウエル２内に電位差が生じて、アノード（Ｎウエル２中のＰ^＋領域４）底面の電位が、Ｎウエル電位固定用電極を構成するＮ^＋領域５の電位に比較して低下することで、Ｐ^＋／Ｎダイオードが順バイアスされて、縦型ＰＮＰバイポーラ素子１２が導通することになる。この際に，縦型バイポーラ素子１２は、基板に電流を供給するので、横型バイポーラ素子１１の導通を促進するという正のフィードバックが生じる。このため、１ナノ秒程度の時間内に、低抵抗の電流経路がアノード（Ｐ^＋領域４）−カソード（Ｎ^＋領域９）間に形成される。この保護動作時には、ターン・オン・インピーダンスが極めて低いことから、大きな電流が流れる場合でも、クランプ電圧が極めて低く、このため、この従来例１のＳＣＲは、低電圧トリガＳＣＲと呼ばれている。このように、ＳＣＲは、一般的に、消費電力を抑制することができるため、破壊電流が高く、また、クランプ電圧が低いことから、理想的な静電気放電保護素子であるといえる。

図２９は横軸に電圧をとり、縦軸に電流をとって、各種ＳＣＲの特性を比較したグラフ図である。ＳＣＲは、トリガ電流を超えるとラッチ動作が生じ、低抵抗な電流経路が生じて電圧が低くなり、この現象を、一般に、スナップバックするという。図２９に示すように、前述の従来例１の低電圧トリガＳＣＲ等の一般的なＳＣＲのトリガ電流は、１乃至１０ｍＡと極めて低くなっている。また、ＳＣＲの動作を保持できる最低の電流値（保持電流）も１０乃至１００ｍＡと低く、ＳＣＲの動作時の最小電圧（保持電圧）も、通常、１Ｖ程度と極めて低くなっている。更に、ダイナミック抵抗も１乃至２Ωと、ＭＯＳ型ＥＳＤ保護素子に比べて低いため、サージ電流流入時に被保護素子に過度な電圧が加わることを防止できる。更にまた、ＳＣＲ自身の破壊電流も高いので、全体的な保護性能は他の保護素子に比べて優れている。

なお、ＳＣＲの保護性能、つまり、保持電圧、ダイナミック抵抗及び低抵抗になるまでの遷移時間は、アノード−カソード間隔に依存していて、高速動作する高性能のＳＣＲを作るためには、その間隔を最小にする必要があると記載されている文献もあるが、実際は、横方向ＮＰＮバイポーラトランジスタ１１の性能が低いために、それがＳＣＲの性能を決めているという指摘も多い。

この点から考えると、低電圧トリガＳＣＲは、Ｎウエル−カソード間を狭くできない場合が多く、遷移時間が極めて長くなる場合があり、このため、ＥＳＤ保護性能が大きく低下すると考えられる。

なお、トリガする電流を供給する回路は、従来例１の回路に限らず、一定の電圧を超えると電流が流れ始める回路とすればよく、直列にダイオードを接続した回路等もある。

図３０は特許文献４に記載の静電気放電保護素子のレイアウトを示す平面図であり、図３１は図３０に示すＢ−Ｂ線による断面図である。この静電気放電保護素子においては、ＮＭＯＳトランジスタの代わりに、第２のＰウエル３ｂ内に直接トリガタップとなるＰ^＋領域１０が形成されている。このＰ^＋領域１０によるトリガ電流供給により、基板電位を上昇させる。基板電流を供給する回路として、Ｎ型ＭＯＳＦＥＴを使用し、ソースと、Ｐ^＋領域とを接続する回路を基板バイアス回路としている。更に、ＳＣＲのトリガ方式に関しては、特許文献８及び１０に、Ｎウエル２に電流を供給する方式に関する記載がある。図３２は特許文献１０に記載の静電気放電保護素子を示す断面図であり、図３３は特許文献８に記載の静電気放電保護素子を示す断面図である。特許文献１０に記載の静電気放電保護素子は、図３２に示すように、Ｎウエル領域２にアノード電極４とのＰＮダイオードを形成して、それにトリガ回路を接続している。これは、Ｖ−ＰＮＰトリガＳＣＲと呼ばれている。また、特許文献８に記載の静電気放電保護素子は、図３３に示すように、アノード−カソード間にトリガタップ（Ｎ^＋層５ｂ及びＰ^＋層１０）を配置して、このトリガタップに相互に電流を供給して、トリガ動作の高速化を図っている。

更に、従来の静電保護素子においては、特許文献５の図２ａ、特許文献６の図８、非特許文献１及びそれらについて上記説明に記載されているように、電源電圧が低い場合には、ＳＣＲの保持電圧が、通常動作中でラッチアップしてしまう可能性があるため、図３４に示すように、基板又はＮウエルの電位固定用電極に抵抗素子を付加して、保持電圧等の特性を調整できるような回路構成にしている。これらは、一般に保持電圧調整型ＳＣＲと呼ばれている。この保持電圧調整型ＳＣＲは、ＳＣＲを構成する各バイポーラ素子のベース抵抗を小さく設定することにより、ＳＣＲ動作を保つ最小の電流値（保持電流）を高くすることができる。そして、図２９に示すように、ＳＣＲのＩ−Ｖ特性から保持電流が決まると、それに対応して保持電圧が決まることになる。

しかしながら、外部抵抗で保持電圧を調整できるようにするためには、このような回路構成の場合、ＳＣＲ構造内部に設けられたＮウエル抵抗、Ｐウエル抵抗を十分低くする必要があるが、通常の高抵抗基板を使用したＳＣＲ、又は、ＳＴＩ（Shallow Trench Isolation）プロセスを使用したＳＣＲでは、抵抗値を低くできないため、実現が困難とされていた。この点に鑑みて、特許文献７及び本願発明者等の発明である特許文献９には、Ｐウエル抵抗及びＮウエル抵抗を低くするようなレイアウトが記載されている。

特許文献７及び非特許文献３には、前述の特許文献４に記載のトリガ方法を改善しつつ、特許文献５及び６の課題である保持電圧を外部抵抗で調節する方法を可能にした静電気放電保護素子であるＳＣＲが記載されている。これらは、ＨＨＩ−ＳＣＲとも呼ばれているが、保持電圧調整型ＳＣＲの考え方を踏襲している。図３５は特許文献７に記載のＳＣＲのレイアウトを示す平面図であり、図３６（ａ）は図３５に示すＣ−Ｃ線による断面図であり、図３６（ｂ）は図３５に示すＤ−Ｄ線による断面図である。図３５、図３６（ａ）及び（ｂ）に示すように、特許文献７に記載のＳＣＲは、アノード及びカソードを分割して、その間にＮウエル電位制御用電極及びＰウエル電位制御用電極を挿入している。つまり、この構造では、実効的なＮウエル抵抗及びPウエル抵抗を小さくすることができる。

非特許文献３には、Ｎウエル中のＮウエル電位制御用電極と入力端子との間の接続個数を変えることにより、実効的なＮウエル抵抗を調節し、外部抵抗との２つの抵抗値の組み合わせで保持電圧を調節しているとの記載がある。この外部抵抗値の設定は、予め低い値（例えば、２乃至１０Ω程度）を目標に、Ｎウエル中のＮウエル電位制御用電極と入力端子との間の接続個数を変更する等の調節及び設計を行う。そして、ＳＣＲのトリガ動作中には、抵抗素子と、Ｐウエル電位制御用電極７及びカソード９と間のＰＮダイオード（Ｐウエル抵抗を含む）との並列回路に電流が供給される。トリガ電流は、カソード間のＰ^＋領域に供給されるため、効率的にトリガがかかるとされている。実際、特許文献７及び非特許文献３においては、Ｐウエル／Ｎ^＋ダイオードの抵抗値は低いため、電流のほとんどが抵抗素子に分流されていると記載されている。

また、非特許文献３及び特許文献７に記載されているＳＣＲでは、ＮＭＯＳをトリガ素子（トリガ電流供給素子）として使用している。このため、ＳＣＲが低抵抗になるまでは、トリガ素子が抵抗素子を経由して電流を放電しているので、そのＩ−Ｖ特性はＮＭＯＳのＩ−Ｖ特性に類似している。保持電圧調整型ＳＣＲでは、通常のＳＣＲに比べてトリガ電流及び保持電流共に、極めてに高い値に設定して制御できる。更に、非特許文献３に詳細な特性が記載されているように、このＳＣＲは、トリガ電圧も十分に低い値になっている。

更にまた、図３７は特許文献７の静電気放電保護素子の他の実施例を示す断面図である。図３７に示すように、特許文献７には、他の実施例として、２つのトリガ素子を夫々Ｎウエル電位制御電極５及びＰウエル電位制御電極７に接続し、各抵抗素子に夫々のトリガ回路から電流を供給して２箇所でＳＣＲをトリガする方式に関する記載がある。図３７に示すように、保持電圧制御型ＳＣＲに基板トリガ方式を適用する場合、Ｐウエル電位制御用電極７とグラウンド端子との間に抵抗素子が接続される。そして、ＳＣＲのトリガ動作中には、抵抗素子と、Ｐウエル制御用電極及びカソード間とのＰウエル／Ｎ^＋ダイオード（Ｐウエル抵抗を含む）とのへ入れる回路に電流が供給される。通常の構造では、Ｐウエル／Ｎ^＋ダイオードの抵抗値は高いので、電流のほとんどは抵抗素子に分流されている。従って、クランプ電圧は、Ｐウエル電位制御用電極７とグランド素子間の抵抗素子の抵抗値で決まるので、この抵抗値の設定はあらかじめ低い値を目標に設計を行う。

更にまた、特許文献１１には、低電圧トリガＳＣＲに対して、「a triggering voltage adapter network and a holding voltage adapter network」を適用して、保持電圧及びトリガ電圧を制御する方式に関する記載がある。更にまた、特許文献１２には、ＳＣＲに使用する素子分離をＳＴＩではなく、通常のＭＯＳ−ｌｉｋｅな構造を使用して、素子分離をし、各バイポーラ素子の電流増幅率を高くするという記載がある。なお、これらの素子分離構造に関しては、特許文献１２の従来の技術を説明している図２Ａ及び２Ｂに記載されている。

米国特許５，２２５，７０２号明細書 米国特許５，４６５，１８９号明細書 米国特許５，５０２，３１７号明細書 特開平０９−１０７０７４号公報 （第３−７頁、第１３図） 米国特許５，０１２，３１７号明細書 米国特許４，９３９，６１６号明細書 米国特許出願公開第２００２／０１５３５７１号明細書 米国特許出願公開第２００３／００７５７２６号明細書 米国特許出願公開第２００２／００８３２５０号明細書 特開２００３−２０３９８５号公報 米国特許出願公開第２００３／０１６４５０８号明細書 米国特許出願公開第２００３／０２１３９７１号明細書 Chatterjee A.、Polgreen T.，「A low-voltage triggering SCR for on-chip ESD protection at output and input pads」，IEEE Electron Device Letters，１９９１年１月，第１２巻，第１号，ｐ．２１−２２ Ameraskera et al.，「Substrate Triggering and Salicide Effects on ESD Performance and Protection Circuit Design in Submicron CMOS Processes」，IEDM，１９９５年，ｐ．５４７−５５０ Markus P. J. Mergens et al.，「High Holding Current SCRs (HHI-SCR) for ESD Protection and Latch-up Immune IC Operation」，Electrical Overstress / Electrostatic Discharge Symposium Proceedings 2002 (1A.3.1) J. Wu et al.，「Breakdown and latent damage of ultra-thin gate oxides under ESD stress conditions」, Electrical Overstress / Electrostatic Discharge Symposium Proceedings，２００２年，ｐ．２８７−２９５

しかしながら、ＣＭＯＳＬＳＩの微細化に伴い、ゲート酸化膜薄膜化が進行しており、過大な電圧印加に対して、内部回路が極めて脆弱になってきている。非特許文献４で指摘されているように、特許文献１乃至３に記載の低電圧トリガＳＣＲでは、低抵抗になるまでの遷移時間が長く、その間に電圧がオーバーシュートしてしまうため、内部素子に過大な電圧が印加されてゲート酸化膜破壊を起こす等の危険性がある。遷移時間は、アノード−カソードの間隔が広くなる程長くなることが知られているが、低電圧トリガＳＣＲでは、その間隔が狭められないことも一因である。この現象は低電圧トリガＳＣＲに限らず、前述の従来のＳＣＲでも同様である。

従来の低抵抗基板を使用した製品においては、保持電流を高く設定する必要があるＳＣＲでは、アノード−カソード間隔を広くすることにより保持電圧を高くして、所望の値に設定していた。この方法では、トリガ電流も高くならざるを得ない。このようなＳＣＲ構造では、トリガ回路が主にサージ電流を放電しているため、トリガ回路とＳＣＲ構造内部の電流経路の抵抗値との和によりトリガ電圧が決まる。通常、保持電圧が極めて低いＳＣＲでは、トリガ電流も１０ｍＡ程度と極めて低いため、トリガ電圧は高くならない。これらの抵抗値に関して注意を払う必要はなかった。しかしながら、そのトリガ電流値は、一般的に、０．１乃至１Ａ程度であり、これら抵抗値が無視できない場合がある。このＳＣＲ構造内部の電流経路の抵抗値は、計算が容易ではなく、高くなりがちであり、その抵抗値が高い場合は、トリガ電圧が高くなる危険性がある。例えば、図２７に示す低電圧トリガＳＣＲではＮウエル中の抵抗値が、図３２に示す特許文献１０に記載のＳＣＲではＰ^＋／Ｎウエルダイオード（Ｐ^＋領域４−Ｎ^＋領域５間）の抵抗値が、図３０に示す特許文献４に記載のＳＣＲではトリガ用Ｐ^＋層１０から基準電位のガードリング用Ｐ^＋層１０までの抵抗値が、トリガ電圧を増加させる原因になる。また、特許文献１乃至３に記載のＳＣＲでは、トリガ素子がＳＣＲ構造の一部を形成している。そのため、トリガ素子の抵抗値を自由に変更できず、トリガ電圧の調整に大きな制限があるという問題点がある。

一方、高抵抗基板を使用した製品のＳＣＲにおいては、このような保持電圧調整が困難とされており、実際は、例えば、ダイオードを直列に接続して、全体の保持電圧値を高くする方式が採用されている。従って、保持電圧を高く使用とする試みが広く行われていないため、特許文献４、８及び１０に記載されているＳＣＲのトリガ方式は、一般に、トリガ電流が極めて低く、その寄生抵抗の影響が無視でき、これらの問題が顕在化していない。

また、特許文献７及び非特許文献３に記載されているＨＨＩ−ＳＣＲでは、トリガ電流の増加を抑制しながら保持電圧を調整するため、外部抵抗に電流をシャントして、これら抵抗が影響しないような回路を採用している。非特許文献３においては、その外部抵抗と電流のとの積が０．７Ｖ程度になり、ダイオードを順方向にバイアスするとＳＣＲがトリガするとの記載がある。しかしながら、そのためには、ＳＣＲを構成するもう一方のバイポーラ素子がオンする必要があるため、トリガ電流はより大きな値が必要である。この点から考えると、このような構造を採用すると、外部抵抗値が高い値に設定されている場合、トリガ電圧が高くなる可能性が高い。従って、前述したように、特許文献７及び非特許文献３に記載されているＳＣＲは、外部抵抗が低い範囲の値になっている。

ダイオードの応答速度は、外部から電圧を印加して電流を供給する場合には、極めて遅いことが知られているが、その場合、ＳＣＲの応答時間が長くなる虞がある。その原因の一つには、ダイオードの抵抗が高く、ダイオードそのものに電流が直接供給されないことにある。また、もう一つの原因として、一方のバイポーラ素子が動作中に、他方のバイポーラ素子が動作していないということもある。特許文献７では、回路構成を工夫することにより、この問題の解決を図っている。しかしながら、図３７に示す特許文献７に記載の保持電圧調整型ＳＣＲのように、異なるトリガ素子で２重にトリガをかける方式は、特許文献７にも記載されているように、トリガ素子自身が電流を流し始めるタイミングが揃わない場合がある。従って、例えば、Ｎウエル側に電流が流れる場合、ＰＮダイオードから放出されるホール電流はＰウエル電位制御電極へ流れ込むが、その抵抗値は一般に低く設定されているため、トリガ電流が高くなってしまうという問題点がある。

また、トリガ動作の観点から考えてみると、特許文献７及び非特許文献３でも指摘されているように、ＳＣＲのトリガを効率的にするためには、アノード・カソード間の対向する領域に近いＰＮダイオードを順バイアスする方が効率的である。しかしながら、図２８に示すように、特許文献１０に記載のトリガ素子が接続されるＰＮダイオードは、ＳＣＲの電流経路であるアノード−カソード間とは、逆側の位置で電流が流れてしまうため、トリガが効率的でなく、動作速度が低下するという問題点がある。なお、特許文献１０等に記載されているＮウエルにトリガ電流を供給する方式では、Ｎウエル抵抗を低くできないため、保持電圧制御の観点から好ましくない。特許文献８の２重トリガ方式においては、アノード−カソード間隔が離れすぎているため、ダイナミック抵抗が高くなるだけでなく、カソード−Ｎウエル間にトリガタップを設ける場合には、ＳＣＲの動作速度を著しく低下させる場合がある。

上述の如く、ＳＣＲを構成する縦型バイポーラトランジスタ素子１２を高速に導通させるような構造が必要であること、トリガ電圧を低くする必要があること、レイアウト面積を低く抑制する必要があることという要求に応えることができる静電気放電保護素子は従来存在せず、この種の静電気放電保護素子の開発が強く求められている。

また、前述の背景技術において説明したように、ＳＣＲの保持電圧を安定的に調整することは重要である。特に、近年、ＳＴＩプロセス（Shallow Trench Isolation：浅溝埋込分離）が使用されるようになっており、ウエル中の抵抗が大きくばらつくことが多くなっている。実際問題として、Ｎウエル抵抗、基板抵抗は、Ｎウエル中のＮ^＋領域及びＰウエル中のＰ^＋領域の面積又はレイアウトに依存することが多く、ＳＣＲを構成する各バイポーラ素子の電流増幅率もプロセスの変更等でずれている可能性があり、ＳＣＲを製品に適用する場合には、試作及び評価によって、保持電圧などの性能をあわせこむことが必要であるという問題点がある。更に、特許文献７に記載のＳＣＲにおいては、外部抵抗で調整できる程度にＮウエル抵抗及びＰウエル抵抗を下げることが必要であるが、実際は、図２７、図２８（ａ）及び（ｂ）に示すように、電極を横側に配置している関係で、実質的な抵抗率は下がりにくく、横方向に抵抗分布が生じる。このため、ＳＣＲの保持電流は、最大の抵抗となるアノード及びカソード電極のほぼ中央部分で決まってしまう。よって、保持電流を極めて高く設定しなければならない場合には、所定の値まで抵抗が下がらないため、分割を多くしなければならなくなり、分割数が少ないと保持電流を制御できず、分割数を予め多くしておくと、レイアウト面積が極めて広くなるという問題点がある。

更にまた、ＳＣＲの保持電圧を、先に述べたカソード−Ｎウエルエッジ間隔を離すことで調整している場合には、動作速度の低下をもたらすというだけではなく、プロセス変更などで、保持電圧などのパラメータがずれた場合に、レティクルを新規に用意しなければならないし、それまで工場で製造されているウエハを廃棄しなければならないという高いリスクを負うことになり、ＳＣＲの適用に大きな制約を与えているという課題がある。

更にまた、特許文献６に記載の静電気放電保護素子は、Ｎウエル中の２つのＮ^＋領域の間にＰ^＋領域を挿入して、そのＮ^＋領域間に抵抗素子を付加しているだけの構造であり、これでは、ＳＣＲ素子をオンさせるにはＮウエルの耐圧４０Ｖ以上の電圧が、被保護素子に印加されてしまう。従って、現在の微細な素子では、耐電圧がこの値をはるかに下回っているので、適用できない。

更にまた、特許文献１１は低電圧トリガＳＣＲの変形例であり、前述したように、動作速度及びトリガ電圧の調整方法に問題がある。更にまた、特許文献１２においては、その明細書中に各バイポーラトランジスタの電流増幅率を高くするためにこのような構造を採用していると記載されているが、このような構造にすると、ＳＣＲを構成する各バイポーラトランジスタのベース抵抗が著しく低下し、ＳＣＲが動作しない虞がある。また、特許文献１２の従来技術である図２Ａ及び２Ｂには、アノード−Ｎウエル電位固定電極間、カソード−Ｐウエル電位固定電極間にＳＴＩ構造を形成しないＳＣＲが記載されている。しかしながら、このＳＣＲにように高濃度同士のＰＮ接合では、リーク電流が著しく高くなり、電流増幅率が低下してＳＣＲ性能がばらつくという問題点がある。更に、現在のＣＭＯＳ製品製造プロセスでは、Ｎ^＋層及びＰ^＋層等ゲート電極で覆われていないＳｉ層は全てシリサイド電極で覆われるが、特許文献１２に記載のＳＣＲでは、アノード−カソード間にもシリサイド電極が形成されるため、この領域でリーク電流が増大してＳＣＲ特性が制御できないという問題点もある。

本発明はかかる問題点に鑑みてなされたものであって、縦型バイポーラトランジスタ素子を高速動作させることができ、更にレイアウト面積を低く抑制することができると共に、保持電圧及びトリガ電圧等の素子の性能調整が容易な静電気放電保護素子を提供することを目的とする。

本発明は以下の特徴を有する。但し、特許請求の範囲に記載の第１導電型をＰ型とし、第２導電型をＮ型として記載する。しかし、本発明はこれに限らず、逆の導電型でもよい。

本願第１発明に係る静電気放電保護素子は、Ｐ型基板又はＰ型層の表面に形成されたＮウエル及びＰウエルと、前記Ｎウエルの表面に形成された第１高濃度Ｎ型領域、第２高濃度Ｎ型領域及び第１高濃度Ｐ型領域と、前記Ｐウエルの表面に形成された第３高濃度Ｎ型領域と、を有し、前記第１高濃度Ｎ型領域及び第１高濃度Ｐ型領域は第１電源に接続され、前記第３高濃度Ｎ型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度Ｎ型領域は前記第１電源とは異なる電位に設定されることを特徴とする。

前記静電気放電保護素子においては、例えば、前記第１高濃度Ｎ型領域及び前記第１高濃度Ｐ型領域に電流を流すことにより、前記Ｐ型基板又はＰ型層、前記Ｎウエル及び前記第１高濃度Ｐ型領域により構成されるバイポーラ素子に電流が流れる。

本願第２発明に係る静電気放電保護素子は、Ｐ型基板又はＰ型層と、このＰ型基板又はＰ型層の表面に相互に隣接して形成されたＮウエル及び第１Ｐウエルと、前記Ｐ型基板又はＰ型層の表面に形成された第２Ｐウエルと、前記Ｎウエルの表面に形成された第１高濃度Ｎ型領域、第２高濃度Ｎ型領域及び第１高濃度Ｐ型領域と、前記第１Ｐウエルの表面に形成された第３高濃度Ｎ型領域と、前記第２のＰウエルの表面に形成された第２高濃度Ｐ型領域とを有し、前記第１高濃度Ｎ型領域及び第１高濃度Ｐ型領域は第１電源に接続され、前記第３高濃度Ｎ型領域及び前記第２高濃度Ｐ型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度Ｎ型領域はトリガ電流供給用回路に接続されていることを特徴とする。

この静電気放電保護素子において、前記トリガ電流供給回路は、例えば、前記第２高濃度Ｎ型領域と前記第２の電源との間に接続されたＭＯＳトランジスタを有する。

又は、前記トリガ電流供給回路は、前記第２高濃度Ｎ型領域と前記第２の電源との間に接続されたダイオードを有する。

この静電気放電保護素子において、例えば、（ａ）前記第１高濃度Ｐ型領域と前記第３高濃度Ｎ型領域とは隣接している、（ｂ）前記第２高濃度Ｎ型領域と前記第３高濃度Ｎ型領域とは隣接している、（ｃ）前記第１高濃度Ｎ型領域及び前記第２高濃度Ｎ型領域は、夫々複数個の分割領域からなり、前記第１高濃度Ｎ型領域及び前記第２高濃度Ｎ型領域の各分割領域は、前記第２高濃度Ｐ型領域と前記第３高濃度Ｎ型領域との対向方向に直交する方向に交互に配置されており、各分割領域間に前記第１高濃度Ｐ型領域が延出している、（ｄ）前記第１高濃度Ｎ型領域は２分割されて前記第２高濃度Ｐ型領域と前記第３高濃度Ｎ型領域との対向方向に直交する方向に離れて配置されており、前記第２高濃度Ｎ型領域は前記第１高濃度Ｎ型領域の分割領域間に配置され、前記第１高濃度Ｎ型領域の分割領域と前記第２高濃度Ｎ型領域間の前記第１高濃度Ｐ型領域が延出している、（ｅ）前記第３高濃度Ｎ型領域は２分割されて前記第２高濃度Ｐ型領域と前記第３高濃度Ｎ型領域との対向方向に直交する方向に離れて配置されており、前記Ｎウエルが前記第３高濃度Ｎ型領域の分割領域間に延出しており、前記第２高濃度Ｎ型領域はこのＮウエルの延出領域に配置されている、（ｆ）前記第１高濃度Ｎ型領域及び前記第３高濃度Ｎ型領域は夫々２分割されて前記第２高濃度Ｐ型領域と前記第３高濃度Ｎ型領域との対向方向に直交する方向に離れて配置されており、前記Ｎウエルが前記第３高濃度Ｎ型領域の分割領域間に延出しており、前記第２高濃度Ｎ型領域はこのＮウエルの延出領域に配置されていると共に、前記第１高濃度Ｐ型領域は前記第１高濃度Ｎ型領域の分割領域間に延出している、（ｇ）前記第１高濃度Ｎ型領域は２分割されて前記第２高濃度Ｐ型領域と前記第３高濃度Ｎ型領域との対向方向に直交する方向に離れて配置されており、前記第１高濃度Ｐ型領域は前記第１高濃度Ｎ型領域の分割方向の中央部の前記第３高濃度Ｎ型領域寄りの部分が切りかかれており、前記第２高濃度Ｎ型領域がこの切欠部に配置されている。

本願第３発明に係る静電気放電保護素子は、Ｐ型基板又はＰ型層の表面に形成されたＮウエル及びＰウエルと、前記Ｎウエルの表面に形成された第１高濃度Ｎ型領域、第２高濃度Ｎ型領域及び第１高濃度Ｐ型領域と、前記Ｐウエルの表面に形成された第３高濃度Ｎ型領域及び第３高濃度Ｐ型領域と、を有し、前記第１高濃度Ｎ型領域及び第１高濃度Ｐ型領域は第１電源に接続され、前記第３高濃度Ｎ型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度Ｎ型領域と前記第３高濃度Ｐ型領域とはダイオードを介して接続されていることを特徴とする。

本願第４発明に係る静電気放電保護素子は、Ｐ型基板又はＰ型層と、このＰ型基板又はＰ型層の表面に相互に隣接して形成されたＮウエル及び第１Ｐウエルと、前記Ｐ型基板又はＰ型層の表面に形成された第２Ｐウエルと、前記Ｎウエルの表面に形成された第１高濃度Ｎ型領域、第２高濃度Ｎ型領域及び第１高濃度Ｐ型領域と、前記第１Ｐウエルの表面に形成された第３高濃度Ｎ型領域及び第３高濃度Ｐ型領域と、前記第２のＰウエルの表面に形成された第２高濃度Ｐ型領域とを有し、前記第１高濃度Ｎ型領域及び第１高濃度Ｐ型領域は第１電源に接続され、前記第３高濃度Ｎ型領域及び前記第２高濃度Ｐ型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度Ｎ型領域と前記第３高濃度Ｐ型領域とはダイオードを介して接続されていることを特徴とする。

この静電気放電保護素子において、例えば、前記第３高濃度Ｎ型領域は２分割されて前記第２高濃度Ｐ型領域と前記第３高濃度Ｎ型領域との対向方向に直交する方向に離れて配置されており、前記Ｎウエルが前記第３高濃度Ｎ型領域の分割領域間に延出しており、前記第２高濃度Ｎ型領域はこのＮウエルの延出領域に配置されていると共に、前記第３高濃度Ｐ型領域は２分割されて前記第１高濃度Ｐ型領域と前記第３高濃度Ｎ型領域との対向領域の外側に配置されている。

又は、前記Ｎウエルは前記第３高濃度Ｐ型領域の分割領域と前記第２高濃度Ｎ型領域との対向領域の背後まで延出している。

本願第５発明に係る静電気放電保護素子は、Ｐ型基板又はＰ型層と、このＰ型基板又はＰ型層の表面に形成されたＮウエルと、前記Ｎウエルの表面に形成された第１高濃度Ｎ型領域、第２高濃度Ｎ型領域及び第１高濃度Ｐ型領域と、前記Ｐ型基板又はＰ型層の表面に形成された第３高濃度Ｎ型領域、第２高濃度Ｐ型領域及び第３高濃度Ｐ型領域と、前記第１高濃度Ｐ型領域と前記第２高濃度Ｎ型領域との間に接続された第１抵抗素子と、前記第２高濃度Ｐ型領域と前記第３高濃度Ｐ型領域との間に接続された第２抵抗素子と、を有し、前記第１高濃度Ｎ型領域及び第１高濃度Ｐ型領域は第１電源に接続され、前記第３高濃度Ｎ型領域及び前記第２高濃度Ｐ型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度Ｎ型領域はトリガ電流供給用回路に接続されていることを特徴とする。

また、前記第２高濃度Ｎ型領域と前記第３高濃度Ｎ型領域とは隣接していてもよく、前記第２高濃度Ｎ型領域の幅は、例えば、設計ルールで許容される範囲内でコンタクトを形成することができる最小の幅である。

本願第６発明に係る静電気放電保護素子は、Ｐ型基板又はＰ型層と、このＰ型基板又はＰ型層の表面に相互に隣接して形成されたＮウエル及びＰウエルと、前記Ｎウエルの表面に形成された第１高濃度Ｎ型領域、第１高濃度Ｐ型領域及び第２高濃度Ｐ型領域と、前記Ｐウエルの表面に形成された第２高濃度Ｎ型領域及び第３高濃度Ｐ型領域とを有し、前記第１高濃度Ｎ型領域及び第１高濃度Ｐ型領域は第１電源に接続され、前記第２高濃度Ｎ型領域及び前記第３高濃度Ｐ型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度Ｐ型領域はトリガ電流供給用回路に接続されていることを特徴とする。

この静電気放電保護素子において、例えば、前記第１高濃度Ｎ型領域及び前記第１高濃度Ｐ型領域は、夫々複数個に分割されて前記第１高濃度Ｎ型領域と前記第１高濃度Ｐ型領域との対向方向に直交する方向に離れて配置されており、各分割領域間に前記第２高濃度Ｐ型領域が延出している。また、前記第２高濃度Ｐ型領域は、前記分割領域間に延出している部分は設計ルールで許容される範囲内でコンタクトを形成することができる最小の幅であり、前記分割領域間に延出している部分以外の部分は前記最小の幅未満であることが好ましい。

本願第７発明に係る静電気放電保護素子は、Ｐ型基板又はＰ型層と、このＰ型基板又はＰ型層の表面に相互に隣接して形成されたＮウエル及びＰウエルと、前記Ｎウエルの表面に形成された第１高濃度Ｐ型領域及び第１高濃度Ｎ型領域と、前記Ｐウエルの表面に形成された第２高濃度Ｎ型領域及び第２高濃度Ｐ型領域とを有し、第１高濃度Ｐ型領域は第１電源に接続され、前記第２高濃度Ｎ型領域及び前記第２高濃度Ｐ型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第１高濃度Ｎ型領域はトリガ電流供給用回路に接続されていることを特徴とする。

この静電気放電保護素子において、例えば、前記第１高濃度Ｐ型領域は、夫々複数個に分割されて前記第２高濃度Ｎ型領域と前記第２高濃度Ｐ型領域との対向方向に直交する方向に離れて配置されており、各分割領域間に前記第１高濃度Ｎ型領域が延出している。このとき、前記第１高濃度Ｐ型領域は、前記分割領域間に延出している部分は設計ルールで許容される範囲内でコンタクトを形成することができる最小の幅であり、前記分割領域間に延出している部分以外の部分は前記最小の幅未満であることが好ましい。

また、前述の静電気放電保護素子においては、隣接する高濃度領域の間に、シリサイドが形成されていない領域、又はゲート電極を設けてもよい。これにより、隣接する高濃度領域を分離することができる。

本願第８発明に係る静電気放電保護素子は、Ｐ型基板又はＰ型層と、このＰ型基板又はＰ型層の表面に相互に隣接して形成されたＮウエル及びＰウエルと、前記Ｎウエルの表面に形成された第１高濃度Ｎ型領域及び高濃度Ｐ型領域と、前記Ｐウエルの表面に形成された第２高濃度Ｎ型領域と、を有し、前記Ｎウエル及び前記Ｐウエルはトリガ供給回路に接続されており、前記Ｐ型基板又はＰ型層、前記Ｎウエル及び前記高濃度Ｐ型領域により構成されるバイポーラ素子と、前記第１高濃度第２導電型領域、前記高濃度第１導電型領域及び前記第２高濃度第２導電型領域により構成されるバイポーラ素子の各ウエルに同時に電流が流れることを特徴とする。

本願第９発明に係る静電気放電保護素子は、Ｐ型基板又はＰ型層と、このＰ型基板又はＰ型層の表面に形成されたＮウエル及びＰウエルと、前記Ｎウエルの表面に形成された第１の電極と、前記Ｎウエルの表面に形成され前記第１の電極と同じ電位が印加される第１高濃度Ｎ型領域と、前記Ｎウエルの表面に形成されトリガ素子に接続されている第２高濃度Ｎ型領域と、前記Ｐウエルの表面に形成された第２の電極と、前記Ｐウエルの表面に形成され前記第１の電極と同じ電位が印加される第１高濃度Ｐ型領域と、を有し、前記Ｎウエル中にトリガ電流が流れることを特徴とする。

前記Ｐウエルの表面には、更に、第２高濃度Ｐ型領域が設けられており、この第２高濃度Ｐ型領域がトリガ素子に接続されていてもよい。

本発明によれば、ＳＣＲを構成するバイポーラトラジスタにおいて、縦型ＰＮＰバイポーラ素子を、Ｎウエル中に電流を流すことにより導通させ、更に、それをトリガとして横型ＮＰＮバイポーラ素子を導通させてラッチ状態にするため、ＳＣＲを高速でターンオンすることができると共に、保持電圧調整型ＳＣＲにおいても、Ｎウエルにトリガ電流を流す際の過度な電圧上昇を防ぐことができる。また、縦型ＰＮＰバイポーラ素子と、横型ＰＮＰバイポーラ素子とを同時に導通させるため、ＳＣＲを高速でターンオンすることができる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は本発明の第１実施形態に係る静電気放電保護素子の各領域のレイアウトを示す図であり、図２はトリガ方式を示す図であって各層の配置とトリガ電流供給回路を示す図であり、図３はこのトリガ電流供給回路の変形例を示す図である。本実施形態の静電気放電保護素子は、図２２に示す従来例１と同様に、Ｐ^＋半導体基板１（図２及び３参照）の表面に、第２のＰウエル２０ａ（図２及び３参照）、素子分離絶縁膜、第１のＮウエル２１及び第１のＰウエル２０ｂ（図２及び３参照）が形成されており、第１のＮウエル２１と第１のＰウエル２０ｂとは隣接している。

第２のＰウエル２０ａ内には、グランド電位となるラッチアップ防止用Ｐ^＋層２２が形成されており、第１のＮウエル２１内には、Ｎウエル電位固定用電極のＮ^＋層２３と、トリガ電流供給用のＮ^＋層２４と、ＳＣＲのアノードとなるＰ^＋層２５とが形成されている。なお、本実施形態の静電気放電保護素子においては、高濃度Ｎ^＋層をＮ^＋層、高濃度Ｐ^＋層をＰ^＋層としており、このＮ^＋層及びＰ^＋層はイオン注入処理を行った後に、熱処理を施したものでも、熱処理を施していないものでもよく、以下の実施形態においても同様である。更に、この第１のＮウエル２１と隣接する第１のＰウエル２０ｂ内には、ＳＣＲのカソードとなるＮ^＋層２７と、ＮＭＯＳトランジスタのソース２８及びドレイン２９が形成されている。ソース２８及びドレイン２９間の第１のＰウエル２０ｂ上には、ゲート絶縁膜を介してゲート電極３０が形成されている。これらのＰ^＋層２２と、Ｎ^＋層２３と、Ｎ^＋層２４と、Ｐ^＋層２５と、Ｎ^＋層２７との夫々の間は、素子分離絶縁膜により分離されている。

また、本実施形態においても、Ｐ^＋層２５と、第１のＮウエル２１と、Ｐ^＋半導体基板１とにより、縦型ＰＮＰバイポーラトランジスタが構成され、Ｎ^＋層２７と、第１のＰウエル２０ｂと、第１のＮウエル２１とにより、横型ＮＰＮバイポーラトランジスタが構成される。

本発明においては、ＳＣＲを構成する縦型ＰＮＰバイポーラトランジスタを導通させるために、Ｎウエル２１内に電流を発生させる経路を作ることを特徴としている。

そして、本実施形態においては、電源保護の場合に、Ｎウエル電位固定用電極（Ｎ^＋層２３）とアノード（Ｐ^＋層２５）とは、Ｎウエル２１内部か、又は外部電極で、共通の電位（電源保護の場合であると、Ｖｄｄ）に接続されている。カソード（Ｎ^＋層２７）及びラッチアップ防止用Ｐ^＋層２２はグランド線Ｖｓｓに接続されている。

また、Ｎウエル２１内に、トリガ電流供給用のＮ^＋層２４が設けられている。そのＮ^＋層２４とグラウンド電極との間に、ＮＭＯＳ電界効果トランジスタ４０（図２）又は直列接続したダイオード４１（図３）等のトリガ電流供給回路が挿入されている。

図２に示すトリガ電流供給回路は、電源Ｖｄｄと、グランド線Ｖｓｓとの間に、トランジスタ３３と抵抗３２とが直列に接続されており、このトランジスタ３３と抵抗３２との間の接続点にＮＭＯＳトランジスタ４０のゲートが接続されている。このＮＭＯＳトランジスタ４０のドレインはトリガ電流供給用Ｎ^＋層２４に接続されており、ソースはグランド線Ｖｓｓに接続されている。

図３に示すトリガ電流供給回路は、トリガ電流供給用のＮ^＋層２４とグランド線Ｖｓｓとの間に、複数個の直列接続されたダイオード４１が接続されている。これらのトリガ電流供給回路は、電圧が印加された場合に、その回路の抵抗値が低くなり、電流経路となる。

次に、上述のごとく構成された本実施形態の静電気放電保護素子の動作について説明する。サージ電流が流れた場合、先ず、トリガ電流供給回路に電圧が加わり、その回路の抵抗値が低くなり、電流経路となる。つまり、電流は、電源Ｖｄｄに接続されたＮウエル電位固定用電極（Ｎ^＋層２３）から、トリガ電流供給用Ｎ^＋層２４を経由して、グランド線に流れて行く。その過程で、Ｎウエル２１内では、Ｎウエル抵抗と、電流との積ＩＲだけ、電位差が生じることになる。従って、Ｐ^＋層２５（アノード）の底面近傍の電位は、流れる電流量に応じて、基準電位（電源電位）よりも低くなり、Ｐ^＋層２５とＮウエル２１とで形成されるＰ^＋Ｎダイオードを、順バイアスするようになる。そこで、この領域の縦形ＰＮＰ寄生バイポーラトランジスタがオンし始めて、基板方向に電流が分配される。

図４は図１に示す静電気放電保護素子を入力保護素子に適用した例の断面図である。このとき、トリガ電流は、図４に示すように、Ｎ^＋層２３から、Ｎウエル（経路Ａ）、Ｎ^＋層２４を経由して（経路Ｂ）、トリガ電流供給端子へ（経路Ｃ）流れ、更に、トリガ電流供給回路に流れる。また、アノード底面のＰＮ接合領域近傍のＮウエル電位は、この電流経路Ａ及び経路Ｂにおいて生じた電位差分、即ち、パッド電位から低くなっている。その電流分布は、図２５と比較しても明らかなように、アノード底面全体の電位が変化することがわかる。従って、ＳＣＲのターンオン動作をより効率的に行うことができる。なお、微細ＣＭＯＳプロセスでは、素子分離間隔の最小値が０．１乃至０．２μｍと極めて狭くなっているため、経路Ｂにおける抵抗値は相対的に低くなっている。また、経路Ａ及び経路Ｃにおいては、例えば、ＳＴＩ分離されたリトログレーディッドウエル構造等のように、高濃度Ｎ^＋拡散及びＮウエルの接続部分の抵抗が高い場合がある。これらを考慮すると、経路Ａにおける電位差成分が支配的であり、トリガ電流供給用Ｎ^＋層の面積は広いほうが有利である。一方、保持電圧を高くする観点からは、Ｎウエル抵抗を低くすることが望ましく、各種レイアウトは、これらの観点から実際の抵抗値を勘案して決定する。また、保持電圧を高くする観点から、ＳＣＲトリガ時のクランプ電圧を低くするため、外部抵抗をトリガ電流供給用電極とＮウエル電極との間に設けてもよい。

基板電位の上昇は、横形ＮＰＮバイポーラトランジスタでのベース電位の上昇を意味するので、横形ＮＰＮバイポーラトランジスタもオンするようになる。

そうすると、再び、発生した電子電流がＮウエル２１に供給されて、縦型バイポーラの導通を促進させて、正のフィードバックがかかり、高速で低抵抗の電流経路が、アノード−カソード間に形成される。

通常、ＳＣＲにおいては、そのターンオンする速度は、アノード−カソード間の距離が短いほうが速いとされているので、図１に示すように、トリガ電流供給用のＮ^＋層２４の形成位置は、アノード（Ｐ^＋層２５）に関してカソード（Ｎ^＋層２７）とは逆側に設け、アノード（Ｐ^＋層２５）とカソード（Ｎ^＋層２７）とを、近接して配置する。

従来例では、Ｖｄｄに接続された電源保護（トリガ電流供給回路）がターンオンして電流を流すことにより、縦型ＰＮＰバイポーラが導通する。これは、ＰＮダイオードの順方向の電流なので、動作速度は遅く、低抵抗になる（ターンオンする）までに時間がかかり、素子間電圧が高くなってしまうことも考えられる。また、背景呪術で述べたように、トリガ電極とアノードとの間のダイオード電流経路が、ＳＣＲのアノード・カソード間とは逆の位置になっているため、トリガが効率的に行われない。これに対し、本発明は上述のごとく、直接Ｎウエル２１に電流を供給するので、アノード底面の電位が広範囲に低くでき、ＳＣＲを高速にターンオンすることができる。

次に、本発明の第２実施形態に係る静電気放電保護素子について図５及び図６を参照して説明する。本実施形態においては、Ｎウエル２１内にトリガ電流供給用Ｎ^＋層２４を、隣接するＰウエル２０ｂ内のＳＣＲのカソードとなるＮ^＋層２７に近接して配置し、Ｎウエル２１内のＳＣＲのアノードとなるＰ^＋層２５をＮウエル電位固定用電極のＮ^＋層２３とトリガ電流供給用Ｎ^＋層２４との間に配置している。従って、トリガ電流供給用Ｎ^＋層２４が、アノード−カソード間のＮウエル２１内に設けられている。この場合も、Ｎウエル２１とカソードとの間は最短距離としている。Ｎウエル−アノード間隔は１乃至２μｍとなるが、ＳＣＲの動作においては、横形バイポーラトランジスタのベース幅が主にターンオンするまでの速度を決めているから、アノード−Ｎウエル間隔がこの程度離れても、ターンオンするまでの速度に大きな影響が無い場合が多い。

但し、静電気放電保護素子におけるＰ^＋ガードリングであるＰ^＋層２４又はＳＣＲのローカルグラウンド（ＳＣＲのカソード脇に設けたグラウンド）の配置は、製造プロセスにより異なる。例えば、図１に示す第１実施形態及び図３０に示す従来例２の静電気放電保護素子は、低抵抗基板を使用することを前提に配置されているものである。このため、ＳＣＲの底面となるシリコン基板の抵抗は極めて小さく、ＳＣＲの電位はＰ^＋ガードリング及びローカルグランドの配置には影響しない。図７（ａ）は図１に示す第１実施形態の第１変形例の静電気放電保護素子のレイアウトを示す平面図であり、図７（ｂ）は第２変形例の静電気放電保護素子のレイアウトを示す平面図である。また、図８（ａ）は図４に示す第２実施形態の第１変形例の静電気放電保護素子のレイアウトを示す平面図であり、図８（ｂ）は第２変形例の静電気放電保護素子のレイアウトを示す平面図である。図７（ａ）及び図８（ａ）に示す第１変形例の静電気放電保護素子においては、高抵抗基板を使用し、ＳＣＲ周辺の電位をローカルグラウンドで決まるようにしている。また、図７（ｂ）及び図８（ｂ）に示す第２変形例の静電気放電保護素子は、アノード及びカソードを対象に配置しているものである。なお、本変形例におけるトリガ供給用Ｎ^＋層２４及びＮウエル電位固定用電極のＮ^＋層２３の位置は、逆でもよい。

本発明者等の追試によると、図３０に示す従来例２の静電気放電保護素子は、トリガの場所をＳＣＲのカソード近傍にできるだけ接近させる方がトリガ電流が低くできるという結果を得ている。これは、ＳＣＲの電流が流れる領域の電位が効率的に上がるからであるが、逆な見方をすると、カソード９の幅を極めて狭くする必要がある。これは、カソードにはコンタクトを所定の数だけ配置しなければならないので、実用的ではない。一方、本発明においては、Ｎウエルにトリガ電極を設ける構造としているため、Ｎウエルが形成されている領域が狭い範囲に限られているために、電流密度が高くなり、電位降下を効率的に行うことができる。これは、前述したように、Ｎウエル内の広い範囲に電流を流すことにより、アノードのＰＮ接合底面全域の電位を低くしているためであり、Ｎウエル中の縦型ＰＮＰバイポーラ素子が最初に導通すると、そこから、ホール電流が電位の低い方向に向かって流れていくので、基板抵抗が低い場合でも効率的に横型ＮＰＮバイポーラ素子のベース電位を上昇させることができる。そのため、例えば、図７（ｂ）及び図８（ｂ）に示す第２変形例の構造の場合、Ｎウエルを中心に対象になっており、ホール電流の流れをより有効に活用できるので、その効果が高い。なお、上述の理由から、本発明におけるトリガ層の配置は、これらに限定されるものではなく、比較的任意に配置することができ、他の実施形態においても、トリガ層の配置は、前述の実施形態及びその変形例の静電気放電保護素子と同様に、そのプロセスにより設計して適正化することができるため、保持電圧調整型の静電気放電素子にも適用することができる。

図１乃至図４に示す第１実施形態の場合は、トリガ電流（Ｎウエル電位固定用電極のＮ^＋層２３から供給された電流）は、Ｐ^＋層２５側は通過せずに、トリガ電流供給用のＮ^＋層２４に流れるので、Ｐ^＋層２５の底面の電位を低くする効果は、限られてしまう（他の実施形態と比較して）が、図５及び図６に示す第２実施形態では、Ｐ^＋層２５の下側を電流が流れることで、効果的に、Ｐ^＋層底面と、Ｖｄｄ間の電位差を生じさせることができる。このため、より高速にＳＣＲ素子をターンオンさせることができる。この場合に、Ｎ^＋層２４は、サージ電流が流れる経路に配置されているので、温度上昇による影響で、熱的な破壊が起きる場合がある。しかし、これはメタル配線又はコンタクトの配置等の工夫で回避できるし、実際には、保護素子自身の破壊が生じる前に、被保護素子が高電圧になって破壊する場合が多いので、ＳＣＲの動作の高速性を測る方が有利であるとの観点から、有効な方式である。

次に、本発明の第３実施形態に係る静電気放電保護素子について、図９を参照して説明する。本実施形態においては、Ｎウエル２１内に、Ｐウエル２０ａ内のＰ^＋層２２と、Ｐウエル２０ｂ内のＮ^＋層２７との対向方向に直交する方向に、Ｎウエル電位固定用電極のＮ^＋層２３とトリガ電流供給用のＮ^＋層２４とが交互に並んで配置されている。そして、これらのＮ^＋層２３とＮ^＋層２４との間に入り込むようにして、櫛形の１個のＰ^＋層２５（アノード）が配置されている。

このように構成された本実施形態の静電気放電保護素子においては、アノード（Ｐ^＋層２５）とカソード（Ｎ^＋層２７）との間の距離を最短距離にできると共に、トリガ電流はＰ^＋層２５の下側を通過するので電位差がつきやすいようになる。また、Ｎウエル電位固定用電極のＮ^＋層２３と、トリガ電流供給用Ｎ^＋層２４との間の抵抗値を低くできるので、ＳＣＲのトリガ電圧を低くできる。また、これらの層を交互に配置することで、電流をＰ^＋層２５の底面に流すことができるので，高速にＳＣＲ素子を、ターンオンさせることができる。

次に、図１０を参照して本発明の第４実施形態に係る静電気放電保護素子について説明する。本実施形態は、図９に示す第３実施形態と同様のレイアウトを有するが、Ｎウエル電位固定用電極となる１対のＮ^＋層２３ａ、２３ｂを、Ｎウエル２１内の両端部（Ｐ^＋層２２とＮ^＋層２７との対向方向に直交する方向の両端部）に配置し、トリガ電流供給用Ｎ^＋層２４をＮ^＋層２３ａ、２３ｂ間の中央に配置する点が第３実施形態と異なる。

本第４実施形態においては、電流が１対のＮ^＋層２３ａ、２３ｂからＮウエル２１の中央部分に流れ込んでくると、Ｎウエル２１の中央部では両端部との間の電位差が大きくなっており、ＰＮＰ縦型バイポーラが導通することにより、ＳＣＲにトリガがかかる。

次に、本発明の第５実施形態について図１１を参照して説明する。本実施形態においては、カソードとして、２つに分割したＮ^＋層２７ａ、２７ｂを形成し、これらのＮ^＋層２７ａ、２７ｂ間に、Ｎウエル２１を延出させて配置する。そして、このＮウエル２１の延出部にトリガ電流供給用のＮ^＋層２４を配置する。本実施形態も上記各実施形態と同様の作用効果を奏すると共に、トリガ電流はＰ^＋層２５の下を流れる。

次に、図１２を参照して本発明の第６実施形態について説明する。本実施形態においては、Ｎウエル電位固定用電極を２つのＮ^＋層２３ａ、２３ｂに分割し、このＮ^＋層２３ａ、２３ｂ間を含むＮウエル２１内にアノードのＰ^＋層２５を配置した点が、図８に示す第５実施形態と異なる。本実施形態も上記各実施形態と同様の作用効果を奏する。

次に、図１３を参照して本発明の第７実施形態について説明する。本実施形態の静電気放電保護素子は、Ｎウエル２１内のＰ^＋層２２とＮ^＋層２７との対向方向に直交する方向の両端部に、１対のＮ^＋層２３ａ、２３ｂをＮウエル電位固定用電極として配置し、これらのＮ^＋層２３ａ、２３ｂ間に、アノードのＰ^＋層２５を、その長手方向の中央部のカソードＮ^＋層２７寄りの部分を切り欠いた形状で形成し、この切り欠き部に、トリガ電流供給用のＮ^＋層２４を配置したものである。

本実施形態においては、トリガ電流は矢印にて示す方向に流れて、電流抵抗積（ＩＲ）分がＮウエル電位固定用電極のＮ^＋層２３ａ、２３ｂの下面のＰＮ接合を順方向にバイアスするので、Ｎウエル中の縦型バイポーラトランジスタのＮウエル２１に近い領域が、最初にオンして、基板方向に電流を流すようになる。前述のごとく、ＳＣＲの動作をオンするには、横型バイポーラトランジスタのベース（ＳＣＲのアノード−カソード間）に近い領域の電位を高くすることが効率的である。本実施形態は、この点で好ましい。

図１４は本発明の第８実施形態に係る静電気放電保護素子を示す図、図１５はトリガ方式を示す図であって各層の配置とトリガ電流供給回路を示す図である。本実施形態においては、第２のＰウエル２０ａ内にグランド電位となるラッチアップ防止用のＰ^＋層２２が形成され、Ｎウエル２１内に、Ｎウエル電位固定用電極となるＮ^＋層２３と、トリガ電流供給用のＮ^＋層２４と、アノードとなるＰ^＋層２５とが、Ｐ^＋層２２側からこの順に形成され、第１のＰウエル２０ｂ内のアノード（Ｐ^＋層２５）側に、カソードとなるＮ^＋層２７が形成され、更にトリガ電流供給用のＰ^＋層２６が形成されたものである。

そして、Ｎウエル２１内のＮ^＋層２４と、第１のＰウエル２０ｂ内のＰ^＋層２６との間に、トリガ電流供給回路の直列接続したダイオード４１が接続されている。また、グランドコンタクトのＰ^＋層２２と、カソードのＮ^＋層２７とが、グランド線Ｖｓｓに共通接続され、Ｎウエル電位固定用電極のＮ^＋層２３と、アノードのＰ^＋層２５とが、電源Ｖｄｄに共通接続されている。

本実施形態においては、トリガ電流供給用回路（直列ダイオード４１）を、Ｎウエル２１とＰウエル２０ｂとを接続するように配置して、両ウエル間で電流を流すようにしている。基板１が低抵抗基板（基板の抵抗が極めて低く、その上に成長したエピタキシャル膜厚が、薄く、基板の抵抗率が極めて低い基板）では、カソード（Ｎ^＋層２７）のすぐわきにトリガ電流供給用のＰ^＋層２６を配置すると、基板に直接電流を供給する経路のほかに、そのＰＮダイオードが順バイアスされて、ダイオード４１が導通して、電子電流が放出されることで、その電子電流がＮウエル２１に吸収される。即ち、縦型ＰＮＰ及び横型ＮＰＮバイポーラトランジスタをほぼ同時に導通させて、高速にＳＣＲをターンオンするような回路構成になっている。

図１６は本発明の第９実施形態に係る静電気放電保護素子を示す図である。図１６において、図１１と異なる点は、トリガ電流供給用のＰ^＋層２６ａ、２６ｂを、ＳＣＲを構成するＰ^＋層２５（アノード）と、Ｎ^＋層２７ａ、２７ｂ（カソード）との横側（アノードとカソードとが対向する領域から外れた位置）に配置してもよい。

これにより、図中矢印にて示すように、Ｎウエル２１内を流れる電流経路が形成される。また、Ｐ^＋層２６ａ、２６ｂから、Ｎ^＋層２４に流れる電流がＳＣＲ内を流れるようになる。

図１７は本発明の第１０実施形態に係る静電気放電保護素子を示す図である。本実施形態が、図１６に示す実施形態と異なる点は、Ｎウエル２１の一部２１ａ、２１ｂがトリガ電流供給用のＰ^＋層２６ａ、２６ｂからＮ^＋層２４に向う電流経路の背後に位置していることである。

これにより、Ｐ^＋層２６ａ、２６ｂからＮ^＋層２４に向う基板電流が、Ｎウエル２１の一部２１ａ、２１ｂによりブロックされ、基板電流はＮ^＋層２４に向かう方向に流れやすくなる。これにより、Ｎウエル２１からの電流を基板に流す電流パスを形成する際に、Ｐ^＋層２６ａ、２６ｂから、基板方向への電流が、ＳＣＲ内部に広がっていくようになる。なお、本発明の静電気放電保護素子は、図１３、１６及び１８に示す構造に限定されるものではなく、例えば、図１３、１６及び１８に示すＳＣＲを単位セルとして、これらを複数個配置したものでもよい。

次に、図１８を参照して、本発明の第１１実施形態に係る静電気放電保護素子について説明する。本実施形態の静電気放電保護素子は保持電圧調整型ＳＣＲであり、Ｐ^＋半導体基板１の表面にＮウエル２１が形成されており、このＮウエル２１の表面にＮウエル電位固定用電極のＮ^＋層２３と、アノードのＰ^＋層２５と、トリガ電流供給用のＮ^＋層２４とが形成されている。また、Ｐ^＋半導体基板１の表面にカソードのＮ^＋層２７と、トリガ電流供給用のＰ^＋層２６と、ラッチアップ防止用グランドコンタクトのＰ^＋層２２とが形成されている。そして、Ｎウエル電位固定用電極のＮ^＋層２３及びアノードのＰ^＋層２５にはパッド５１が接続されており、トリガ電流供給用のＮ^＋層２４には、トリガ電流供給回路（図２のＮＭＯＳトランジスタ４０又は図３の直列ダイオード４１等）が接続されており、このＮ^＋層２４と、Ｎ^＋層２３及びＰ^＋層２５とが抵抗素子５２を接続されている。また、ラッチアップ防止用Ｐ^＋層２２とカソードのＮ^＋層２７が接地に接続されており、トリガ電流供給用のＰ^＋層２６は抵抗素子５３を介して接地に接続されている。

上述の如く構成された本実施形態においては、ＳＣＲ動作時にトリガ電流をトリガ回路から供給して、縦型バイポーラを動作させるので、トリガ電圧は、特許文献６に記載されている従来技術に比べて、著しく低くすることができる。また、抵抗素子５２及び５３として、予め多数の抵抗素子を配置しておき、上層配線を使用してこれらの抵抗素子を選択して接続することにより所望の抵抗値となるようにすることができ、ＳＣＲ特性を最終的に調整できるので、プロセス変更に際して、ＳＣＲの特性の合わせこみが容易になるという利点もある。例えば、ＳＣＲがターンオンするまでのクランプ電圧を低く押させるため、抵抗素子５２の抵抗値を１０Ω以下に設定すると、保持電圧は、抵抗素子５３の抵抗値を変えることにより調節することができる。図１８では抵抗素子５２及び５３を使用しているが、この他にも、Ｐ^＋タップとしてのＰ^＋層２６の面積、又はグランドに接続されているＰ^＋ガードリングとしてのＰ^＋層２２からの距離等で、抵抗値を調節するようにしてもよい。

また、（Ｎウエル）電位調整用層を兼ねるトリガ電流供給用Ｎ^＋層２４を、アノードのＰ^＋層２５とＮウエル２１との間に配置すると、保持電流を高くしたい場合には、外部抵抗をＮウエル抵抗より低い値にする必要がある。本実施形態の静電気放電保護素子においては、トリガ電流と外部抵抗値との積が０．７Ｖ程度になったときに、アノードとトリガ電極との間のＰＮダイオードが導通してホール電流を供給し始める。図１８に示すように、本実施形態の静電気放電保護素子においては、カソードのＮ^＋層２７とホール電流を供給する位置とが近いので、ごく短時間でＳＣＲをラッチ状態にすることができる。更に、本実施形態の静電気放電保護素子は、図２６に示す特許文献７に記載の静電気放電保護素子のレイアウトと比べると明らかなように、アノードの周囲の大部分が（Ｎウエル）電位調整用層を兼ねるトリガ電流供給用Ｎ^＋層２４に囲まれているので、Ｎウエル抵抗が低くできる分、外部抵抗素子の抵抗値の選択範囲が広がるため、電位の制御性も極めて良好になる。前述したように、図３３に示す構造はトリガ電流が高いＳＣＲには適用できないため、本実施形態のＳＣＲの利点は明らかである。

なお、層間の素子分離は、通常、図２４に示すようにＬＯＣＯＳ（Local Oxidation of Silicon）法又はＳＴＩ法等が適用されているが、例えば、図１９（ａ）に示すようにカソード−層上にシリサイドが形成されない領域を設ける方法、及び図１９（ｂ）に示すようにゲート電極を設け、このゲート電極の両側にＮ^＋層形成用不純物とＰ^＋層形成用不純物とを注入する方法もある。これらの方式では、表面側に低抵抗な導電層が形成されている場合が多く、ＳＣＲの透過回路で示される基板抵抗及びＮウエル抵抗（各バイポーラ素子のベース抵抗）を低くすることができる。

次に、本発明の第１２実施形態に係る静電気放電保護素子について説明する。図２０は本実施形態の静電気放電保護素子のレイアウトを示す平面図である。本実施形態の静電気放電保護素子は、図１４に示す第８実施形態の静電気放電保護素子からＮウエル電気制御用電極２３を除いたものであり、それ以外は前述の第８実施形態と同様である。なお、Ｐ^＋層３１は、外部抵抗と接続することによりＰウエル電位制御用電極となり、外部配線により直接アノード又はカソードと接続することにより、Ｐウエル電位固定電極となる。このような配置にすることにより、Ｎウエル側の抵抗値を低くしにくくなるため、保持電流を高く設定することができないが、前述の第８実施形態の静電気保護素子に比べて面積を低減することができる。

次に、本発明の第１３の静電気保護素子について説明する。図２１（ａ）は本実施形態の静電気放電保護素子のレイアウトを示す平面図であり、図２１（ｂ）はその第１の変形例の静電気保護素子のレイアウトを示す平面図である。前述の実施形態の静電気放電素子におけるＳＣＲにおいては、トリガ電流供給用Ｎ^＋層２４とトリガ素子とを接続するために、層上にコンタクト３５を形成しなければならない。本発明者等が検討したプロセスにおいては、アノードであるＰ^＋層２５とＮウエル２１のエッジとの距離は、最小になるように設計した場合でも、０．９乃至１．０μｍ程度必要であり、上述の実施形態においてはこの値を適用している。また、本発明者等が検討したプロセスにおいては、アノードとＮウエルエッジとの間隔及びカソードとＮウエルエッジとの間隔が０．２乃至０．３μｍであり、３倍程度広げる必要がある。一般に、ＳＣＲのダイナミック抵抗は、アノード−カソード間の電流経路の抵抗なので、アノード−カソード間隔を広くすると抵抗が高くなり、破壊電流が低くなる。ダイナミック抵抗以外の特性は、基本的にはアノード−Ｎウエル間の距離よりもカソード−Ｎウエル間距離に依存すると考えられている。しかしながら、ＳＣＲの特性は、Ｎウエル又はＰウエルの濃度分布及び素子の形状等にも影響を受けるので、その劣化の程度が問題となる値かどうかは一概にはいえない。従って、最悪の場合を想定して、アノード−Ｎウエルエッジ間距離が最小になるようにＳＣＲを設計する必要がある。

しかしながら、例えば、特許文献７等に記載されている従来の静電気放電保護素子においては、これらの点は検討されていない。実際には、このような構造のＳＣＲにおいては、その性能を最大にするために、アノード−Ｎウエルエッジ間距離が最小値になるように設計しないと、素子の特性が大きくばらつく。そこで、本実施形態の静電気保護素子においては、図２１（ａ）に示すように、アノード−Ｎウエルエッジ間距離３６が最小になるように、アノードの横側にコンタクト形成用のＮ^＋層３２を形成し、このコンタクト形成用Ｎ^＋層３２で電位を接続する構造とする。これにより、アノード−Ｎウエルエッジ間隔を０．７μｍにまで低減することができる。その結果、破壊電流を２０％程度高くすることができ、更に、ダイナミック抵抗も低くすることができる。なお、図２１（ｂ）に示すように、Ｎウエル２１中に層抵抗を形成し、メタル配線の接続を変えることにより、保持電流を調節できるようにしてもよい。

次に、本発明の第１４実施形態に係る静電気放電保護素子について説明する。図２２は本実施形態の静電気放電保護素子のレイアウトを示す平面図である。本実施形態の静電気放電保護素子は、図２２に示すように、前述の第１３実施形態の静電気放電保護素子のＮウエル電位固定電極を除いたものであり、それ以外は第１３実施形態の静電気放電保護素子と同様であり、その効果も同様である。これにより、面積を低減することができる。

次に、本発明の第１５実施形態に係る静電気放電保護素子について説明する。図２３は本実施形態の静電気放電保護素子のレイアウトを示す平面図である。図２３に示すように、本実施形態の静電気放電保護素子は、前述の第１３実施形態の静電気放電保護素子のＮウエル電位固定用電極のコンタクト形成領域を、分割したカソード間に配置したものである。本実施形態においては、カソード近傍にも、保持電流制御用電極であるトリガ電極を設けているため、カソードから放出した電子電流を効率的に比較できる。これにより、保持電流の制御性を向上させることができる。

次に、本発明の第１６実施形態に係る静電気放電保護素子について説明する。図２４は本実施形態の静電気放電保護素子を示す断面図である。図２４に示すように、本実施形態の静電気放電保護素子は、Ｎウエル２１内に、アノード２５及びＮウエル電位制御電極を兼ねるトリガ電流供給用Ｎ^＋層２４が形成され、Ｐウエル中には、カソード２７及びＰウエル電位制御電極を兼ねるトリガ電流供給用Ｐ^＋層３１が形成されている。このトリガ電流供給用層３１は、抵抗素子を介して夫々の基準電位に接続されている。トリガ電流は抵抗素子を分割した中間点から供給するような構造になっており、両トリガ電流供給端子に、例えば、ＮＭＯＳトランジスタを接続する。なお、各抵抗素子の抵抗値Ｒ_１Ｎ及びＲ_１Ｐは共に２Ωであり、抵抗値Ｒ_２Ｎ及びＲ_２Ｐは、保持電圧が所望の値になるように設定する。

これにより、サージ電流が流入したときに、先ず、トリガ回路内のＮＭＯＳトランジスタがスナップバックして、各抵抗素子に電流を流す。通常、ＳＣＲ内部のウエル抵抗は、それほど低くは設定できないので、電流の大半は、抵抗素子を経由する。その抵抗値と電流値の積が約０．７Ｖになったときに両ＰＮダイオードが順バイアスされ始める。この実施例の場合、アノード２５からのホール電流及びカソード２７からの電子電流とも、ＳＣＲ構造内には吸収される場所がないため、瞬時にラッチアップする。また、トリガ電流も、前述の実施形態及び従来例の保持電圧調整型ＳＣＲに比べて低く、高性能になる。このように、ＳＣＲの動作パラメータが、外部抵抗素子で容易に設定できることは、設計の容易さを向上できるため、極めて有利である。

なお、実際のレイアウトは、Ｎウエル抵抗及びＰウエル抵抗を低くできることが必要であるため、ラッチの速度を高くするように、アノード２５及びカソード２７の奥行きを狭くすること等、前述の特許文献９に記載されているレイアウトを適用することができる。また、本実施形態においては、ダブルトリガＳＣＲ構造の静電気放電保護素子を示したが、この静電気放電保護素子は、トリガ電流を接続する方式に関しても特徴があり、トリガが片側だけでも抵抗値設定の容易さが向上するため、有効な方式である。

しかしながら、通常のＳＴＩ分離の素子構造では、ウエル抵抗は低くなりにくい。次に、本発明の第１７実施形態に係る静電気放電保護素子について説明する。図２５は本実施形態の静電気放電保護素子のレイアウトを示す平面図である。本実施形態の静電気放電保護素子は、図２５に示すように、カソードの近傍にＰウエル中のＰＮダイオードを、アノードの近傍にＮウエル中ＰＮダイオードを、夫々多数配置して、トリガを補助する構造にしている。これにより、ダイオード抵抗値を低くできるため、外部抵抗の調整が不要又は容易になり、トリガもより迅速に行うことができる。なお、この付加ダイオードは、Ｐウエル中のみでもよい。

次に、本発明の第１８実施形態に係る静電気放電保護素子について説明する。図２６は本実施形態の静電気放電保護素子を示す断面図である。図２６に示すように本実施形態の静電気放電保護素子は、アノード２５及びＮウエル電位制御電極を兼ねるトリガ電流供給用Ｎ^＋層２４、カソード２７及びＮウエル電位制御電極を兼ねるトリガ電流供給用Ｐ^＋層２６間を、図１９に示す構造よりも、更に低抵抗の構造を適用している。この抵抗値は、通常のＳＴＩ分離の層よりも１桁以上低くすることができる。従って、ＳＣＲの保持電流を高くするために、外部抵抗は、１０乃至１００Ω程度に設定する必要がある。しかしながら、ＳＣＲ構造内部のダイオードの抵抗値は、極めて低いため、トリガ動作時には、ほとんどの電流がこのダイオードを経由して流れる。よって、トリガ電流供給回路からトリガ電流供給２端子間に電流が流れても、クランプ電圧の上昇は前述の第１６実施形態よりも低くできる。また、電流がシャントされないのでトリガ電流も多く、より高速にトリガ動作を生じさせることができ、トリガ電流も小さくできる。

なお、本実施形態の静電気放電保護素子においては、アノード２５とトリガ電流供給用Ｎ^＋層２との間、及びカソード２７とトリガ電流供給用Ｐ^＋層２６との間を、前述の図１９（ａ）に示す構造にしているが、本発明はこれに限定されるものではなく、例えば、図１９（ｂ）に示す構造でもよい。また、本実施形態及び前述の第１６実施形態において最も重要な点は、縦型ＰＮＰ及び横型ＮＰＮバイポーラ素子を同時に導通させることであり、複数個のトリガ回路を設け、それらに同時に電流を流してもよい。例えば、図３７に示すＳＣＲのように、２つのトリガ回路設けた場合、これらに同時に電流を流し始めることができる付加回路を設けたり、又は２つのトリガ回路の一部分を共有させて実質的に同一の回路として扱えるようにすることにより、２つのトリガ回路に同時に電流を流すことができる。更に、本発明の静電気放電保護素子は、前述の第１乃至第１８実施形態の静電気放電保護素子に限定されるものではなく、これらの構造を組み合わせたものでもよい。更にまた、本発明の静電気放電保護素子は、ＳＯＩ基板を使用したプロセスにも適用することができる。

本発明の第１実施形態の静電気放電保護素子のレイアウトを示す図である。 本発明の第１実施形態の静電気放電保護素子における各層の配置とトリガ電流供給回路の等価回路を示す図である。 本発明の第１実施形態の静電気放電保護素子におけるトリガ電流供給回路の変形例を示す図である。 図１に示す静電気放電保護素子を入力保護素子に適用した例の断面図である。 本発明の第２実施形態に係る静電気放電保護素子のレイアウトを示す図である。 同じくその各層の配置とトリガ電流供給回路の等価回路を示す図である。 （ａ）は本発明の第１実施形態の第１変形例の静電気放電保護素子のレイアウトを示す図であり、（ｂ）は第２変形例の静電気保護素子のレイアウトを示す図である。 （ａ）は本発明の第２実施形態の第１変形例の静電気放電保護素子のレイアウトを示す図であり、（ｂ）は第２変形例の静電気保護素子のレイアウトを示す図である。 本発明の第３実施形態に係る静電気放電保護素子のレイアウトを示す図である。 本発明の第４実施形態に係る静電気放電保護素子のレイアウトを示す図である。 本発明の第５実施形態に係る静電気放電保護素子のレイアウトを示す図である。 本発明の第６実施形態に係る静電気放電保護素子のレイアウトを示す図である。 本発明の第７実施形態に係る静電気放電保護素子のレイアウトを示す図である。 本発明の第８実施形態に係る静電気放電保護素子のレイアウトを示す図である。 同じくその各層の配置と接続態様を示す図である。 本発明の第９実施形態に係る静電気放電保護素子のレイアウトを示す図である。 本発明の第１０実施形態に係る静電気放電保護素子のレイアウトを示す図である。 本発明の第１１実施形態に係る静電気放電保護素子の断面図である。 （ａ）はカソード−層上にシリサイドが形成されない領域を設けて素子を分離する方法を示す断面図であり、（ｂ）はゲート電極を挟んでＮ^＋層形成用不純物とＰ^＋層形成用不純物とを夫々注入して素子を分離する方法を示す断面図である。 本発明の第１２実施形態の静電気放電保護素子のレイアウトを示す平面図である。 （ａ）は本発明の第１３実施形態の静電気放電保護素子のレイアウトを示す平面図であり、（ｂ）はその第１の変形例の静電気放電保護素子のレイアウトを示す平面図である。 本発明の第１４実施形態の静電気放電保護素子のレイアウトを示す平面図である。 本発明の第１５実施形態の静電気放電保護素子のレイアウトを示す平面図である。 本発明の第１６実施形態の静電気放電保護素子を示す断面図である。 本発明の第１７実施形態の静電気放電保護素子のレイアウトを示す平面図である。 本発明の第１８実施形態の静電気放電保護素子を示す断面図である。 従来例１の静電気放電保護素子のレイアウトを示す平面図である。 図２７に示すＡ−Ａ線による断面図である。 横軸に電圧をとり、縦軸に電流をとって、各種ＳＣＲの特性を比較したグラフ図である。 特許文献４に記載の静電気放電保護素子のレイアウトを示す平面図である。 図３０に示すＢ−Ｂ線による断面図である。 特許文献１０に記載の静電気放電保護素子を示す断面図である。 特許文献８に記載の静電気放電保護素子を示す断面図である。 従来の保持電圧調整型ＳＣＲを示す断面図である。 特許文献７に記載の静電気保護素子のレイアウトを示す図である。 （ａ）は図３５に示すＣ−Ｃ線による断面図であり、（ｂ）は図３５に示すＤ−Ｄ線による断面図である。 特許文献７の静電気放電保護素子の他の実施例を示す断面図である。

符号の説明

１：Ｐ^＋半導体基板
２、２１、２１ａ、２１ｂ、６２：Ｎウエル
３、３ａ、３ｂ、２０ａ、２０ｂ：Ｐウエル
４、７、１０：Ｐ^＋領域
５、５ａ、５ｂ、９：Ｎ^＋領域
１１：横型ＮＰＮバイポーラ素子
１２：縦型ＰＮＰバイポーラ素子
２２：Ｐ^＋層（ラッチアップ防止用ガードリング）
２３、２３ａ、２３ｂ：Ｎ^＋層（Ｎウエル電位固定用電極）
２４：Ｎ^＋層（トリガ電流供給用）
２５、６４：Ｐ^＋層（アノード）
２６、２６ａ、２６ｂ：Ｐ^＋層（トリガ電流供給用）
２７、２７ａ、２７ｂ、６５：Ｎ^＋層（カソード）
２８：ソース
２９：ドレイン
８、３０、６８：ゲート電極
３１：Ｐ^＋層（Ｐウエル電位固定用電極）
３２、６３：Ｎ＋層（コンタクト形成用）
３３、４０：ＮＭＯＳトランジスタ
３５：コンタクト
３６：アノード−Ｎウエルエッジ間距離
３７：トリガ層幅
３８：メタル
４１：直列接続したダイオード
４２；ダイオード用Ｐ^＋層
４３；ダイオード用Ｎ^＋層
５１：パッド
５２、５３：抵抗素子
６０：シリサイド
６１：シリサイド未形成領域
６６：Ｐ^＋層（基板コンタクト）
６７：ＳＴＩ（浅溝埋め込み分離）

Claims (35)

1. 第１導電型基板又は第１導電型層の表面に形成された第２導電型ウエル及び第１導電型ウエルと、前記第２導電型ウエルの表面に形成された第１高濃度第２導電型領域、第２高濃度第２導電型領域及び第１高濃度第１導電型領域と、前記第１導電型ウエルの表面に形成された第３高濃度第２導電型領域と、を有し、前記第１高濃度第２導電型領域及び第１高濃度第１導電型領域は第１電源に接続され、前記第３高濃度第２導電型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度第２導電型領域は前記第１電源とは異なる電位に設定されることを特徴とする静電気放電保護素子。
2. 前記第１高濃度第２導電型領域及び前記第２高濃度第２導電型領域に電流を流すことにより、前記第１導電型基板又は前記第１導電型層、前記第２導電型ウエル及び前記第１高濃度第１導電型領域により構成されるバイポーラ素子に電流が流れることを特徴とする請求項１に記載の静電気放電保護素子。
3. 第１導電型基板又は第１導電型層と、この第１導電型基板又は第１導電型層の表面に相互に隣接して形成された第２導電型ウエル及び第１の第１導電型ウエルと、前記第１導電型基板又は第１導電型層の表面に形成された第２の第１導電型ウエルと、前記第２導電型ウエルの表面に形成された第１高濃度第２導電型領域、第２高濃度第２導電型領域及び第１高濃度第１導電型領域と、前記第１の第１導電型ウエルの表面に形成された第３高濃度第２導電型領域と、前記第２の第１導電型ウエルの表面に形成された第２高濃度第１導電型領域とを有し、前記第１高濃度第２導電型領域及び第１高濃度第１導電型領域は第１電源に接続され、前記第３高濃度第２導電型領域及び前記第２高濃度第１導電型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度第２導電型領域はトリガ電流供給用回路に接続されていることを特徴とする静電気放電保護素子。
4. 前記トリガ電流供給回路は、前記第２高濃度第２導電型領域と前記第２の電源との間に接続されたＭＯＳトランジスタを有することを特徴とする請求項３に記載の静電気放電保護素子。
5. 前記トリガ電流供給回路は、前記第２高濃度第２導電型領域と前記第２の電源との間に接続されたダイオードを有することを特徴とする請求項３に記載の静電気放電保護素子。
6. 前記第１高濃度第１導電型領域と前記第３高濃度第２導電型領域とは隣接していることを特徴とする請求項３乃至５のいずれか１項に記載の静電気放電保護素子。
7. 前記第２高濃度第２導電型領域と前記第３高濃度第２導電型領域とは隣接していることを特徴とする請求項３乃至５のいずれか１項に記載の静電気放電保護素子。
8. 前記第１高濃度第２導電型領域及び前記第２高濃度第２導電型領域は、夫々複数個の分割領域からなり、前記第１高濃度第２導電型領域及び前記第２高濃度第２導電型領域の各分割領域は、前記第２高濃度第１導電型領域と前記第３高濃度第２導電型領域との対向方向に直交する方向に交互に配置されており、各分割領域間に前記第１高濃度第１導電型領域が延出していることを特徴とする請求項３乃至７のいずれか１項に記載の静電気放電保護素子。
9. 前記第１高濃度第２導電型領域は２分割されて前記第２高濃度第１導電型領域と前記第３高濃度第２導電型領域との対向方向に直交する方向に離れて配置されており、前記第２高濃度第２導電型領域は前記第１高濃度第２導電型領域の分割領域間に配置され、前記第１高濃度第２導電型領域の分割領域と前記第２高濃度第２導電型領域間の前記第１高濃度第１導電型領域が延出していることを特徴とする請求項３乃至７のいずれか１項に記載の静電気放電保護素子。
10. 前記第３高濃度第２導電型領域は２分割されて前記第２高濃度第１導電型領域と前記第３高濃度第２導電型領域との対向方向に直交する方向に離れて配置されており、前記第２導電型ウエルが前記第３高濃度第２導電型領域の分割領域間に延出しており、前記第２高濃度第２導電型領域はこの第２導電型ウエルの延出領域に配置されていることを特徴とする請求項３乃至７のいずれか１項に記載の静電気放電保護素子。
11. 前記第１高濃度第２導電型領域及び前記第３高濃度第２導電型領域は夫々２分割されて前記第２高濃度第１導電型領域と前記第３高濃度第２導電型領域との対向方向に直交する方向に離れて配置されており、前記第２導電型ウエルが前記第３高濃度第２導電型領域の分割領域間に延出しており、前記第２高濃度第２導電型領域はこの第２導電型ウエルの延出領域に配置されていると共に、前記第１高濃度第１導電型領域は前記第１高濃度第２導電型領域の分割領域間に延出していることを特徴とする請求項３乃至７のいずれか１項に記載の静電気放電保護素子。
12. 前記第１高濃度第２導電型領域は２分割されて前記第２高濃度第１導電型領域と前記第３高濃度第２導電型領域との対向方向に直交する方向に離れて配置されており、前記第１高濃度第１導電型領域は前記第１高濃度第２導電型領域の分割方向の中央部の前記第３高濃度第２導電型領域寄りの部分が切りかかれており、前記第２高濃度第２導電型領域がこの切欠部に配置されていることを特徴とする請求項３乃至７のいずれか１項に記載の静電気放電保護素子。
13. 第１導電型基板又は第１導電型層の表面に形成された第２導電型ウエル及び第１導電型ウエルと、前記第２導電型ウエルの表面に形成された第１高濃度第２導電型領域、第２高濃度第２導電型領域及び第１高濃度第１導電型領域と、前記第１導電型ウエルの表面に形成された第３高濃度第２導電型領域及び第３高濃度第１導電型領域と、を有し、前記第１高濃度第２導電型領域及び第１高濃度第１導電型領域は第１電源に接続され、前記第３高濃度第２導電型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度第２導電型領域と前記第３高濃度第１導電型領域とはダイオードを介して接続されていることを特徴とする静電気放電保護素子。
14. 第１導電型基板又は第１導電型層と、この第１導電型基板又は第１導電型層の表面に相互に隣接して形成された第２導電型ウエル及び第１の第１導電型ウエルと、前記第１導電型基板又は第１導電型層の表面に形成された第２の第１導電型ウエルと、前記第２導電型ウエルの表面に形成された第１高濃度第２導電型領域、第２高濃度第２導電型領域及び第１高濃度第１導電型領域と、前記第１の第１導電型ウエルの表面に形成された第３高濃度第２導電型領域及び第３高濃度第１導電型領域と、前記第２の第１導電型ウエルの表面に形成された第２高濃度第１導電型領域とを有し、前記第１高濃度第２導電型領域及び第１高濃度第１導電型領域は第１電源に接続され、前記第３高濃度第２導電型領域及び前記第２高濃度第１導電型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度第２導電型領域と前記第３高濃度第１導電型領域とはダイオードを介して接続されていることを特徴とする静電気放電保護素子。
15. 前記第３高濃度第２導電型領域は２分割されて前記第２高濃度第１導電型領域と前記第３高濃度第２導電型領域との対向方向に直交する方向に離れて配置されており、前記第２導電型ウエルが前記第３高濃度第２導電型領域の分割領域間に延出しており、前記第２高濃度第２導電型領域はこの第２導電型ウエルの延出領域に配置されていると共に、前記第３高濃度第１導電型領域は２分割されて前記第１高濃度第１導電型領域と前記第３高濃度第２導電型領域との対向領域の外側に配置されていることを特徴とする請求項１４に記載の静電気放電保護素子。
16. 前記第２導電型ウエルは前記第３高濃度第１導電型領域の分割領域と前記第２高濃度第２導電型領域との対向領域の背後まで延出していることを特徴とする請求項１５に記載の静電気放電保護素子。
17. 前記第２高濃度第２導電型領域と前記第３高濃度第２導電型領域とは隣接していることを特徴とする請求項１３乃至１６のいずれか１項に記載の静電気放電保護素子。
18. 前記前記第２高濃度第２導電型領域の幅は、設計ルールで許容される範囲内でコンタクトを形成することができる最小の幅であることを特徴とする請求項１乃至１７のいずれか１項に記載の静電気放電保護素子。
19. Ｐ型基板又はＰ型層と、このＰ型基板又はＰ型層の表面に形成されたＮウエルと、前記Ｎウエルの表面に形成された第１高濃度Ｎ型領域、第２高濃度Ｎ型領域及び第１高濃度Ｐ型領域と、前記Ｐ型基板又はＰ型層の表面に形成された第３高濃度Ｎ型領域、第２高濃度Ｐ型領域及び第３高濃度Ｐ型領域と、前記第１高濃度Ｐ型領域と前記第２高濃度Ｎ型領域との間に接続された第１抵抗素子と、前記第２高濃度Ｐ型領域と前記第３高濃度Ｐ型領域との間に接続された第２抵抗素子と、を有し、前記第１高濃度Ｎ型領域及び第１高濃度Ｐ型領域は第１電源に接続され、前記第３高濃度Ｎ型領域及び前記第２高濃度Ｐ型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度Ｎ型領域はトリガ電流供給用回路に接続されていることを特徴とする静電気放電保護素子。
20. 前記第２高濃度Ｎ型領域と前記第３高濃度Ｎ型領域とは隣接していることを特徴とする請求項１９に記載の静電気放電保護素子。
21. 前記第２高濃度Ｎ型領域の幅は、設計ルールで許容される範囲内でコンタクトを形成することができる最小の幅であることを特徴とする請求項１９又は２０に記載の静電気放電保護素子。
22. 第１導電型基板又は第１導電型層と、この第１導電型基板又は第１導電型層の表面に相互に隣接して形成された第２導電型ウエル及び第１導電型ウエルと、前記第２導電型ウエルの表面に形成された第１高濃度第２導電型領域、第１高濃度第１導電型領域及び第２高濃度第１導電型領域と、前記第１導電型ウエルの表面に形成された第２高濃度第２導電型領域及び第３高濃度第１導電型領域とを有し、前記第１高濃度第２導電型領域及び第１高濃度第１導電型領域は第１電源に接続され、前記第２高濃度第２導電型領域及び前記第３高濃度第１導電型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第２高濃度第１導電型領域はトリガ電流供給用回路に接続されていることを特徴とする静電気放電保護素子。
23. 前記第２高濃度第１導電型領域と前記第２高濃度第２導電型領域とは隣接していることを特徴とする請求項２２に記載の静電気放電保護素子。
24. 前記第１高濃度第２導電型領域及び前記第１高濃度第１導電型領域は、夫々複数個に分割されて前記第１高濃度第２導電型領域と前記第１高濃度第１導電型領域との対向方向に直交する方向に離れて配置されており、各分割領域間に前記第２高濃度第１導電型領域が延出していることを特徴とする請求項２２又は２３に記載の静電気放電保護素子。
25. 前記第２高濃度第１導電型領域は、前記分割領域間に延出している部分は設計ルールで許容される範囲内でコンタクトを形成することができる最小の幅であり、前記分割領域間に延出している部分以外の部分は前記最小の幅未満であることを特徴とする請求項２４に記載の静電気放電保護素子。
26. 第１導電型基板又は第１導電型層と、この第１導電型基板又は第１導電型層の表面に相互に隣接して形成された第２導電型ウエル及び第１導電型ウエルと、前記第２導電型ウエルの表面に形成された第１高濃度第１導電型領域及び第１高濃度第２導電型領域と、前記第１導電型ウエルの表面に形成された第２高濃度第２導電型領域及び第２高濃度第１導電型領域とを有し、第１高濃度第１導電型領域は第１電源に接続され、前記第２高濃度第２導電型領域及び前記第２高濃度第１導電型領域は前記第１の電源とは異なる電位の第２の電源に接続され、前記第１高濃度第２導電型領域はトリガ電流供給用回路に接続されていることを特徴とする静電気放電保護素子。
27. 前記第１高濃度第２導電型領域と前記第２高濃度第２導電型領域とは隣接していることを特徴とする請求項２６に記載の静電気放電保護素子。
28. 前記第１高濃度第２導電型領域は、設計ルールで許容される範囲内でコンタクトを形成することができる最小の幅であることを特徴とする請求項２６又は２７に記載の静電気放電保護素子。
29. 前記第１高濃度第１導電型領域は、夫々複数個に分割されて前記第２高濃度第２導電型領域と前記第２高濃度第１導電型領域との対向方向に直交する方向に離れて配置されており、各分割領域間に前記第１高濃度第２導電型領域が延出していることを特徴とする請求項２６又は２７に記載の静電気放電保護素子。
30. 前記第１高濃度第１導電型領域は、前記分割領域間に延出している部分は設計ルールで許容される範囲内でコンタクトを形成することができる最小の幅であり、前記分割領域間に延出している部分以外の部分は前記最小の幅未満であることを特徴とする請求項２９に記載の静電気放電保護素子。
31. 隣接する高濃度領域の間にはシリサイドが形成されていない領域が設けられていることを特徴とする請求項１乃至３０のいずれか１項に記載の静電気放電保護素子。
32. 隣接する高濃度領域の間にはゲート電極が設けられていることを特徴とする請求項１乃至３０のいずれか１項に記載の静電気放電保護素子。
33. 第１導電型基板又は第１導電型層と、この第１導電型基板又は第１導電型層の表面に相互に隣接して形成された第２導電型ウエル及び第１導電型ウエルと、前記第２導電型ウエルの表面に形成された第１高濃度第２導電型領域及び高濃度第１導電型領域と、前記第１導電型ウエルの表面に形成された第２高濃度第２導電型領域と、を有し、前記第２導電型ウエル及び前記第１導電型ウエルはトリガ電流供給用回路に接続されており、前記第１導電型基板又は前記第１導電型層、前記第２導電型ウエル及び前記高濃度第１導電型領域により構成されるバイポーラ素子と、前記第１高濃度第２導電型領域、前記高濃度第１導電型領域及び前記第２高濃度第２導電型領域により構成されるバイポーラ素子の各ウエルに同時に電流が流れることを特徴とする静電気放電保護素子。
34. 第１導電型基板又は第１導電型層と、この第１導電型基板又は第１導電型層の表面に形成された第２導電型ウエル及び第１導電型ウエルと、前記第２導電型ウエルの表面に形成された第１の電極と、前記第２導電型ウエルの表面に形成され前記第１の電極と同じ電位が印加される第１高濃度第２導電型領域と、前記第２導電型ウエルの表面に形成されトリガ素子に接続されている第２高濃度第２導電型領域と、前記第１導電型ウエルの表面に形成された第２の電極と、前記第１導電型ウエルの表面に形成され前記第１の電極と同じ電位が印加される第１高濃度第１導電型領域と、を有し、前記第２導電型ウエル中にトリガ電流が流れることを特徴とする静電気放電保護素子。
35. 前記第１導電型ウエルの表面には第２高濃度第１導電型領域が設けられており、この第２高濃度第１導電型領域はトリガ素子に接続されていることを特徴とする請求項３４に記載の静電気放電保護素子。

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