CN111326507B - 静电放电保护装置 - Google Patents

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Abstract

静电放电保护装置。一种静电放电ESD保护装置包括焊盘、二极管、栅极接地NMOS GGNMOS晶体管和晶闸管。二极管包括与焊盘连接的阳极。GGNMOS晶体管连接在二极管的阴极和接地端子之间。当ESD电流可从焊盘流动时，晶闸管形成在二极管和接地端子之间。

Description

静电放电保护装置
技术领域
本发明的各种实施方式总体上涉及半导体集成电路装置，更具体地，涉及一种静电放电(ESD)保护装置。
背景技术
半导体集成电路装置可包括用于保护内部电路的静电放电(ESD)保护装置。通常，ESD保护装置布置在内部电路与用于接收外部信号的焊盘之间。ESD保护装置可具有MOS晶体管结构、可控硅整流器(SCR)结构等。
通常，具有SCR结构的ESD保护装置可具有优于具有MOS晶体管结构的ESD保护装置的ESD应力电流的旁路容量。相比之下，由于在SCR结构中操作电压可低于保持电压，所以可在SCR结构中产生闩锁效应(latch-up)。
当使用具有低于操作电压的保持电压的ESD保护装置时，可在操作半导体集成电路装置时产生ESD应力，这可导致ESD保护装置在不期望的定时操作。此外，在ESD应力已消失之后，由于保持电压低于操作电压，ESD保护装置可继续旁路电流，以在ESD保护装置的电源电压端子和接地端子之间产生闩锁效应。
当增加保持电压以防止闩锁效应时，ESD保护装置的触发电压也可增加，以使得当产生静电时无法快速地驱动ESD保护装置。
发明内容
在本发明公开的示例实施方式中，一种静电放电(ESD)保护装置可包括有源阱、栅极、源极、漏极、二极管区域和分隔阱。有源阱可具有第一导电类型。栅极可形成在有源阱上。源极可在栅极的一侧形成在有源阱中。源极可具有第二导电类型。漏极可在栅极的另一侧形成在有源阱中。漏极可具有第二导电类型。二极管区域可形成在有源阱中。二极管区域可与漏极接触。二极管区域可具有第一导电类型。分隔阱可形成在二极管区域下方。分隔阱可具有第二导电类型。栅极、源极和有源阱可与接地端子电连接。二极管区域可与可被施加有偏压的焊盘电连接。
在本发明公开的示例实施方式中，一种静电放电(ESD)保护装置可包括半导体基板、P阱、第一N阱、第二N阱、栅极、N型源极、N型漏极、P型二极管区域、P型对接或边界区域、P阱接触区域、N阱接触区域和硅化物层。P阱可形成在半导体基板中。第一N阱可形成在P阱的边缘部分处。第二N阱可形成在P阱中以将P阱中的空间分成第一区域和第二区域。栅极可形成在第一区域和第二区域上。N型源极可在栅极的一侧形成在第一区域和第二区域中。N型漏极可在栅极和第二N阱之间形成在第一区域和第二区域中。P型二极管区域可在漏极之间形成在第二N阱中。P型对接或边界区域可形成在栅极和源极之间。P阱接触区域可形成在P阱中。N阱接触区域可形成在第一N阱中。硅化物层可选择性地形成在源极、二极管区域、P阱接触区域和N阱接触区域上。
在本发明公开的示例实施方式中，一种静电放电(ESD)保护装置可包括焊盘、二极管、栅极接地NMOS(GGNMOS)晶体管和晶闸管。二极管可包括与焊盘连接的阳极。GGNMOS晶体管可连接在二极管的阴极和接地端子之间。当ESD电流可从焊盘流动时，晶闸管可形成在二极管和接地端子之间。
在本发明公开的示例实施方式中，一种静电放电(ESD)保护装置可包括栅极、源极、二极管、第一外围阱和边界区域。栅极形成在有源阱上方。源极和漏极在栅极的任一侧形成在有源阱中。二极管区域与漏极相邻和接触形成在有源阱中。第一外围阱在有源阱中形成在二极管区域下方。边界区域包括第一导电类型的杂质，并且在栅极和源极之间形成在有源阱中。栅极、源极和有源阱与接地端子电连接，并且二极管区域与被施加有偏压的焊盘电连接。边界区域具有用于控制ESD的保持电压高于操作电压的有效宽度。
附图说明
本公开的主题的以上和其它方面、特征和优点将从以下结合附图进行的详细描述更清楚地理解，附图中：
图1是示出根据本发明的实施方式的ESD保护装置的平面图；
图2和图3是沿着图1中的线III-III’截取的横截面图；
图4是示出根据对接或边界区域的宽度的ESD的保持电压的改变的曲线图；
图5是示出根据本发明的实施方式的ESD保护装置的横截面图；
图6是示出根据本发明的实施方式的ESD保护装置的等效电路图；
图7是示出根据本发明的实施方式的GGNMOS型ESD保护装置的示图；
图8A是示出没有电阻和电容器的ESD保护装置的电流-电压特性的曲线图；以及
图8B是示出具有电阻和电容器的ESD保护装置的电流-电压特性的曲线图。
具体实施方式
将参照附图更详细地描述本发明的各种实施方式。附图是各种实施方式(以及中间结构)的示意例示。因此，可预期例如由制造技术和/或容差导致的例示的配置和形状的变化。因此，所描述的实施方式不应被解释为限于本文所示的特定配置和形状，而是可包括不脱离所附权利要求中限定的本发明的精神和范围的配置和形状的偏差。
本文中参照本发明的理想化实施方式的横截面和/或平面例示描述本发明。然而，本发明的实施方式不应被解释为限制本发明的构思。尽管将示出和描述本发明的一些实施方式，但本领域普通技术人员将理解，在不脱离本发明的原理和精神的情况下，可在这些实施方式中进行改变。
如本文所使用的，除非上下文清楚地另外指示，否则单数形式旨在也包括复数形式。
还将理解，当用在本说明书中时，术语“包括”和“包含”指明存在所述元件，并且不排除一个或更多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或更多个相关所列项的任何和所有组合。
除非另外定义，否则本文所用的所有术语(包括技术术语和科学术语)鉴于本公开而具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。
还将理解，诸如常用词典中定义的那些术语应该被解释为具有与其在本公开和相关领域的上下文中的含义一致的含义，不应在理想化或过于正式的意义上解释，除非在本文中明确如此定义。
应该理解，在描述本发明的各种实施方式时，可省略本领域中熟知的细节以避免模糊本发明的特征的描述。
还应该注意，在不脱离本发明的范围的情况下，可关于一个实施方式描述的本发明的特征也可与另一实施方式的一个或更多个特征一起使用。在这方面，应该理解，阅读了本发明公开的技术人员可以想到未落在本发明的范围之外的另外的实施方式和/或其变化。图1是示出根据本发明的实施方式的ESD保护装置的平面图。
参照图1，ESD保护装置10可集成在半导体基板上限定的有源区域ACT上。有源区域ACT可包括P阱(未示出)，其中可形成栅极接地N-MOS晶体管(GGNMOS晶体管)。以下，有源区域ACT和P阱可被称为有源阱。此外，此示例实施方式的有源阱ACT可具有用于接纳第一GGNMOS晶体管M1和第二GGNMOS晶体管M2的尺寸。
第一GGNMOS晶体管M1和第二GGNMOS晶体管M2中的每一个可包括栅极130、源极135a和漏极135b。栅极130可布置在有源阱ACT上。源极135a可在栅极130的一侧布置在有源阱ACT中。漏极135b可在栅极130的另一侧布置在有源阱ACT中。第一GGNMOS晶体管M1的漏极135b可与第二GGNMOS晶体管M2的漏极135b间隔开。
P型杂质区域140a可在第一GGNMOS晶体管M1的漏极135b和第二GGNMOS晶体管M2的漏极135b之间形成在有源阱中。因此，可通过在漏极135b之间形成P型杂质区域140a来形成二极管D。以下，P型杂质区域140a可被称为二极管区域。
包括P型杂质的对接或边界区域140b可在栅极130和源极135a之间形成在第一GGNMOS晶体管M1和第二GGNMOS晶体管M2中。例如，对接或边界区域140b可不与第一GGNMOS晶体管M1和第二GGNMOS晶体管M2的相应栅极130垂直交叠。由于对接或边界区域140b可包括与构成源极135a的N型杂质不同的P型杂质，所以对接或边界区域140b增加GGNMOS晶体管M1和M2的寄生双极结型晶体管(BJT)的电阻。因此，ESD保护装置10的保持电压可增加。
标号135c指示用于向可被配置为围绕有源阱ACT的N型外围阱提供电压的第一阱接触区域(或N阱接触区域)。标号140c指示用于向有源阱ACT提供电压的第二阱接触区域(或P阱接触区域)。在示例实施方式中，第一阱接触区域135c可具有被配置为围绕有源阱ACT的框形状。另选地，第一阱接触区域135c可具有条带形状。
P型杂质区域140a和第一阱接触区域135c可与连接到焊盘P1的导线165电接触。外部电压可被施加到P型杂质区域140a和第一阱接触区域135c。栅极130、源极135a和对接或边界区域140b可与连接到接地端子的导线160电接触。
标号CT指示与导线连接的触点。触点CT可包括硅化物层以用于改进接触电阻。标号105指示与浅沟槽隔离(STI)层对应的隔离层。
图2和图3是沿着图1中的线III-III’截取的横截面图。
参照图2，深N阱110可形成在半导体基板100中。半导体基板100可包括P型基板。半导体基板100可包括硅。可通过将N型杂质深入地注入到半导体基板100中来形成深N阱110。深N阱110可形成在半导体基板100内远离半导体基板100的表面达第一深度。深N阱110可以是形成在要形成的有源阱的外缘处的外围阱的一部分。深N阱110可限定有源阱的下边界。
用于形成ESD保护装置的有源阱115可在深N阱110上方形成在半导体基板100中。有源阱115可具有小于第一深度的第二深度。有源阱115可包括具有P型杂质的P阱。
N型杂质可被注入到有源阱115的边缘部分和中央部分中以形成外围阱120a和120b(即，N阱)。外围阱120a可包括形成在有源阱115的相应的左边缘部分和右边缘部分中的两个外围阱120a并且可各自与深N阱110接触。外围阱120b形成在有源阱115的中央部分中并且可与深N阱110接触。外围阱120b可用作分隔阱以用于将有源阱115分成可形成第一GGNMOS晶体管的第一区域和可形成第二GGNMOS晶体管的第二区域。
隔离层105可形成在有源阱115与左外围阱和右外围阱120a中的每一个之间。隔离层105可形成在左外围阱和右外围阱120a中的每一个的两侧。隔离层105也可形成在第二阱接触区域140c的两侧。因此，隔离层可形成在外围阱120a外侧和有源阱115中。隔离层105可将有源阱115与外围阱120a电隔离。此外，隔离层105可限定可形成用于向外围阱120a和有源阱115施加偏压的阱接触区域的空间。
栅极130可形成在有源阱115上可形成第一GGNMOS晶体管和第二GGNMOS晶体管的地方。栅极绝缘层125可形成在有源阱115和栅极130之间。
N型杂质可被注入到栅极130的两侧的有源阱115中和各个外围阱120a中以形成源极135a、漏极135b和第一阱接触区域135c。第一阱接触区域135c包括形成在右第一外围阱120a中的右第一阱接触区域135c和形成在左外围阱120a中的左第一阱接触区域135c。源极135a可形成在第一GGNMOS晶体管M1和第二GGNMOS晶体管M2的相应栅极130的一侧。源极135a可与第一GGNMOS晶体管M1和第二GGNMOS晶体管M2的相应栅极130的一个侧壁间隔开。漏极135b可形成在第一GGNMOS晶体管M1和第二GGNMOS晶体管M2的相应栅极130的另一侧。漏极135b可与第一GGNMOS晶体管M1和第二GGNMOS晶体管M2的相应栅极130的另一侧部分地交叠。第一GGNMOS晶体管和第二GGNMOS晶体管的漏极135b可形成在外围阱120b的两侧。第一阱接触区域135c可形成在相应外围阱120a中。掩模图案可用于在半导体基板100中形成源极135a、漏极135b和第一阱接触区域135c。
P型杂质可被注入到漏极135b之间的外围阱120b、栅极130和源极135a之间的部分以及有源阱115中以形成二极管区域140a、对接或边界区域140b和第二阱接触区域140c。第二阱接触区域可包括左第二阱接触区域和右第二阱接触区域140c。二极管区域140a可形成在漏极135b之间的外围阱120b的顶部内侧，以与外围阱120b形成PN结。对接或边界区域140b可形成在栅极130和源极135a之间。对接或边界区域140b可增加GGNMOS晶体管M1和M2的电阻。由于GGNMOS晶体管M1和M2的寄生BJT电阻可与对接或边界区域140b的宽度增加成比例地增加，所以可通过控制边界区域140b的宽度来根据需要增加保持电压。第二阱接触区域140c可形成在由隔离层105围绕的有源阱115中。第二阱接触区域140c可通过以下工艺连接到导线以向有源阱115施加偏压。掩模图案可用于在半导体基板100中形成二极管区域140a、对接或边界区域140b和第二阱接触区域140c。
硅化物层150可选择性地形成在GGNMOS晶体管M1和M2的源极135a、第一阱接触区域135c、二极管区域140a和第二阱接触区域140c上。具体地，包括介电材料的阻挡层可形成在半导体基板100上。阻挡层可包括绝缘层。阻挡层可被蚀刻以暴露源极135a、第一阱接触区域135c、二极管区域140a和第二阱接触区域140c。过渡金属层可形成在阻挡层、源极135a、第一阱接触区域135c、二极管区域140a和第二阱接触区域140c上。过渡金属层可被热处理以使得源极135a、第一阱接触区域135c、二极管区域140a和第二阱接触区域140c中的硅可与热处理的过渡金属层反应。因此，硅化物层150可选择性地形成在源极135a、第一阱接触区域135c、二极管区域140a和第二阱接触区域140c上。然后可去除阻挡层和过渡金属层。
参照图3，导线160和165可与硅化物层150接触。例如，由硅化物层150覆盖的GGNMOS晶体管M1和M2的栅极130、二极管区域140a和第二阱接触区域140c可与第一导线160接触，以使得由硅化物层150覆盖的GGNMOS晶体管M1和M2的栅极130、二极管区域140a和第二阱接触区域140c可与接地端子Vss电连接。此外，由硅化物层150覆盖的GGNMOS晶体管M1和M2的源极135a和第一阱接触区域135c可与第二导线165接触以使得由硅化物层150覆盖的GGNMOS晶体管M1和M2的源极135a和第一阱接触区域135c可与焊盘P1电连接。图3示意性地示出可连接到电源端子的焊盘P1之间的连接。导线160和165可包括绝缘夹层(interlayer)中的插塞和金属布线。
当通过焊盘P1强制偏压时，ESD电流可流到二极管区域140a而非GGNMOS晶体管M1和M2的漏极135b中。因此，寄生PNP晶体管Q1可形成在二极管区域140a和外围阱120b或漏极135b之间以及二极管区域140a和有源阱115之间以形成ESD电流路径。此外，寄生NPN晶体管Q2可形成在外围阱120b或漏极135b和有源阱115之间以及外围阱120b和源极135a之间以形成用于将ESD电流释放到接地端子Vss的ESD电流路径。寄生PNP晶体管Q1和寄生NPN晶体管Q2可形成晶闸管以释放比GGNMOS晶体管M1和M2所释放的电流相对更多的ESD电流。结果，寄生晶闸管可增加ESD保护装置的ESD电流容差。
包括P型杂质的对接或边界区域140b可形成在GGNMOS晶体管M1和M2的栅极130和源极135a之间以扩展形成在源极135a/对接或边界区域140b和有源阱115/漏极135b之间的寄生NPN晶体管的基极宽度。因此，NPN晶体管的电流增益可减小以确保高保持电压。
图4是示出根据对接或边界区域的宽度的保持电压的改变的曲线图。
参照图4，当没有形成边界或对接区域140b时，ESD保护装置可具有约1.7V(HD1)的保持电压。相比之下，当形成对接或边界区域140b时，可注意到，ESD保护装置的保持电压(HD2)可与边界或对接区域140b的宽度成比例增加。
例如，当对接或边界区域140b可具有约0.1μm的宽度时，ESD保护装置的保持电压可为约1.9V。当对接或边界区域140b可具有约0.5μm的宽度时，ESD保护装置的保持电压可为约3V。
图5是示出根据本发明的实施方式的ESD保护装置的横截面图。
除了用于限定有源区域ACT的下边界的N阱之外，此实施方式的ESD保护装置可包括与图3中的ESD保护装置基本上相同的元件。因此，相同的标号可表示相同的元件，并且为了简明，本文中可省略关于相同元件的任何进一步的例示。
参照图5，N型掩埋层(NBL)110a可形成在半导体基板100中以限定有源区域ACT的下边界。NBL 110a可包括具有分层结构的杂质区域。NBL 110a的深度可大于图2和图3的深N阱110的深度。例如，NBL 110a可距半导体的表面具有第三深度。因此，NBL 110a可与有源阱115的底表面间隔开。
此外，有源阱115的边缘部分处的第一外围阱120c可具有大于外围阱120b的深度以与NBL 110a接触。因此，有源阱115可由NBL 110a和第一外围阱120c围绕。
根据实施方式，包括由NBL 110a限定的有源区域ACT的ESD保护装置可具有与图3中的ESD保护装置基本上相同的效果。
图6是示出根据本发明的实施方式的ESD保护装置的等效电路图。
参照图6，ESD保护装置10可连接在焊盘P1和接地端子Vss之间。ESD保护装置10可包括GGNMOS晶体管M和寄生晶闸管SCR。
GGNMOS晶体管M可包括漏极、栅极和源极。漏极可通过二极管D与焊盘P1连接。栅极可与接地端子Vss连接。可通过在图2中的漏极135b中形成二极管区域140a来形成二极管D。
根据实施方式，ESD保护装置10可通过在GGNMOS晶体管M中形成二极管区域140a而包括寄生晶闸管SCR。因此，当ESD电流可通过焊盘P1流到ESD保护装置中时，寄生晶闸管SCR可导通以在焊盘P1和接地端子Vss之间产生ESD电流路径。具体地，由于晶闸管SCR可具有高于GGNMOS晶体管的ESD应力电流容差，所以包括晶闸管SCR的ESD保护装置可被集成在比仅包括GGNMOS晶体管的ESD保护装置更小的区域中。标号Ra指示由二极管区域140a产生的结电阻。
图7是示出根据本发明的实施方式的GGNMOS型ESD保护装置的示图。
参照图7，为了减小ESD保护装置10b的触发电压，ESD保护装置10b还可包括连接到GGNMOS晶体管M的栅极端子的电容器C和电阻R。电容器C可连接在二极管D的阳极和栅极130之间。电阻R可连接在栅极130和接地端子Vss之间。
根据实施方式，ESD保护装置10的导通定时可由RC时间常数确定，该RC时间常数由电阻R和电容器C的乘积表示。因此，可调节电阻R和电容器C以减小触发电压。
图8A是示出没有电阻和电容器的ESD保护装置的电流-电压特性的曲线图，并且图8B是示出具有电阻和电容器的ESD保护装置的电流-电压特性的曲线图。
参照图8A和图8B，可注意到，当可在GGNMOS晶体管的栅极端子处形成电阻R和电容器C时，触发电压可减小。
根据实施方式，二极管区域可与GGNMOS晶体管的漏极形成PN结以形成寄生晶闸管。因此，包括晶闸管的ESD保护装置可具有比仅包括GGNMOS晶体管的ESD保护装置高的ESD应力电流容差。电阻和电容器可连接到GGNMOS晶体管的栅极端子以减小触发电压。
此外，导电类型与源极的导电类型相反的对接或边界区域可形成在GGNMOS晶体管的源极中以扩展GGNMOS晶体管中寄生形成的双极晶体管的基极宽度。因此，保持电压可增加。结果，ESD保护装置可具有低触发电压和高保持电压。
本发明的上述实施方式旨在示出而非限制本发明。各种另选方式和等同方式是可能的。本发明不限于本文所描述的实施方式。本发明也不限于任何特定类型的半导体装置。其它添加、减少或修改鉴于本公开是显而易见的，并且旨在落在所附权利要求的范围内。
相关申请的交叉引用
本申请要求2018年12月17日提交的韩国申请号10-2018-0163140的优先权，其整体通过引用并入本文。

Claims (19)

1.一种静电放电ESD保护装置，该ESD保护装置包括：
有源阱，该有源阱具有第一导电类型；
栅极，该栅极形成在所述有源阱上方；
源极，该源极具有第二导电类型，并且在所述栅极的一侧形成在所述有源阱中；
漏极，该漏极具有所述第二导电类型，并且在所述栅极的另一侧形成在所述有源阱中；
对接区域，该对接区域包括所述第一导电类型的杂质，并且在所述栅极和所述源极之间形成在所述有源阱中；
二极管区域，该二极管区域具有所述第一导电类型，并且形成在所述有源阱中以与所述漏极接触；以及
第一外围阱，该第一外围阱具有所述第二导电类型，并且形成在所述二极管区域下方，
其中，所述栅极、所述源极和所述有源阱与接地端子电连接，并且所述二极管区域与被施加有偏压的焊盘电连接。
2.根据权利要求1所述的ESD保护装置，其中，所述对接区域的宽度扩展以控制保持电压。
3.根据权利要求1所述的ESD保护装置，该ESD保护装置还包括形成在所述有源阱的边缘部分处的具有所述第二导电类型的第二外围阱。
4.根据权利要求3所述的ESD保护装置，该ESD保护装置还包括形成在所述第二外围阱中的具有所述第二导电类型的第一阱接触区域。
5.根据权利要求3所述的ESD保护装置，该ESD保护装置还包括形成在半导体基板中的具有所述第二导电类型的深阱，该深阱与所述第一外围阱的底表面、所述第二外围阱的底表面和所述有源阱的底表面接触。
6.根据权利要求3所述的ESD保护装置，该ESD保护装置还包括形成在半导体基板中的具有所述第二导电类型的掩埋层，该掩埋层与所述第二外围阱的底表面接触，并且该掩埋层与所述有源阱的底表面和第一外围阱的底表面间隔开。
7.根据权利要求1所述的ESD保护装置，该ESD保护装置还包括形成在所述有源阱中以向所述有源阱提供电压的第二阱接触区域。
8.根据权利要求1所述的ESD保护装置，该ESD保护装置还包括硅化物层，该硅化物层形成在与所述接地端子电连接的所述源极和所述有源阱以及与所述焊盘电连接的所述二极管区域上，
其中，所述二极管区域被所述硅化物层覆盖，并且所述对接区域和所述漏极从所述硅化物层暴露。
9.根据权利要求1所述的ESD保护装置，该ESD保护装置还包括：
连接在所述栅极和所述源极之间的电阻；以及
连接在所述栅极和所述焊盘之间的电容器。
10.一种静电放电ESD保护装置，该ESD保护装置包括：
半导体基板；
形成在所述半导体基板中的P阱；
形成在所述P阱的边缘部分中的第一N阱；
形成在所述P阱中以将所述P阱分成第一区域和第二区域的第二N阱；
形成在所述第一区域和所述第二区域上方的栅极；
在所述栅极的一侧形成在所述第一区域和所述第二区域中的N型源极；
在所述栅极和所述第二N阱之间形成在所述第一区域和所述第二区域中的N型漏极；
在多个所述漏极之间形成在所述第二N阱中的P型二极管区域；
形成在所述栅极和所述源极之间的P型对接区域；
形成在所述P阱中的P阱接触区域；
形成在所述第一N阱中的N阱接触区域；以及
选择性地形成在所述源极、所述二极管区域、所述P阱接触区域和所述N阱接触区域上的硅化物层，
其中，所述二极管区域被所述硅化物层覆盖，并且所述P型对接区域和所述N型漏极从所述硅化物层暴露。
11.根据权利要求10所述的ESD保护装置，该ESD保护装置还包括形成在所述半导体基板的底表面上的深阱，该深阱与所述第一N阱和所述P阱的底表面接触。
12.根据权利要求10所述的ESD保护装置，该ESD保护装置还包括N型掩埋层，该N型掩埋层与所述第一N阱的底表面接触并与所述P阱的底表面间隔开。
13.根据权利要求10所述的ESD保护装置，该ESD保护装置还包括用于将所述栅极、所述源极和所述P阱与接地端子电连接的第一导线。
14.根据权利要求10所述的ESD保护装置，该ESD保护装置还包括用于将所述二极管区域和所述N阱接触区域与焊盘电连接的第二导线。
15.根据权利要求13所述的ESD保护装置，该ESD保护装置还包括：
连接在所述栅极和所述源极之间的电阻；以及
连接在所述栅极和焊盘之间的电容器。
16.一种静电放电ESD保护装置，该ESD保护装置包括：
焊盘；
有源阱，该有源阱具有第一导电类型；
二极管，该二极管包括与所述焊盘连接的阳极，并且形成在所述有源阱中；
栅极接地NMOS GGNMOS晶体管，该GGNMOS晶体管连接在所述二极管的阴极和接地端子之间；以及
晶闸管，当ESD电流从所述焊盘流动时，该晶闸管形成在所述二极管和所述接地端子之间，
其中，所述GGNMOS晶体管包括：
栅极，该栅极形成在所述有源阱上方；
源极，该源极具有第二导电类型，并且在所述栅极的一侧形成在所述有源阱中；
漏极，该漏极具有所述第二导电类型，并且在所述栅极的另一侧形成在所述有源阱中；以及
对接区域，该对接区域包括所述第一导电类型的杂质，并且在所述栅极和所述源极之间形成在所述有源阱中。
17.根据权利要求16所述的ESD保护装置，其中，所述GGNMOS晶体管的所述漏极与所述二极管连接，并且所述GGNMOS晶体管的所述栅极和所述源极与所述接地端子连接。
18.根据权利要求17所述的ESD保护装置，该ESD保护装置还包括：
连接在所述栅极和所述接地端子之间的电阻；以及
连接在所述栅极和所述二极管的所述阳极之间的电容器。
19.一种用于集成电路的静电放电ESD保护装置，该ESD保护装置包括：
栅极，该栅极形成在有源阱上方；
源极和漏极，该源极和该漏极在所述栅极的任一侧形成在所述有源阱中；
二极管区域，该二极管区域与所述漏极相邻和接触地形成在所述有源阱中；
第一外围阱，该第一外围阱在所述有源阱中形成在所述二极管区域下方；
边界区域，该边界区域包括第一导电类型的杂质，并且在所述栅极和所述源极之间形成在所述有源阱中，以使得所述栅极不与所述边界区域垂直交叠，
其中，所述栅极、所述源极和所述有源阱与接地端子电连接，并且所述二极管区域与被施加有偏压的焊盘电连接，并且
其中，所述边界区域具有用于控制所述ESD的保持电压高于操作电压的有效宽度。
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