KR20200074581A - Esd 보호 장치 - Google Patents

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KR20200074581A
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최정철
송창석
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Abstract

ESD 보호 장치에 관한 기술이다. 본 실시예의 ESD 보호 장치는 패드; 상기 패드와 연결되는 애노드를 포함하는 다이오드; 상기 다이오드의 캐소드와 그라운드 터미널 사이에 연결되는 GGNMOS(gate ground NMOS) 트랜지스터; 및 상기 패드로부터 ESD 전류가 유입될 때, 상기 다이오드와 상기 그라운드 터미널 사이에 생성되는 사이리스터를 포함한다.

Description

ESD 보호 장치{Electrostatic Discharge Protection Device}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 ESD 보호 장치에 관한 것이다.
반도체 집적 회로 장치는 정전기로부터 내부 회로를 보호하기 위한 ESD(Electrostatic Discharge) 보호 회로를 구비한다. ESD 보호 장치는 외부 신호 또는 어드레스가 전달되는 패드와 내부 회로 사이에 구비될 수 있다. 현재 ESD 보호 장치로는 MOS 트랜지스터 구조나 SCR(Silicon Controlled Rectifier) 구조 등이 널리 이용되고 있다.
특히, SCR 구조의 경우, 일반적으로 MOS 트랜지스터 구조의 ESD 보호 장치보다 ESD 스트레스 전류를 바이패스(by-pass) 하는 능력은 뛰어나지만, 동작 전압보다 홀딩 전압이 낮아 래치 업(latch up)이 발생될 수 있는 단점이 있다.
동작 전압보다 더 낮은(작은) 홀딩 전압을 갖는 ESD 보호 장치를 사용하는 경우, 반도체의 동작 중에 ESD 스트레스가 발생되어, 원치 않은 타이밍에 ESD 보호 장치가 동작될 수 있다. 또한, ESD 스트레스가 사라진 이후에도 동작 전압보다 낮은 홀딩 전압으로 인하여 ESD 보호 장치가 지속적으로 전류를 바이패스시켜, ESD 보호 장치의 전원 전압 터미널과 그라운드 터미널 사이에 래치 업이 발생되는 문제가 있다.
래치 업을 방지하고자, 홀딩 전압을 상승시키는 경우, ESD 보호 장치의 트리거 전압(trigger voltage)까지 동반 상승되어, 정전기 발생시, ESD 보호 장치가 빠르게 구동되지 않는 문제점이 있다.
본 발명의 실시예들은 홀딩 전압 특성 및 트리거 전압 특성을 동시에 만족시킬 수 있는 ESD 보호 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 ESD 보호 장치는, 반도체 기판; 상기 반도체 기판에 형성되는 제 1 도전 타입의 액티브 웰; 상기 액티브 웰 상부에 형성되는 게이트; 상기 게이트 일측의 상기 액티브 웰내에 형성되는 제 2 도전 타입의 소스; 상기 게이트 타측의 상기 액티브 웰내에 형성되는 상기 제 2 도전 타입의 드레인; 상기 드레인 외측과 접하도록 상기 액티브 웰내에 형성되는 상기 제 1 도전 타입의 다이오드 영역; 및 상기 다이오드 영역 하부에 형성되는 상기 제 2 도전 타입의 분리 웰을 포함한다. 상기 게이트, 상기 소스 및 상기 액티브 웰은 그라운드 터미널에 전기적으로 연결되고, 상기 다이오드 영역은 바이어스가 인가되는 패드와 전기적으로 연결된다.
또한, 본 발명의 일 실시예에 따른 ESD 보호 장치는, 반도체 기판; 상기 반도체 기판 내에 형성되는 p웰; 상기 p웰의 가장자리에 형성되는 제 1 n웰; 상기 p웰 내부에 형성되어, 상기 p웰 내부의 공간을 제 1 및 제 2 영역으로 구분하는 제 2 n웰; 상기 제 1 및 제 2 영역 상부에 각각 형성되는 게이트; 상기 게이트 일측의 상기 제 1 및 제 2 영역 각각에 형성되는 n타입의 소스; 상기 게이트와 상기 제 2 n웰 사이의 상기 제 1 및 제 2 영역 각각 형성되는 n타입의 드레인; 상기 드레인들 사이의 상기 제 2 n웰에 형성되는 p타입의 다이오드 영역; 상기 게이트와 소스 사이에 형성되는 p타입의 버티드 영역; 상기 p웰의 소정 부분에 형성되는 p웰 콘택 영역; 상기 제 1 n웰에 형성되는 n웰 콘택 영역; 및 상기 소스, 상기 다이오드 영역, 상기 p웰 콘택 영역 및 상기 n웰 콘택 영역 상부에 선택적으로 형성되는 실리사이드막을 포함한다.
본 발명의 일 실시예에 따른 ESD 보호 장치는 패드; 상기 패드와 연결되는 애노드를 포함하는 다이오드; 상기 다이오드의 캐소드와 그라운드 터미널 사이에 연결되는 GGNMOS(gate ground NMOS) 트랜지스터; 및 상기 패드로부터 ESD 전류가 유입될 때, 상기 다이오드와 상기 그라운드 터미널 사이에 생성되는 사이리스터를 포함한다.
본 발명의 실시예에 따르면, GGNMOS 트랜지스터의 드레인과 pn 접합을 이루도록 다이오드 영역을 형성하여, 기생 사이리스터를 발생시킬 수 있다. 이에 따라, 단일의 GGNMOS 트랜지스터 보다 단위 면적당 높은 ESD 전류를 확보할 수 있다. 나아가, GGNMOS 트랜지스터의 게이트 터미널에 저항 및 캐패시터를 추가로 연결함으로써, 트리거 전압을 보다 낮출 수 있다.
또한, 본 실시예의 GGNMOS 트랜지스터의 소스에, 상기 소스와 반대 타입의 불순물로 구성된 버티드 영역을 형성함으로써, GGNMOS 트랜지스터내에 기생으로 발생되는 바이폴라 트랜지스터의 베이스 선폭을 연장시킬 수 있다. 이에 따라, 홀딩 전압을 높일 수 있게 된다.
결과적으로, 본 실시예에 따른 ESD 보호 장치는 SCR 의 장점인 높은 ESD 전류 내성을 가지면서, 저항과 캐패시터를 이용하여 낮은 트리거 전압 및 높은 홀딩 전압을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호 장치의 평면도이다.
도 2 및 도 3은 도 1의 III-III'선을 따라 절단한 ESD 보호 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 버티드 영역의 선폭에 따른 홀딩 전압 변화를 보여주는 그래프이다.
도 5은 본 발명의 다른 실시예에 따른 ESD 보호 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 ESD 보호 장치의 등가 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 GGNMOS 타입의 ESD 보호 장치를 보여주는 구성도이다.
도 8a는 저항(R) 및 캐패시터(C)를 구비하지 않은 ESD 보호 장치의 전류-전압 특성을 나타내는 그래프이다.
도 8b는 본 발명의 실시예에 따른 저항(R) 및 캐패시터(C)를 구비하는 ESD 보호 장치의 전류-전압 특성을 나타내는 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호 장치의 평면도이다.
도 1을 참조하면, ESD 보호 장치(10)는 반도체 기판(도시되지 않음) 상에 정의된 액티브 영역(ACT)상에 집적될 수 있다. 액티브 영역(ACT)은 GGNMOS 트랜지스터가 형성될 영역 p웰(도시되지 않음)에 해당할 수 있다. 이하, 액티브 영역 및 p웰은 액티브 웰로서 설명될 것이다. 또한, 본 실시예의 액티브 웰(ACT)은 2개의 GGNMOS 트랜지스터(이하, 제 1 및 제 2 GGNMOS 트랜지스터)가 집적될 수 있는 크기로 형성될 수 있다.
제 1 및 제 2 GGNMOS 트랜지스터(M1, M2)는 각각은 액티브 웰(ACT) 상에 배치되는 게이트(130), 및 게이트(130) 양측의 액티브 웰(ACT)에 형성되는 소스(135a) 및 드레인(135b)을 각각 포함할 수 있다. 소스(135a) 및 드레인(135b)은 n형의 불순물 영역으로 구성될 수 있다. 제 1 GGNMOS 트랜지스터(M1)의 드레인(135b)과 제 2 GGNMOS 트랜지스터(M2)의 드레인(135b)는 소정 거리 이격되도록 형성될 수 있다.
제 1 GGNMOS 트랜지스터(M1)의 드레인(135b)과 제 2 GGNMOS 트랜지스터(M2)의 드레인(135b) 사이에, p형의 불순물 영역(140a)이 형성된다. 드레인(135b)들 사이에 p형 불순물 영역(140a)의 형성으로, 다이오드(D)가 형성될 수 있다. 이하, p형의 불순물 영역(140a)을 다이오드 영역으로 칭할 것이다.
제 1 및 제 2 GGNMOS 트랜지스터(M1,M2) 각각의 게이트(130)와 소스(135a) 사이에 p형 불순물로 구성된 버티드(butted) 영역(140b)이 더 형성될 수 있다. 버티드 영역(140b)은 n형 불순물로 구성된 소스(135a)와 달리, p형 불순물로 형성되기 때문에, GGNMOS 트랜지스터의 기생 BJT(bipolar junction transistor) 저항을 증가시킬 수 있다. 이에 따라, ESD 보호 장치(10)의 홀딩 전압을 높일 수 있다.
미설명 도면 부호 135c는 액티브 웰(ACT)의 외곽을 둘러싸도록 구성되는 n타입의 외주 웰(도시되지 않음)에 전압을 제공하기 위한 제 1 웰 콘택 영역(n웰 콘택 영역)을 지시하고, 미설명 도면 부호 140c는 액티브 웰(ACT)에 전압을 제공하기 위한 제 2 웰 콘택 영역(p웰 콘택 영역)을 지시한다. 본 실시예에서 제 1 웰 콘택 영역(135c)은 액티브 웰(ACT)의 외주를 감싸도록 프레임(frame) 형태로 구성하였지만, 여기에 한정되지 않고, 스트라이프(stripe) 형태로 구성될 수도 있다.
상기 p형 불순물 영역(140a) 및 n형의 제 1 외주 웰 콘택 영역(135c)은 패드(P1)와 연결되는 도전 라인(165)과 전기적으로 콘택되어, 외부 전압을 인가받을 수 있다. 또한, 게이트(130), 소스(135a) 및 웰 콘택 영역(140b)은 그라운드 터미널(Vss)과 연결되는 도전 라인(160)과 전기적으로 콘택된다.
도면에서 "CT"는 상기 배선들과 연결되는 콘택부를 지시한다. 각각의 콘택부(CT)는 콘택 저항을 개선할 수 있도록 실리사이드막(도시되지 않음)을 포함할 수 있다.
또한, 도면부호 105는 STI(shallow trench isolation)막일 수 있다.
도 2 및 도 3은 도 1의 III-III'선을 따라 절단한 ESD 보호 장치의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 내부에 딥(deep) n웰(110)을 형성한다. 상기 반도체 기판(100)은 예를 들어, p형 기판일 수 있고, 예를 들어, 실리콘을 포함할 수 있다. 딥 n웰(110)은 반도체 기판(100)의 표면으로부터 제 1 깊이로 n형의 불순물을 주입하여 형성될 수 있다. 딥 n웰(110)은 예를 들어, 이후 형성될 액티브 웰의 외곽에 형성되는 외주 웰의 일부로서, 액티브 웰의 하부 경계를 정의할 수 있다.
딥 n웰(110) 상부의 반도체 기판(100)에 ESD 보호 장치를 형성하기 위한 액티브 웰(115)을 형성한다. 액티브 웰(115)은 상기 제 1 깊이보다 얕은 제 2 깊이로 형성되고, p형의 불순물로 구성되는 p웰이다.
상기 액티브 웰(115)의 가장자리 및 액티브 웰(115)의 중심 영역에 n형의 불순물을 주입하여, 외주 웰(120a,120b), 즉 n웰을 형성한다. 상기 액티브 웰(115)의 가장자리에 형성되는 외주 웰(120a: 이하, 제 1 외주 웰)은 딥 n웰(110)과 접하도록 형성되어, 액티브 웰(115)의 측면 가장자리를 정의할 수 있다. 한편, 상기 액티브 웰(115)의 중심 영역에 형성되는 외주 웰(120b: 이하, 제 2 외주 웰)은 그 저면에 위치한 딥 n웰(110)과 접할 수 있다. 상기 제 2 외주 웰(120b)은 상기 액티브 웰(115)을 제 1 GGNMOS 트랜지스터가 형성될 영역과 제 2 GGNMOS 트랜지스터가 형성될 영역을 구분할 수 있는 분리 웰의 역할을 할 수 있다.
상기 액티브 웰(115)과 제 1 외주 웰(120a) 사이, 제 1 외주 웰(120a) 외측, 및 액티브 웰(115) 내부의 소정 부분에 각각 소자 분리막(105)을 형성할 수 있다. 소자 분리막(105)은 액티브 웰(115)과 제 1 외주 웰(120a) 사이를 전기적으로 분리하는 한편, 제 1 외주 웰(120a) 및 액티브 웰(115) 각각에 바이어스를 인가하기 위한 웰 콘택 영역이 형성될 공간을 한정할 수 있다.
액티브 웰(115)의 제 1 GGNMOS 트랜지스터가 형성될 영역과 제 2 GGNMOS 트랜지스터가 형성될 영역 상부에 게이트(130)를 각각 형성한다. 이때, 액티브 웰(115)과 게이트(130) 사이에 게이트 절연막(125)이 개재될 수 있다.
게이트(130) 양측의 액티브 웰(115) 부분 및 제 1 외주 웰(120a)에 n형의 불순물을 주입하여, 소스(135a), 드레인(135b) 및 제 1 웰 콘택 영역(135c)을 형성한다. 소스(135a)는 게이트(130)의 일측에 형성되되, 게이트(130)의 일측벽과는 소정 거리 이격될 수 있다. 드레인(135b)은 게이트(130)의 타측에 형성되며, 드레인(135b)과 게이트(130)의 타측벽은 일부 오버랩될 수 있다. 또한, 제 1 및 제 2 GGNMOS 트랜지스터의 드레인(135b)은 제 2 외주 웰(120b)을 사이에 두고 양측에 형성될 수 있다. 상기 제 1 웰 콘택 영역(135c)은 제 1 외주 웰(120a)내에 각각 형성된다. 이때, 반도체 기판(100)의 예정된 영역에, 상기 소스(135a), 드레인(135b) 및 제 1 웰 콘택 영역(135c)을 형성하기 위하여, 마스크 패턴(도시되지 않음)이 이용될 수 있다.
드레인(135b) 사이의 노출된 제 2 외주 웰(120b) 영역, 게이트(130)와 소스(135a) 사이 및 액티브 웰(115)의 소정 부분에, p형의 불순물을 주입하여, 다이오드 영역(140a), 버티드 영역(140b) 및 제 2 웰 콘택 영역(140c)을 형성한다. 다이오드 영역(140a)은 드레인(135b) 사이의 제 2 외주 웰(120b)내에 형성되어, 제 2 외주 웰(120b)과 pn 접합을 이루게 된다. 버티드 영역(140b)은 게이트(130)와 소스(135a) 사이에 각각 형성되며, GGNMOS 트랜지스터(M1,M2)의 저항을 증대시키는 역할을 한다. 버티드 영역(140b)의 선폭이 증대될수록, GGNMOS 트랜지스터(M1,M2)의 기생 BJT 저항이 증대되기 때문에, 궁극적으로 홀딩 전압을 높일 수 있다. 제 2 웰 콘택 영역(140c)은 액티브 웰(115)내의 소정 부분, 예컨대, 소자 분리막(105)으로 둘러싸인 액티브 웰(115)내에 형성된다. 제 2 웰 콘택 영역(140c)은 이후, 도전 라인과 연결되어, 액티브 웰(115)에 바이어스를 인가할 수 있다. 상기 다이오드 영역(140a), 버티드 영역(140b) 및 제 2 웰 콘택 영역(140c) 형성 단계 역시, 반도체 기판(100)의 예정된 위치에 형성될 수 있도록, 마스크 패턴(도시되지 않음)을 이용될 수 있다.
도전 라인과 연결될 GGMOS 트랜지스터의 소스(135a), 제 1 웰 콘택 영역(135c), 다이오드 영역(140a) 및 제 2 웰 콘택 영역(140c) 상부에 선택적으로 실리사이드막(150)을 선택적으로 형성한다. 상기 실리사이드막(150)은 다음의 방식으로 형성될 수 있다. 먼저, 반도체 기판(100) 상부에 블록킹층(도시되지 않음)을 형성한다. 블록킹층은 예를 들어, 절연막일 수 있다. 소스(135a), 제 1 웰 콘택 영역(135c), 다이오드 영역(140a) 및 제 2 웰 콘택 영역(140c)이 노출되도록 상기 블록킹층을 선택적으로 식각한다. 다음, 상기 블록킹층, 노출된 소스(135a), 제 1 웰 콘택 영역(135c), 다이오드 영역(140a) 및 제 2 웰 콘택 영역(140c) 상부에 전이 금속막을 증착한다. 그후, 상기 전이 금속막을 열처리하면, 실리콘으로 구성된 소스(135a), 제 1 웰 콘택 영역(135c), 다이오드 영역(140a) 및 제 2 웰 콘택 영역(140c)은 상기 전이 금속막과 반응한다. 이에 따라, 소스(135a), 제 1 웰 콘택 영역(135c), 다이오드 영역(140a) 및 제 2 웰 콘택 영역(140c) 상부에 선택적으로 실리사이드막(150)이 형성된다. 그후, 블록킹층 및 잔류하는 전이 금속막을 선택적으로 제거한다.
도 3에 도시된 바와 같이, 실리사이드막(150)이 형성된 부분과 콘택되도록 도전 라인(160, 165)을 형성한다. 예를 들어, GGMOS 트랜지스터의 게이트(130) 및 실리사이드막(150)이 피복된 다이오드 영역(140a) 및 제 2 웰 콘택 영역(140c)은 제 1 도전 라인(160)과 콘택되어 그라운드 터미널(Vss)과 전기적으로 연결될 수 있다. 또한, 실리사이드막(150)이 피복된 GGMOS 트랜지스터의 소스(135a) 및 제 1 웰 콘택 영역(135c)은 제 2 도전 라인(165)과 각각 콘택되어, 패드(P1)와 전기적으로 연결될 수 있다. 도 3에서 GGMOS 트랜지스터의 각 터미널과 전원 단자와의 연결 관계를 개략적으로 도시하였지만, 상기 도전 라인(160, 165)은 층간 절연막(도시되지 않음)내의 플러그 및 금속 배선으로 구성될 수 있다.
상기 패드(P1)를 통해 바이어스가 포싱(forcing)되는 경우, GGNMOS 트랜지스터의 드레인(135b)이 아닌, 다이오드 영역(140a)에 ESD 전류가 유입될 수 있다. 이에 따라, 다이오드 영역(140a)과 제 2 외주 웰(120b, 혹은 드레인:135b) 및 액티브 웰(115) 사이에 기생 pnp 트랜지스터(Q1)가 생성되어 ESD 전류 경로가 발생된다. 또한, 제 2 외주 웰(120b, 혹은 드레인:135b)과 액티브 웰(115) 및 소스(135a)사이에도 기생 npn 트랜지스터(Q2)가 생성되어 ESD 전류를 그라운드 터미널(Vss) 배출시키기 위한 ESD 전류 경로가 발생된다. 이와 같은 기생 pnp 트랜지스터(Q1) 및 기생 npn 트랜지스터(Q2)는 사이리스터를 구성함으로써, ESD 전류 유입시, GGNMOS 트랜지스터(M1,M2) 보다 많은 양의 ESD 전류를 방전시킬 수 있다. 결과적으로, 기생 사이리스터(Q1,Q2)는 ESD 보호 장치의 ESD 전류 내성을 증가시키는 역할을 한다.
한편, GGNMOS 트랜지스터(M1,M2)의 게이트(130)와 소스(135a) 사이에 p형 불순물 영역인 버티드 영역(140b)을 형성함으로써, 소스(135a)/버티드 영역(140b)과 액티브 웰(115)/드레인(135b) 사이에 기생으로 발생되는 npn 트랜지스터의 베이스 폭이 확장된다. 이에 따라, npn 트랜지스터의 전류 이득이 감소되어, 높은 홀딩 전압을 확보할 수 있다.
도 4는 본 발명의 일 실시예에 따른 버티드 영역의 선폭에 따른 홀딩 전압 변화를 보여주는 그래프이다.
도 4를 참조하면, 버티드 영역(140b)을 형성하지 않는 경우, ESD 보호 장치는 약 1.7의 홀딩 전압을 갖는다. 반면, 버티드 영역(140b,SP)을 형성하는 경우, 버티드 영역(140b)의 선폭에 비례하여, 홀딩 전압이 증대됨을 관찰할 수 있다.
예컨대, 0.1㎛ 선폭을 갖도록 버티드 영역(140b,SP)을 형성하는 경우, ESD 보호 장치는 약 1.9V의 홀딩 전압을 나타낸 반면, 0.5㎛ 선폭을 갖도록 버티드 영역(140b, SP)을 형성하는 경우, ESD 보호 장치는 약 3V의 정도의 높은 홀딩 전압을 확보할 수 있다.
도 5은 본 발명의 다른 실시예에 따른 ESD 보호 장치의 단면도이다.
도 5에 따른 ESD 보호 장치(10a)는 도 3에 도시된 ESD 보호 장치(10)와 대부분 동일한 구성을 갖고, 액티브 영역(ACT)을 한정하기 위한 n웰의 구조만이 상이할 수 있다.
예를 들어, 액티브 영역(ACT)의 하부 경계를 한정할 수 있도록, 반도체 기판(100) 내부에 NBL(n type buried layer:110a)을 형성할 수 있다. 상기 NBL(110 a)은 레이어(layer) 형태로 된 불순물 영역으로, 도 3의 딥 n웰(110) 보다 더 깊게 반도체 기판(100)내에 형성될 수 있다. 예를 들어, NBL(110a)은 반도체 기판(100) 표면으로부터 제 3 깊이만큼 이격된 위치에 형성될 수 있다. 이에 따라, NBL(110a)은 액티브 웰(115)의 저면과 일정 거리 이격될 수 있다.
또한, 액티브 웰(115)의 가장자리에 형성되는 제 1 외주 웰(120c)은 상기 NBL(110a)과 접할 수 있도록, 제 2 외주 웰(120b)의 깊이보다 더 깊은 깊이로 형성될 수 있다. 이에 따라, NBL(110a) 및 제 1 외주 웰(120c)에 의해 상기 액티브 웰(115)이 둘러 싸여진다.
이와 같이, NBL(110a) 형태로 액티브 영역(ACT)을 한정하여도 동일한 효과를 거둘 수 있다.
도 6은 본 발명의 일 실시예에 따른 ESD 보호 장치의 등가 회로도이다.
도 6을 참조하면, ESD 보호 장치(10)는 패드(P1)와 그라운드 터미널(Vss) 사이에 연결될 수 있다. ESD 보호 장치(10)는 게이트가 그라운드된 GGNMOS 트랜지스터(M) 및 기생 사이리스터(SCR)를 포함할 수 있다.
GGNMOS 트랜지스터(M)는 다이오드(D)를 통해 패드(P1)와 연결되는 드레인과, 그라운드 터미널에 연결되는 게이트 및 소스를 포함할 수 있다. 상기 다이오드(D)는 상기 드레인(도 2의 135b)내에 다이오드 영역(140a)을 형성함으로써 발생될 수 있다.
본 실시예의 ESD 보호 장치(10)는 GGMOS 트랜지스터(M)에 다이오드 영역(140a)을 형성함으로써, 기생의 사이리스터(SCR)를 포함하게 된다. 이에 따라, 패드(P1)로부터 ESD 전류 유입시, 기생 사이리스터(SCR)가 턴온되어, 패드(P1)와 그라운드 터미널(Vss) 사이에 ESD 전류 경로가 생성될 수 있다. 특히, 사이리스터(SCR)는 GGNMOS 트랜지스터 보다 높은 ESD 스트레스 전류 내성을 가지므로, GGNMOS 트랜지스터 단일로 구성되는 ESD 보호 장치보다 작은 면적으로 레이아웃(layout)을 구현할 수 있다. 여기서, Ra는 상기 다이오드 영역(140a)에 의해 발생되는 접합 저항을 지시할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 GGNMOS 타입의 ESD 보호 장치를 보여주는 구성도이다.
ESD 보호 장치(10b)의 트리거 전압을 보다 낮추기 위하여, GGNMOS 트랜지스터(M)의 게이트 터미널과 연결되는 캐패시터(C) 및 저항(R)을 더 포함할 수 있다. 캐패시터(C)는 다이오드(D)의 애노드와 게이트(130) 사이에 연결될 수 있고, 저항(R)은 게이트(130)와 그라운드 터미널 사이(Vss)에 연결될 수 있다.
이와 같은 ESD 보호 장치(10b)는 저항(R) 및 캐패시터(C)의 곱으로 표현되는 RC 시정수에 의해 턴온 타이밍이 결정될 수 있다. 이에 따라, 저항(R) 및 캐패시터(C)의 값을 조절하여 트리거 전압을 낮출 수 있다.
도 8a는 저항(R) 및 캐패시터(C)를 구비하지 않은 ESD 보호 장치의 전류-전압 특성을 나타내는 그래프이고, 도 8b는 저항(R) 및 캐패시터(C)를 구비하는 ESD 보호 장치의 전류-전압 특성을 나타내는 그래프이다.
도 8a 및 도 8b를 비교하여 보면, GGNMOS 트랜지스터의 게이트 터미널에 저항 및 캐패시터(C)를 형성하는 경우 트리거 전압이 낮아짐을 관찰할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 실시예에 따르면, GGNMOS 트랜지스터의 드레인과 pn 접합을 이루도록 다이오드 영역을 형성하여, 기생 사이리스터를 발생시킬 수 있다. 이에 따라, 단일의 GGNMOS 트랜지스터 보다 높은 ESD 스트레스 전류 내성을 확보할 수 있다. 나아가, GGNMOS 트랜지스터의 게이트 터미널에 저항 및 캐패시터를 추가로 연결함으로써, 트리거 전압을 보다 낮출 수 있다.
또한, 본 실시예의 GGNMOS 트랜지스터의 소스에, 상기 소스와 반대 타입의 불순물로 구성된 버티드 영역을 형성함으로써, GGNMOS 트랜지스터내에 기생으로 발생되는 바이폴라 트랜지스터의 베이스 선폭을 연장시킬 수 있다. 이에 따라, 홀딩 전압을 높일 수 있게 된다.
결과적으로, 본 실시예에 따른 ESD 보호 장치는 낮은 트리거 전압 및 높은 홀딩 전압을 확보할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
10,10a,10b: ESD 보호 장치 100: 반도체 기판
130: 게이트 135a: 소스
135b: 드레인 135c: 제 1 웰 콘택 영역
140a: 다이오드 영역 140b: 버티드 영역
140c: 제 2 웰 콘택 영역

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판에 형성되는 제 1 도전 타입의 액티브 웰;
    상기 액티브 웰 상부에 형성되는 게이트;
    상기 게이트 일측의 상기 액티브 웰내에 형성되는 제 2 도전 타입의 소스;
    상기 게이트 타측의 상기 액티브 웰내에 형성되는 상기 제 2 도전 타입의 드레인;
    상기 드레인 외측과 접하도록 상기 액티브 웰내에 형성되는 상기 제 1 도전 타입의 다이오드 영역; 및
    상기 다이오드 영역 하부에 형성되는 상기 제 2 도전 타입의 분리 웰을 포함하며,
    상기 게이트, 상기 소스 및 상기 액티브 웰은 그라운드 터미널에 전기적으로 연결되고,
    상기 다이오드 영역은 바이어스가 인가되는 패드와 전기적으로 연결되는 ESD 보호 장치.
  2. 제 1 항에 있어서,
    상기 게이트와 상기 소스의 사이에 형성되는 상기 제 1 도전 타입의 불순물로 구성되는 버티드(butted) 영역을 더 포함하는 ESD 보호 장치.
  3. 제 2 항에 있어서,
    상기 버티트 영역의 선폭을 확장하여, 홀딩 전압을 조절하는 것을 특징으로 하는 ESD 보호 장치.
  4. 제 1 항에 있어서,
    상기 액티브 웰의 외주에 형성되는 상기 제 2 도전 타입의 제 1 외주 웰을 더 포함하는 ESD 보호 장치.
  5. 제 4 항에 있어서,
    상기 제 1 외주 웰 내에 상기 제 2 도전 타입의 제 1 웰 콘택 영역을 더 포함하는 ESD 보호 장치.
  6. 제 4 항에 있어서,
    상기 제 1 외주 웰의 저면 및 상기 액티브 웰의 저면과 각각 접하고, 상기 반도체 기판 내부에 형성되는 상기 제 2 도전 타입의 딥 웰을 더 포함하는 ESD 보호 장치.
  7. 제 4 항에 있어서,
    상기 제 1 외주 웰의 저면과 접하고, 상기 액티브 웰의 저면과 소정 거리 이격된 상기 반도체 기판 내부에 형성되는 상기 제 2 도전 타입의 베리드 레이어(buried layer)를 더 포함하는 ESD 보호 장치.
  8. 제 1 항에 있어서,
    상기 액티브 웰의 소정 부분에 형성되며, 상기 액티브 웰에 전압을 제공하는 제 2 웰 콘택 영역을 더 포함하는 ESD 보호 장치.
  9. 제 1 항에 있어서,
    상기 그라운드 터미널과 전기적으로 연결되는 상기 소스 및 상기 액티브 웰의 소정 부분, 및 상기 패드와 전기적으로 연결되는 상기 다이오드 상부에 실리사이드막이 더 형성되는 ESD 보호 장치.
  10. 제 1 항에 있어서,
    상기 게이트와 소스 사이에 연결되는 저항, 및
    상기 게이트와 상기 패드 사이에 연결되는 캐패시터를 더 포함하는 ESD 보호 장치.
  11. 반도체 기판;
    상기 반도체 기판 내에 형성되는 p웰;
    상기 p웰의 가장자리에 형성되는 제 1 n웰;
    상기 p웰 내부에 형성되어, 상기 p웰 내부의 공간을 제 1 및 제 2 영역으로 구분하는 제 2 n웰;
    상기 제 1 및 제 2 영역 상부에 각각 형성되는 게이트;
    상기 게이트 일측의 상기 제 1 및 제 2 영역 각각에 형성되는 n타입의 소스;
    상기 게이트와 상기 제 2 n웰 사이의 상기 제 1 및 제 2 영역 각각 형성되는 n타입의 드레인;
    상기 드레인들 사이의 상기 제 2 n웰에 형성되는 p타입의 다이오드 영역;
    상기 게이트와 소스 사이에 형성되는 p타입의 버티드 영역;
    상기 p웰의 소정 부분에 형성되는 p웰 콘택 영역;
    상기 제 1 n웰에 형성되는 n웰 콘택 영역; 및
    상기 소스, 상기 다이오드 영역, 상기 p웰 콘택 영역 및 상기 n웰 콘택 영역 상부에 선택적으로 형성되는 실리사이드막을 포함하는 ESD 보호 장치.
  12. 제 11 항에 있어서,
    상기 제 1 n웰의 저면 및 상기 p웰 저면과 접하도록 상기 반도체 기판 저면에 형성되는 딥 n웰을 더 포함하는 ESD 보호 장치.
  13. 제 11 항에 있어서,
    상기 제 1 n웰의 저면과 접하면서 상기 p웰의 저면과 소정 거리 이격된 위치에 형성되는 NBL(n type buried layer)를 포함하는 ESD 보호 장치.
  14. 제 11 항에 있어서,
    상기 게이트, 상기 소스, 및 상기 p웰 콘택 영역과 그라운드 터미널을 전기적으로 연결하는 제 1 도전 라인을 더 포함하는 ESD 보호 장치.
  15. 제 11 항에 있어서,
    상기 다이오드 영역 및 상기 n웰 콘택 영역과 패드를 전기적으로 연결하는 제 2 도전 라인을 더 포함하는 ESD 보호 장치.
  16. 제 14 항에 있어서,
    상기 게이트와 소스 사이에 연결되는 저항, 및
    상기 게이트와 상기 패드 사이에 연결되는 캐패시터를 더 포함하는 ESD 보호 장치.
  17. 패드;
    상기 패드와 연결되는 애노드를 포함하는 다이오드;
    상기 다이오드의 캐소드와 그라운드 터미널 사이에 연결되는 GGNMOS(gate ground NMOS) 트랜지스터; 및
    상기 패드로부터 ESD 전류가 유입될 때, 상기 다이오드와 상기 그라운드 터미널 사이에 생성되는 사이리스터를 포함하는 ESD 보호 장치.
  18. 제 17 항에 있어서,
    상기 GGNMOS 트랜지스터의 드레인은 상기 다이오드와 연결되고,
    상기 GGNMOS 트랜지스터의 게이트 및 소스는 상기 그라운드 터미널에 연결되는 ESD 보호 장치.
  19. 제 18 항에 있어서,
    상기 게이트와 상기 다이오드의 애노드 사이에 연결되는 캐패시터; 및
    상기 게이트와 상기 그라운드 터미널 사이에 연결되는 저항을 더 포함하는 ESD 보호 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171132B2 (en) * 2019-10-03 2021-11-09 Globalfoundries U.S. Inc. Bi-directional breakdown silicon controlled rectifiers
US20210305235A1 (en) * 2020-03-27 2021-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Snapback electrostatic discharge (esd) circuit, system and method of forming the same
CN114446944A (zh) * 2020-10-30 2022-05-06 无锡华润上华科技有限公司 半导体静电保护器件
CN112397505B (zh) * 2020-11-12 2023-04-14 泉芯集成电路制造(济南)有限公司 一种硅控整流器和静电放电保护器件
CN116207090A (zh) * 2021-11-30 2023-06-02 无锡华润上华科技有限公司 静电放电保护结构
CN117977518B (zh) * 2024-03-27 2024-06-04 杭州芯正微电子有限公司 一种衬底触发型的esd保护电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5070189B2 (ja) * 1998-08-25 2012-11-07 シャープ株式会社 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路
JP3851893B2 (ja) * 2003-08-27 2006-11-29 株式会社東芝 半導体集積回路装置
KR100645039B1 (ko) * 2003-12-15 2006-11-10 삼성전자주식회사 정전기 방전 보호 소자 및 그 제조방법
JP3825785B2 (ja) * 2004-03-25 2006-09-27 株式会社東芝 半導体装置
US7465995B2 (en) * 2006-01-10 2008-12-16 Taiwan Semiconductor Manufacturing Co. Resistor structure for ESD protection circuits
US7592673B2 (en) * 2006-03-31 2009-09-22 Freescale Semiconductor, Inc. ESD protection circuit with isolated diode element and method thereof
JP4209433B2 (ja) * 2006-06-12 2009-01-14 Ｎｅｃエレクトロニクス株式会社 静電破壊保護装置
KR100835282B1 (ko) * 2007-01-23 2008-06-05 삼성전자주식회사 정전기 방전 보호 장치
KR100976410B1 (ko) 2008-05-28 2010-08-17 주식회사 하이닉스반도체 정전기 방전 장치
CN102110686B (zh) * 2010-12-17 2012-11-28 无锡华润上华半导体有限公司 一种基于scr的集成电路静电保护器件
US8921943B2 (en) 2012-12-10 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for ESD structures
US9076656B2 (en) * 2013-05-02 2015-07-07 Freescale Semiconductor, Inc. Electrostatic discharge (ESD) clamp circuit with high effective holding voltage
KR101847227B1 (ko) 2013-05-31 2018-04-10 매그나칩 반도체 유한회사 Esd 트랜지스터
EP3007232A1 (en) * 2014-10-08 2016-04-13 Nxp B.V. Electrostatic discharge protection device
US9893050B2 (en) 2015-06-30 2018-02-13 Nxp Usa, Inc. ESD protection structure
CN105556667B (zh) * 2015-09-08 2018-09-18 香港应用科技研究院有限公司 用于高hbm esd保护能力的横向二极管和垂直scr混合结构
US9871032B2 (en) * 2015-09-09 2018-01-16 Globalfoundries Singapore Pte. Ltd. Gate-grounded metal oxide semiconductor device
CN107611121B (zh) * 2016-07-11 2020-12-29 联华电子股份有限公司 用于静电放电保护的半导体结构
TWI682518B (zh) * 2016-10-24 2020-01-11 聯華電子股份有限公司 靜電放電防護元件

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