JP4781620B2 - 静電気放電保護素子 - Google Patents

Description

本発明はＬＳＩ（Large Scale Integrated circuit：大規模集積回路）等の半導体装置に設けられる静電気放電保護素子に関し、特に、ＳＯＩ（Silicon On Insulator）基板を使用したＬＳＩチップ内に形成され、ＳＣＲ動作によりＬＳＩ中の各回路素子を静電気放電から保護する静電気放電保護素子に関する。

近時、半導体集積回路の高性能化が進み、高速動作が要求されている。一般に、高速動作が要求される回路の入力回路は、ＲＣ遅延を小さくする必要があるため、静電気放電及び過電圧に対する保護回路を付加する場合、この保護回路の付加に伴う付加容量を小さくし、寄生容量の増大を抑制する必要がある。また、製造コストの観点からも、保護素子のレイアウト面積を小さくすることが要求されている。

このような、静電気放電保護素子（以下、ＥＳＤ（Electro Static Discharge：静電気放電）保護素子ともいう）に対する要求に応えられる保護素子として、サイリスタ（ＳＣＲ：Silicon Controlled Rectifier）を使用した保護素子が広く用いられている。以下、サイリスタを使用した保護素子の動作を説明する。

図１４は従来のシリコン基板上に形成されサイリスタを使用するＥＳＤ保護素子を示す断面図である。図１４に示すように、この従来のＥＳＤ保護素子においては、Ｐ⁻型シリコン基板１０１の表面に、Ｎウエル１０２及びＰウエル１０３が相互に隣接して形成されている。Ｐ⁻型シリコン基板１０１の表面におけるＮウエル１０２及びＰウエル１０３を囲む領域にはＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域１０４が形成されている。そして、Ｎウエル１０２の表面にはＮウエル電位制御用電極としてのＮ^＋拡散領域１０５及びアノードとしてのＰ^＋拡散領域１０６が形成されており、このＮ^＋拡散領域１０５とＰ^＋拡散領域１０６とはＳＴＩ領域１０４により相互に離隔されている。また、Ｐウエル１０３の表面には、カソードとしてのＮ^＋拡散領域１０７及び基板電位制御用電極としてのＰ^＋拡散領域１０８が形成されており、Ｎ^＋拡散領域１０７とＰ^＋拡散領域１０８とはＳＴＩ領域１０４により相互に離隔されている。そして、Ｎ^＋拡散領域１０５、Ｐ^＋拡散領域１０６、Ｎ^＋拡散領域１０７、Ｐ^＋拡散領域１０８はこの順に一列に配列されている。また、これらの拡散領域の表面には、シリサイド１０９が形成されている。更に、サージ電流が印加される入力パッド１１０がＮ^＋拡散領域１０５（Ｎウエル電位制御用電極）及びＰ^＋拡散領域１０６（アノード）に接続されており、接地電位が印加されるグラウンドパッド１１１がＮ^＋拡散領域１０７（カソード）に接続されている。

この従来のＥＳＤ保護素子においては、Ｎ^＋拡散領域１０５（Ｎウエル電位制御用電極）−Ｐ⁻型シリコン基板１０１−Ｎ^＋拡散領域１０７（カソード）により横形ＮＰＮバイポーラトランジスタが形成され、Ｐ^＋拡散領域１０６（アノード）−Ｎウエル１０２−Ｐ^＋拡散領域１０８（基板電位制御用電極）により縦形ＰＮＰバイポーラトランジスタが形成されている。そして、Ｐ⁻型シリコン基板１０１又はＮウエル１０２中に電流が流れると、どちらかのバイポーラトランジスタが導通し、これにより、２つのバイポーラトランジスタは相互のコレクタ電流を強めるように作用し、正のフィードバックが働く。この結果、このＥＳＤ保護素子における入力パッド１１０からグラウンドパッド１１１までの電流経路の抵抗が低下する。これをラッチアップという。これにより、入力パッド１１０に入力されたサージ電流がグラウンドパッド１１１に流れ、内部回路を保護することが可能となる。

初期のサイリスタを使用したＥＳＤ保護素子においては、その保護動作の開始の誘引となるのは、入力パッド１１０にＮウエル１０２−基板１０１間の耐電圧を超えるサージ電圧が印加された場合である。通常、このサージ電圧の値は４０〜５０Ｖと極めて高く、ＣＭＯＳ回路では、保護される素子の耐電圧を越えている場合が多く、ＥＳＤ保護素子として機能させることが困難であった。そこで、サイリスタをより低い電圧で動作させる（トリガする）方式が数多く提案されている。例えば、特許文献１（米国特許第５，５０２，３１７号）には、低電圧トリガＳＣＲ（ＬＶＴＳＣＲ）と呼ばれている方式が記載されている。このＬＶＴＳＣＲにおいては、ＭＯＳトランジスタをトリガ素子として使用しており、ＬＶＴＳＣＲのトリガ電圧をこのＭＯＳトランジスタがスナップバックする電圧まで低くすることができる。

しかしながら、このような通常のＳＣＲでは、システムレベルのノイズによりＳＣＲがラッチアップしてしまう危険性が指摘されている。従来、この対策として、トリガ電流を高くする方法が知られている。しかし、実際のシステムレベルのノイズは様々であって予見できない面もあるため、ノイズによるトリガ動作中に電流が流れる経路は、通常のＳＣＲのトリガ動作中に流れる電流の経路とは異なる場合が多く、トリガ電流のみに注目した対策は多大な危険性をはらんでいる。

従って、システムレベルのノイズによるラッチアップ対策として最も安全な方法は、ＥＳＤ保護素子が一旦ラッチアップした後に、このＥＳＤ保護素子をラッチアップさせ続けるために必要な保持電圧を電源電圧より高い値に設定するか、又はこのＥＳＤ保護素子をラッチアップさせ続けるために必要な保持電流をドライバが供給可能な電流より大きい値に設定することである。このようにすれば、ノイズによりＥＳＤ保護素子が一旦ラッチアップしても、このＥＳＤ保護素子に、保持電圧以上の電圧又は保持電流以上の電流が印加され続けることがないため、ＥＳＤ保護素子はすぐに元の状態に戻る。サイリスタの保持電圧は、そのターンオンした状態におけるＩ−Ｖ直線を外挿すれば、２つのダイオードの順方向の電圧ＶＦに相当する１Ｖ程度の電圧になることがわかる。そして、素子の両端部の電位差は電流経路の抵抗とその電流値との積で決まるため、保持電流を高くすることにより、保持電圧を高くすることができる。

ＥＳＤ保護素子の保持電流を調整するためには、ＥＳＤ保護素子の抵抗を調整すればよく、そのためには、サイリスタ内部の抵抗、即ち、基板抵抗及びウエル抵抗等を調整することが考えられる。しかしながら、高抵抗シリコン基板では、サイリスタのアノード及びカソード周辺の電位分布はかなり複雑になってしまい、電位分布を予め計算しても、実際に製造した素子の電位分布は大きな誤差を含むことになる。また、ＥＳＤ保護素子の設計を同じとしても、それを製造する工場間で差が生じる可能性もある。このため、予めＥＳＤ保護素子内の電位分布を計算してＥＳＤ保護素子における拡散層の配置等の設計レイアウトパターンを決定しても、実際にＥＳＤ保護素子を試作した後に設計レイアウトパターンを変更する必要が生じることが予想され、その場合には、拡散層形成工程以降の全てのレティクルに修正を施さねばならないため、このようなリワークに大きなコストが発生する。

この問題を回避するために、サイリスタの内部抵抗ではなく、外部抵抗を用いてＳＣＲの特性を調整する技術が開示されている（例えば、特許文献２（米国特許第５，０１２，３１７号）及び特許文献３（米国特許第５，７４７，８３４号）参照。）。しかしながら、外部抵抗を設けてＳＣＲの特性を調整するためには、ＳＣＲの基板抵抗及びウエル抵抗等の内部抵抗を十分に低くしておく必要がある。しかし、高抵抗基板を使用する場合には、基板抵抗値は拡散層の大きさ及び設計上の制約により、通常のレイアウト方法では内部抵抗を十分に低くできない場合が多い。

非特許文献１（“High Holding Current SCRs (HHI-SCR) for ESD Protection and Latch-up Immune for IC Operation” 2002年, Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2000, 1A.3.1）には、基板抵抗及びＮウエル抵抗を低くするために、アノード及びカソードを細かく分割して電流をアノード及びカソードの両側面から取り出すようにする方法が提案されている。このようなＳＣＲを保持電流制御型ＳＣＲという。

図１５は非特許文献１に記載された従来のＥＳＤ保護素子を示す平面図及び断面図である。図１５に示すように、この従来のＥＳＤ保護素子においては、半導体基板１２１の表面に相互に隣接するようにＮウエル１２２及びＰウエル１２３が形成されている。そして、Ｎウエル１２２の表面にはＮ^＋拡散領域１２４及びＰ^＋拡散領域１２５が交互に１列に相互に離隔して配置されており、Ｐウエル１２３の表面にもＮ^＋拡散領域１２４及びＰ^＋拡散領域１２５が交互に１列に相互に離隔して配置されている。このとき、Ｐウエル１２３の表面におけるＮウエル１２２の表面に形成されたＮ^＋拡散領域１２４に対応する位置にはＰ^＋拡散領域１２５が配置され、Ｐウエル１２３の表面におけるＮウエル１２２の表面に形成されたＰ^＋拡散領域１２５に対応する位置にはＮ^＋拡散領域１２４が配置されている。サイリスタ周辺のＰ^＋拡散領域１２５は、抵抗値が１〜１０Ω程度のポリシリコンからなる外部抵抗（図示せず）を介して、グラウンド電極（図示せず）に接続されている。

非特許文献１には、この外部抵抗の抵抗値を調整することにより、保持電流を調整できると記載されている。サイリスタのトリガ電流は、Ｐ^＋拡散領域１２５に接続されたＮ型ＭＯＳトランジスタから供給される。これにより、保持電圧を２．５Ｖ以上に調整できると記載されている。

また、特許文献４（米国特許第４，９３９，６１６号）には、ＥＳＤ保護素子において、Ｎウエル内の電流経路にＮ^＋拡散領域を設け、このＮ^＋拡散領域を入力パッドに接続することによりこのＮ^＋拡散領域の電位を固定してＮウエルの抵抗値を調整する技術が開示されている。

米国特許第５，５０２，３１７号 米国特許第５，０１２，３１７号 米国特許第５，７４７，８３４号 米国特許第４，９３９，６１６号 "High Holding Current SCRs (HHI-SCR) for ESD Protection and Latch-up Immune for IC Operation" Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2002, 1A.3.1

しかしながら、上述の従来の技術には以下に示すような問題点がある。近時、ＳＯＩ基板上に半導体集積回路を形成する技術が盛んに開発されている。上述の非特許文献１及び特許文献４に記載されているようなＳＣＲを使用したＥＳＤ保護素子をそのままＳＯＩ基板の表面に形成すると、ＳＯＩ基板表面のシリコン層は膜厚が薄いため、ＥＳＤ保護素子中のＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタのベース抵抗が極めて大きくなってしまう。

例えば、部分空乏化型ＳＣＲにおける各バイポーラトランジスタのベース抵抗は、シリコン層におけるアノード直下域及びカソード直下域のごくわずかな厚さの部分を通る電流経路の抵抗値となる。この抵抗値は通常のバルク基板の表面にＳＣＲを形成した場合のベース抵抗値と比較して、１桁以上高い極めて高い値、例えば１ｋΩ／□以上となる。また、完全空乏化型ＳＣＲにおいては、シリコン層におけるアノード直下域及びカソード直下域には電流が流れる経路が無いため、非特許文献１に記載されたＥＳＤ保護素子のように、アノード及びカソードを複数の部分に分割する方式でしか、ＳＣＲを形成することができない。アノード及びカソードを複数の部分に分割する場合においても、図１５に示すように、ベース抵抗値は、アノード−カソード間の限られた狭い領域の抵抗値で決まっている。従って、ベース抵抗を下げるには、アノード及びカソードを極めて細かく分割しなければならないが、それにも限界があり、レイアウト面積が極めて大きくなってしまう等の問題が生じてしまう。

また、ＳＯＩ基板上に形成されたＳＣＲにおいては、基本的に電流経路が薄いボディー領域内に制限されている。ＳＯＩ基板上に形成されたＳＣＲの構造、即ち、アノード、カソード、両バイポーラトランジスタのベース領域の間隔は、ＳＣＲの耐圧及びリーク電流等が所望の値になるように調整される必要がある。この場合には、ベース抵抗を低減して保持電流を高くするために、アノード−カソード間隔を広くすることが必要である。しかしながら、ＳＯＩ基板上に形成されたＥＳＤ保護素子の場合、アノード−カソード間隔を広くすることは、ダイナミック抵抗が高くなることに直接つながってしまい、この方法だけでは、保護性能を落とすことになってしまうという問題点がある。特に、バルク基板上に形成されたＳＣＲに比べて、ベース抵抗が高いため、リーク電流が極めて高くなってしまうという問題点がある。この点からも、アノード−カソード間隔を広くするように設定して、要求される諸特性を得る試みが検討されている。

このように、従来のバルク基板用に開発されたＥＳＤ保護素子をそのままＳＯＩ基板上に形成しようとしても、ＳＣＲの内部抵抗を十分に下げることができず、外部抵抗によりＥＳＤ保護素子の抵抗値を調整することができない。この結果、ＥＳＤ保護素子の抵抗値を精度良く調整して保持電流及び保持電圧を所定の値に調節することができず、ＥＳＤ保護素子の性能を高く維持したまま、システムレベルのノイズによりＥＳＤ保護素子が誤作動することを防止することができない。

本発明はかかる問題点に鑑みてなされたものであって、ＳＯＩ基板上に形成する静電気放電保護素子において、ＳＣＲ中のＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタのベース抵抗を低減し、高い保護性能を維持しつつ保持電流を高く設定することができる静電気放電保護素子を提供することを目的とする。

本発明に係る静電気放電保護素子は、支持基板上に絶縁膜が形成されこの絶縁膜上にシリコン層が形成されたＳＯＩ基板の前記シリコン層に形成されこのシリコン層に形成された内部回路を保護する静電気放電保護素子において、前記シリコン層に形成された第１導電型ウエルと、この第１導電型ウエルに隣接して形成された第２導電型ウエルと、前記第１導電型ウエルに形成され前記第１導電型ウエルよりも不純物濃度が高い第１の第１導電型拡散領域と、前記第１導電型ウエルに前記第１の第１導電型拡散領域から離隔して形成された第１の第２導電型拡散領域と、前記第１導電型ウエルにおける前記第１の第１導電型拡散領域及び前記第１の第２導電型拡散領域を除く領域の一部に前記第１の第１導電型拡散領域に接するように形成され不純物濃度が前記第１導電型ウエルよりも高い第１の拡散領域と、前記第２導電型ウエルに形成された第２の第１導電型拡散領域と、前記第２導電型ウエルに前記第２の第１導電型拡散領域から離隔して形成され前記第２導電型ウエルよりも不純物濃度が高い第２の第２導電型拡散領域と、を有することを特徴とする。

本発明においては、第１の第２導電型拡散領域−第１導電型ウエル−第２導電型ウエルにより一のバイポーラトランジスタが形成され、第２の第１導電型拡散領域−第２導電型ウエル−第１導電型ウエルにより他のバイポーラトランジスタが形成され、第１の第２導電型拡散領域及び第２の第１導電型拡散領域のうち一方をアノード、他方をカソードとしたサイリスタ（ＳＣＲ）が形成され、このサイリスタが静電気放電保護素子として機能する。このとき、第１導電型ウエルの一部に第１の拡散領域を形成することにより、前記一のバイポーラトランジスタのベース抵抗を低減することができるため、静電気放電保護素子の抵抗値を調整することが容易になる。これにより、静電気放電保護素子をラッチアップ状態に維持する保持電流を高く設定することができ、この静電気放電保護素子がノイズによりラッチアップしてしまうことを防止できる。

また、前記第２導電型ウエルにおける前記第２の第１導電型拡散領域及び前記第２の第２導電型拡散領域を除く領域の一部に前記第２の第２導電型拡散領域に接するように形成され不純物濃度が前記第２導電型ウエルよりも高い第２の拡散領域を有することが好ましい。これにより、前記他のバイポーラトランジスタのベース抵抗を低減することができ、静電気放電保護素子の抵抗値を調整することがより一層容易になる。

このように、本発明によれば、ＳＯＩ基板上に形成する静電気放電保護素子において、第１導電型ウエルの一部に第１の拡散領域を形成することにより、ＳＣＲ中のＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタのベース抵抗を低減し、高い保護性能を維持しつつ保持電流を高く設定することができる。これにより、ノイズにより静電気放電保護素子が誤作動してラッチアップしてしまうことを防止でき、静電気放電保護素子の信頼性を向上させることができる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係るＥＳＤ保護素子を示す平面図であり、図２は図１に示すＡ−Ａ’線による断面図である。図１及び図２に示すように、本実施形態に係るＥＳＤ保護素子は、ＳＯＩ基板１の表面に形成されている。ＳＯＩ基板１においては、支持基板２が設けられており、支持基板２上に埋込酸化膜３が設けられており、埋込酸化膜３上にシリコン層４が設けられている。シリコン層４の厚さは例えば１００ｎｍである。

シリコン層４には、本実施形態に係るＥＳＤ保護素子５が形成されている。即ち、シリコン層４にＮウエル６及びＰウエル７が相互に隣接するように形成されている。なお、通常、ＳＯＩ基板に形成されるトランジスタについては、不純物の注入工程を、ウエルを形成する工程という概念ではなく、トランジスタのしきい値を制御するためにそのベース領域の不純物濃度を調整する工程という概念で捉えている。但し、本発明においては、後述するように、ＰＮＰバイポーラトランジスタのベース領域がＮＰＮバイポーラトランジスタのエミッタ領域を兼ねており、ＮＰＮバイポーラトランジスタのベース領域がＰＮＰバイポーラトランジスタのコレクタ領域を兼ねているため、便宜上、ＰＮＰバイポーラトランジスタのベース領域をＮウエル６、ＮＰＮバイポーラトランジスタのベース領域をＰウエル７という。そして、Ｎウエル６の表面には、Ｎウエル６とＰウエル７との界面８が延びる方向に沿って、複数個のＰ^＋拡散領域９が１列に配列されている。ＳＯＩ基板１の表面に垂直は方向から見て（以下、平面視という）、Ｐ^＋拡散領域９の形状は矩形である。Ｐ^＋拡散領域９はＳＣＲのアノードである。また、この複数個のＰ^＋拡散領域９の３辺を囲むように、Ｎウエル６の表面に櫛状のＮ^＋拡散領域１０が形成されている。Ｎ^＋拡散領域１０はＮウエル６の電位を制御するためのＮウエル電位制御用電極である。Ｐ^＋拡散領域９及びＮ^＋拡散領域１０の表面における周辺部を除く領域には、シリサイド１１が形成されている。

また、Ｎウエル６の底部にはＰ^＋拡散領域９（アノード）及びＮ^＋拡散領域１０（Ｎウエル電位制御用電極）の双方に接続するように、Ｎ⁻拡散領域１２が形成されている。平面視で、Ｎ⁻拡散領域１２の形状は矩形である。Ｎ⁻拡散領域１２へのイオン注入工程は、ＣＭＯＳ工程で実施される種々の種類のイオン注入工程と兼用して行ってもよい。

一方、Ｐウエル７の表面には、Ｎウエル６とＰウエル７との界面８が延びる方向に沿って、複数個のＮ^＋拡散領域１３が１列に配列されている。平面視で、Ｎ^＋拡散領域１３の形状は矩形である。Ｎ^＋拡散領域１３はＳＣＲのカソードである。また、この複数個のＮ^＋拡散領域１３の３辺を囲むように、Ｐウエル７の表面に櫛状のＰ^＋拡散領域１４が形成されている。Ｐ^＋拡散領域１４はＰウエル７の電位を制御するためのＰウエル電位制御用電極である。Ｎ^＋拡散領域１３及びＰ^＋拡散領域１４の表面における周辺部を除く領域には、シリサイド１１が形成されている。

また、Ｐウエル７の底部にはＮ^＋拡散領域１３（カソード）及びＰ^＋拡散領域１４（Ｐウエル電位制御用電極）の双方に接続するように、Ｐ⁻拡散領域１５が形成されている。平面視で、Ｐ⁻拡散領域１５の形状は矩形である。Ｐ⁻拡散領域１５へのイオン注入工程は、ＣＭＯＳ工程で実施される種々の種類のイオン注入工程と兼用して行ってもよい。シリコン層４におけるＮウエル６及びＰウエル７の周囲には、ＳＴＩ領域１６が形成されている。

更に、Ｐ^＋拡散領域９（アノード）には、シリサイド１１を介して、サージ電流が入力される入力パッド１７が接続されており、Ｎ^＋拡散領域１３（カソード）には、シリサイド１１を介して、接地電極１８が接続されている。また、入力パッド１７とＮ^＋拡散領域１０（Ｎウエル電位制御用電極）との間には、ポリシリコンからなる外部抵抗１９が接続されており、Ｐ^＋拡散領域１４（Ｐウエル電位制御用電極）と接地電極１８との間にはポリシリコンからなる外部抵抗２０が接続されている。更に、Ｎ^＋拡散領域１０（Ｎウエル電位制御用電極）と外部抵抗１９との接続点と、Ｐ^＋拡散領域１４（Ｐウエル電位制御用電極）と外部抵抗２０との接続点との間には、トリガ素子２１が接続されている。トリガ素子２１は一定以上の電圧が印加されたときに電流を流す素子であり、例えばＭＯＳトランジスタを備えている。また、入力パッド１７と接地電極１８との間には、保護対象となる内部回路（図示せず）が接続されている。

このように構成した本実施形態に係るＥＳＤ保護素子５においては、Ｐ^＋拡散領域９（アノード）−Ｎウエル６−Ｐウエル７によりＰＮＰバイポーラトランジスタが形成されており、Ｎウエル６−Ｐウエル７−Ｎ^＋拡散領域１３（カソード）によりＮＰＮバイポーラトランジスタが形成されている。また、Ｎウエル６におけるＰ^＋拡散領域９（アノード）とＰウエル７との間の領域はＰＮＰバイポーラトランジスタのベース領域２２となっており、Ｐウエル７におけるＮウエル６とＮ^＋拡散領域１３（カソード）との間の領域は、ＮＰＮバイポーラトランジスタのベース領域２３となっている。更に、Ｎ^＋拡散領域１０（Ｎウエル電位制御用電極）はＰＮＰバイポーラトランジスタのベース電極となっており、Ｐ^＋拡散領域１４（Ｐウエル電位制御用電極）はＮＰＮバイポーラトランジスタのベース電極となっている。

次に、上述の如く構成された本実施形態に係るＥＳＤ保護素子の動作について説明する。図１及び図２に示すように、入力パッド１７に静電気放電によるサージ電流が入力されると、このサージ電流が外部抵抗１９を介してトリガ素子２１に印加される。そして、トリガ素子２１に印加される電圧が一定値を超えると、トリガ素子２１に電流が流れる。これにより、Ｐ^＋拡散領域１４（Ｐウエル電位制御用電極）に電流が流入し、Ｐ⁻拡散領域１５とＮ^＋拡散領域１３（カソード）とからなるＰＮダイオードに電流が流れ、Ｎ^＋拡散領域１３（カソード）の底面電位が上昇する。このとき、Ｎ^＋拡散領域１３（カソード）から放出される電子電流の一部はＰ⁻拡散領域１５を介してＰ^＋拡散領域１４（Ｐウエル電位制御用電極）に流れるが、残部はＮウエル６−Ｐウエル７−Ｎ^＋拡散領域１３（カソード）からなるＮＰＮバイポーラトランジスタを経由してＮウエル６に流入し、Ｎ⁻拡散領域１２を介してＮ^＋拡散領域１０（Ｎウエル電位制御用電極）に吸収される。

このとき、Ｎウエル６内を電流が流れることにより、Ｎウエル６内に電流値と抵抗値との積に相当する電位差が発生し、Ｎウエル６におけるＰ^＋拡散領域９（アノード）−Ｎウエル６−Ｐウエル７からなるＰＮＰバイポーラトランジスタのベースとなる部分の電位が低くなる。これにより、このＰＮＰバイポーラトランジスタがターンオンして電流を流すようになり、Ｐウエル７に電流が流入し、Ｐウエル７の電位が上昇する。Ｐウエル７は、Ｎウエル６−Ｐウエル７−Ｎ^＋拡散領域１３（カソード）からなるＮＰＮバイポーラトランジスタのベースを構成しているため、このＮＰＮバイポーラトランジスタが更に導通する。この結果、これらのバイポーラトランジスタにおいて正のフィードバックが生じ、Ｐ^＋拡散領域９（アノード）−Ｎウエル６−Ｐウエル７−Ｎ^＋拡散領域１３（カソード）からなるサイリスタに低抵抗な電流経路が形成され、入力パッド１７に入力されたサージ電流が、接地電極１８に流れるようになる。これにより、このサージ電流から内部回路を保護することができる。

本実施形態においては、Ｎウエル６の底部にＮ⁻拡散領域１２が形成されており、Ｐウエル７の底部にＰ⁻拡散領域１５が形成されているため、ＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタのベース抵抗を低減することができる。このため、外部抵抗１９及び２０により、ＥＳＤ保護素子５の抵抗値を調整することができる。これにより、ＥＳＤ保護素子５の抵抗値を精度良く調整することができる。この結果、ＥＳＤ保護素子５の保護性能を低下させることなく、ＥＳＤ保護素子をラッチアップ状態に維持する保持電流及び保持電圧を高く設定することができ、ノイズによりＥＳＤ保護素子がラッチアップしてしまうことを防止できる。

また、Ｎ⁻拡散領域１２がＮウエル６の底部に形成されているため、Ｐ^＋拡散領域９との間で高濃度な不純物拡散領域同士のＰＮ接合が形成されることを抑制できる。同様に、Ｐ⁻拡散領域１５がＰウエル７の底部に形成されているため、Ｎ^＋拡散領域１３との間で高濃度な不純物拡散領域同士のＰＮ接合が形成されることを抑制できる。

なお、本実施形態のようにＮウエル６及びＰウエル７中に夫々Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５を設けなくても、Ｎウエル６及びＰウエル７自体の不純物濃度を高くすることによりウエル抵抗を低減することも考えられるが、Ｎウエル６自体及びＰウエル７自体の不純物濃度を高くすると、エミッタ−ベース間の耐圧が低下したり、バイポーラトランジスタのベース領域間のＰＮ接合界面（界面８）において、界面の両側の不純物濃度が高くなりリーク電流が増えたり、界面８の耐電圧が低くなったりするといった問題が発生する。本発明においては、この問題を回避するために、Ｎウエル６及びＰウエル７を夫々２〜３の領域に分割し、一部の領域に他の領域よりも高濃度に不純物を導入している。

なお、本実施形態においては、Ｎウエル６の底部にＮ⁻拡散領域１２を形成し、Ｐウエル７の底部にＰ⁻拡散領域１５を形成しているが、本発明はこれに限定されず、Ｎウエル６の抵抗及びＰウエル７の抵抗のうち少なくとも一方の抵抗を低減させればある程度の効果が得られるため、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５のうち一方のみを形成してもよい。また、Ｎウエル６の底部にＰ⁻拡散領域を形成し、Ｐウエル７の底部にＮ⁻拡散領域を形成してもよい。更に、Ｎ⁻拡散領域及びＰ⁻拡散領域の形状も矩形に限定されず、任意に最適化することができる。

また、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５は専用のイオン注入工程により形成してもよいが、内部回路を形成するプロセスには多数のイオン注入工程が含まれるため、これらのイオン注入工程のうち１又は２以上の工程を利用してＮ⁻拡散領域１２及びＰ⁻拡散領域１５を形成することができる。このとき、複数のイオン注入工程を利用すれば、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５の不純物濃度を高くすることができる。このように、内部回路の形成工程を利用すれば、専用のイオン注入工程を追加することなく、低コストにＮ⁻拡散領域１２及びＰ⁻拡散領域１５を形成することができる。

更にまた、本実施形態においては、外部抵抗１９及び２０を設けてＥＳＤ保護素子５の抵抗値を調節しているが、ＥＳＤ保護素子５の内部抵抗のみで十分に抵抗値を調整できる場合には、外部抵抗１９及び２０は必ずしも必要ではない。また、本実施形態においては、Ｐ^＋拡散領域９（アノード）、Ｎ^＋拡散領域１３（カソード）、Ｐ^＋拡散領域１４（Ｐウエル電位制御用電極）、Ｎ^＋拡散領域１０（Ｎウエル電位制御用電極）に外部抵抗１９及び２０を接続するために、各領域間にはシリサイド１１が形成されないシリサイドブロッキング領域を設けているが、外部抵抗を設けない場合には、シリサイドブロッキング領域は不要である。更に、Ｐ^＋拡散領域９（アノード）とＮ^＋拡散領域１３（カソード）との間の分離は、シリサイドブロッキング領域によってではなく、両領域間上にゲート電極を設けることにより行ってもよい。

更にまた、本実施形態においては、トリガ素子の接続及びベース領域の導電層の構造等のＥＳＤ保護素子の構成をアノード側及びカソード側で対称としているが、本発明はこれに限定されない。例えば、本実施形態においては、トリガ素子を両バイポーラトランジスタのベース領域間に接続しているが、一方のベース領域と基準電極との間に接続してもよい。

次に、本発明の第２の実施形態について説明する。図３は本実施形態に係るＥＳＤ保護素子を示す平面図である。なお、以後の実施形態においては、ＥＳＤ保護素子のうちＳＣＲ構造のみを図示し、ＳＣＲの外部に接続するトリガ素子及び外部抵抗等は図示を省略する。図３に示すように、本第２実施形態に係るＥＳＤ保護素子においては、Ｎウエル６の表面に夫々複数個のＰ^＋拡散領域９（アノード）及びＮ^＋拡散領域１０（ベース電極）が交互に配列されている。そして、Ｎ^＋拡散領域１０（ベース電極）はＰ^＋拡散領域９（アノード）よりも界面８側に突出している。また、Ｐウエル７の表面に夫々複数個のＮ^＋拡散領域１３（カソード）及びＰ^＋拡散領域１４（ベース電極）が交互に配列されている。そして、Ｐ^＋拡散領域１４（ベース電極）はＮ^＋拡散領域１３（カソード）よりも界面８側に突出している。Ｎ^＋拡散領域１０（ベース電極）、Ｐ^＋拡散領域９（アノード）、Ｐ^＋拡散領域１４（ベース電極）、Ｎ^＋拡散領域１３（カソード）のサイズは、設計ルールにより許容される最小のサイズ又はそれに近いサイズとなっている。また、各領域の表面における周辺部を除く領域には、シリサイド１１が形成されている。また、Ｎウエル６の底部にはＮ⁻拡散領域１２（図２参照）が形成されており、Ｐウエル７の底部にはＰ⁻拡散領域１５（図２参照）が形成されている。本実施形態に係るＥＳＤ保護素子の上記以外の構成は、前述の第１の実施形態と同様である。

本第２実施形態においては、Ｐ^＋拡散領域９（アノード）とＮ^＋拡散領域１３（カソード）との間に電子電流及びホール電流が相互に流れているときに、Ｐ^＋拡散領域９（アノード）から放出されたホール電流がＮ^＋拡散領域１３（カソード）よりも先にＰ^＋拡散領域１４（ベース電極）に到達してこれに吸収されるので、実効的にベース抵抗が低くなる。また、Ｎ^＋拡散領域１３（カソード）から放出された電子電流がＰ^＋拡散領域９（アノード）よりも先にＮ^＋拡散領域１０（ベース電極）に到達してこれに吸収されるので、実効的にベース抵抗が低くなる。これにより、ベース抵抗をより一層低減することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

なお、本実施形態においては、Ｎ^＋拡散領域１０（ベース電極）がＰ^＋拡散領域９（アノード）よりも界面８側に突出し、Ｐ^＋拡散領域１４（ベース電極）がＮ^＋拡散領域１３（カソード）よりも界面８側に突出しているが、本発明はこれに限定されず、Ｎ^＋拡散領域１０（ベース電極）がＰ^＋拡散領域９（アノード）よりも界面８側に突出しているか、又は、Ｐ^＋拡散領域１４（ベース電極）がＮ^＋拡散領域１３（カソード）よりも界面８側に突出していれば、一定の効果が得られる。

次に、本発明の第３の実施形態について説明する。図４は本実施形態に係るＥＳＤ保護素子を示す平面図であり、図５は図４に示すＢ−Ｂ’線による断面図である。本実施形態においては、図４に示すように、平面視におけるＮ^＋拡散領域１０（ベース電極）、Ｐ^＋拡散領域９（アノード）、Ｐ^＋拡散領域１４（ベース電極）、Ｎ^＋拡散領域１３（カソード）の配置は前述の第２の実施形態に係るＥＳＤ保護素子（図３参照）と同様である。但し、図５に示すように、Ｎ^＋拡散領域１０（ベース電極）、Ｐ^＋拡散領域９（アノード）、Ｐ^＋拡散領域１４（ベース電極）、Ｎ^＋拡散領域１３（カソード）はいずれもシリコン層４の全厚にわたって形成されており、各拡散領域の上面はＮウエル６及びＰウエル７の表面に到達しており、下面は埋込酸化膜３に到達している。即ち、これらの領域の深さはシリコン層４の厚さに等しく、例えば１００ｎｍである。

また、本実施形態においては、Ｎウエル６の表面の一部に、界面８に平行な方向に延び、全てのＮ^＋拡散領域１０（ベース電極）を相互に接続するように、帯状のＮ⁻拡散領域１２が形成されている。また、Ｐウエル７の表面の一部に、界面８に平行な方向に延び、全てのＰ^＋拡散領域１４（ベース電極）を相互に接続するように、帯状のＰ⁻拡散領域１５が形成されている。Ｎ⁻拡散領域１２とＰ⁻拡散領域１５とは相互に離隔して形成されている。Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５の深さは、Ｎウエル６及びＰウエル７の表面から例えば３０ｎｍであり、不純物濃度は、例えば１×１０^１９ｃｍ^−３である。なお、両バイポーラトランジスタのベース領域、即ち、Ｎウエル６及びＰウエル７は内部回路のトランジスタのしきいち調整用工程において形成されている。また、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５は、内部回路のトランジスタのエクステンションを形成する工程において、エクステンションを形成する条件と同じ条件により形成されている。

更に、Ｐ^＋拡散領域９（アノード）、Ｐ^＋拡散領域１４（ベース電極）、Ｎ^＋拡散領域１３（カソード）の周辺領域及び相互間の領域には、シリサイドが形成されないシリサイドブロッキング領域３１が設定されており、各領域の表面におけるシリサイドブロッキング領域３１以外の領域には、シリサイド１１が設定されている。本実施形態に係るＥＳＤ保護素子の上記以外の構成は、前述の第２の実施形態と同様である。

本第３実施形態においては、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５が、Ｐ^＋拡散領域９（アノード）からＮ^＋拡散領域１３（カソード）に到る電流経路の途中に形成されているため、ベース抵抗を低減する効果が大きい。また、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５が夫々ベース領域に形成されており、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５が夫々Ｎ^＋拡散領域１０（ベース電極）及びＰ^＋拡散領域１４（ベース電極）に接続されているため、ベース領域の電位を確実に固定することができる。これにより、ＥＳＤ保護素子全体の抵抗値をより精度よく制御することができる。本実施形態における上記以外の動作及び効果は、前述の第２の実施形態と同様である。

次に、この第３の実施形態の第１の変形例について説明する。図６は本第１の変形例に係るＥＳＤ保護素子を示す平面図であり、図７は図６に示すＣ−Ｃ’線による断面図である。図６及び図７に示すように、本変形例においては、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５をＮウエル６及びＰウエル７の全厚にわたって形成している。即ち、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５の上面はＮウエル６及びＰウエル７の表面に到達しており、下面は埋込酸化膜３に到達している。即ち、これらの拡散領域の深さはシリコン層４の厚さに等しく、例えば１００ｎｍである。本第１の変形例に係る上記以外の構成は、前述の第３の実施形態と同様である。

本第１の変形例においては、Ｐ^＋拡散領域９（アノード）とＮ^＋拡散領域１３（カソード）との間に流れる電流が必ずＮ⁻拡散領域１２及びＰ⁻拡散領域１５を通過するようになっているため、ベース抵抗をより一層安定して低減することができる。本変形例における上記以外の動作及び効果は、前述の第３の実施形態と同様である。

次に、第３の実施形態の第２の変形例について説明する。図８は本第２の変形例に係るＥＳＤ保護素子を示す平面図であり、図９は図８に示すＤ−Ｄ’線による断面図である。図８及び図９に示すように、本第２の変形例においては、前述の第１の変形例と比較して、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５を相互に接するように形成している。即ち、Ｎ⁻拡散領域１２とＰ⁻拡散領域１５との界面が、Ｎウエル６とＰウエル７との界面８となっている。本第２の変形例に係る上記以外の構成、動作及び効果は、前述の第３の実施形態の第１の変形例と同様である。

次に、本発明の第４の実施形態について説明する。図１０は本実施形態に係るＥＳＤ保護素子を示す平面図であり、図１１は図１０に示すＥ−Ｅ’線による断面図である。図１０及び図１１に示すように、本実施形態に係るＥＳＤ保護素子はＳＯＩ基板１の表面に形成されている。ＳＯＩ基板１においては、支持基板２上に埋込酸化膜３が設けられており、その上に厚さが例えば１００ｎｍのシリコン層４が設けられている。そして、シリコン層４には、Ｎウエル６及びＰウエル７が相互に隣接して形成されており、Ｎウエル６とＰウエル７との界面が界面８となっている。

Ｎウエル６には、夫々複数個のＰ^＋拡散領域９（アノード）及びＮ^＋拡散領域１０（ベース電極）が界面８に平行な方向に交互に１列に相互に離隔して配列されている。また、Ｐウエル７には、夫々複数個のＮ^＋拡散領域１３（カソード）及びＰ^＋拡散領域１４（ベース電極）が界面８に平行な方向に交互に１列に相互に離隔して配列されている。Ｐ^＋拡散領域９（アノード）及びＮ^＋拡散領域１３（カソード）は界面８に関して対称な位置に配置されており、Ｎ^＋拡散領域１０（ベース電極）及びＰ^＋拡散領域１４（ベース電極）は界面８に関して対称な位置に配置されている。Ｐ^＋拡散領域９（アノード）及びＮ^＋拡散領域１０（ベース電極）はＮウエル６の全厚にわたって形成されており、Ｎ^＋拡散領域１３（カソード）及びＰ^＋拡散領域１４（ベース電極）はＰウエル７の全厚にわたって形成されている。即ち、前記各拡散領域の上面はＮウエル６及びＰウエル７の表面に露出しており、前記各拡散領域の下面は埋込酸化膜３に到達している。

また、Ｎウエル６におけるＰ^＋拡散領域９（アノード）と界面８との間の部分におけるＰ^＋拡散領域９（アノード）に隣接する部分の表面には、Ｐ^＋拡散領域４１が形成されている。Ｐ^＋拡散領域４１は内部回路のトランジスタのエクステンション形成工程において形成されたものであり、その厚さは例えば３０ｎｍであり、アノードの一部を形成している。Ｐ^＋拡散領域４１には例えばボロン（Ｂ）が１×１０^１９ｃｍ^−３のピーク濃度で注入されている。更に、Ｎウエル６におけるＰ^＋拡散領域４１の直下域には、Ｎ⁻拡散領域４２が形成されている。Ｎ⁻拡散領域４２はポケット注入により例えばヒ素（Ａｓ）が注入されており、その厚さは例えば７０ｎｍである。そして、Ｎウエル６におけるＰ^＋拡散領域４１及びＮ⁻拡散領域４２と界面８との間の領域４３、並びにＮ⁻拡散領域４２は、ＰＮＰバイポーラトランジスタのベース領域となっている。

同様に、Ｐウエル７におけるＮ^＋拡散領域１３（カソード）と界面８との間の部分におけるＮ^＋拡散領域１３（カソード）に隣接する部分の表面には、Ｎ^＋拡散領域４４が形成されている。Ｎ^＋拡散領域４４は内部回路のトランジスタのエクステンション形成工程において形成されたものであり、その厚さは例えば３０ｎｍであり、カソードの一部を形成している。Ｎ^＋拡散領域４４には例えばヒ素（Ａｓ）が１×１０^１９ｃｍ^−３のピーク濃度で注入されている。更に、Ｐウエル７におけるＮ^＋拡散領域４４の直下域には、Ｐ⁻拡散領域４５が形成されている。Ｐ⁻拡散領域４５はポケット注入により例えばボロン（Ｂ）が注入されており、その厚さは例えば７０ｎｍである。そして、Ｐウエル７におけるＮ^＋拡散領域４４及びＰ⁻拡散領域４５と界面８との間の領域４６、並びにＰ⁻拡散領域４５は、ＮＰＮバイポーラトランジスタのベース領域となっている。

上述の如く、前記ＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタのベース領域の一部は、内部回路のトランジスタのしきいち制御工程により形成されたものである。また、Ｐ^＋拡散領域９（アノード）、Ｎ^＋拡散領域１０（ベース電極）、Ｎ^＋拡散領域１３（カソード）、Ｐ^＋拡散領域１４（ベース電極）の周辺部及び前記各拡散領域間の領域を覆うように、シリコンブロッキング領域３１が形成されている。即ち、前記各拡散領域におけるシリコンブロッキング領域３１以外の領域にはシリサイド１１が形成されている。更に、シリコン層４におけるＮウエル６及びＰウエル７を囲む領域には、ＳＴＩ領域１６が形成されている。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。

前述の第３の実施形態においては、Ｎ⁻拡散領域１２及びＰ⁻拡散領域１５（図４参照）をアノード−カソード間に形成しているため、その面積が余分に必要になり、ＥＳＤ保護素子全体のレイアウト面積が増大する。また、アノードとカソードとの間隔が大きくなるため、ダイナミック抵抗が高くなる可能性もある。これに対して、本第４実施形態においては、アノード−カソード間隔を最小にすることができるため、上述の問題を回避できる。

また、本第４実施形態においては、前述の第１乃至第３の各実施形態と比較して、アノード（Ｐ^＋拡散領域９及びＰ^＋拡散領域４１）とベース領域（Ｎ⁻拡散領域４２及び領域４３）との接触面積が大きく、カソード（Ｎ^＋拡散領域１３及びＮ^＋拡散領域４４）とベース領域（Ｐ⁻拡散領域４５及び領域４６）との接触面積が大きいため、ベース抵抗をより一層低減することができる。本実施形態における上記以外の動作及び効果は、前述の第３の実施形態と同様である。

なお、本実施形態においては、図１０に示す領域４７に追加のイオン注入を行ってもよい。これにより、Ｎ⁻拡散領域４２（ベース領域の一部）とＮ^＋拡散領域１０（ベース電極）との間の抵抗値、及びＰ⁻拡散領域４５（ベース領域の一部）とＰ^＋拡散領域１４（ベース電極）との間の抵抗値を低減し、ベース領域の電位をより精度よく固定することができる。

次に、本発明の第５の実施形態について説明する。図１２は本実施形態に係るＥＳＤ保護素子を示す平面図であり、図１３は図１２に示すＦ−Ｆ’線による断面図である。図１２及び図１３に示すように、本実施形態に係るＥＳＤ保護素子においては、ＳＯＩ基板１のシリコン層４にＮウエル６及びＰウエル７が相互に隣接して形成されており、Ｎウエル６とＰウエル７との界面が界面８となっている。

前述の第４の実施形態と同様に、Ｎウエル６には、夫々複数個のＰ^＋拡散領域９（アノード）及びＮ^＋拡散領域１０（ベース電極）が界面８に平行な方向に交互に１列に相互に離隔して配列されている。また、Ｐウエル７には、夫々複数個のＮ^＋拡散領域１３（カソード）及びＰ^＋拡散領域１４（ベース電極）が界面８に平行な方向に交互に１列に相互に離隔して配列されている。

また、Ｎウエル６におけるＰ^＋拡散領域９（アノード）と界面８との間の部分における界面８に隣接する部分の表面には、Ｎ^＋拡散領域５１が形成されている。Ｎ^＋拡散領域５１は内部回路のトランジスタのエクステンション形成工程において形成されたものであり、その厚さは例えば３０ｎｍであり、例えばヒ素（Ａｓ）が１×１０^１９ｃｍ^−３のピーク濃度で注入されている。また、シリコン層４におけるＮ^＋拡散領域５１の直下域には、Ｐ⁻拡散領域５２が形成されている。Ｐ⁻拡散領域５２はポケット注入により例えばボロン（Ｂ）が注入された領域であり、その厚さは例えば７０ｎｍである。Ｎ^＋拡散領域５１及びＰ⁻拡散領域５２の幅は、設計ルールにより許容される最小の幅となっている。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。

本実施形態においては、ＰＮＰトランジスタのベース領域の電位を制御するためのＮ^＋拡散領域５１を、内部回路のトランジスタのエクステンション形成工程により、ＳＣＲのアノード−カソード間の、ＰＮＰトランジスタのベース領域５３とＮＰＮトランジスタのベース領域５４との間の領域に形成している。なお、Ｎ^＋拡散領域５１の直下域はＰ⁻拡散領域５２となっているが、Ｐ⁻拡散領域５２はＰウエル７に接続されているため、ＳＣＲの動作に支障を及ぼすことはない。また、本実施形態においては、ＰＮＰトランジスタのベース領域５３をＮ^＋拡散領域５１を介して制御しているが、本発明はこれに限定されず、ＮＰＮトランジスタのベース領域５４を制御してもよい。本実施形態における効果は、前述の第４の実施形態と同様である。

なお、上述の第１乃至第５の各実施形態においては、Ｎ^＋拡散領域１０及びＰ^＋拡散領域１４を夫々複数個設けているが、上述の第１の実施形態のように、夫々Ｐ^＋拡散領域９（アノード）及びＮ^＋拡散領域１３（カソード）の３辺を囲むような櫛状形状としてもよい。

また、上述の各実施形態に係るＥＳＤ保護素子は、ＳＯＩ基板の表面に形成されることを前提としているが、これらのＥＳＤ保護素子は通常のバルク基板の表面に形成することも可能である。特に、前述の第１の実施形態に係るＥＳＤ保護素子は、バルク基板に好適に適用することができる。バルク基板に形成したＥＳＤ保護素子においては、ＳＯＩ基板に形成したＥＳＤ保護素子と比較して電流の経路が深くなってしまっているが、特別な注入工程を設けてウエルの一部に拡散領域を形成すれば、ベース抵抗を低減することが可能である。

本発明の第１の実施形態に係るＥＳＤ保護素子を示す平面図である。 図１に示すＡ−Ａ’線による断面図である。 本発明の第２の実施形態に係るＥＳＤ保護素子を示す平面図である。 本発明の第３の実施形態に係るＥＳＤ保護素子を示す平面図である。 図４に示すＢ−Ｂ’線による断面図である。 本発明の第３の実施形態の第１の変形例に係るＥＳＤ保護素子を示す平面図である。 図６に示すＣ−Ｃ’線による断面図である。 本発明の第３の実施形態の第２の変形例に係るＥＳＤ保護素子を示す平面図である。 図８に示すＤ−Ｄ’線による断面図である。 本発明の第４の実施形態に係るＥＳＤ保護素子を示す平面図である。 図１０に示すＥ−Ｅ’線による断面図である。 本発明の第５の実施形態に係るＥＳＤ保護素子を示す平面図である。 図１２に示すＦ−Ｆ’線による断面図である。 従来のシリコン基板上に形成されたサイリスタを使用したＥＳＤ保護素子を示す断面図である。 非特許文献１に記載された従来のＥＳＤ保護素子を示す平面図及び断面図である。

符号の説明

１；ＳＯＩ基板
２；支持基板
３；埋込酸化膜
４；シリコン層
５；ＥＳＤ保護素子
６；Ｎウエル
７；Ｐウエル
８；界面
９；Ｐ^＋拡散領域（アノード）
１０；Ｎ^＋拡散領域（Ｎウエル電位制御用電極）
１１；シリサイド
１２；Ｎ⁻拡散領域
１３；Ｎ^＋拡散領域（カソード）
１４；Ｐ^＋拡散領域（Ｐウエル電位制御用電極）
１５；Ｐ⁻拡散領域
１６；ＳＴＩ領域
１７；入力パッド
１８；接地電極
１９、２０；外部抵抗
２１；トリガ素子
２２；ＰＮＰバイポーラトランジスタのベース領域
２３；ＮＰＮバイポーラトランジスタのベース領域
３１；シリサイドブロッキング領域
４１；Ｐ^＋拡散領域（アノードの一部）
４２；Ｎ⁻拡散領域（ベース領域の一部）
４３；Ｎウエル６内の領域
４４；Ｎ^＋拡散領域（カソードの一部）
４５；Ｐ⁻拡散領域（ベース領域の一部）
４６；Ｐウエル７内の領域
４７；領域
５１；Ｎ^＋拡散領域
５２；Ｐ⁻拡散領域
５３；ＰＮＰトランジスタのベース領域
５４；ＮＰＮトランジスタのベース領域
１０１；Ｐ⁻型シリコン基板
１０２；Ｎウエル
１０３；Ｐウエル
１０４；ＳＴＩ領域
１０５；Ｎ^＋拡散領域（Ｎウエル電位制御用電極）
１０６；Ｐ^＋拡散領域（アノード）
１０７；Ｎ^＋拡散領域（カソード）
１０８；Ｐ^＋拡散領域（基板電位制御用電極）
１０９；シリサイド
１１０；入力パッド
１１１；グラウンドパッド
１２１；半導体基板
１２２；Ｎウエル
１２３；Ｐウエル
１２４；Ｎ^＋拡散領域
１２５；Ｐ^＋拡散領域

Claims (16)

1. 支持基板（２）上に絶縁膜（３）が形成されこの絶縁膜（３）上にシリコン層（４）が形成されたＳＯＩ基板（１）の前記シリコン層（４）に形成されこのシリコン層（４）に形成された内部回路を保護する静電気放電保護素子（５）において、前記シリコン層（４）に形成された第１導電型ウエル（６）と、この第１導電型ウエル（６）に隣接して形成された第２導電型ウエル（７）と、前記第１導電型ウエル（６）に形成され前記第１導電型ウエル（６）よりも不純物濃度が高い第１の第１導電型拡散領域（１０）と、前記第１導電型ウエル（６）に前記第１の第１導電型拡散領域（１０）から離隔して形成された第１の第２導電型拡散領域（９）と、前記第１導電型ウエル（６）における前記第１の第１導電型拡散領域（１０）及び前記第１の第２導電型拡散領域（９）を除く領域の一部に前記第１の第１導電型拡散領域（１０）に接するように形成され不純物濃度が前記第１導電型ウエル（６）よりも高い第１の拡散領域（１２）と、前記第２導電型ウエル（７）に形成された第２の第１導電型拡散領域（１３）と、前記第２導電型ウエル（７）に前記第２の第１導電型拡散領域（１３）から離隔して形成され前記第２導電型ウエル（７）よりも不純物濃度が高い第２の第２導電型拡散領域（１４）と、を有することを特徴とする静電気放電保護素子。
2. 前記第２導電型ウエル（７）における前記第２の第１導電型拡散領域（１３）及び前記第２の第２導電型拡散領域（１４）を除く領域の一部に前記第２の第２導電型拡散領域（１４）に接するように形成され不純物濃度が前記第２導電型ウエル（７）よりも高い第２の拡散領域（１５）を有することを特徴とする請求項１に記載の静電気放電保護素子。
3. 前記第１の第１導電型拡散領域（１０）は前記第１導電型ウエル（６）の表面に形成されており、前記第１の拡散領域（１２）は前記第１の第１導電型拡散領域（１０）の下面に接するように形成されていることを特徴とする請求項１又は２に記載の静電気放電保護素子。
4. 前記第１導電型ウエル（６）には前記第１の第２導電型拡散領域（９）が複数形成されており、この複数の第１の第２導電型拡散領域（９）は前記第１導電型ウエル（６）と前記第２導電型ウエル（７）との界面（８）に平行な方向に相互に離隔して１列に配列されており、前記シリコン層（４）の表面に垂直な方向から見て、前記第１の第１導電型拡散領域（１０）は前記第１の第２導電型拡散領域（９）の端縁における前記界面（８）に対向する部分を除く部分を囲むように櫛型に形成されており、前記第２導電型ウエル（７）には前記第２の第１導電型拡散領域（１３）が複数形成されており、この複数の第２の第１導電型拡散領域（１３）は前記界面（８）に平行な方向に相互に離隔して１列に配列されており、前記シリコン層（４）の表面に垂直な方向から見て、前記第２の第２導電型拡散領域（１４）は前記第２の第１導電型拡散領域（１３）の端縁における前記界面（８）に対向する部分を除く部分を囲むように櫛型に形成されていることを特徴とする請求項３に記載の静電気放電保護素子。
5. 前記第１導電型ウエル（６）には前記第１の第１導電型拡散領域（１０）及び前記第１の第２導電型拡散領域（９）が夫々複数形成されており、前記第２導電型ウエル（７）には前記第２の第１導電型拡散領域（１３）及び前記第２の第２導電型拡散領域（１４）が夫々複数形成されており、前記複数の第１の第１導電型拡散領域（１０）及び第１の第２導電型拡散領域（９）は前記第１導電型ウエル（６）と前記第２導電型ウエル（７）との界面（８）に平行な方向に相互に離隔して交互に１列に配列されており、前記複数の第２の第１導電型拡散領域（１３）及び第２の第２導電型拡散領域（１４）は前記界面（８）に平行な方向に相互に離隔して前記第１の第１導電型拡散領域（１０）に相当する位置に前記第２の第２導電型拡散領域（１４）が位置し前記第１の第２導電型拡散領域（９）に相当する位置に前記第２の第１導電型拡散領域（１３）が位置するように交互に１列に配列されており、前記第１の第１導電型拡散領域（１０）は前記第１の第２導電型拡散領域（９）よりも前記界面（８）に向かって突出するように配置されていることを特徴とする請求項３に記載の静電気放電保護素子。
6. 前記第１の拡散領域（１２）は前記第１の第２導電型拡散領域（９）と前記第２の第１導電型拡散領域（１３）との間の電流経路に介在するように形成されていることを特徴とする請求項１又は２に記載の静電気放電保護素子。
7. 前記第１導電型ウエル（６）には前記第１の第１導電型拡散領域（１０）及び前記第１の第２導電型拡散領域（９）が夫々複数形成されており、前記第２導電型ウエル（７）には前記第２の第１導電型拡散領域（１３）及び前記第２の第２導電型拡散領域（１４）が夫々複数形成されており、前記複数の第１の第１導電型拡散領域（１０）及び第１の第２導電型拡散領域（９）は前記第１導電型ウエル（６）と前記第２導電型ウエル（７）との界面（８）に平行な方向に相互に離隔して交互に１列に配列されており、前記複数の第２の第１導電型拡散領域（１３）及び第２の第２導電型拡散領域（１４）は前記界面（８）に平行な方向に相互に離隔して前記第１の第１導電型拡散領域（１０）に相当する位置に前記第２の第２導電型拡散領域（１４）が位置し前記第１の第２導電型拡散領域（９）に相当する位置に前記第２の第１導電型拡散領域（１３）が位置するように交互に１列に配列されており、前記第１の第１導電型拡散領域（１０）は前記第１の第２導電型拡散領域（９）よりも前記界面（８）に向かって突出するように配置されていることを特徴とする請求項６に記載の静電気放電保護素子。
8. 前記第１導電型ウエル（６）には前記第１の第２導電型拡散領域（９）が複数形成されており、この複数の第１の第２導電型拡散領域（９）は前記第１導電型ウエル（６）と前記第２導電型ウエル（７）との界面（８）に平行な方向に相互に離隔して１列に配列されており、前記シリコン層（４）の表面に垂直な方向から見て、前記第１の第１導電型拡散領域（１０）は前記第１の第２導電型拡散領域（９）の端縁における前記界面（８）に対向する部分を除く部分を囲むように櫛型に形成されており、前記第２導電型ウエル（７）には前記第２の第１導電型拡散領域（１３）が複数形成されており、この複数の第２の第１導電型拡散領域（１３）は前記界面（８）に平行な方向に相互に離隔して１列に配列されており、前記シリコン層（４）の表面に垂直な方向から見て、前記第２の第２導電型拡散領域（１４）は前記第２の第１導電型拡散領域（１３）の端縁における前記界面（８）に対向する部分を除く部分を囲むように櫛型に形成されていることを特徴とする請求項６に記載の静電気放電保護素子。
9. 前記第１の拡散領域（１２）が前記第１導電型ウエル（６）の表面に形成されていることを特徴とする請求項７又は８に記載の静電気放電保護素子。
10. 前記第１の拡散領域（１２）が前記内部回路のトランジスタのエクステンション領域と同時に形成されたものであることを特徴とする請求項９に記載の静電気放電保護素子。
11. 前記第１の拡散領域（１２）の上面が前記第１導電型ウエル（６）の表面に到達しており、前記第１の拡散領域（１２）の下面が前記絶縁膜（３）に到達していることを特徴とする請求項７又は８に記載の静電気放電保護素子。
12. 前記第１の拡散領域（１２）が前記界面（８）及び前記第１の第２導電型拡散領域（９）の双方から離隔していることを特徴とする請求項７乃至１１のいずれか１項に記載の静電気放電保護素子。
13. 前記第１の拡散領域（１２）が前記界面（８）に接していることを特徴とする請求項７乃至１１のいずれか１項に記載の静電気放電保護素子。
14. 前記第１の拡散領域（１２）が前記第１導電型ウエル（６）の表面における前記第１の第２導電型拡散領域（９）に接する領域に形成され第２導電型である上層部分と、この上層部分の直下域に形成され第１導電型である下層部分と、を有することを特徴とする請求項７乃至１１のいずれか１項に記載の静電気放電保護素子。
15. 前記第１導電型ウエル（６）には前記第１の第１導電型拡散領域（１０）及び前記第１の第２導電型拡散領域（９）が夫々複数形成されており、前記第２導電型ウエル（７）には前記第２の第１導電型拡散領域（１３）及び前記第２の第２導電型拡散領域（１４）が夫々複数形成されており、前記複数の第１の第１導電型拡散領域（１０）及び第１の第２導電型拡散領域（９）は前記第１導電型ウエル（６）と前記第２導電型ウエル（７）との界面（８）に平行な方向に相互に離隔して交互に１列に配列されており、前記複数の第２の第１導電型拡散領域（１３）及び第２の第２導電型拡散領域（１４）は前記界面（８）に平行な方向に相互に離隔して前記第１の第１導電型拡散領域（１０）に相当する位置に前記第２の第２導電型拡散領域（１４）が位置し前記第１の第２導電型拡散領域（９）に相当する位置に前記第２の第１導電型拡散領域（１３）が位置するように交互に１列に配列されており、前記第１の拡散領域（１２）が前記第１導電型ウエル（６）の表面に形成され第１導電型である上層部分と、この上層部分の直下域に形成され第２導電型である下層部分と、を有することを特徴とする請求項６に記載の静電気放電保護素子。
16. 前記上層部分が前記内部回路のトランジスタのエクステンション領域と同時に形成されたものであることを特徴とする請求項１４又は１５に記載の静電気放電保護素子。

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